KR20200136457A - 인터리빙 방식 아날로그-디지털 변환기들에서 블로커 신호들을 검출하기 위한 방법 - Google Patents

인터리빙 방식 아날로그-디지털 변환기들에서 블로커 신호들을 검출하기 위한 방법 Download PDF

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KR20200136457A
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브렌단 팔리
크리스토프 어드만
존 이. 맥그래스
브루노 미구엘 바즈
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Abstract

시간 스큐 조정 회로(800)는 인터리빙 방식 ADC(210)의 복수의 채널들(CH1-CH4)로부터 입력 신호(201)의 일련의 샘플들(V(t))을 수신하기 위한 입력을 포함한다. 제1 뺄셈기(802)는 수신된 일련의 샘플들(V(t))에서 연속 샘플들(V(t), V(t+1)) 간의 거리들(ΔV)을 계산하고, 복수의 평균 회로들(8300-8304)은 인터리빙 방식 ADC(210)의 각각의 쌍의 채널들(CH1-CH2, CH2-CH3, CH3-CH4, CH4-CH1)로부터의 연속 샘플들(|ΔVt1-t2|, |ΔVt2-t3|, |ΔVt3-t4|, |ΔVt4-t1|) 간의 거리의 평균에 각각 대응하는 복수의 제1 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을 계산한다. 시간 스큐 검출 회로(802, 803, 804, 810, 820, 830)는 제1 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1)) 각각을 복수의 채널들(μ(ΔV))로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들(CH1-CH2, CH2-CH3, CH3-CH4, CH4-CH1) 사이의 각각의 시간 스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))을 계산한다. 발산 제어 회로(840)는 입력 신호(201)와 연관된 나이퀴스트 구역(NZ_Select) 및 제1 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))에 적어도 부분적으로 기초하여 시간 스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))의 정확도를 결정한다.

Description

인터리빙 방식 아날로그-디지털 변환기들에서 블로커 신호들을 검출하기 위한 방법
본 개시내용의 양상들은 일반적으로 집적 회로들에 관한 것으로, 구체적으로는 집적 회로 기술에 사용되는 인터리빙 방식(interleaved) 아날로그-디지털 변환기(ADC: analog-to-digital converter)들에 관한 것이다.
아날로그-디지털 변환기(ADC)들을 사용하는 최신 애플리케이션들은 증가하는 양의 대역폭을 필요로 한다. 전력 소비의 상당한 증가 없이 증가된 대역폭을 달성하기 위한 한 가지 방법은 인터리빙 방식 ADC들(즉, 입력 신호를 동시에 샘플링하고 조합된 출력 신호를 생성하는 데 사용되는 정의된 클로킹 관계를 갖는 2개 이상의 ADC들)을 이용하는 것이다. 한 세트의 인터리빙 방식 ADC들의 출력 신호는 개별 ADC들의 샘플 대역폭들의 몇 배인 샘플링 대역폭을 야기한다. 따라서 효과적인 샘플링 레이트는 구현된 ADC들의 수와 동일한 계수만큼 증가될 수 있다. 예를 들어, 각각 f s의 샘플링 레이트를 갖는 2개의 ADC들의 사용은 2*f s의 샘플링 대역폭을 야기할 것이다.
서로 다른 인터리빙된 채널들의 불일치는 인터리빙함으로써 얻어진 이점들 중 일부를 바람직하지 않게 무효화할 수 있다. 예컨대, 시간 스큐(time skew) 불일치는 대역폭 증가가 요구될 때 중요한 제한 요소가 될 수 있다. 인터리빙된 채널들의 샘플링 간격들이 같지 않으면 시간 스큐 불일치가 발생한다. 2-채널 인터리빙 방식 ADC의 경우를 고려한다. 채널 1이 처음 입력 신호를 샘플링하는 시점과 채널 2가 처음 입력 신호를 샘플링하는 시점 간의 간격은 채널 2가 처음 입력 신호를 샘플링하는 시점과 채널 1이 두 번째로 입력 신호를 샘플링하는 시점 간의 간격과 같아야 한다. 이러한 간격들이 같지 않다면, 채널들 중 적어도 하나에 시간 스큐 불일치가 존재한다. 두 간격들 간의 차이는 시간 스큐 오차의 양에 비례한다.
종래의 시간 스큐 추출 기술들은 곱셈기들과 덧셈기들의 조합을 사용한다. 이러한 접근 방식은 특히, 상당수의 인터리빙된 채널들을 다룰 때, 필요한 디지털 자원들의 양뿐만 아니라 인터리빙 방식 ADC들의 전력 소비도 증가시킨다. 종래의 시간 스큐 추출 기술들은 특정 주파수들에서 작동하기 위해 노치(notch) 필터들의 사용을 또한 필요로 한다.
이 발명의 내용은 아래의 발명을 실시하기 위한 구체적인 내용에서 더 설명되는 개념들의 선택을 단순화된 형태로 소개하기 위해 제공된다. 이 발명의 내용은 청구 대상의 핵심적인 특징들 또는 본질적인 특징들을 확인하는 것으로 의도되는 것도, 청구 대상의 범위를 제한하는 것으로 의도되는 것도 아니다.
본 개시내용의 양상들은 인터리빙 방식 아날로그-디지털 변환기(ADC)들 및 이들의 동작 방법들에 관한 것이다. 예시적인 시간 스큐 조정 회로는 인터리빙 방식 ADC의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신하기 위한 입력을 포함한다. 제1 뺄셈기는 수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산하고, 복수의 평균 회로들은 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 각각 대응하는 복수의 제1 평균 거리들을 계산한다. 시간 스큐 검출 회로는 제1 평균 거리들 각각을 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐들을 계산한다. 발산 제어 회로는 입력 신호와 연관된 나이퀴스트 구역 및 제1 평균 거리들에 적어도 부분적으로 기초하여 시간 스큐들의 정확도를 결정한다.
일부 실시예들에서, 시간 스큐 조정 회로는 시간 스큐들에 적어도 부분적으로 기초하여 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 선택적으로 적용하기 위한 교정 루프 제어기를 더 포함할 수 있다. 일부 양상들에서, 발산 제어 회로는 교정 루프 제어기에 의해 인터리빙 방식 ADC의 제1 쌍의 채널들 중 적어도 하나에 적용되는 제1 타이밍 오프셋에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하도록 구성될 수 있다.
일부 실시예들에서, 발산 제어 회로는 제1 타이밍 오프셋에 대한 응답으로 제1 쌍의 채널들에 대한 제1 평균 거리의 변화를 계산하도록 구성될 수 있다. 그 다음, 발산 제어 회로는 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정할 수 있다. 일부 다른 실시예들에서, 발산 제어 회로는 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 입력 신호와 연관된 나이퀴스트 구역을 결정할 수 있다.
일부 실시예들에서, 발산 제어 회로는 입력 신호와 연관된 나이퀴스트 구역에 적어도 부분적으로 기초하여, 제1 타이밍 오프셋에 대한 응답으로 제1 평균 거리의 변화의 예상 극성을 결정하도록 구성될 수 있다. 그 다음, 발산 제어 회로는 제1 평균 거리의 변화의 극성을 변화의 예상 극성과 비교할 수 있다. 일부 실시예들에서, 발산 제어 회로는 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 때는 인터리빙 방식 ADC의 동작을 보류할 수 있다. 일부 다른 실시예들에서, 발산 제어 회로는 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 때는 교정 루프 제어기가 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 적용하는 것을 막을 수 있다.
일부 양상들에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 때는 제1 극성에 대응할 수 있고, 입력 신호가 짝수 나이퀴스트 구역과 연관될 때는 제2 극성에 대응할 수 있다. 일부 다른 양상들에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 때는 제1 평균 거리의 감소에 대응할 수 있고, 입력 신호가 짝수 나이퀴스트 구역과 연관될 때는 제1 평균 거리의 증가에 대응할 수 있다.
본 명세서에 개시되는 예시적인 방법은 인터리빙 방식 ADC를 위한 시간 스큐 조정 회로를 작동시키는 데 사용될 수 있다. 이 방법은, 인터리빙 방식 ADC의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신하는 단계; 수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산하는 단계; 복수의 제1 평균 거리들을 계산하는 단계 ― 제1 평균 거리들 각각은 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 대응함 ―; 제1 평균 거리들 각각을 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐들을 계산하는 단계; 및 입력 신호와 연관된 나이퀴스트 구역 및 제1 평균 거리들에 적어도 부분적으로 기초하여 시간 스큐들의 정확도를 결정하는 단계를 포함할 수 있다.
일부 실시예들에서, 이 방법은 시간 스큐들에 적어도 부분적으로 기초하여 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 선택적으로 적용하는 단계를 더 포함할 수 있다. 일부 양상들에서, 시간 스큐들의 정확도를 결정하는 단계는, 인터리빙 방식 ADC의 제1 쌍의 채널들 중 적어도 하나에 적용되는 제1 타이밍 오프셋에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하는 단계를 포함할 수 있다.
일부 실시예들에서, 시간 스큐들의 정확도를 결정하는 단계는, 제1 타이밍 오프셋에 대한 응답으로 제1 쌍의 채널들에 대한 제1 평균 거리의 변화를 계산하는 단계; 및 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하는 단계를 포함할 수 있다. 일부 다른 실시예들에서, 이 방법은 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 입력 신호와 연관된 나이퀴스트 구역을 결정하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 시간 스큐들의 정확도를 결정하는 단계는, 입력 신호와 연관된 나이퀴스트 구역에 적어도 부분적으로 기초하여, 제1 타이밍 오프셋에 대한 응답으로 제1 평균 거리들의 변화의 예상 극성을 결정하는 단계; 및 제1 평균 거리의 변화의 극성을 변화의 예상 극성과 비교하는 단계를 포함할 수 있다. 일부 실시예들에서, 이 방법은 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 때 인터리빙 방식 ADC의 동작을 보류하는 단계를 더 포함할 수 있다. 일부 다른 실시예들에서, 이 방법은 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 때, 교정 루프 제어기가 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 적용하는 것을 막는 단계를 더 포함할 수 있다.
일부 양상들에서, 변화의 예상 극성은 입력 신호와 연관된 나이퀴스트 구역이 홀수 나이퀴스트 구역일 때는 제1 극성에 대응할 수 있고, 입력 신호가 짝수 나이퀴스트 구역과 연관될 때는 제2 극성에 대응할 수 있다. 일부 다른 양상들에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 때는 제1 평균 거리의 감소에 대응하고, 입력 신호가 짝수 나이퀴스트 구역과 연관될 때는 제1 평균 거리의 증가에 대응할 수 있다.
예시적인 실시예들은 예로서 예시되며 첨부 도면들의 도면들로 제한되는 것으로 의도되는 것은 아니다. 도면들 및 명세서 전반에서 유사한 번호들은 유사한 엘리먼트들에 참조 표시를 한다.
도 1은 인터리빙 방식 아날로그-디지털 변환기(ADC)에 의한 입력 신호의 예시적인 샘플링을 나타내는 그래프를 도시한다.
도 2는 일부 실시예들에 따른 시간 스큐 조정 회로를 갖는 인터리빙 방식 ADC의 예시적인 블록도를 도시한다.
도 3은 일부 실시예들에 따른 시간 스큐 추출기 회로의 예시적인 블록도를 도시한다.
도 4는 인터리빙 방식 ADC에 의해 샘플링된 입력 신호들의 예시적인 에일리어싱을 나타내는 그래프를 도시한다.
도 5a는 홀수 나이퀴스트 구역에서 입력 신호의 예시적인 샘플링을 나타내는 그래프를 도시한다.
도 5b는 짝수 나이퀴스트 구역에서 입력 신호의 예시적인 샘플링을 나타내는 그래프를 도시한다.
도 6은 홀수 나이퀴스트 구역 및 짝수 나이퀴스트 구역과 연관된 시간 스큐 조정들에 대한 응답으로 인터리빙 방식 ADC의 한 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리의 예상 변화를 나타내는 그래프를 도시한다.
도 7a는 인접한 나이퀴스트 구역에서의 고전력 블로커(blocker)와 함께 제1 나이퀴스트 구역에서의 입력 신호의 예시적인 에일리어싱을 나타내는 그래프를 도시한다.
도 7b는 시간 스큐 조정의 결과로서 도 7a에 도시된 입력 신호의 예시적인 샘플링을 나타내는 그래프를 도시한다.
도 8은 일부 실시예들에 따른 발산 제어 회로를 갖는 시간 스큐 추출기 회로의 예시적인 블록도를 도시한다.
도 9는 일부 실시예들에 따른 발산 제어 회로의 예시적인 블록도를 도시한다.
도 10은 일부 실시예들에 따라, 인터리빙 방식 ADC에서 시간 스큐 발산을 검출하기 위한 예시적인 동작을 도시하는 예시적인 흐름도이다.
도 11은 일부 실시예들에 따라, 인터리빙 방식 ADC에서 시간 스큐를 조정할 때 시간 스큐 발산을 제어하기 위한 예시적인 동작을 도시하는 예시적인 흐름도이다.
다음 설명에서는, 본 개시내용의 철저한 이해를 제공하기 위해 특정 컴포넌트들, 회로들 및 프로세스들의 예들과 같이 많은 특정 세부사항들이 제시된다. 본 명세서에서 사용되는 "결합된"이라는 용어는 직접 결합되는 것 또는 하나 이상의 개입 컴포넌트들 또는 회로들을 통해 결합되는 것을 의미한다. 또한, 다음 설명에서 그리고 설명을 목적으로, 예시적인 실시예들의 철저한 이해를 제공하도록 특정 명명법 및/또는 세부사항들이 제시된다. 그러나 이러한 특정 세부사항들이 예시적인 실시예들을 실시하는 데 필요하지 않을 수 있음이 당해 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다. 다른 경우들에는, 본 개시내용을 불명료하게 하는 것을 피하기 위해, 잘 알려진 회로들 및 디바이스들은 블록도 형태로 도시된다. 본 명세서에서 설명되는 다양한 버스들을 통해 제공되는 신호들 중 임의의 신호는 다른 신호들과 시간 다중화되고 하나 이상의 공통 버스들을 통해 제공될 수 있다. 추가로, 회로 엘리먼트들 또는 소프트웨어 블록들 간의 상호 접속은 버스들로서 또는 단일 신호 라인들로서 도시될 수 있다. 버스들 각각은 대안으로 단일 신호 라인일 수 있고, 단일 신호 라인들 각각은 대안으로 버스들일 수 있으며, 단일 라인 또는 버스는 컴포넌트들 간의 통신을 위한 무수한 물리적 또는 논리적 메커니즘들 중 임의의 하나 이상을 나타낼 수도 있다. 예시적인 실시예들은 본 명세서에서 설명되는 특정 예들에 제한되는 것으로 해석되는 것이 아니라, 그보다는 첨부된 청구항들에 의해 정의된 모든 실시예들을 그 범위 내에 포함하는 것으로 해석되어야 한다.
위에서 설명한 바와 같이, 인터리빙 방식 ADC의 성능은 별도의 클록들에서 작동하는 ADC의 인터리빙된 채널들 간의 시간 스큐 불일치에 의해 제한될 수 있다. 종래의 시간 스큐 추출 솔루션들은 덧셈기들과 곱셈기들의 조합을 이용하는데, 이는 집적 회로의 전력 소비를 바람직하지 않게 증가시킨다. 일부 실시예들에서, (예컨대, 곱셈기들 및 덧셈기들 대신) 뺄셈기 회로를 사용함으로써 전력을 보존하면서 시간 스큐 추출이 달성될 수 있다. 보다 구체적으로, 본 개시내용의 양상들은 시간 스큐 추출을 위한, 통상적으로 상당한 자원들을 소비하는 곱셈기들의 사용을 배제할 수 있다. 예를 들어, 홀수 및 짝수 신호 도함수들의 인터리빙된 절대 값들이 비교되어, 시간 경과에 따른 신호 샘플들의 평균 거리를 추출하는 데 사용될 수 있다. 이 평균 거리는 시간 스큐에 비례할 수 있으며, 따라서 시간 스큐 불일치를 보정하도록 인터리빙 방식 ADC를 교정하는 데 사용될 수 있다.
일부 실시예들에서, 교정 루프 제어기가 시간 스큐 불일치를 보정하도록 인터리빙 방식 ADC의 타이밍을 조정하는 데 사용될 수 있다. 예를 들어, 교정 루프 제어기는 입력 신호의 연속 샘플들 간의 평균 거리를 "균등화"하기 위한 시도로 인터리빙 방식 ADC의 개별 채널들에 의해 샘플들이 취해지는 타이밍을 조정(예컨대, 지연)할 수 있다. 샘플링된 데이터는 시간 스큐 조정들에 대한 피드백을 제공하기 때문에, 교정 루프 제어기가 시간 스큐 불일치를 보정할 수 있는 정확도는 수신된 입력 신호의 품질에 따라 좌우될 수 있다. 보다 구체적으로, 통신 채널에서의 잡음 및/또는 간섭은 시간 스큐 추출 회로가 인터리빙 방식 ADC의 인접 채널들 간의 시간 스큐의 양을 정확하게 측정하는 능력을 저해할 수 있다. 이상적으로는, 각각의 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리가 모든 쌍들의 채널들에 걸쳐 취해진 평균 거리에 수렴해야 한다. 그러나 통신 채널에서의 상당한 잡음 및/또는 간섭은 평균 거리들을 발산시킬 수 있으며, 이는 입력 신호의 후속 샘플들을 사용 불가능하게 할 수 있다.
본 개시내용의 양상들은 시간 스큐 조정 동작에서 동작을 발산시킬 수 있는 조건들을 검출함으로써 인터리빙 방식 ADC의 성능을 향상시킬 수 있다. 일부 실시예들에서, 시간 스큐 조정 회로는 인터리빙 방식 ADC의 각각의 쌍의 채널들 사이의 각각의 시간 스큐들을 계산하기 위한 시간 스큐 검출 회로, 및 입력 신호와 연관된 나이퀴스트 구역에 적어도 부분적으로 기초하여 시간 스큐들의 정확도를 결정하기 위한 발산 제어 회로를 포함할 수 있다. 예를 들어, 시간 스큐 검출 회로는 각각의 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리들에 적어도 부분적으로 기초하여 각각의 시간 스큐들을 계산할 수 있다. 시간 스큐 조정(또는 보정)의 적용은 특정 쌍의 채널들에 대한 연속 샘플들 간의 평균 거리를 변화시킬 수 있다. 보다 구체적으로, 본 개시내용의 양상들은 (예컨대, 시간 스큐 조정에 대한 응답으로) 평균 거리의 변화의 극성이 입력 신호가 위치될 것으로 예상되는 타깃 나이퀴스트 구역에 좌우될 수 있음을 인식한다. 예를 들어, 인터리빙 방식 ADC가 홀수 나이퀴스트 구역으로부터의 입력 신호를 샘플링할 때, 시간 스큐 조정들은 인터리빙 방식 ADC가 짝수 나이퀴스트 구역으로부터의 입력 신호를 샘플링한다면 야기될 변화에 대한 극성과 반대인, 연속 샘플들 간의 평균 거리의 변화를 야기할 수 있다. 이에 따라, 발산 제어 회로는 입력 신호와 연관된 나이퀴스트 구역에 기초하여, 시간 스큐 조정 동작이 발산할 가능성이 있는지 여부를 예측할 수 있다.
도 1은 인터리빙 방식 아날로그-디지털 변환기(ADC)에 의한 입력 신호의 예시적인 샘플링을 나타내는 그래프(100)를 도시한다. 도 1의 예에서, 인터리빙 방식 ADC는 서로 다른 시점들에 입력 신호를 샘플링하도록 구성된 다수(n개)의 샘플 채널들을 포함한다. 보다 구체적으로, 각각의 샘플 채널은 인터리빙 방식 ADC의 각각의 "슬라이스"를 포함할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 각각의 ADC 슬라이스는 f s/n(여기서 f s는 인터리빙 방식 ADC의 전체 샘플링 주파수임)과 동일한 샘플링 주파수를 갖는 독립적인 아날로그-디지털 변환기로서 동작할 수 있다.
도 1에 도시된 바와 같이, 인터리빙 방식 ADC의 제1 샘플 채널(예컨대, 샘플 채널 1)은 제1 시간 인스턴스(t1)에서 입력 신호의 제1 샘플(V(t1))을 캡처한다. 예를 들어, 제1 시간 인스턴스(t1)는 제1 클록 신호의 제1 전환과 일치할 수 있다. 이어서, 인터리빙 방식 ADC의 제2 샘플 채널(예컨대, 샘플 채널 2)은 제2 시간 인스턴스(t2)에서 입력 신호의 제1 샘플(V(t2))을 캡처한다. 예를 들어, 제2 시간 인스턴스(t2)는 제2 클록 신호의 제1 전환과 일치할 수 있다. V(t2)는 샘플 채널 2에 의해 취해진 제1 샘플일 수 있지만, 이는 입력 신호의 (예컨대, V(t1) 이후의) 제2 연속 샘플을 또한 나타낸다는 점이 주목된다. 제n 샘플 채널(예컨대, 샘플 채널 n)이 제n 시간 인스턴스(tn)에서 입력 신호의 제1 샘플 V(tn)을 캡처할 때까지, 나머지 샘플 채널들이 입력 신호를 계속해서 순서대로 샘플링한다. 샘플 채널 n이 자신의 제1 샘플을 취한 후, 제1 샘플 채널은 이어서, 제(n+1) 시간 인스턴스(t1+k)에서 입력 신호의 제2 샘플 V(t1+k)를 캡처할 수 있다(여기서 k는 인터리빙 방식 ADC의 샘플링 기간을 나타냄). 예를 들어, 제(n+1) 시간 인스턴스(t1+k)는 제1 클록 신호의 제2 전환과 일치할 수 있다.
이상적으로는, 각각의 쌍의 연속 샘플 채널들의 샘플들 간의 "거리"(예컨대, 시간 차)가 동일해야 한다. 예를 들어, 제1 샘플 채널의 제1 샘플과 제2 채널의 제1 샘플 간의 거리(ΔVt1-t2)는 제2 채널의 제1 샘플과 제3 샘플 채널의 제1 샘플 간의 거리(ΔVt2-t3)와 같아야 한다(예컨대, ΔVt1-t2 = ΔVt2-t3). 그러나 도 1의 예에서, 샘플 채널 1 및 샘플 채널 2로부터의 연속 샘플들 간의 거리는 샘플 채널 2 및 샘플 채널 3으로부터의 연속 샘플들 간의 거리보다 상당히 더 크다(예컨대, ΔVt1-t2 > ΔVt2-t3). 본 개시내용의 양상들은 이러한 두 거리들 간의 차이가 제2 샘플 채널의 시간 스큐 오차(Δt)에 비례한다는 것을 인식한다. 예를 들어, 제2 샘플 채널에 의해 취해진 제1 샘플은 Δt2만큼 늦을 수 있고, 제3 샘플 채널에 의해 취해진 제1 샘플은 Δt3만큼 늦을 수 있으며, 제(n-1) 샘플 채널에 의해 취해진 제1 샘플은 Δtn-1만큼 빠를 수 있으며, 제n 샘플 채널에 의해 취해진 제1 샘플은 Δtn만큼 빠를 수 있다.
도 2는 일부 실시예들에 따른 시간 스큐 조정 회로를 갖는 인터리빙 방식 ADC(200)의 예시적인 블록도를 도시한다. 인터리빙 방식 ADC(200)는 샘플링 스테이지(210), 오프셋/이득 교정 회로(220) 및 시간 스큐 조정 회로(230)를 포함한다. 샘플링 스테이지(210)는 복수의 샘플 채널들(CH1-CH4)을 포함한다. 도 2의 예에서, 샘플링 스테이지(210)는 단지 4개의 샘플 채널들(CH1-CH4)만을 포함하는 것으로 도시된다. 그러나 실제 구현들에서, 샘플링 스테이지(210)는 도 2에 도시된 것들보다 더 적은 또는 더 많은 채널들을 포함할 수 있다. 인터리빙 방식 ADC(200)는 입력 신호(201)를 수신하도록, 그리고 샘플링 주파수(f s)로 입력 신호(201)를 샘플링하여 입력 신호를 나타내는 디지털 출력(202)을 생성하도록 구성될 수 있다.
샘플링 스테이지(210)는 클록 신호(CLK)에 적어도 부분적으로 기초하여 입력 신호(201)를 샘플링하도록 구성될 수 있다. 예를 들어, 샘플링 스테이지(210)는 각각의 샘플링 스위치들(2121-2124)을 통해 입력 신호(201)를 수신하도록 결합된 복수의 ADC 슬라이스들(2141-2144)을 포함할 수 있다. 보다 구체적으로, ADC 슬라이스들(2141-2144)(및 대응하는 스위치들(2121-2124)) 각각은 샘플링 스테이지(210)의 각각의 채널(CH1-CH4)을 포함할 수 있다. 따라서 제1 슬라이스(2141)에 의해 캡처된 디지털 샘플들(2031)은 샘플링 스테이지(210)의 제1 채널(CH1)에서 수행되는 샘플링에 대응하고, 제2 슬라이스(2142)에 의해 캡처된 디지털 샘플들(2032)은 샘플링 스테이지(210)의 제2 채널(CH2)에서 수행되는 샘플링에 대응하며, 제3 슬라이스(2143)에 의해 캡처된 디지털 샘플들(2033)은 샘플링 스테이지(210)의 제3 채널(CH3)에서 수행되는 샘플링에 대응하고, 제4 슬라이스(2144)에 의해 캡처된 디지털 샘플들(2034)은 샘플링 스테이지(210)의 제4 채널(CH4)에서 수행되는 샘플링에 대응한다.
ADC 슬라이스들(2141-2144) 각각은 샘플링 주파수(f s/4)로 입력 신호(201)를 샘플링하여 복수의 디지털 샘플들(2031-2034)을 생성한다. 그 다음, 디지털 샘플들(2031-2034)은 오프셋/이득 교정 회로(220)를 통해 필터링되어 디지털 출력(202)을 생성한다. 샘플링 스위치들(2121-2124)은 각각의 ADC 슬라이스가 입력 신호(201)의 각각의 샘플을 캡처할 시점이 될 때, ADC 슬라이스들(2141-2144)에 각각 입력 신호(201)를 결합하도록 구성된다. 일부 실시예들에서, 샘플링 스위치들(2121-2124)의 개방 및/또는 폐쇄는 클록 신호(CLK)에 의해 제어될 수 있다. 이상적으로는, 샘플링 스위치들(2121-2124)의 타이밍은 ADC 슬라이스들(2141-2144) 각각이 동일한 양의 지연 및/또는 타이밍 오프셋으로 입력 신호(201)를 수신하도록 정렬될 수 있다. 예를 들어, 제1 슬라이스(2141)가 입력 신호(201)를 수신하면, 일정량의 시간(ΔT)이 경과한 후 제2 슬라이스(2142)가 입력 신호(201)를 수신해야 한다. 마찬가지로, 제2 슬라이스(2142)가 입력 신호(201)를 수신하면, 동일한 양의 시간(ΔT)이 경과한 후 제3 슬라이스(2143)가 입력 신호(201)를 수신해야 한다. 그러나 실제 구현들에서는, (예컨대, 프로세스 변동들로 인해) 서로 다른 스위치들(2121-2124)을 통한 입력 신호(201)의 라우팅 사이에 불일치가 있을 수 있다. 이것은 이를테면, 도 1에 도시된 시간 스큐 불일치들을 야기할 수 있다.
시간 스큐 조정 회로(230)는 출력 신호(202)에 적어도 부분적으로 기초하여 샘플링 스테이지(210)의 채널들(CH1-CH4) 간의 시간 스큐 불일치들을 검출할 수 있다. 일부 실시예들에서, 시간 스큐 조정 회로(230)는 샘플링 스위치들(2121-2124)의 타이밍을 조정함으로써 다양한 채널들(CH1-CH4) 간의 시간 스큐 불일치들을 추가로 보정할 수 있다. 예를 들어, 시간 스큐 조정 회로(230)는 프로그래밍 가능 지연 스테이지(240)를 통해 (예컨대, 샘플링 스위치들(2121-2124)의 타이밍을 제어하는) 클록 신호(CLK)를 선택적으로 지연시킴으로써 샘플링 스위치들(2121-2124)의 타이밍을 조정할 수 있다. 일부 양상들에서, 타이밍 조정들은 시간 스큐 조정 회로(230)에 의해 시간 스큐 조정(TS_ADJ) 신호(203)로서 출력될 수 있다. 예를 들어, 도 1을 참조하면, 시간 스큐 조정 회로(230)는 제1 샘플링 스위치(2121)에 인가된 클록 신호들과 제2 샘플링 스위치(2122)에 인가된 클록 신호들 간의 지연량을 감소시킴으로써 제1 샘플의 타이밍과 제2 샘플의 타이밍 간의 시간 스큐의 양(예컨대, ΔVt1-t2)을 감소시킬 수 있다.
일부 실시예들에서, 시간 스큐 조정 회로(230)는 샘플링 스테이지(210)에서 채널들의 쌍들 간의 시간 스큐의 양을 추출하기 위해 (예컨대, 곱셈기들 및 덧셈기들 대신) 뺄셈기 회로를 사용할 수 있다. 그러나 통신 채널에서의 잡음 및/또는 간섭은 시간 스큐 조정 회로(230)가 인터리빙 방식 ADC의 인접 채널들 간의 시간 스큐의 양을 정확하게 측정하는 능력을 저해할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 시간 스큐 조정 회로(230)는 홀수 및 짝수 신호 도함수들의 인터리빙된 절대 값들을 비교하여 (예컨대, 시간 스큐의 양에 비례할 수 있는) 시간 경과에 따른 입력 신호(201)의 연속 샘플들 간의 평균 거리를 추출할 수 있다. 이상적으로는, 각각의 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리가 모든 쌍들의 채널들에 걸쳐 실질적으로 동일한 평균 거리에 수렴해야 한다. 그러나 통신 채널에서의 잡음 및/또는 간섭(이를테면, 블로커들 및/또는 스펙트럼 아티팩트들의 존재)은 시간 경과에 따라 평균 거리들을 발산하게 할 수 있으며, 이는 입력 신호(201)의 후속 샘플들을 (예컨대, 샘플링 스테이지(210)에 의해) 점점 더 사용 불가능하게 할 수 있다.
일부 실시예들에서, 시간 스큐 조정 회로(230)는 (예컨대, 시간 스큐 조정 회로(230)에 의해 적용된 타이밍 조정들에 대한 응답으로) 입력 신호(201)의 연속 샘플들 간의 평균 거리들을 발산하게 할 수 있는 하나 이상의 조건들을 검출하기 위한 발산 제어 회로(232)를 포함할 수 있다. 보다 구체적으로, 일부 양상들에서, 시간 스큐 조정 회로(230)는 입력 신호와 연관된 나이퀴스트 구역에 기초하여, 시간 스큐 조정 동작이 발산할 가능성이 있는지 여부를 예측할 수 있다. 일부 다른 양상들에서, 시간 스큐 조정 회로(230)는 입력 신호(201)의 연속 샘플들 간의 평균 거리들의 변화의 극성을 모니터링함으로써 입력 신호와 연관된 나이퀴스트 구역을 결정할 수 있다.
도 3은 일부 실시예들에 따른 시간 스큐 추출기 회로(300)의 예시적인 블록도를 도시한다. 시간 스큐 추출기 회로(300)는 도 2의 시간 스큐 조정 회로(230)의 적어도 일부의 예시적인 실시예일 수 있다. 도 3의 예에서, 시간 스큐 추출기 회로(300)는 (예컨대, 도 2의 인터리빙 방식 ADC(200)와 같은) 4-채널 인터리빙 방식 ADC에 대한 시간 스큐 값들을 추출하도록 구성될 수 있다. 그러나 실제 구현들에서, 시간 스큐 추출기 회로(300)는 임의의 수(n)의 채널들을 갖는 인터리빙 방식 ADC에 대한 시간 스큐 값들을 추출하도록 구성될 수 있다.
시간 스큐 추출기 회로(300)는 제1 뺄셈기(302), (이하 집합적으로 "제2 뺄셈기들(304)"로 지칭되는) 복수의 제2 뺄셈기들(3041-3044), 플립플롭(303), 비트 조작기(310), 디멀티플렉서(320) 및 (이하 집합적으로 "평균 회로들(330)"로 지칭되는) 복수의 평균 회로들(3300-3304)을 포함한다. 도 3의 예에서는, 단순화를 위해 단지 4개의 제2 뺄셈기들(304) 및 5개의 평균 회로들(330)이 도시된다. 그러나 실제 구현들에서, 시간 스큐 추출기 회로(300)는 (예컨대, n-채널 인터리빙 방식 ADC에 대한 시간 스큐 측정들을 추출하기 위해) 임의의 수의 제2 뺄셈기들(304) 및/또는 평균 회로들(330)을 포함할 수 있다.
제1 뺄셈기(302) 및 플립플롭(303)은 (인터리빙 방식 ADC(200)의 출력(202)과 같은) 인터리빙 방식 ADC에 의해 캡처된 일련의 오프셋/이득 교정된 디지털 샘플들(V(t))을 수신하도록 결합될 수 있다. 따라서 샘플들(V(t))은 이산 시간들(t)에서 (인터리빙 방식 ADC(200)에 의해 수신된 입력 신호(201)와 같은) 입력 신호의 디지털 표현들에 대응할 수 있다. 일부 실시예들에서, 시간 스큐 추출기 회로(300)는 V(t)의 값들에 적어도 부분적으로 기초하여 디지털 샘플들(V(t))이 획득되는 시간들(t) 간의 차이들을 결정할 수 있다. 보다 구체적으로, 시간 스큐 추출기 회로(300)는 인터리빙 방식 ADC의 인접 채널들(예컨대, 채널 "쌍들")에 의해 캡처된 연속 샘플들(V(t)) 간의 거리를 검출하도록 구성될 수 있다.
플립플롭(303)은 각각의 샘플(V(t))의 도함수(V(t+1))(예컨대, 다음 또는 후속 클록 사이클에서 현재 샘플로서 수신 및/또는 측정된 샘플)를 출력할 수 있고, 도함수(V(t+1))를 제1 뺄셈기(302)에 전달할 수 있다. 제1 뺄셈기(302)는 각각의 연속한 쌍의 샘플들 간의 거리들(ΔV)(예컨대, ΔV = V(t) - V(t+1))을 얻기 위해 신호 미분을 수행할 수 있다. 거리들(ΔV)은 (예컨대, 거리가 양의 값인지 아니면 음의 값인지를 나타내는 비트를 플립함으로써) 거리들의 절대 값들(|ΔV|)을 생성하기 위해 ΔV의 비트들을 조작하도록 구성되는 비트 조작기(310)로 전달될 수 있다. 절대 값들(|ΔV|)은 디멀티플렉서(320) 및 제1 평균 회로(3300)로 전달된다.
제1 평균 회로(3300)는 비트 조작기(310)에 의해 출력된 모든 거리들(|ΔV|)의 평균(μ(ΔV))을 계산할 수 있다. 보다 구체적으로, 제1 평균 회로(3300)에 의해 출력된 평균(μ(ΔV))은 인터리빙 방식 ADC의 모든 채널들(예컨대, CH1-CH4)에 걸쳐 취해진 연속 샘플들 간의 거리들의 평균을 나타낼 수 있다. 이 평균(μ(ΔV))은 제2 뺄셈기들(304) 각각에 대한 입력으로서 제공될 수 있다.
디멀티플렉서(320)는 거리들(|ΔV|)을 이들 각각의 채널 쌍들에 따라 분리할 수 있다. 예를 들어, 디멀티플렉서(320)의 제1 출력(|ΔVt1-t2|)은 인터리빙 방식 ADC의 제1 쌍의 인접 채널들(예컨대, CH1 및 CH2)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있고, 디멀티플렉서(320)의 제2 출력(|ΔVt2-t3|)은 인터리빙 방식 ADC의 제2 쌍의 채널들(예컨대, CH2 및 CH3)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있으며, 디멀티플렉서(320)의 제3 출력(|ΔVt3-t4|)은 인터리빙 방식 ADC의 제3 쌍의 채널들(예컨대, CH3 및 CH4)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있고, 디멀티플렉서(320)의 제4 출력(|ΔVt4-t1|)은 인터리빙 방식 ADC의 제4 쌍의 채널들(예컨대, CH4 및 CH1)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있다. 디멀티플렉서(320)의 출력들(|ΔVt1-t2|, |ΔVt2-t3|, |ΔVt3-t4|, |ΔVt4-t1|)은 평균 회로들(3301-3304)에 각각 입력들로서 제공될 수 있다.
평균 회로들(3301-3304) 각각은 대응하는 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리를 계산할 수 있다. 예를 들어, 제2 평균 회로(3301)는 제1 쌍의 채널들(CH1 및 CH2)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt1-t2))를 계산할 수 있고, 제3 평균 회로(3302)는 제2 쌍의 채널들(CH2 및 CH3)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt2-t3))를 계산할 수 있으며, 제4 평균 회로(3303)는 제3 쌍의 채널들(CH3 및 CH4)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt3-t4))를 계산할 수 있고, 제5 평균 회로(3304)는 제4 쌍의 채널들(CH4 및 CH1)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt4-t1))를 계산할 수 있다. 평균 회로들(3301-3304)의 출력들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))은 제2 뺄셈기들(304) 각각에 2차 입력들로서 제공될 수 있다.
제2 뺄셈기들(304) 각각은 인터리빙 방식 ADC의 모든 채널들(예컨대, CH1-CH4)에 걸쳐 측정된 연속 샘플들 간 거리들의 평균(μ(ΔV))과 대응하는 쌍의 채널들(예컨대, CH1-CH2, CH2-CH3, CH3-CH4 또는 CH4-CH1)로부터의 연속 샘플들 간 평균 거리 간의 차이를 계산할 수 있다. 제2 뺄셈기들(304) 각각에 의해 계산된 차이는 대응하는 쌍의 채널들 간의 평균 시간 스큐(α(Δt))에 비례한다. 예를 들어, 제2 뺄셈기들 중 제1 뺄셈기(3041)는 μ(ΔV)와 μ(ΔVt1-t2) 간의 차를 계산하여 제1 쌍의 채널들(CH1 및 CH2) 간의 평균 시간 스큐(α(-Δt1+Δt2))를 결정할 수 있고, 제2 뺄셈기들 중 제2 뺄셈기(3042)는 μ(ΔV)와 μ(ΔVt2-t3) 간의 차를 계산하여 제2 쌍의 채널들(CH2 및 CH3) 간의 평균 시간 스큐(α(-Δt2+Δt3))를 결정할 수 있으며, 제2 뺄셈기들 중 제3 뺄셈기(3043)는 μ(ΔV)와 μ(ΔVt3-t4) 간의 차를 계산하여 제3 쌍의 채널들(CH3 및 CH4) 간의 평균 시간 스큐(α(-Δt3+Δt4))를 결정할 수 있고, 제2 뺄셈기들 중 제4 뺄셈기(3044)는 μ(ΔV)와 μ(ΔVt4-t1) 간의 차를 계산하여 제4 쌍의 채널들(CH4 및 CH1) 간의 평균 시간 스큐(α(-Δt4+Δt1))를 결정할 수 있다.
계산된 시간 스큐 값들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))은 (단순함을 위해 도시되지 않은) 교정 루프 제어기에 입력들로서 제공될 수 있는데, 교정 루프 제어기는 (예컨대, 도 2와 관련하여 위에서 설명한 바와 같이) 인터리빙 방식 ADC의 샘플링 스테이지에서 시간 스큐 보정을 수행하도록 구성될 수 있다. 이상적으로는, 각각의 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))이 시간 스큐 보정의 후속 반복들 이후에 모든 쌍들의 채널들에 걸친 평균 거리(μ(ΔV))에 수렴해야 한다. 그러나 통신 채널에서의 잡음 및/또는 간섭은 교정 루프 제어기에 의해 구현된 시간 스큐 조정들의 결과로서 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을 발산하게 할 수 있다. 이는 결국, 시간 스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))의 정확도에 영향을 줄 수 있고, 따라서 교정 루프 제어기가 시간 스큐 불일치를 보정하는 능력을 더욱 저해할 수 있다.
도 4는 인터리빙 방식 ADC에 의해 샘플링된 입력 신호들의 예시적인 에일리어싱을 나타내는 그래프(400)를 도시한다. 도 4의 예에서, 입력 신호는 특정 샘플링 주파수(f s)로 샘플링될 수 있다. 샘플링 주파수가 ("나이퀴스트 레이트"로도 또한 알려진) 입력 신호의 최대 주파수의 2배 미만일 때 에일리어싱이 발생한다. 에일리어싱의 결과로서, 입력 신호는 샘플링 주파수(f s)로 기술된 복수의 나이퀴스트 구역들 중 임의의 나이퀴스트 구역과 연관될 수 있다. 예를 들어, 도 4를 참조하면, 샘플링 주파수(f s)는 다수의 나이퀴스트 구역들(NZ1-NZ4)을 한정한다. 제1 나이퀴스트 구역(NZ1)은 0 내지 0.5f s 주파수 범위에 걸쳐 있고, 제2 나이퀴스트 구역(NZ2)은 0.5f s 내지 f s 주파수 범위에 걸쳐 있으며, 제3 나이퀴스트 구역(NZ3)은 f s 내지 1.5f s 주파수 범위에 걸쳐 있고, 제4 나이퀴스트 구역(NZ4)은 1.5f s 내지 2f s 주파수 범위에 걸쳐 있다.
도 4에 도시된 바와 같이, 더 상위 나이퀴스트 구역들에 위치된 입력 신호들은 제1 나이퀴스트 구역(NZ1)으로 아래로 에일리어싱될 것이다. 따라서 입력 신호가 실제로 어느 나이퀴스트 구역에 위치되는지에 관계없이, 원래 신호에 포함된 모든 정보가 제1 나이퀴스트 구역(NZ1)에서 발견될 수 있다. 그러나 스펙트럼이 홀수 번호의 나이퀴스트 구역들에 대해서보다 짝수 번호의 나이퀴스트 구역들에 대해 반전된다는 점이 주목된다. 예를 들어, 제2 나이퀴스트 구역에 위치된 입력 신호의 주파수 성분들은 제1 나이퀴스트 구역에서 샘플링될 때는 역순으로 제시될 수 있다.
도 5a는 홀수 나이퀴스트 구역에서 입력 신호의 예시적인 샘플링을 나타내는 그래프(500A)를 도시한다. 예를 들어, 입력 신호는 도 1의 제1 나이퀴스트 구역(NZ1)과 연관될 수 있다. 입력 신호는 이산 시간들(t1, t2, t3)에서 샘플링되어 각각의 디지털 샘플들(V(t1), V(t2), V(t3))을 생성할 수 있다. 일부 실시예들에서, 디지털 샘플들(V(t1), V(t2), V(t3)) 각각은 인터리빙 방식 ADC의 각각의 채널(예컨대, 슬라이스)에 의해 생성될 수 있다. 예를 들어, 제1 샘플(V(t1))은 제1 채널에 의해 생성될 수 있고, 제2 샘플(V(t2))은 제2 채널에 의해 생성될 수 있으며, 제3 샘플(V(t3))은 제3 채널에 의해 생성될 수 있다. 도 5a에 도시된 바와 같이, 제2 채널에 적용되는 시간 스큐 조정(Δt)은 제2 채널에 의해 생성된 샘플들과 제1 채널 및 제3 채널 각각에 의해 생성된 샘플들 간의 거리를 변화시킨다. 보다 구체적으로, 시간 스큐 조정(Δt)은 제2 채널에 의해 생성된 샘플을 제3 채널에 의해 생성된 샘플에 더 가깝게 이동시킨다(예컨대, ΔVt2'-t3 < ΔVt2-t3). 즉, 시간 스큐 조정(Δt)은 인터리빙 방식 ADC의 제2 채널 및 제3 채널로부터의 연속 샘플들 간의 거리를 감소시킨다.
도 5b는 짝수 나이퀴스트 구역에서 입력 신호의 예시적인 샘플링을 나타내는 그래프(500B)를 도시한다. 도 5b의 입력 신호는, 입력 신호가 (예컨대, 도 1의 제2 나이퀴스트 구역(NZ2)과 같은) 인접한 나이퀴스트 구역에 대해 샘플링될 수 있다는 점을 제외하고는 도 5a의 입력 신호와 동일할 수 있다. 따라서 디지털 샘플들(V(t1), V(t2), V(t3))은 그래프(500A)에서의 이들의 대응부들과는 역순으로 도시된다. 도 5b에 도시된 바와 같이, 제2 채널에 적용되는 시간 스큐 조정(Δt)은 제2 채널에 의해 생성된 샘플들과 제1 채널 및 제3 채널 각각에 의해 생성된 샘플들 간의 거리를 변화시킨다. 보다 구체적으로, 시간 스큐 조정(Δt)은 제2 채널에 의해 생성된 샘플을 제3 채널에 의해 생성된 샘플로부터 더 멀리 이동시킨다(예컨대, ΔVt2'-t3> ΔVt2-t3). 즉, 시간 스큐 조정(Δt)은 인터리빙 방식 ADC의 제2 채널 및 제3 채널로부터의 연속 샘플들 간의 거리를 증가시킨다.
도 5a 및 도 5b와 관련하여, 입력 신호와 연관된 나이퀴스트 구역은 주어진 쌍의 채널들로부터의 연속 샘플들 간의 거리 변화의 극성에 영향을 줄 수 있다는 점이 주목된다. 예를 들어, 도 6의 그래프(600)를 참조하면, 인터리빙 방식 ADC의 시간 스큐 조정(Δt)은, 입력 신호가 홀수 나이퀴스트 구역에 대해 샘플링되는 경우에는 제2 채널 및 제3 채널로부터의 연속 샘플들 간의 평균 거리의 음(-) 극성의 변화(예컨대, μ'odd < μ)를 야기할 수 있다. 다른 한편으로, 동일한 시간 스큐 조정(Δt)은, 입력 신호가 짝수 나이퀴스트 구역에 대해 샘플링되는 경우에는 제2 채널 및 제3 채널로부터의 연속 샘플들 간의 평균 거리의 양(+) 극성의 변화(예컨대, μ'even > μ)를 야기할 수 있다.
일부 양상들에서, 특정 나이퀴스트 구역에서의 블로커들의 존재는 인접한 나이퀴스트 구역에서의 입력 신호의 샘플링에 영향을 줄 수 있다. 예를 들어, 도 7a는 인접한 나이퀴스트 구역에서의 고전력 블로커(704)와 함께 제1 나이퀴스트 구역에서의 입력 신호(702)의 예시적인 에일리어싱을 나타내는 그래프(700A)를 도시한다. 도 7a의 예에서, 블로커(704)는 입력 신호(702)보다 훨씬 더 많은 전력 및/또는 에너지를 갖는다. 그 결과, ADC에 의해 샘플링된 에너지는 제2 나이퀴스트 구역(NZ2)에서의 블로커(704)에 의해 지배될 수 있다. 도 6과 관련하여 위에서 설명한 바와 같이, (예컨대, 시간 스큐 조정(Δt)에 대한 응답으로) 한 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리의 변화의 극성은 입력 신호가 짝수 나이퀴스트 구역에 대해 샘플링되는지 아니면 홀수 나이퀴스트 구역에 대해 샘플링되는지에 좌우될 수 있다.
도 7b는 시간 스큐 조정의 결과로서 도 7a에 도시된 입력 신호의 예시적인 샘플링을 나타내는 그래프(700B)를 도시한다. 도 7b의 예에서, 제2 채널에 의해 생성된 샘플(V(t2))은 제3 채널에 의해 생성된 샘플(V(t3))보다 제1 채널에 의해 생성된 샘플(V(t1))에 더 가깝다. 입력 신호(702)가 홀수 나이퀴스트 구역(예컨대, NZ1)에 위치되기 때문에, 인터리빙 방식 ADC에 적용되는 시간 스큐 조정(Δt)은 (이를테면, 도 5a에 도시된) 제2 채널 및 제3 채널에 의해 생성된 연속 샘플들 간의 거리를 줄일 것으로 예상된다. 그러나 (예컨대, 블로커(704)로부터의) 훨씬 더 많은 에너지가 제2 나이퀴스트 구역에 위치되기 때문에, 시간 스큐 조정(Δt)은 대신, 제2 채널 및 제3 채널에 의해 생성된 연속 샘플들 간의 거리를 증가시킬 수 있다(예컨대, Vt2'-t3 > Vt2-t3). 이는 인터리빙 방식 ADC의 제2 채널에 의해 획득된 후속 디지털 샘플들의 정확도를 더욱 감소시킨다.
도 7a 및 도 7b에 도시된 바와 같이, 입력 신호의 나이퀴스트 구역에 인접한 나이퀴스트 구역에서의 스펙트럼 잡음 및/또는 간섭(예컨대, 블로커들)은 (예컨대, 도 3의 시간 스큐 추출 회로(300)와 같은) 시간 스큐 추출 회로에 의해 수행되는 시간 스큐 측정들의 정확도에 영향을 줄 수 있다. 예를 들어, 입력 신호(702)가 홀수 나이퀴스트 구역에 있을 것으로 예상되기 때문에, 시간 스큐 추출 회로는 제2 샘플의 타이밍이 너무 일찍(예컨대, 제3 샘플의 타이밍보다 제1 샘플의 타이밍에 더 가깝게) 발생하는 것을 검출할 수 있다. 그 결과, 교정 루프 제어기는 시간 스큐 불일치를 보정하려는 시도로 제2 채널의 샘플 타이밍을 (예컨대, Δt만큼) 지연시킬 수 있다. 그러나 인터리빙 방식 ADC에 의해 샘플링된 에너지의 대부분은 짝수 나이퀴스트 구역에 위치되기 때문에, 제2 채널의 샘플 타이밍을 지연시키는 것은 제2 샘플의 타이밍을 훨씬 더 일찍 발생시킬 수 있다. 피드백을 통해, 시간 스큐 추출 회로에 의해 검출된 시간 스큐가 계속 발산할 수 있다.
도 8은 일부 실시예들에 따른 발산 제어 회로를 갖는 시간 스큐 추출기 회로(800)의 예시적인 블록도를 도시한다. 시간 스큐 추출기 회로(800)는 도 2의 시간 스큐 조정 회로(230)의 적어도 일부의 예시적인 실시예일 수 있다. 예를 들어, 시간 스큐 추출기 회로(800)는 (예컨대, 도 2의 인터리빙 방식 ADC(200)와 같은) 4-채널 인터리빙 방식 ADC에 대한 시간 스큐 값들을 추출하도록 구성될 수 있다. 그러나 실제 구현들에서, 시간 스큐 추출기 회로(300)는 임의의 수(n)의 채널들을 갖는 인터리빙 방식 ADC에 대한 시간 스큐 값들을 추출하도록 구성될 수 있다.
시간 스큐 추출기 회로(800)는 제1 뺄셈기(802), (이하 집합적으로 "제2 뺄셈기들(804)"로 지칭되는) 복수의 제2 뺄셈기들(8041-8044), 플립플롭(803), 비트 조작기(810), 디멀티플렉서(820) 및 (이하 집합적으로 "평균 회로들(830)"로 지칭되는) 복수의 평균 회로들(8300-8304)을 포함한다. 도 8의 예에서는, 단순화를 위해 단지 4개의 제2 뺄셈기들(804) 및 5개의 평균 회로들(830)이 도시된다. 그러나 실제 구현들에서, 시간 스큐 추출기 회로(800)는 (예컨대, n-채널 인터리빙 방식 ADC에 대한 시간 스큐 측정들을 추출하기 위해) 임의의 수의 제2 뺄셈기들(804) 및/또는 평균 회로들(830)을 포함할 수 있다.
제1 뺄셈기(802) 및 플립플롭(803)은 (인터리빙 방식 ADC(200)의 출력(202)과 같은) 인터리빙 방식 ADC에 의해 캡처된 일련의 오프셋/이득 교정된 디지털 샘플들(V(t))을 수신하도록 결합될 수 있다. 따라서 샘플들(V(t))은 이산 시간들(t)에서 (인터리빙 방식 ADC(200)에 의해 수신된 입력 신호(201)와 같은) 입력 신호의 디지털 표현들에 대응할 수 있다. 일부 실시예들에서, 시간 스큐 추출기 회로(800)는 V(t)의 값들에 적어도 부분적으로 기초하여 디지털 샘플들(V(t))이 획득되는 시간들(t) 간의 차이들을 결정할 수 있다. 보다 구체적으로, 시간 스큐 추출기 회로(800)는 인터리빙 방식 ADC의 인접 채널들(또는 채널들의 쌍들)에 의해 캡처된 연속 샘플들(V(t)) 간의 거리를 검출하도록 구성될 수 있다.
플립플롭(803)은 각각의 샘플(V(t))의 도함수(V(t+1))(예컨대, 다음 또는 후속 클록 사이클에서 현재 샘플로서 수신 및/또는 측정된 샘플)를 출력할 수 있고, 도함수(V(t+1))를 제1 뺄셈기(802)에 전달할 수 있다. 제1 뺄셈기(802)는 각각의 연속한 쌍의 샘플들 간의 거리들(ΔV)(예컨대, ΔV = V(t) - V(t+1))을 얻기 위해 신호 미분을 수행할 수 있다. 거리들(ΔV)은 (예컨대, 거리가 양의 값인지 아니면 음의 값인지를 나타내는 비트를 플립함으로써) 거리들의 절대 값들(|ΔV|)을 생성하기 위해 ΔV의 비트들을 조작하도록 구성되는 비트 조작기(810)로 전달될 수 있다. 절대 값들(|ΔV|)은 디멀티플렉서(820) 및 제1 평균 회로(8300)로 전달된다.
제1 평균 회로(8300)는 비트 조작기(810)에 의해 출력된 모든 거리들(|ΔV|)의 평균(μ(ΔV))을 계산할 수 있다. 보다 구체적으로, 제1 평균 회로(8300)에 의해 출력된 평균(μ(ΔV))은 인터리빙 방식 ADC의 모든 채널들(예컨대, CH1-CH4)에 걸쳐 취해진 연속 샘플들 간의 거리들의 평균을 나타낼 수 있다. 이 평균(μ(ΔV))은 제2 뺄셈기들(804) 각각에 대한 입력으로서 제공될 수 있다.
디멀티플렉서(820)는 거리들(|ΔV|)을 이들 각각의 채널 쌍들에 따라 분리할 수 있다. 예를 들어, 디멀티플렉서(820)의 제1 출력(|ΔVt1-t2|)은 인터리빙 방식 ADC의 제1 쌍의 인접 채널들(예컨대, CH1 및 CH2)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있고, 디멀티플렉서(820)의 제2 출력(|ΔVt2-t3|)은 인터리빙 방식 ADC의 제2 쌍의 채널들(예컨대, CH2 및 CH3)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있으며, 디멀티플렉서(820)의 제3 출력(|ΔVt3-t4|)은 인터리빙 방식 ADC의 제3 쌍의 채널들(예컨대, CH3 및 CH4)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있고, 디멀티플렉서(820)의 제4 출력(|ΔVt4-t1|)은 인터리빙 방식 ADC의 제4 쌍의 채널들(예컨대, CH4 및 CH1)에 의해 캡처된 연속 샘플들 간의 거리에 대응할 수 있다. 디멀티플렉서(820)의 출력들(|ΔVt1-t2|, |ΔVt2-t3|, |ΔVt3-t4|, |ΔVt4-t1|)은 평균 회로들(8301-8304)에 각각 입력들로서 제공될 수 있다.
평균 회로들(8301-8304) 각각은 대응하는 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리를 계산할 수 있다. 예를 들어, 제2 평균 회로(8301)는 제1 쌍의 채널들(CH1 및 CH2)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt1-t2))를 계산할 수 있고, 제3 평균 회로(8302)는 제2 쌍의 채널들(CH2 및 CH3)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt2-t3))를 계산할 수 있으며, 제4 평균 회로(8303)는 제3 쌍의 채널들(CH3 및 CH4)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt3-t4))를 계산할 수 있고, 제5 평균 회로(8304)는 제4 쌍의 채널들(CH4 및 CH1)에 의해 캡처된 연속 샘플들 간의 평균 거리(μ(ΔVt4-t1))를 계산할 수 있다. 평균 회로들(8301-8304)의 출력들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))은 제2 뺄셈기들(804) 각각에 2차 입력들로서 제공될 수 있다.
제2 뺄셈기들(804) 각각은 인터리빙 방식 ADC의 모든 채널들(예컨대, CH1-CH4)에 걸쳐 측정된 연속 샘플들 간 거리들의 평균(μ(ΔV))과 대응하는 쌍의 채널들(예컨대, CH1-CH2, CH2-CH3, CH3-CH4 또는 CH4-CH1)로부터의 연속 샘플들 간 평균 거리 간의 차이를 계산할 수 있다. 제2 뺄셈기들(804) 각각에 의해 계산된 차이는 대응하는 쌍의 채널들 간의 평균 시간 스큐(α(Δt))에 비례한다. 예를 들어, 제2 뺄셈기들 중 제1 뺄셈기(8041)는 μ(ΔV)와 μ(ΔVt1-t2) 간의 차를 계산하여 제1 쌍의 채널들(CH1 및 CH2) 간의 평균 시간 스큐(α(-Δt1+Δt2))를 결정할 수 있고, 제2 뺄셈기들 중 제2 뺄셈기(8042)는 μ(ΔV)와 μ(ΔVt2-t3) 간의 차를 계산하여 제2 쌍의 채널들(CH2 및 CH3) 간의 평균 시간 스큐(α(-Δt2+Δt3))를 결정할 수 있으며, 제2 뺄셈기들 중 제3 뺄셈기(8043)는 μ(ΔV)와 μ(ΔVt3-t4) 간의 차를 계산하여 제3 쌍의 채널들(CH3 및 CH4) 간의 평균 시간 스큐(α(-Δt3+Δt4))를 결정할 수 있고, 제2 뺄셈기들 중 제4 뺄셈기(8044)는 μ(ΔV)와 μ(ΔVt4-t1) 간의 차를 계산하여 제4 쌍의 채널들(CH4 및 CH1) 간의 평균 시간 스큐(α(-Δt4+Δt1))를 결정할 수 있다.
계산된 시간 스큐 값들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))은 (단순함을 위해 도시되지 않은) 교정 루프 제어기에 입력들로서 제공될 수 있는데, 교정 루프 제어기는 (예컨대, 도 2와 관련하여 위에서 설명한 바와 같이) 인터리빙 방식 ADC의 샘플링 스테이지에서 시간 스큐 보정을 수행하도록 구성될 수 있다. 이상적으로는, 각각의 쌍의 채널들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))로부터의 연속 샘플들 간의 평균 거리들이 시간 스큐 보정의 후속 반복들 이후에 모든 쌍들의 채널들에 걸친 평균 거리(μ(ΔV))에 수렴해야 한다. 그러나 통신 채널에서의 잡음 및/또는 간섭은 교정 루프 제어기에 의해 구현된 시간 스큐 조정들의 결과로서 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을 발산하게 할 수 있다.
일부 실시예들에서, 시간 스큐 추출기 회로(800)는 시간 스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))의 정확도를 결정하기 위한 발산 제어 회로(840)를 포함할 수 있다. 보다 구체적으로, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을 발산시킬 가능성이 있는 (인접한 나이퀴스트 구역에서 스펙트럼 간섭의 존재와 같은) 하나 이상의 조건들을 검출할 수 있다. 예를 들어, 발산 제어 회로(840)는 평균 회로들(8301-8304)에 의해 각각 출력되는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1)) 각각의 사본을 수신할 수 있다. 일부 실시예들에서, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))의 추세들을 모니터링하여 발산 조건이 검출되었는지 여부를 결정할 수 있다.
도 6 및 도 7과 관련하여 위에서 설명한 바와 같이, 인터리빙 방식 ADC에 의해 샘플링된 에너지가 입력 신호의 나이퀴스트 구역에 인접한 나이퀴스트 구역에서 스펙트럼 간섭(예컨대, 블로커)에 의해 지배되는 경우 발산 조건이 발생할 수 있다. 예를 들어, 입력 신호가 홀수 나이퀴스트 구역(예컨대, NZ1)에 있고 고전력 블로커가 인접한 짝수 나이퀴스트 구역(예컨대, NZ2)에 있다면, 블로커로부터의 에너지는 (예컨대, 도 6에 도시된 바와 같이) 평균 거리가 감소할 것으로 예상되는 경우, 시간 스큐 조정(Δt)에 대한 응답으로 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4) 및/또는 μ(ΔVt4-t1)) 중 하나 이상을 증가시킬 수 있다. 유사하게, 입력 신호가 짝수 나이퀴스트 구역(예컨대, NZ2)에 있고 고전력 블로커가 인접한 홀수 나이퀴스트 구역(예컨대, NZ1)에 있다면, 블로커로부터의 에너지는 (예컨대, 도 6에 도시된 바와 같이) 평균 거리가 증가할 것으로 예상되는 경우, 시간 스큐 조정(Δt)에 대한 응답으로 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4) 및/또는 μ(ΔVt4-t1)) 중 하나 이상을 감소시킬 수 있다.
따라서 일부 실시예들에서, 입력 신호와 연관된 나이퀴스트 구역이 주어지면, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))의 변화의 예상 극성을 결정할 수 있다. 일부 양상들에서, 입력 신호와 연관된 나이퀴스트 구역은 시간 스큐 추출 회로(800)의 사용자에 의해 (예컨대, NZ_Select 신호로서) 제공될 수 있다. 예를 들어, 변화의 예상 극성이 음(-)이라면, 발산 제어 회로(840)는 시간 스큐 조정(Δt)에 대한 응답으로 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4) 및/또는 μ(ΔVt4-t1)) 중 하나 이상의 감소를 확인할 것으로 예상할 수 있다. 다른 한편으로, 변화의 예상 극성이 양(+)이라면, 발산 제어 회로(840)는 동일한 시간 스큐 조정(Δt)에 대한 응답으로 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4) 및/또는 μ(ΔVt4-t1)) 중 하나 이상의 증가를 확인할 것으로 예상할 수 있다.
일부 실시예들에서, 발산 제어 회로(840)는 교정 루프 제어기로부터 시간 스큐 조정(TS_ADJ) 신호를 추가로 수신할 수 있다. 예를 들어, 시간 스큐 조정 신호는 (예컨대, 도 2의 TS_ADJ 신호(203)에 대해 설명한 것과 같이) 인터리빙 방식 ADC의 하나 이상의 채널들에 지연 또는 타이밍 오프셋을 적용하는 데 사용될 수 있다. 발산 제어 회로(840)는 TS_ADJ 신호에 기초하여, 인터리빙 방식 ADC의 채널들 중 (만약에 있다면) 어느 것이 시간 스큐 불일치에 대해 조정될 것인지 결정할 수 있다. 그 다음, 발산 제어 회로(840)는 선택된 채널(들)을 모니터링하여 그 채널과 연관된 평균 거리의 결과적인 변화가 선택된 나이퀴스트 구역에 대한 예상 극성과 동일한 극성을 가짐을 보장할 수 있다.
특정 예에서, 입력 신호는 홀수 나이퀴스트 구역과 연관될 수 있다. 시간 스큐 추출 회로(800)에 의해 계산된 시간 스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))을 기초로, 교정 루프 제어기는 인터리빙 방식 ADC의 제2 채널에 시간 스큐 조정(Δt)을 적용할 수 있다. 이러한 시간 스큐 조정(Δt)의 결과로서, 발산 제어 회로(840)는 (예컨대, 입력 신호가 홀수 나이퀴스트 구역에 있기 때문에) 인터리빙 방식 ADC의 제2 채널과 제3 채널 간의 평균 거리(μ(ΔVt2-t3))의 감소를 검출할 것으로 예상할 수 있다. 따라서 발산 제어 회로(840)가 시간 스큐 조정(Δt)을 적용한 후 평균 거리(μ(ΔVt2-t3))가 감소하는 것을 검출한다면, 발산 제어 회로(840)는 추가 조치를 취하지 않을 수 있다(예컨대, 시간 스큐 검출 동작이 적절히 동작하고 있다). 그러나 발산 제어 회로(840)가 시간 스큐 조정(Δt)의 결과로 평균 거리(μ(ΔVt2-t3))가 증가하는 것을 검출한다면, 발산 제어 회로(840)는 제어(CTRL) 신호를 생성하여 보정 조치를 취할 수 있다(예컨대, 발산 조건이 검출됨).
일부 실시예들에서, CTRL 신호는 시간 스큐 추출 회로(800)의 동작을 일시 중지하거나 보류하는 데 사용될 수 있다. 위에서 설명한 바와 같이, ADC에서의 블로커들의 존재가 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4) 및/또는 μ(ΔVt4-t1)) 중 하나 이상의 극성의 부정확한 변화를 야기할 때 발산 조건이 트리거되어, 평균 거리들을 발산시킬 수 있다. 따라서 시간 스큐 추출 회로(800)의 하나 이상의 컴포넌트들을 일시 중지함으로써(예컨대, 그리고 이로써 인터리빙 방식 ADC에 대한 시간 스큐 조정들을 일시 중지함으로써) 추가 발산을 방지하는 것이 바람직할 수 있다. 블로커들(및/또는 다른 간섭)의 존재는 일시적일 수 있다는 점이 주목된다. 따라서 일부 양상들에서, 시간 스큐 추출 회로(800)는 인접한 나이퀴스트 구역에서 더는 블로커들이 검출되지 않을 때 시간 스큐 추출 회로(800)의 동작을 다시 가능하게 할 수 있다.
일부 다른 실시예들에서, CTRL 신호는 인터리빙 방식 ADC의 동작을 일시 중지하거나 보류하는 데 사용될 수 있다. 위에서 설명한 바와 같이, 발산 조건은 (예컨대, 도 7b에 도시된 바와 같이) 시간 스큐 조정(Δt)이 인터리빙 방식 ADC의 특정 채널의 샘플링 시간을 잘못된 방향으로 더 밀 때 트리거될 수 있다. 따라서 그 특정 채널에 의해 캡처된 입력 신호의 결과적인 샘플들은 시간 스큐 조정(Δt) 이전보다 훨씬 덜 정확할 수 있다. 따라서 (예컨대, 결과적인 시간 스큐 불일치가 샘플들을 사용 불가능하게 만들었을 수 있기 때문에) 인터리빙 방식 ADC의 하나 이상의 컴포넌트들을 일시 중지함으로써 입력 신호의 추가 샘플링을 방지하는 것이 바람직할 수 있다. 블로커들(및/또는 다른 간섭)의 존재는 일시적일 수 있다는 점이 주목된다. 따라서 일부 양상들에서, 시간 스큐 추출 회로(800)는 인접한 나이퀴스트 구역에서 더는 블로커들이 검출되지 않을 때 인터리빙 방식 ADC의 동작을 다시 가능하게 할 수 있다.
또 추가로, 일부 실시예들에서, 발산 제어 회로(840)는 입력 신호와 연관된 나이퀴스트 구역을 결정하는 데 사용될 수 있다. 예를 들어, 입력 신호가 어느 나이퀴스트 구역에 위치되는지에 대한 사전 지식을 발산 제어 회로(840)가 갖지 않는다면, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4) 및/또는 μ(ΔVt4-t1)) 중 하나 이상의 검출된 변화 극성에 기초하여 연관된 나이퀴스트 구역을 결정할 수 있다. 보다 구체적으로, 발산 제어 회로(840)는 인터리빙 방식 ADC가 시간 스큐 조정(Δt)에 어떻게 응답하는지 모니터링함으로써 입력 신호와 연관된 나이퀴스트 구역을 결정할 수 있다. 예를 들어, 발산 제어 회로(840)는 주어진 시간 스큐 조정(Δt)에 대한 응답으로 특정 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리의 변화의 극성에 기초하여 입력 신호가 홀수 나이퀴스트 구역에 위치되는지 아니면 짝수 나이퀴스트 구역에 위치되는지를 결정할 수 있다.
위의 예에서, 발산 제어 회로(840)가 인터리빙 방식 ADC의 제2 채널에 시간 스큐 조정(Δt)을 적용한 후 평균 거리(μ(ΔVt2-t3))의 감소를 검출한다면, 발산 제어 회로(840)는 (예컨대, 인접한 나이퀴스트 구역에 고전력 블로커들이 없다고 가정하여) 입력 신호가 홀수 나이퀴스트 구역에 위치된다고 결정할 수 있다. 다른 한편으로는, 발산 제어 회로(840)가 인터리빙 방식 ADC의 제2 채널에 시간 스큐 조정(Δt)을 적용한 후 평균 거리(μ(ΔVt2-t3))의 증가를 검출한다면, 발산 제어 회로(840)는 (예컨대, 인접한 나이퀴스트 구역에 고전력 블로커들이 없다고 가정하여) 입력 신호가 짝수 나이퀴스트 구역에 위치된다고 결정할 수 있다.
입력 신호와 연관된 나이퀴스트 구역을 결정할 때, 발산 제어 회로(840)는 ADC에 의해 샘플링되는 고전력 블로커들이 (예컨대, 인접한 나이퀴스트 구역에) 없다고 가정할 수 있다는 점이 주목된다. 일부 실시예들에서, 발산 제어 회로(840)는 초기에는, (예컨대, 시간 스큐 추출 동작을 실행할 목적들로) 입력 신호가 특정 나이퀴스트 구역에 위치된다고 가정할 수 있고, 인터리빙 방식 ADC가 시간 스큐 조정(Δt)에 어떻게 응답하는지를 검출한 후 초기 가정을 정정할 수 있다.
도 9는 일부 실시예들에 따른 발산 제어 회로(900)의 예시적인 블록도를 도시한다. 발산 제어 회로(900)는 도 8의 발산 제어 회로(840)의 예시적인 실시예일 수 있다. 따라서 발산 제어 회로(900)는 (예컨대, 시간 스큐 추출 회로(800)와 같은) 시간 스큐 추출 회로를 작동시킬 때 발산 조건을 검출하는 데 사용될 수 있다. 도 9의 예에서, 발산 제어 회로(900)는 특정 쌍의 채널들(예컨대, 채널 n 및 채널 n+1) 사이의 발산 조건을 검출하기 위한 회로를 포함하는 것으로 도시된다. 그러나 실제 구현들에서, 발산 제어 회로(900)는 임의의 수의 인접 채널들 사이의 발산 조건들을 (예컨대, 병렬로) 검출하도록 구성될 수 있다.
발산 제어 회로(900)는 뺄셈기(902), 플립플롭(903), 제1 비교기(904), 제2 비교기(906) 및 예상 극성 검출기(910)를 포함한다. 뺄셈기(902) 및 플립플롭(903)은 (도 8의 평균 회로들(830) 중 하나 이상의 출력들과 같은) 인터리빙 방식 ADC의 한 쌍의 인접 채널들에 의해 취해진 연속 샘플들 간의 일련의 평균 거리들(μ(ΔVtn-t(n+1)))을 수신하도록 결합될 수 있다. 따라서 평균 거리(μ(ΔVtn-t(n+1)))는 한 쌍의 인접 채널들 간에 (예컨대, 도 8의 시간 스큐 추출 회로(800)와 같은) 대응하는 시간 스큐 추출 회로에 의해 계산된 시간 스큐 양에 비례할 수 있다. 일부 실시예들에서, 발산 제어 회로(900)는 시간 스큐 추출 회로에 의해 계산된 시간 스큐들의 정확도를 결정하도록 구성될 수 있다. 보다 구체적으로, 발산 제어 회로(900)는 입력 신호와 연관된 나이퀴스트 구역이 주어지면 평균 거리(μ(ΔVtn-t(n+1)))의 변화의 극성이 적절한지 여부를 검출하도록 구성될 수 있다.
플립플롭(903)은 각각의 평균 거리(μ(ΔVtn-t(n+1)))(예컨대, 현재 평균 거리를 결정하는 데 사용된 샘플들 중 적어도 일부 다음에 캡처된 후속 샘플들 간의 평균 거리)의 도함수를 출력할 수 있다. 뺄셈기(902)는 시간 경과에 따른 평균 거리(Δμ)의 변화를 결정하기 위해 신호 미분을 수행할 수 있다. 평균 거리(Δμ)의 변화는 제1 비교기(904)에 대한 제1 입력으로서 제공될 수 있다. 보다 구체적으로, 제1 비교기(904)는 평균 거리(Δμ)의 변화를 기준 값(예컨대, "0")과 비교하여 평균 거리의 변화의 극성(P(Δμ))을 결정할 수 있다. 예를 들어, 제1 비교기(904)는 평균 거리(Δμ)의 변화가 기준 값보다 큰지 아니면 작은지에 따라 "0" 또는 "1"을 출력할 수 있다(예컨대, Δμ < 0이라면 P(Δμ) = 0; Δμ > 0이라면 P(Δμ) = 1). 따라서 시간 경과에 따라 평균 거리(μ(ΔVtn-t(n+1)))가 감소한다면, 제1 비교기(904)는 음 극성의 변화를 나타낼 제1 값(예컨대, P(Δμ) = 0)을 출력할 수 있다. 다른 한편으로는, 시간 경과에 따라 평균 거리(μ(ΔVtn-t(n+1)))가 증가한다면, 제1 비교기(904)는 양 극성의 변화를 나타낼 제2 값(예컨대, P(Δμ) = 1)을 출력할 수 있다.
일부 실시예들에서, 예상 극성 검출기(910)는 입력 신호와 연관된 나이퀴스트 구역이 주어지면 평균 거리의 변화의 예상 극성(PE(Δμ))을 결정할 수 있다. 예를 들어, 예상 극성 검출기(910)는 입력 신호와 연관된 나이퀴스트 구역에 따라 "0" 또는 "1"을 출력할 수 있다. 일부 양상들에서, 입력 신호와 연관된 나이퀴스트 구역은 발산 제어 회로(900)의 사용자에 의해 (예컨대, NZ_Select 신호로서) 제공될 수 있다. 일부 다른 양상들에서, 발산 제어 회로(900)는 초기에는 입력 신호에 대한 나이퀴스트 구역을 가정할 수 있다. 위에서 설명한 바와 같이, 홀수 나이퀴스트 구역과 연관된 변화의 극성은 (예컨대, 도 6에 도시된 바와 같이) 짝수 나이퀴스트 구역과 연관된 변화의 극성과 반대일 수 있다. 예를 들어, 입력 신호가 홀수 나이퀴스트 구역에 위치된다면, 예상 극성 검출기(910)는 음 극성의 변화를 나타낼 제1 값(예컨대, PE(Δμ) = 0)을 출력할 수 있다. 다른 한편으로는, 입력 신호가 짝수 나이퀴스트 구역에 위치된다면, 예상 극성 검출기(910)는 양 극성의 변화를 나타낼 제2 값(예컨대, PE(Δμ) = 1)을 출력할 수 있다.
제2 비교기(906)는 제1 비교기(904) 및 예상 극성 검출기(910)의 출력들을 수신하도록 결합될 수 있다. 보다 구체적으로, 제2 비교기(906)는 변화의 예상 극성(PE(Δμ))을 변화의 실제 극성(P(Δμ))과 비교하여, 시간 스큐 추출 회로에 의해 측정된 시간 스큐들의 정확도(예컨대, 인터리빙 방식 ADC에 발산 조건이 있는지 여부)를 결정할 수 있다. 일부 실시예들에서, 제2 비교기(906)는 비교에 적어도 부분적으로 기초하여 제어(CTRL) 신호를 선택적으로 출력할 수 있다. 예를 들어, 제2 비교기(906)는 변화의 예상 극성(PE(Δμ))이 변화의 실제 극성(P(Δμ))과 동일한지 여부에 따라 "0" 또는 "1"을 출력할 수 있다. 일부 실시예들에서, 발산 제어 회로(900)는 평균 거리의 변화의 극성(P(Δμ))이 변화의 예상 극성(PE(Δμ))과 동일하다면 어떠한 추가 조치도 취하지 않도록 구성될 수 있다. 따라서 제2 비교기(906)는 변화의 예상 극성이 변화의 실제 극성과 동일하다면(예컨대, PE(Δμ) = P(Δμ)), CTRL 신호를 디어서트(deassert)할 수 있다(예컨대, CTRL = 0).
일부 다른 실시예들에서, 발산 제어 회로(900)는 평균 거리의 변화의 극성(P(Δμ))이 변화의 예상 극성(PE(Δμ))과 다르다면, (예컨대, CTRL 신호를 사용하여) 보정 조치를 취하도록 구성될 수 있다. 따라서 제2 비교기(906)는 변화의 예상 극성이 변화의 실제 극성과 동일하지 않다면(예컨대, PE(Δμ) ≠ P(Δμ)), CTRL 신호를 어서트할 수 있다(예컨대, CTRL = 1). 일부 양상들에서, 어서트된 CTRL 신호는 (도 8의 시간 스큐 추출 회로(800)와 같은) 시간 스큐 추출 회로의 동작을 일시 중지 또는 보류하는 데 사용될 수 있다. 일부 다른 양상들에서, 어서트된 CTRL 신호는 (도 2의 샘플링 스테이지(210)와 같은) 인터리빙 방식 ADC의 동작을 일시 중지 또는 보류하는 데 사용될 수 있다.
도 10은 일부 실시예들에 따라, 인터리빙 방식 ADC에서 시간 스큐 발산을 검출하기 위한 예시적인 동작(1000)을 도시하는 예시적인 흐름도이다. 아래에서는 도 8의 시간 스큐 추출 회로(800)와 관련하여 설명되지만, 예시적인 동작(1000)은 임의의 적절한 시간 스큐 추출 회로에 의해 수행될 수 있다.
시간 스큐 추출 회로(800)는 인터리빙 방식 ADC의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신한다(1010). 예를 들어, 수신된 샘플들(V(t))은 복수의 이산 시간 인스턴스들(t)에서 캡처된 입력 신호의 디지털 표현들에 대응할 수 있다. 일부 구현들에서, 수신된 샘플들은 (이를테면, 도 2의 오프셋/이득 교정 회로(220)에 의해 출력된) 오프셋/이득 교정된 디지털 샘플들일 수 있다.
시간 스큐 추출 회로(800)는 수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산할 수 있다(1020). 예를 들어, 플립플롭(803)은 각각의 샘플(V(t))의 도함수(V(t+1))를 출력할 수 있고, 도함수(V(t+1))를 제1 뺄셈기(802)로 전달할 수 있다. 그런 다음, 제1 뺄셈기(802)는 각각의 연속한 쌍의 샘플들 간의 거리들(ΔV)(예컨대, ΔV = V(t) - V(t+1))을 얻기 위해 신호 미분을 수행할 수 있다. 일부 실시예들에서, 거리들(ΔV)은 (예컨대, 거리가 양의 값인지 아니면 음의 값인지를 나타내는 비트를 플립함으로써) 거리들의 절대 값들(|ΔV|)을 생성하기 위해 ΔV의 비트들을 조작하도록 구성되는 비트 조작기(810)로 전달될 수 있다.
시간 스큐 추출 회로(800)는 추가로, 복수의 제1 평균 거리들을 계산할 수 있으며, 여기서 제1 평균 거리들 각각은 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 대응한다(1030). 예를 들어, 디멀티플렉서(820)는 거리들(|ΔV|)을 이들 각각의 채널 쌍들에 따라 분리할 수 있다. 그런 다음, 디멀티플렉서(820)의 출력들(|ΔVt1-t2|, |ΔVt2-t3|, |ΔVt3-t4|, |ΔVt4-t1|)은 평균 회로들(8301-8304)에 각각 입력들로서 제공될 수 있다. 평균 회로들(8301-8304) 각각은 대응하는 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리를 계산할 수 있다.
시간 스큐 추출 회로(800)는 다음에, 제1 평균 거리들 각각을 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐들을 계산할 수 있다(1040). 예를 들어, 제1 평균 회로(8300)는 비트 조작기(810)에 의해 출력된 모든 거리들(|ΔV|)의 평균(μ(ΔV))을 계산할 수 있다. 보다 구체적으로, 제1 평균 회로(8300)에 의해 출력된 평균(μ(ΔV))은 인터리빙 방식 ADC의 모든 채널들에 걸쳐 취해진 연속 샘플들 간의 거리들의 평균을 나타낼 수 있다. 제2 뺄셈기들(804) 각각은 제1 평균 회로(8300)의 출력 및 나머지 평균 회로들(8301-8304) 중 각각의 평균 회로의 출력을 수신하도록 결합될 수 있다. 보다 구체적으로, 제2 뺄셈기들(804) 각각은 인터리빙 방식 ADC의 모든 채널들에 걸쳐 측정된 연속 샘플들 간 거리들의 평균(μ(ΔV))과 대응하는 쌍의 채널들로부터의 연속 샘플들 간 평균 거리 간의 차이를 계산할 수 있다. 제2 뺄셈기들(804) 각각에 의해 계산된 차이는 대응하는 쌍의 채널들 간의 평균 시간 스큐(α(Δt))에 비례한다.
마지막으로, 시간 스큐 추출기 회로(800)는 입력 신호와 연관된 나이퀴스트 구역 및 제1 평균 거리들에 적어도 부분적으로 기초하여 시간 스큐들의 정확도를 결정할 수 있다(1050). 예를 들어, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을 발산시킬 가능성이 있는 (인접한 나이퀴스트 구역에서 스펙트럼 간섭의 존재와 같은) 하나 이상의 조건들을 검출할 수 있다. 일부 실시예들에서, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))의 추세들을 모니터링하여 발산 조건이 검출되었는지 여부를 결정할 수 있다. 일부 양상들에서, 입력 신호와 연관된 나이퀴스트 구역이 주어지면, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))의 변화의 예상 극성을 결정할 수 있다. 그 다음, 발산 제어 회로(840)는 평균 거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을 모니터링하여 시간 스큐 조정(Δt)과 연관된 평균 거리의 결과적인 변화가 선택된 나이퀴스트 구역에 대한 예상 극성과 동일한 극성을 가짐을 보장할 수 있다.
일부 실시예들에서, 발산 제어 회로(840)가 특정 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리(μ(ΔV))가 시간 스큐 조정(Δt)을 적용한 이후 변화의 예상 극성과 동일하다는 것을 검출한다면, 발산 제어 회로(840)는 추가 조치를 취하지 않을 수 있다(예컨대, 시간 스큐 검출 동작이 적절히 동작하고 있다). 그러나 발산 제어 회로(840)가 특정 쌍의 채널들로부터의 연속 샘플들 간의 평균 거리(μ(ΔV))가 시간 스큐 조정(Δt)의 결과로서 변화의 예상 극성과 다르다는 것을 검출한다면, 발산 제어 회로(840)는 제어(CTRL) 신호를 생성하여 보정 조치를 취할 수 있다(예컨대, 발산 조건이 검출됨). 일부 양상들에서, CTRL 신호는 시간 스큐 추출 회로(800)의 동작을 일시 중지하거나 보류하는 데 사용될 수 있다. 일부 다른 양상들에서, CTRL 신호는 인터리빙 방식 ADC의 동작을 일시 중지하거나 보류하는 데 사용될 수 있다.
도 11은 일부 실시예들에 따라, 인터리빙 방식 ADC에서 시간 스큐를 조정할 때 시간 스큐 발산을 제어하기 위한 예시적인 동작을 도시하는 예시적인 흐름도이다. 아래에서는 도 9의 발산 제어 회로(900)와 관련하여 설명되지만, 예시적인 동작(1100)은 임의의 적절한 발산 제어 회로에 의해 수행될 수 있다.
발산 제어 회로(900)는 먼저 입력 신호와 연관된 나이퀴스트 구역을 선택할 수 있다(1110). 일부 실시예들에서, 선택된 나이퀴스트 구역은 발산 제어 회로(900)(또는 인터리빙 방식 ADC)의 사용자에 의해 제공될 수 있다. 일부 다른 실시예들에서, 선택된 나이퀴스트 구역은 (예컨대, 발산 제어 회로(900)에 의해 입력 신호와 연관된 실제 나이퀴스트 구역에 대한 어떠한 사전 지식도 없다고 가정하는) 발산 제어 회로(900)에 의한 초기 가정에 기초할 수 있다.
그런 다음, 발산 제어 회로(900)는 선택된 나이퀴스트 구역에 기초하여 입력 신호의 연속 샘플들 간의 평균 거리의 변화의 예상 극성(PE)을 결정할 수 있다(1120). 위에서 설명한 바와 같이, 홀수 나이퀴스트 구역과 연관된 변화의 극성은 (예컨대, 도 6에 도시된 바와 같이) 짝수 나이퀴스트 구역과 연관된 변화의 극성과 반대일 수 있다. 예를 들어, 입력 신호가 홀수 나이퀴스트 구역에 위치된다면, 예상 극성 검출기(910)는 음 극성의 변화를 나타낼 제1 값(예컨대, PE = 0)을 출력할 수 있다. 다른 한편으로는, 입력 신호가 짝수 나이퀴스트 구역에 위치된다면, 예상 극성 검출기(910)는 양 극성의 변화를 나타낼 제2 값(예컨대, PE = 1)을 출력할 수 있다.
발산 제어 회로(900)는 또한, 한 쌍의 인접한 채널들로부터 취해진 입력 신호의 연속 샘플들 간의 평균 거리의 변화의 실제 극성(P)을 검출할 수 있다(1130). 예를 들어, 뺄셈기(902) 및 플립플롭(903)은 인터리빙 방식 ADC의 한 쌍의 인접 채널들에 의해 취해진 연속 샘플들 간의 일련의 평균 거리들(μ(ΔVtn-t(n+1)))을 수신하도록 결합될 수 있다. 플립플롭(903)은 각각의 평균 거리(μ(ΔVtn-t(n+1)))(예컨대, 현재 평균 거리를 결정하는 데 사용된 샘플들 중 적어도 일부 다음에 캡처된 후속 샘플들 간의 평균 거리)의 도함수를 출력할 수 있다. 뺄셈기(902)는 시간 경과에 따른 평균 거리(Δμ)의 변화를 결정하기 위해 신호 미분을 수행할 수 있다. 그 다음, 제1 비교기(904)는 평균 거리(Δμ)의 변화를 기준 값(예컨대, "0")과 비교하여 평균 거리의 변화의 극성(P)을 결정할 수 있다. 예를 들어, 제1 비교기(904)는 평균 거리(Δμ)의 변화가 기준 값보다 큰지 아니면 작은지에 따라 "0" 또는 "1"을 출력할 수 있다(예컨대, Δμ < 0이라면 P = 0; Δμ > 0이라면 P = 1).
그 다음, 발산 제어 회로(900)는 한 쌍의 인접한 채널들로부터의 연속 샘플들 간의 평균 거리의 변화의 실제 극성(P)과 예상 극성(PE)을 비교할 수 있다(1140). 예를 들어, 제2 비교기(906)는 변화의 예상 극성(PE)을 변화의 실제 극성(P)과 비교하여, 시간 스큐 추출 회로에 의해 측정된 시간 스큐들의 정확도(예컨대, 인터리빙 방식 ADC에 발산 조건이 있는지 여부)를 결정할 수 있다. (1140에서 테스트된 바와 같이) 변화의 실제 극성(P)이 변화의 예상 극성(PE)과 동일하다면, 발산 제어 회로(900)는 인접한 채널들로부터의 연속 샘플들 간의 평균 거리의 변화의 극성(P)을 계속 모니터링할 수 있고(1130) 그리고/또는 추가 조치를 취하지 않을 수 있다. 일부 실시예들에서, 제2 비교기(906)는 변화의 예상 극성이 변화의 실제 극성과 동일하다면(예컨대, P = PE), CTRL 신호를 디어서트할 수 있다(예컨대, CTRL = 0).
(1140에서 테스트된 바와 같이) 변화의 실제 극성(P)이 변화의 예상 극성(PE)과 다르다면, 발산 제어 회로(900)는 발산 제어 신호를 출력함(1150)으로써 응답할 수 있다. 예를 들어, 발산 제어 회로(900)는 발산 조건이 검출되면 보정 조치를 취하도록 구성될 수 있다. 일부 실시예들에서, 제2 비교기(906)는 변화의 예상 극성이 변화의 실제 극성과 동일하지 않다면(예컨대, P ≠ PE), CTRL 신호를 어서트할 수 있다(예컨대, CTRL = 1). 일부 양상들에서, 어서트된 CTRL 신호는 (도 8의 시간 스큐 추출 회로(800)와 같은) 시간 스큐 추출 회로의 동작을 일시 중지 또는 보류하는 데 사용될 수 있다. 일부 다른 양상들에서, 어서트된 CTRL 신호는 (도 2의 샘플링 스테이지(210)와 같은) 인터리빙 방식 ADC의 동작을 일시 중지 또는 보류하는 데 사용될 수 있다.
본 개시내용의 양상들은 인터리빙 방식 아날로그-디지털 변환기(ADC)들 및 이들의 동작 방법들에 관한 것이다. 일례로, 시간 스큐 조정 회로가 제공될 수 있다. 이러한 시간 스큐 조정 회로는: 인터리빙 방식 아날로그-디지털 변환기(ADC)의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신하기 위한 입력; 수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산하기 위한 제1 뺄셈기; 복수의 제1 평균 거리들을 계산하기 위한 복수의 평균 회로들 ― 제1 평균 거리들 각각은 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 대응함 ―; 제1 평균 거리들 각각을 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐들을 계산하기 위한 시간 스큐 검출 회로; 및 입력 신호와 연관된 나이퀴스트 구역 및 제1 평균 거리들에 적어도 부분적으로 기초하여 시간 스큐들의 정확도를 결정하기 위한 발산 제어 회로를 포함할 수 있다.
이러한 시간 스큐 조정 회로는: 시간 스큐들에 적어도 부분적으로 기초하여 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 선택적으로 적용하기 위한 교정 루프 제어기를 더 포함할 수 있다.
이러한 어떤 시간 스큐 조정 회로에서, 발산 제어 회로는: 교정 루프 제어기에 의해 인터리빙 방식 ADC의 제1 쌍의 채널들 중 적어도 하나에 적용되는 제1 타이밍 오프셋에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하도록 구성될 수 있다.
이러한 어떤 시간 스큐 조정 회로에서, 발산 제어 회로는: 제1 타이밍 오프셋에 대한 응답으로 제1 쌍의 채널들에 대한 제1 평균 거리의 변화를 계산하고; 그리고 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하도록 추가로 구성될 수 있다.
이러한 어떤 시간 스큐 조정 회로에서, 발산 제어 회로는: 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 입력 신호와 연관된 나이퀴스트 구역을 결정하도록 추가로 구성될 수 있다.
이러한 어떤 시간 스큐 조정 회로에서, 발산 제어 회로는: 입력 신호와 연관된 나이퀴스트 구역에 적어도 부분적으로 기초하여, 제1 타이밍 오프셋에 대한 응답으로 제1 평균 거리의 변화의 예상 극성을 결정하고; 그리고 제1 평균 거리의 변화의 극성을 변화의 예상 극성과 비교하도록 추가로 구성될 수 있다.
이러한 어떤 시간 스큐 조정 회로에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 수 있을 때는 제1 극성에 대응하고, 변화의 예상 극성은 입력 신호가 짝수 나이퀴스트 구역과 연관될 수 있을 때는 제2 극성에 대응한다.
이러한 어떤 시간 스큐 조정 회로에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 수 있을 때는 제1 평균 거리의 감소에 대응하고, 변화의 예상 극성은 입력 신호가 짝수 나이퀴스트 구역과 연관될 수 있을 때는 제1 평균 거리의 증가에 대응한다.
이러한 어떤 시간 스큐 조정 회로에서, 발산 제어 회로는: 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 수 있을 때는 인터리빙 방식 ADC의 동작을 보류하도록 추가로 구성될 수 있다.
이러한 어떤 시간 스큐 조정 회로에서, 발산 제어 회로는: 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 수 있을 때는 교정 루프 제어기가 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 적용하는 것을 막도록 추가로 구성될 수 있다.
다른 예에서, 방법이 제공될 수 있다. 그러한 방법은, 인터리빙 방식 아날로그-디지털 변환기(ADC)의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신하는 단계; 수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산하는 단계; 복수의 제1 평균 거리들을 계산하는 단계 ― 제1 평균 거리들 각각은 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 대응함 ―; 제1 평균 거리들 각각을 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐들을 계산하는 단계; 및 입력 신호와 연관된 나이퀴스트 구역 및 제1 평균 거리들에 적어도 부분적으로 기초하여 시간 스큐들의 정확도를 결정하는 단계를 포함할 수 있다.
이러한 어떤 방법은: 시간 스큐들에 적어도 부분적으로 기초하여 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 선택적으로 적용하는 단계를 더 포함할 수 있다.
이러한 어떤 방법에서, 결정하는 단계는: 인터리빙 방식 ADC의 제1 쌍의 채널들 중 적어도 하나에 적용되는 제1 타이밍 오프셋에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하는 단계를 포함한다.
이러한 어떤 방법에서, 결정하는 단계는: 제1 타이밍 오프셋에 대한 응답으로 제1 쌍의 채널들에 대한 제1 평균 거리의 변화를 계산하는 단계; 및 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하는 단계를 더 포함할 수 있다.
이러한 어떤 방법은: 제1 쌍의 채널들에 대한 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 입력 신호와 연관된 나이퀴스트 구역을 결정하는 단계를 더 포함할 수 있다.
이러한 어떤 방법에서, 결정하는 단계는: 입력 신호와 연관된 나이퀴스트 구역에 적어도 부분적으로 기초하여, 제1 타이밍 오프셋에 대한 응답으로 제1 평균 거리의 변화의 예상 극성을 결정하는 단계; 및 제1 평균 거리의 변화의 극성을 변화의 예상 극성과 비교하는 단계를 더 포함할 수 있다.
이러한 어떤 방법에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 수 있을 때는 제1 극성에 대응하고, 변화의 예상 극성은 입력 신호가 짝수 나이퀴스트 구역과 연관될 수 있을 때는 제2 극성에 대응한다.
이러한 어떤 방법에서, 변화의 예상 극성은 입력 신호가 홀수 나이퀴스트 구역과 연관될 수 있을 때는 제1 평균 거리의 감소에 대응하고, 변화의 예상 극성은 입력 신호가 짝수 나이퀴스트 구역과 연관될 수 있을 때는 제1 평균 거리의 증가에 대응한다.
이러한 어떤 방법은: 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 때 인터리빙 방식 ADC의 동작을 보류하는 단계를 더 포함할 수 있다.
이러한 어떤 방법은: 제1 평균 거리의 변화의 극성이 변화의 예상 극성과 동일하지 않을 때, 교정 루프 제어기가 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 적용하는 것을 막는 단계를 더 포함할 수 있다.
당해 기술분야에서 통상의 지식을 가진 자들은 정보 및 신호들이 다양한 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다고 인식할 것이다. 예컨대, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심벌들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합들로 표현될 수 있다.
또한, 당해 기술분야에서 통상의 지식을 가진 자들은 본 명세서에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합들로 구현될 수 있다고 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호 호환성을 명확히 설명하기 위해, 각종 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능과 관련하여 위에서 설명되었다. 이러한 기능이 하드웨어로 구현되는지 아니면 소프트웨어로 구현되는지는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 좌우된다. 당해 기술분야에서 통상의 지식을 가진 자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로 해석되지는 않아야 한다.
본 명세서에 개시된 양상들과 관련하여 설명된 방법들, 시퀀스들 또는 알고리즘들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 래치, 플래시 래치, ROM 래치, EPROM 래치, EEPROM 래치, 레지스터들, 하드디스크, 착탈식 디스크, CD-ROM, 또는 당해 기술분야에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있도록 프로세서에 결합된다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다.
상기한 명세서에서, 예시적인 실시예들은 이들의 특정한 예시적인 실시예들을 참조로 설명되었다. 그러나 첨부된 청구항들에서 제시되는 바와 같은, 본 개시내용의 보다 넓은 범위를 벗어나지 않으면서 이에 대해 다양한 수정들 및 변경들이 이루어질 수 있음이 명백할 것이다. 명세서 및 도면들은 이에 따라, 제한적인 의미보다는 예시적인 의미로 여겨져야 한다.

Claims (15)

  1. 인터리빙 방식(interleaved) 아날로그-디지털 변환기(ADC: analog-to-digital converter)의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신하기 위한 입력;
    수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산하기 위한 제1 뺄셈기;
    복수의 제1 평균 거리들을 계산하기 위한 복수의 평균 회로들 ― 상기 제1 평균 거리들 각각은 상기 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 대응함 ―;
    상기 제1 평균 거리들 각각을 상기 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐(time-skew)들을 계산하기 위한 시간 스큐 검출 회로; 및
    상기 입력 신호와 연관된 나이퀴스트 구역 및 상기 제1 평균 거리들에 적어도 부분적으로 기초하여 상기 시간 스큐들의 정확도를 결정하기 위한 발산 제어 회로를 포함하는,
    시간 스큐 조정 회로.
  2. 제1 항에 있어서,
    상기 시간 스큐들에 적어도 부분적으로 기초하여 상기 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 선택적으로 적용하기 위한 교정 루프 제어기를 더 포함하는,
    시간 스큐 조정 회로.
  3. 제2 항에 있어서,
    상기 발산 제어 회로는,
    상기 교정 루프 제어기에 의해 상기 인터리빙 방식 ADC의 제1 쌍의 채널들 중 적어도 하나에 적용되는 제1 타이밍 오프셋에 적어도 부분적으로 기초하여 상기 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하도록 구성되는,
    시간 스큐 조정 회로.
  4. 제3 항에 있어서,
    상기 발산 제어 회로는,
    상기 제1 타이밍 오프셋에 대한 응답으로 상기 제1 쌍의 채널들에 대한 상기 제1 평균 거리의 변화를 계산하고; 그리고
    상기 제1 쌍의 채널들에 대한 상기 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 상기 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하도록 추가로 구성되는,
    시간 스큐 조정 회로.
  5. 제4 항에 있어서,
    상기 발산 제어 회로는,
    상기 제1 쌍의 채널들에 대한 상기 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 상기 입력 신호와 연관된 나이퀴스트 구역을 결정하도록 추가로 구성되는,
    시간 스큐 조정 회로.
  6. 제4 항에 있어서,
    상기 발산 제어 회로는,
    상기 입력 신호와 연관된 나이퀴스트 구역에 적어도 부분적으로 기초하여, 상기 제1 타이밍 오프셋에 대한 응답으로 상기 제1 평균 거리의 변화의 예상 극성을 결정하고; 그리고
    상기 제1 평균 거리의 변화의 극성을 상기 변화의 예상 극성과 비교하도록 추가로 구성되는,
    시간 스큐 조정 회로.
  7. 제6 항에 있어서,
    상기 변화의 예상 극성은 상기 입력 신호가 홀수 나이퀴스트 구역과 연관될 때는 제1 극성에 대응하고,
    상기 변화의 예상 극성은 상기 입력 신호가 짝수 나이퀴스트 구역과 연관될 때는 제2 극성에 대응하는,
    시간 스큐 조정 회로.
  8. 제6 항에 있어서,
    상기 변화의 예상 극성은 상기 입력 신호가 홀수 나이퀴스트 구역과 연관될 때는 상기 제1 평균 거리의 감소에 대응하고,
    상기 변화의 예상 극성은 상기 입력 신호가 짝수 나이퀴스트 구역과 연관될 때는 상기 제1 평균 거리의 증가에 대응하는,
    시간 스큐 조정 회로.
  9. 제6 항에 있어서,
    상기 발산 제어 회로는,
    상기 제1 평균 거리의 변화의 극성이 상기 변화의 예상 극성과 동일하지 않을 때 상기 인터리빙 방식 ADC의 동작을 보류하도록 추가로 구성되는,
    시간 스큐 조정 회로.
  10. 제6 항에 있어서,
    상기 발산 제어 회로는,
    상기 제1 평균 거리의 변화의 극성이 상기 변화의 예상 극성과 동일하지 않을 때, 상기 교정 루프 제어기가 상기 인터리빙 방식 ADC의 하나 이상의 채널들에 상기 타이밍 오프셋을 적용하는 것을 막도록 추가로 구성되는,
    시간 스큐 조정 회로.
  11. 인터리빙 방식 아날로그-디지털 변환기(ADC)의 복수의 채널들로부터 입력 신호의 일련의 샘플들을 수신하는 단계;
    상기 수신된 일련의 샘플들에서 연속 샘플들 간의 거리들을 계산하는 단계;
    복수의 제1 평균 거리들을 계산하는 단계 ― 상기 제1 평균 거리들 각각은 상기 인터리빙 방식 ADC의 각각의 쌍의 채널들로부터의 연속 샘플들 간의 거리의 평균에 대응함 ―;
    상기 제1 평균 거리들 각각을 상기 복수의 채널들로부터의 연속 샘플들 간의 거리들의 평균과 비교함으로써 각각의 쌍들의 채널들 사이의 각각의 시간 스큐들을 계산하는 단계; 및
    상기 입력 신호와 연관된 나이퀴스트 구역 및 상기 제1 평균 거리들에 적어도 부분적으로 기초하여 상기 시간 스큐들의 정확도를 결정하는 단계를 포함하는,
    방법.
  12. 제11 항에 있어서,
    상기 시간 스큐들에 적어도 부분적으로 기초하여 상기 인터리빙 방식 ADC의 하나 이상의 채널들에 타이밍 오프셋을 선택적으로 적용하는 단계를 더 포함하는,
    방법.
  13. 제12 항에 있어서,
    상기 결정하는 단계는,
    상기 인터리빙 방식 ADC의 제1 쌍의 채널들 중 적어도 하나에 적용되는 제1 타이밍 오프셋에 적어도 부분적으로 기초하여 상기 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하는 단계를 포함하는,
    방법.
  14. 제13 항에 있어서,
    상기 결정하는 단계는,
    상기 제1 타이밍 오프셋에 대한 응답으로 상기 제1 쌍의 채널들에 대한 상기 제1 평균 거리의 변화를 계산하는 단계; 및
    상기 제1 쌍의 채널들에 대한 상기 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 상기 제1 쌍의 채널들에 대해 계산된 시간 스큐의 정확도를 결정하는 단계를 더 포함하는,
    방법.
  15. 제14 항에 있어서,
    상기 제1 쌍의 채널들에 대한 상기 제1 평균 거리의 변화의 극성에 적어도 부분적으로 기초하여 상기 입력 신호와 연관된 나이퀴스트 구역을 결정하는 단계를 더 포함하는,
    방법.
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