TW202125772A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之一態樣之半導體記憶裝置具備：第1積層部，其具有第1周邊電路；以及第2積層部，其具有記憶單元、連接於記憶單元之字元線、連接於記憶單元及第1周邊電路之位元線、以及選自由連接於位元線之第2周邊電路及連接於字元線之第3周邊電路所組成之群中之至少一個周邊電路，且設置於第1積層部之上方。至少一個周邊電路具備場效電晶體，該場效電晶體具有包含氧化物半導體之通道層。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
業界正在使用一種半導體記憶裝置，其具有位元線、字元線、及與該等連接之記憶單元(電晶體及電容器)。藉由選擇位元線及字元線施加電壓，能夠對記憶單元寫入資料以及自記憶單元讀出資料。
實施方式之發明所欲解決之問題在於提高設置於半導體記憶裝置之周邊電路之佈局之自由度。
實施方式之半導體記憶裝置具備：第1積層部，其具有第1周邊電路；以及第2積層部，其具有記憶單元、連接於記憶單元之字元線、連接於記憶單元及第1周邊電路之位元線、以及選自由連接於位元線之第2周邊電路及連接於字元線之第3周邊電路所組成之群中之至少一個周邊電路，且設置於第1積層部之上方。至少一個周邊電路具備場效電晶體，該場效電晶體具有包含氧化物半導體之通道層。
以下，參照附圖對實施方式進行說明。附圖中記載之各構成要素之厚度與平面尺寸之關係、各構成要素之厚度之比率等存於與實物不同之情況。又，於實施方式中，對實質上相同之構成要素標上相同符號，並適當省略說明。
於本說明書中，「連接」不僅包含物理連接，亦包含電連接。
(第1實施方式) 圖1係用於說明半導體記憶裝置之構成例之模式圖。圖1所示之半導體記憶裝置1係動態隨機存取記憶體(DRAM)，具備：積層部L1，具有周邊電路PE1及周邊電路PE3；積層部L2，具有記憶單元陣列MCA及周邊電路PE2，且設置於積層部L1之上方。記憶單元陣列MCA、周邊電路PE1、周邊電路PE2、及周邊電路PE3例如於X軸方向、或與X軸方向垂直之Y軸方向配置有複數個。積層部L2沿與X軸方向及Y軸方向垂直之Z軸方向積層於積層部L1之上方。圖1為了方便，將積層部L1與積層部L2分離圖示。
記憶單元陣列MCA具備複數個記憶單元MC。各記憶單元MC與複數個字元線WL之一個及複數個位元線BL之一個連接。半導體記憶裝置1藉由選擇字元線WL及位元線BL施加電壓，能夠對記憶單元MC寫入資料以及自記憶單元MC讀出資料。
周邊電路PE1例如包含感測放大器。周邊電路PE1設置於記憶單元陣列MCA之下方或周邊電路PE2之下方。由此，能夠減小半導體記憶裝置1之面積。再者，積層部L1可相對於一個記憶單元陣列MCA具有複數個感測放大器。又，積層部L1亦可具有與感測放大器不同之其他周邊電路。
周邊電路PE2與位元線BL連接。周邊電路PE2例如包含與位元線BL連接之行選擇電路。周邊電路PE2例如設置於周邊電路PE1之上方，但亦可設置於記憶單元MC之上方。由此，能夠減小半導體記憶裝置1之面積。再者，積層部L2可具有複數個行選擇電路。又，積層部L2亦可具有與行選擇電路不同之周邊電路。
周邊電路PE3與字元線WL連接。周邊電路PE3例如包含與字元線WL連接之區段字元線驅動電路或主字元線驅動電路等字元線驅動電路。周邊電路PE3如圖1所示例如設置於積層部L1，但並未限定於積層部L1，亦可設置於積層部L2。再者，字元線驅動電路可相對於一個記憶單元陣列MCA設置有複數個。又，積層部L1亦可具有與字元線驅動電路不同之周邊電路。
此處，對半導體記憶裝置1之電路構成例進行說明。圖2至圖5係用於說明半導體記憶裝置1之電路構成例之方塊圖。半導體記憶裝置1如圖2所示具有複數個記憶部MP。記憶部MP如圖3所示，具有複數個記憶單元陣列MCA，記憶單元陣列MCA中之記憶單元MC經由位元線BL與周邊電路PE1及周邊電路PE2連接，經由字元線WL與周邊電路PE3連接。
圖4係用於說明圖3之區域2之電路構成例之方塊圖，圖5係用於說明圖3之區域3之電路構成例之方塊圖。圖4圖示記憶單元MCA、感測放大器SA、行選擇電路CSLG、及區段字元線驅動電路SWD。圖5圖示記憶單元陣列MCA、感測放大器SA、行選擇電路CSLG、區段字元線驅動電路SWD、及主字元線驅動電路MWD。
圖6係用於說明半導體記憶裝置1之電路構成例之電路圖。圖6圖示複數個感測放大器SA、複數個記憶單元MC、複數個字元線WL(字元線WLn、字元線WLn＋1、字元線WL'n、字元線WL'n＋1，n係整數)、複數個位元線BL(位元線BLn、位元線BLn＋1、位元線/BLn、位元線/BLn＋1，n係整數)、複數個行選擇電路CSLG、複數個行選擇線CSL(行選擇線CSLm、行選擇線CSLm＋1，m係整數)、複數個資料線DQ(資料線DQa、資料線DQa＋1、資料線/DQa、資料線/DQa＋1，a係整數)、及複數個區段字元線驅動電路SWD。
複數個記憶單元MC按矩陣方向排列，構成記憶單元陣列MCA。記憶單元MC具有作為場效電晶體(FET)之記憶電晶體MTR、及記憶電容器MCP。記憶電晶體MTR之閘極與對應之字元線WL連接，源極或汲極之一者與對應之位元線BL連接。記憶電容器MCP之一電極與記憶電晶體MTR之源極或汲極之另一者連接，另一電極未圖示，其與其他配線連接。記憶單元MC能夠藉由記憶電晶體MTR之切換，而將電荷儲存於記憶電容器MCP中，從而保存資料。
感測放大器SA設置於周邊電路PE1。感測放大器SA與對應之位元線BL連接。感測放大器SA具有包含P通道型場效電晶體(Pch-FET)及N通道型場效電晶體(Nch-FET)之電路。
行選擇電路CSLG設置於周邊電路PE2。行選擇電路CSLG選擇記憶單元陣列MCA之行。行選擇電路CSLG具有作為場效電晶體之行選擇電晶體CSTR。行選擇電晶體CSTR之閘極與對應之行選擇線CSL連接，源極或汲極之一者與對應之資料線DQ連接，源極或汲極之另一者與對應之位元線BL連接。行選擇線CSL或資料線DQ藉由未圖示之另一電路，電位受到控制。圖6圖示2個行選擇電晶體CSTR之閘極與1個行選擇線CSL連接之例子。行選擇電路CSLG能夠藉由行選擇電晶體CSTR之切換而選擇位元線BL。
區段字元線驅動電路SWD相對於一個記憶單元陣列MCA設置有複數個。區段字元線驅動電路SWD與複數個字元線WL連接，選擇記憶單元陣列MCA之列。圖6圖示複數個區段字元線驅動電路SWD之一個與字元線WLn連接、複數個區段字元線驅動電路SWD之另一個與字元線WLn＋1連接、複數個區段字元線驅動電路SWD之另一個與字元線WL'n連接、複數個區段字元線驅動電路SWD之另一個與字元線WL'n＋1連接之例子。
主字元線驅動電路MWD相對於每2個以上之區段字元線驅動電路SWD設置有一個。主字元線驅動電路MWD例如連接於複數個區段字元線驅動電路SWD之一個及複數個區段字元線驅動電路SWD之另一個。複數個區段字元線驅動電路SWD經由主字元線驅動電路MWD與其他電路連接。半導體記憶裝置1藉由主字元線驅動電路MWD選擇區段字元線驅動電路SWD，藉由所選擇之區段字元線驅動電路SWD選擇字元線WL，而選擇記憶單元陣列MCA之列。
圖7係用於說明區段字元線驅動電路SWD之動作例之模式圖。圖7圖示構成區段字元線驅動電路SWD之場效電晶體TR1、TR2、TR3、TR4。場效電晶體TR1至場效電晶體TR4例如為N通道型場效電晶體。再者，區段字元線驅動電路SWD之構成非限定於圖7所示之構成。
對於場效電晶體TR1之閘極，自主字元線驅動電路MWD輸入控制信號MWLp，對於源極或汲極之一者供給電源電位VPP，源極或汲極之另一者連接於場效電晶體TR3之源極或汲極之一者。對於場效電晶體TR2之閘極，自主字元線驅動電路MWD輸入控制信號MWLn，對於源極或汲極之一者供給電源電位VSS或電源電位VNN，源極或汲極之另一者連接於場效電晶體TR3之源極或汲極之另一者。對於場效電晶體TR3之閘極輸入控制信號WDRVp。對於場效電晶體TR4之閘極輸入控制信號WDRVn，對於源極或汲極之一者供給電源電位VSS或電源電位VNN，源極或汲極之另一者連接於場效電晶體TR3之源極或汲極之另一者。字元線WL連接於場效電晶體TR2、場效電晶體TR3及場效電晶體TR4之連接部位(節點)。電源電位VPP高於電源電位VSS，電源電位VNN低於電源電位VSS。
圖8係用於說明區段字元線驅動電路SWD之動作例之真值表。於控制信號MWLp及控制信號WDRVp為高位準H、控制信號MWLn及控制信號WDRVn為低位準L時，場效電晶體TR1、TR3為接通狀態，場效電晶體TR2、TR4為斷開狀態，字元線WL因被供給電源電位VPP而為高位準H，成為選擇狀態。於控制信號MWLp或控制信號WDRVp為低位準L、控制信號MWLn或控制信號WDRVn為高位準H時，場效電晶體TR1或場效電晶體TR3為斷開狀態，場效電晶體TR2或場效電晶體TR4為接通狀態，字元線WL因被供給電源電位VSS或電源電位VNN而為低位準L，成為非選擇狀態。於控制信號MWLp或控制信號MWLn中之一個為低位準L時，控制信號MWLp或控制信號MWLn中之另一個為高位準H。又，於控制信號WDRVp或控制信號WDRVn中之一個為低位準L時，控制信號WDRVp或控制信號WDRVn中之另一個為高位準H。藉由上述動作，能夠選擇各字元線WL。
圖9係用於說明半導體記憶裝置1之構造例之俯視模式圖，表示半導體記憶裝置1之X-Y平面之一部分。圖10至圖12係用於說明半導體記憶裝置1之構造例之剖視模式圖，表示半導體記憶裝置1之Y-Z截面之一部分。圖10係沿圖9之線段A1-B1之Y-Z截面之模式圖，圖11係沿圖9之線段A2-B2之Y-Z截面之模式圖，圖12係沿圖9之線段A3-B3之Y-Z截面之模式圖。
圖9至圖12圖示周邊電路PE1包含感測放大器SA並且周邊電路PE2包含行選擇電路CSLG之例子，為了方便，一部分構成要素之圖示省略。
圖9至圖12所示之半導體記憶裝置1具備電路11、配線21、配線22、電容器30、氧化物導電層41、氧化物導電層42、氧化物導電層43、場效電晶體51、場效電晶體52、配線61、配線62、配線71、配線81、配線82、配線83、配線91、及配線92。各構成要素之間視需要設置有絕緣體。各構成要素例如利用光微影技術而形成。
電路11設置於積層部L1，構成感測放大器SA。電路11例如可利用單晶矽基板等半導體基板而形成，Pch-FET及Nch-FET於半導體基板上具有通道區域、源極區域及汲極區域。
配線21設置於積層部L2，經由通孔與電路11之Pch-FET之源極區域或汲極區域之一者連接，並且經由通孔與Nch-FET之源極區域或汲極區域之一者連接。
配線22設置於積層部L2，作為例如向記憶電容器MCP之另一電極供給電位之配線發揮功能。配線22例如可藉由加工一個導電層，而與配線21以同一個步驟形成。
電容器30設置於積層部L2，構成圖6所示之記憶電容器MCP。電容器30係所謂柱型電容器、圓筒型電容器等三維電容器，具有板狀電極31、絕緣膜32、及單元電極33。板狀電極31作為記憶電容器MCP之電極發揮功能，與配線22連接。圖9及圖10圖示複數個電容器30共用1個板狀電極31之例子。絕緣膜32作為記憶電容器MCP之介電層發揮功能，設置於板狀電極31與單元電極33之間。單元電極33作為記憶電容器MCP之一電極發揮功能。藉由上述三維電容器，能夠減小記憶單元之面積。
氧化物導電層41如圖10所示，於積層部L2中與單元電極33接觸而設置。氧化物導電層41例如包含銦錫氧化物(ITO)等金屬氧化物。
氧化物導電層42設置於積層部L2，包含與氧化物導電層41之氧化物相同之氧化物半導體。氧化物導電層42例如可藉由加工一個氧化物層，而與氧化物導電層41利用同一個步驟形成。
氧化物導電層43設置於積層部L2，如圖10所示，經由通孔與積層部L1之電路11之源極區域或汲極區域連接。氧化物導電層43包含與氧化物導電層41之氧化物相同之氧化物。氧化物導電層43例如可藉由加工一個氧化物層，而與氧化物導電層41及氧化物導電層42以同一個步驟形成。
場效電晶體51如圖10所示，於積層部L2中設置於電容器30上，構成圖6所示之記憶電晶體MTR。場效電晶體51具有包含金屬氧化物等氧化物半導體之通道層。場效電晶體51之通道層與氧化物導電層41接觸。此時，氧化物導電層41設置於第2電極33與場效電晶體51之通道層之間，作為場效電晶體51之源極電極或汲極電極中之另一個發揮功能。場效電晶體51之通道層由於與氧化物導電層41同樣包含金屬氧化物，故而能夠減小場效電晶體51與氧化物導電層41之連接電阻。
場效電晶體52如圖10所示，於積層部L2中設置於電路11之上方，構成圖6所示之行選擇電晶體CSTR。場效電晶體52具有包含金屬氧化物等氧化物半導體之通道層。場效電晶體52之通道層與氧化物導電層42接觸。此時，氧化物導電層42作為場效電晶體52之源極電極或汲極電極之一者發揮功能。場效電晶體52之通道層由於與氧化物導電層42同樣包含金屬氧化物，故而能夠減小場效電晶體52與氧化物導電層42之連接電阻。
場效電晶體51及場效電晶體52之各者為垂直型電晶體。圖13係用於說明垂直型電晶體之構造例之模式圖。圖13所示之垂直型電晶體50具有包含氧化物半導體之通道層501、圍繞通道層501之閘極絕緣膜502、及隔著閘極絕緣膜502與通道層501對向之閘極電極503。又，通道層501之Z軸方向之一端作為源極或汲極之一者發揮功能，另一端作為源極或汲極中之另一個發揮功能。圖13所示之垂直型電晶體50係閘極電極503圍繞通道層501配置之、所謂環柵電晶體(SGT，Surrounding Gate Transistor)。藉由垂直型電晶體，能夠減小半導體記憶裝置1之面積。
通道層501例如包含銦(In)。通道層501例如包含氧化銦及氧化鎵、氧化銦及氧化鋅或、氧化銦及氧化錫。作為一例，為銦、鎵、及鋅之氧化物(銦鎵鋅氧化物)、所謂之IGZO(InGaZnO)。
閘極絕緣膜502例如包含氧化物或氮氧化物(作為一例，為氧化矽)。
閘極電極503於X軸方向或Y軸方向延伸。圖13圖示於X軸方向延伸之閘極電極503。閘極電極503例如包含金屬、金屬化合物、或半導體。閘極電極503例如包含選自由鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉬(Mo)、鈷(Co)、及釕(Ru)所組成之群中之至少一種材料。
具有包含氧化物半導體之通道層之場效電晶體與設置於半導體基板之場效電晶體相比，截止漏電流較低。由此，能夠較長地保存例如保存於記憶單元MC之資料，因此，能夠減少更新動作之次數。又，具有包含氧化物半導體之通道層之場效電晶體可藉由低溫工藝形成，因此，能夠抑制對電容器30或周邊電路PE1產生熱應力。
配線61如圖10所示，於積層部L2中於X軸方向延伸，構成字元線WL。配線61亦作為場效電晶體51之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。圖9至圖12圖示複數個配線61。
配線62於積層部L2中於X軸方向延伸，構成行選擇線CSL。配線62亦作為場效電晶體52之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。配線62例如可藉由加工一個導電層，而與配線61以同一個步驟形成。
配線71於積層部L2中設置於配線61之上方，與配線61交叉，於Y軸方向延伸，構成位元線BL。配線71於積層部L2中延伸至配線21之上方，經由通孔與配線21連接。
配線71於場效電晶體51之上方與場效電晶體51之通道層(圖13所示之垂直型電晶體50之通道層501)接觸而設置，作為場效電晶體51之源極電極或汲極電極之一者發揮功能。配線71於場效電晶體52之上方與場效電晶體52之通道層(圖13所示之垂直型電晶體50之通道層501)接觸而設置，作為場效電晶體52之源極電極或汲極電極之一者發揮功能。圖9圖示複數個配線71。
配線81於積層部L2中設置於配線71之上方，於X軸方向延伸。配線81構成連接區段字元線驅動電路SWD與主字元線驅動電路MWD之全域字元線選擇配線。圖9為了方便，用虛線圖示配線81。
配線82於積層部L2中於X軸方向延伸，構成圖6所示之資料線DQ。配線82如圖9及圖10所示，經由通孔與氧化物導電層42連接。配線82例如可藉由加工一個導電層，而與配線81以同一個步驟形成。
配線82經由氧化物導電層42與場效電晶體52之源極或汲極中之另一個連接。由此，與於半導體基板上設置場效電晶體52之情況相比，能夠縮短場效電晶體52與資料線DQ之連接路徑，因此，能夠減小連接電阻。
配線83於積層部L2中於X軸方向延伸，經由通孔與氧化物導電層43連接。配線83例如可藉由加工一個導電層，而與配線81及配線82以同一個步驟形成。
配線91於積層部L2中於Y軸方向延伸，構成行選擇線CSL。配線91設置於配線81之上方及配線82之上方。配線91如圖9及圖11所示，經由通孔與配線62連接。
配線92於積層部L2中於Y軸方向延伸。配線92設置於配線83之上方。配線92如圖9及圖12所示，經由通孔與配線83連接。配線92未圖示，其與供給電源電位VSS之電源線等連接。
如以上所述，本實施方式之半導體記憶裝置藉由於具有包含感測放大器SA之周邊電路PE1之積層部L1之上方設置具有包含行選擇電路CSLG之周邊電路PE2之積層部L2，減少設置於積層部L1之周邊電路，能夠提高周邊電路之佈局之自由度。
於先前之半導體記憶裝置中，行選擇電路CSLG設置於與感測放大器SA同一個積層部L1。於該情形時，為了確保形成行選擇電路CSLG之區域，需要增大半導體記憶裝置之面積。又，行選擇電路CSLG與資料線DQ之連接路徑較長，需要高縱橫比之通孔，而使連接電阻增加。與此相對，於本實施方式之半導體記憶裝置中，例如藉由於感測放大器SA之上方設置行選擇電路CSLG，能夠減小半導體記憶裝置之面積，並且能夠縮短行選擇電路CSLG與資料線DQ之連接路徑，從而減小連接電阻。
(第2實施方式) 圖14及圖15係用於說明半導體記憶裝置1之另一構造例之俯視模式圖，表示半導體記憶裝置1之X-Y平面之一部分。圖15用虛線圖示圖14之一部分構成要素。圖16至圖19係用於說明半導體記憶裝置1之另一構造例之剖視模式圖，表示半導體記憶裝置1之Y-Z截面之一部分。圖16係沿圖14及圖15之線段A1-B1之Y-Z截面之模式圖，圖17係沿圖14及圖15之線段A2-B2之Y-Z截面之模式圖，圖18係沿圖14及圖15之線段A3-B3之Y-Z截面之模式圖，圖19係沿圖14及圖15之線段A4-B4之Y-Z截面之模式圖。
圖14至圖19圖示周邊電路PE1包含感測放大器SA並且行選擇電路CSLG設置於記憶單元MC之上方之例子，為了方便，一部分構成要素之圖示省略。
圖14至圖19所示之半導體記憶裝置1具備電路11、配線21、配線22、電容器30、氧化物導電層41、場效電晶體51、場效電晶體53、配線61、配線71、配線81、配線82、配線83、配線84、配線91、配線92、配線93、及配線101。各構成要素之間視需要設置有絕緣體。再者，電路11、配線21、配線22、電容器30、氧化物導電層41、場效電晶體51、配線61、及配線81分別與第1實施方式之電路11、配線21、配線22、電容器30、氧化物導電層41、場效電晶體51、配線61、及配線81相同，因此省略說明。
配線71於積層部L2中設置於配線61之上方，與配線61交叉，於Y軸方向延伸，構成位元線BL。配線71於積層部L2中延伸至配線21之上方，經由通孔與配線21連接。
配線71於場效電晶體51之上方與場效電晶體51之通道層(圖13所示之垂直型電晶體50之通道層501)相接而設置，作為場效電晶體51之源極電極或汲極電極之一者發揮功能。圖14圖示複數個配線71。
場效電晶體53如圖16所示，於積層部L2中設置於配線71之上方，構成圖6所示之行選擇電晶體CSTR。場效電晶體53具有包含氧化物半導體之通道層(圖13所示之垂直型電晶體50之通道層501)。場效電晶體53之通道層與配線71接觸。場效電晶體53之其他說明可適當引用第1實施方式之場效電晶體52之說明。
配線101如圖16所示，於積層部L2中設置於配線71之上方。配線101亦作為場效電晶體53之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。圖13及圖15圖示2個行選擇電晶體CSTR11.88 Tf0共用一條配線101之例子。
配線82於積層部L2中於X軸方向延伸，構成圖6所示之資料線DQ。配線82如圖16所示，於場效電晶體53之上方與場效電晶體53之通道層(圖13所示之垂直型電晶體50之通道層501)相接而設置，作為場效電晶體53之源極電極或汲極電極之一者發揮功能。圖14及圖15圖示複數條配線82，圖15以虛線圖示配線82。配線82例如可藉由加工一個導電層，而與配線81以同一個步驟形成。
配線83於積層部L2中於X軸方向延伸，如圖16所示，經由通孔與電路11連接。配線83例如可藉由加工一個導電層，而與配線81以同一個步驟形成。
配線84於積層部L2中於X軸方向延伸，如圖16所示，經由通孔與電路11連接。配線84例如可藉由加工一個導電層，而與配線81以同一個步驟形成。
配線91於積層部L2中於Y軸方向延伸，構成行選擇線CSL。配線91設置於配線101之上方。圖15用虛線圖示配線91。配線91如圖14、圖15、及圖17所示，經由通孔與配線101連接。
配線92於積層部L2中於Y軸方向延伸。配線92設置於配線81之上方至配線84之上方。圖15用虛線圖示配線92。配線92如圖14、圖15、及圖18所示，經由通孔與配線84連接。配線92構成供給電源電位VDD之電源線。電源電位VDD高於電源電位VSS。
配線93於積層部L2中於Y軸方向延伸。配線93設置於配線8 120.281之上方至配線84之上方。圖15用虛線圖示配線93。配線93如圖14、圖15、及圖19所示，經由通孔與配線83連接。配線93構成供給電源電位VSS之電源線。
如以上所述，本實施方式之半導體記憶裝置藉由於具有包含感測放大器SA之周邊電路PE1之積層部L1之上方設置具有行選擇電路CSLG之積層部L2，減少設置於積層部L1之周邊電路，能夠提高周邊電路之佈局之自由度。
於先前之半導體記憶裝置中，行選擇電路CSLG設置於與感測放大器SA同一個積層部L1。於該情形時，為了確保形成行選擇電路CSLG之區域，需要增大半導體記憶裝置之面積。又，行選擇電路CSL與資料線DQ之連接路徑較長，需要高縱橫比之通孔，而使連接電阻增加。與此相對，於本實施方式之半導體記憶裝置中，例如藉由於記憶單元MC之上方設置行選擇電路CSLG，能夠進一步減小半導體記憶裝置之面積，並且能夠縮短行選擇電路CSL與資料線DQ之連接路徑，從而減小連接電阻。
(第3實施方式) 圖20係用於說明半導體記憶裝置之另一構成例之模式圖。圖20所示之半導體記憶裝置1與圖1所示之半導體記憶裝置1相比，至少周邊電路PE3設置於積層部L2這點不同。關於與圖1所示之半導體記憶裝置1相同之部分，可適當引用第1實施方式之說明。
圖21至圖24係用於說明半導體記憶裝置1之另一構造例之俯視模式圖，表示半導體記憶裝置1之X-Y平面之一部分。圖22用虛線圖示圖21之一部分構成要素，圖23用虛線圖示圖22之一部分構成要素，圖24用虛線圖示圖23之一部分構成要素。圖25及圖26係用於說明半導體記憶裝置1之另一構造例之剖視模式圖，表示半導體記憶裝置1之Y-Z截面之一部分。圖25係沿圖21至圖24之線段A1-B1之Y-Z截面之模式圖，圖26係沿圖21至圖24之線段A2-B2之Y-Z截面之模式圖。
圖21至圖26圖示周邊電路PE1包含感測放大器SA並且周邊電路PE3包含區段字元線驅動電路SWD之例子，為了方便，一部分構成要素之圖示省略。
圖21至圖26所示之半導體記憶裝置1具備電路11、配線21、配線23、電容器30、氧化物導電層41、場效電晶體51、場效電晶體54、場效電晶體55、場效電晶體56、配線61、配線71、配線72、配線73、配線81、配線82、配線83、配線85、配線86、配線94、配線95、配線96、配線111、及配線112。各構成要素之間視需要設置有絕緣體。再者，電路11、配線21、電容器30、氧化物導電層41、場效電晶體51、配線61、及配線81分別與第1實施方式之電路11、電容器30、氧化物導電層41、場效電晶體51、配線61、及配線81相同，因此省略說明。
配線23於積層部L2中於Y軸方向延伸。配線23例如具有作為信號線或電源線之功能。配線23例如可藉由加工一個導電層，而與第1實施方式之配線21、22以同一個步驟形成。
場效電晶體54如圖25所示，於積層部L2中設置於配線61之上方，於區段字元線驅動電路SWD中，構成圖7所示之場效電晶體TR1及TR3。場效電晶體54具有包含氧化物半導體之通道層。場效電晶體54之通道層與配線61接觸。此時，配線61亦作為場效電晶體54之源極電極或汲極電極發揮功能。
場效電晶體55如圖25所示，於積層部L2中設置於配線61之上方，於區段字元線驅動電路SWD中，構成圖7所示之場效電晶體TR4。場效電晶體55具有包含氧化物半導體之通道層。場效電晶體55之通道層與配線61接觸。此時，配線61亦作為場效電晶體55之源極電極或汲極電極發揮功能。
場效電晶體56如圖25所示，於積層部L2中設置於配線61之上方，於區段字元線驅動電路SWD中，構成圖7所示之場效電晶體TR2。場效電晶體56具有包含氧化物半導體之通道層。場效電晶體56之通道層與配線61接觸。此時，配線61亦作為場效電晶體56之源極電極或汲極電極發揮功能。
場效電晶體54至場效電晶體56之各者為垂直型電晶體。垂直型電晶體例如為圖13所示之垂直型電晶體50。垂直型電晶體之其他說明可適當引用第1實施方式之垂直型電晶體之說明。
配線72於積層部L2中設置於配線61之上方，與配線61交叉，於Y軸方向延伸。對於配線72，供給圖7所示之控制信號WDRVp。配線72亦作為場效電晶體54之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。圖21至圖24圖示複數個配線72。
配線73於積層部L2中設置於配線61之上方，與配線61交叉，於Y軸方向延伸。對於配線73，供給圖7所示之控制信號WDRVn。配線73亦作為場效電晶體55之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。圖21至圖24圖示複數個配線73。
配線85於積層部L2中設置於配線71之上方。對於配線85，供給圖7所示之控制信號MWLp。配線85亦作為場效電晶體54之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。
配線86於積層部L2中設置於配線61之上方。配線86例如與第1實施方式或第2實施方式之配線81連接。對於配線86，供給圖7所示之控制信號MWLn。配線86亦作為場效電晶體56之閘極電極(圖13所示之垂直型電晶體50之閘極電極503)發揮功能。
配線94於積層部L2中於Y軸方向延伸。配線94設置於配線85之上方。配線94於場效電晶體54之上方與場效電晶體54之通道層(圖13所示之垂直型電晶體50之通道層501)接觸而設置，作為場效電晶體54之源極電極或汲極電極發揮功能。對於配線94，供給圖7所示之電源電位VPP。
配線95於積層部L2中於Y軸方向延伸。配線95設置於配線73之上方。配線95於場效電晶體55之上方與場效電晶體55之通道層(圖13所示之垂直型電晶體50之通道層501)接觸而設置，作為場效電晶體55之源極電極或汲極電極發揮功能。對於配線95，供給圖7所示之電源電位VSS或電源電位VNN。
配線96於積層部L2中於Y軸方向延伸。配線96設置於配線86之上方。配線96於場效電晶體56之上方與場效電晶體56之通道層(圖13所示之垂直型電晶體50之通道層501)接觸而設置，作為場效電晶體56之源極電極或汲極電極發揮功能。對於配線96，供給圖7所示之電源電位VSS或電源電位VNN。
配線111於積層部L2中於X軸方向延伸，如圖26所示，經由通孔與配線23連接。圖21至圖24圖示複數個配線111。配線111例如具有作為信號線或電源線之功能。
配線112於積層部L2中於X軸方向延伸，如圖24所示，經由通孔與配線23連接。圖21至圖24圖示複數個配線112。配線112例如具有作為信號線或電源線之功能。
如以上所述，本實施方式之半導體記憶裝置藉由於具有包含感測放大器SA之周邊電路PE1之積層部L1之上方設置具有包含區段字元線驅動電路SWD之周邊電路PE3之積層部L2，減少設置於積層部L1之周邊電路，能夠提高周邊電路之佈局之自由度。
於先前之半導體記憶裝置中，區段字元線驅動電路SWD設置於與感測放大器SA同一個積層部L1。於該情形時，為了確保形成區段字元線驅動電路SWD之區域，需要增大半導體記憶裝置之面積。又，區段字元線驅動電路SWD與信號線之連接路徑較長，需要高縱橫比之通孔，而使連接電阻增加。與此相對，於本實施方式之半導體記憶裝置中，可於記憶單元MC之下方設置周邊電路PE1，例如藉由於記憶單元MC之下方設置感測放大器SA，能夠減小半導體記憶裝置之面積，並且能夠縮短區段字元線驅動電路SWD與信號線之連接路徑，從而減小連接電阻。
本實施方式可與其他實施方式適當組合。例如可與第1實施方式或第2實施方式同樣地，於積層部L2進一步設置行選擇電路CSLG。
以上說明了本發明之一些實施方式，但該等實施方式係作為例子而提出，並未意圖限定發明之範圍。該等新穎之實施方式可藉由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍記載之發明及其均等之範圍內。相關申請之引用
本申請以2019年12月27日提出申請之先行日本專利申請第2019-238327號之優先權之利益為基礎，且追求其利益，其全部內容以引用之形式包含於本文中。
1:半導體記憶裝置 2:區域 3:區域 11:電路 21:配線 22:配線 23:配線 30:電容器 31:板狀電極 32:絕緣膜 33:單元電極 41:氧化物導電層 42:氧化物導電層 43:氧化物導電層 50:垂直型電晶體 51:場效電晶體 52:場效電晶體 53:場效電晶體 54:場效電晶體 55:場效電晶體 56:場效電晶體 61:配線 62:配線 71:配線 72:配線 73:配線 81:配線 82:配線 83:配線 84:配線 85:配線 86:配線 91:配線 92:配線 93:配線 94:配線 95:配線 96:配線 101:配線 111:配線 112:配線 501:通道層 502:閘極絕緣膜 503:閘極電極 BL:位元線 BLn:位元線 BLn＋1:位元線 BLn＋2:位元線 BLn＋3:位元線 /BLn:位元線 /BLn＋1:位元線 /BLn＋2:位元線 /BLn＋3:位元線 CSLm:行選擇線 CSLm＋1:行選擇線 CSLG:行選擇電路 CSTR:行選擇電晶體 DQa:資料線 DQa＋1:資料線 /DQa:資料線 /DQa＋1:資料線 H:高位準 L:低位準 L1:積層部 L2:積層部 MC:記憶單元 MCA:記憶單元陣列 MCP:記憶電容器 MP:記憶部 MTR:記憶電晶體 MWD:主字元線驅動電路 MWLn:控制信號 MWLp:控制信號 PE1:周邊電路 PE2:周邊電路 PE3:周邊電路 SA:感測放大器 SWD:區段字元線驅動電路 TR1:場效電晶體 TR2:場效電晶體 TR3:場效電晶體 TR4:場效電晶體 VNN:電源電位 VPP:電源電位 VSS:電源電位 WDRVn:控制信號 WDRVp:控制信號 WL:字元線 WLn:字元線 WLn＋1:字元線 WL'n:字元線 WL'n＋1:字元線
圖1係用於說明半導體記憶裝置之構成例之模式圖。 圖2係用於說明半導體記憶裝置之電路構成例之方塊圖。 圖3係用於說明半導體記憶裝置之電路構成例之方塊圖。 圖4係用於說明半導體記憶裝置之電路構成例之方塊圖。 圖5係用於說明半導體記憶裝置之電路構成例之方塊圖。 圖6係用於說明半導體記憶裝置之電路構成例之模式圖。 圖7係用於說明區段字元線驅動電路之動作例之模式圖。 圖8係用於說明區段字元線驅動電路之動作例之真值表。 圖9係用於說明半導體記憶裝置之構造例之俯視模式圖。 圖10係用於說明半導體記憶裝置之構造例之剖視模式圖。 圖11係用於說明半導體記憶裝置之構造例之剖視模式圖。 圖12係用於說明半導體記憶裝置之構造例之剖視模式圖。 圖13係用於說明垂直型電晶體之構造例之模式圖。 圖14係用於說明半導體記憶裝置之另一構造例之俯視模式圖。 圖15係用於說明半導體記憶裝置之另一構造例之俯視模式圖。 圖16係用於說明半導體記憶裝置之另一構造例之剖視模式圖。 圖17係用於說明半導體記憶裝置之另一構造例之剖視模式圖。 圖18係用於說明半導體記憶裝置之另一構造例之剖視模式圖。 圖19係用於說明半導體記憶裝置之另一構造例之剖視模式圖。 圖20係用於說明半導體記憶裝置之另一構成例之模式圖。 圖21係用於說明半導體記憶裝置之另一構造例之俯視模式圖。 圖22係用於說明半導體記憶裝置之另一構造例之俯視模式圖。 圖23係用於說明半導體記憶裝置之另一構造例之俯視模式圖。 圖24係用於說明半導體記憶裝置之另一構造例之俯視模式圖。 圖25係用於說明半導體記憶裝置之另一構造例之剖視模式圖。 圖26係用於說明半導體記憶裝置之另一構造例之剖視模式圖。
1:半導體記憶裝置
BL:位元線
L1:積層部
L2:積層部
MC:記憶單元
MCA:記憶單元陣列
PE1:周邊電路
PE2:周邊電路
PE3:周邊電路
WL:字元線

Claims (11)

  1. 一種半導體記憶裝置，其具備： 第1積層部，其具有第1周邊電路；以及 第2積層部，其具有記憶單元、連接於上述記憶單元之字元線、連接於上述記憶單元及上述第1周邊電路之位元線、以及選自由連接於上述位元線之第2周邊電路及連接於上述字元線之第3周邊電路所組成之群中之至少一個周邊電路，且設置於上述第1積層部之上方； 上述至少一個周邊電路具備場效電晶體，該場效電晶體具有包含氧化物半導體之通道層。
  2. 如請求項1之半導體記憶裝置，其中上述第1周邊電路包含感測放大器， 上述第2周邊電路包含連接於上述位元線之行選擇電路， 上述行選擇電路設置於上述感測放大器之上方。
  3. 如請求項1之半導體記憶裝置，其中上述第1周邊電路包含感測放大器， 上述第2周邊電路包含連接於上述位元線之行選擇電路， 上述行選擇電路設置於上述記憶單元之上方。
  4. 如請求項1之半導體記憶裝置，其中上述第1周邊電路包含感測放大器， 上述第3周邊電路包含連接於上述字元線之字元線驅動電路， 上述字元線驅動電路設置於上述字元線之上方。
  5. 如請求項4之半導體記憶裝置，其中上述感測放大器設置於上述記憶單元之下方。
  6. 如請求項4或5之半導體記憶裝置，其中上述第2積層部具有： 複數個上述記憶單元、 複數個上述字元線、 複數個上述位元線、 複數個上述字元線驅動電路、及 第2字元線驅動電路， 上述複數個字元線驅動電路之一個與上述複數條字元線之一條連接， 上述複數個字元線驅動電路之另一個與上述複數條字元線之另一條連接， 上述第2字元線驅動電路連接於上述複數個字元線驅動電路之一個及上述複數個字元線驅動電路之另一個。
  7. 如請求項1至6中任一項之半導體記憶裝置，其中上述記憶單元具有： 電容器，其具有第1電極及第2電極；及 場效電晶體，其設置於上述電容器之上方，且具有包含上述氧化物半導體之通道層。
  8. 如請求項7之半導體記憶裝置，其中上述記憶單元進而具有： 氧化物導電層，其設置於上述第2電極與上述通道層之間，且包含氧化物。
  9. 如請求項8之半導體記憶裝置，其中上述氧化物包含銦錫氧化物。
  10. 如請求項1至9中任一項之半導體記憶裝置，其中上述氧化物半導體包含銦鎵鋅氧化物。
  11. 如請求項1至10中任一項之半導體記憶裝置，其係動態隨機存取記憶體。
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