TW202125640A - 原子層蝕刻及離子束蝕刻圖案化 - Google Patents

原子層蝕刻及離子束蝕刻圖案化 Download PDF

Info

Publication number
TW202125640A
TW202125640A TW109131463A TW109131463A TW202125640A TW 202125640 A TW202125640 A TW 202125640A TW 109131463 A TW109131463 A TW 109131463A TW 109131463 A TW109131463 A TW 109131463A TW 202125640 A TW202125640 A TW 202125640A
Authority
TW
Taiwan
Prior art keywords
stack
etching
chamber
atomic layer
mask
Prior art date
Application number
TW109131463A
Other languages
English (en)
Inventor
暹華 陳
塔瑪爾 慕克吉
文兵 楊
吉里什 狄克西
陽 潘
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW202125640A publication Critical patent/TW202125640A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/305Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching
    • H01J37/3053Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching for evaporating or etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32733Means for moving the material to be treated
    • H01J37/32743Means for moving the material to be treated for introducing the material into processing chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32798Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32899Multiple chambers, e.g. cluster tools
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • H01L21/30621Vapour phase etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/321Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

提供一種相對於遮罩而選擇性蝕刻堆疊的方法。提供原子層蝕刻以至少對該堆疊進行部分蝕刻,其中該原子層蝕刻形成至少一些殘留物。提供離子束以對該堆疊進行蝕刻,其中該離子束蝕刻將來自該原子層蝕刻的該殘留物的至少一些移除。

Description

原子層蝕刻及離子束蝕刻圖案化
本揭露係關於在半導體晶圓上形成半導體裝置的方法。更具體而言,本揭露係關於半導體裝置的選擇性蝕刻。 [相關申請案的交互參照]
本申請案是主張2019年9月17日提交的美國申請案第62/901,702號之優先權,其係為了所有用途而以參照的方法引入本文中。
此處所提供之先前技術描述係為了一般性呈現本揭露之背景的目的。本案列名發明人的工作成果、至此先前技術段落的所述範圍、以及申請時可能不適格作為先前技術的實施態樣,均不明示或暗示承認為對抗本揭露內容的先前技術。
在半導體裝置的形成過程中,可使用圖案轉移處理來形成磁性隨機存取記憶體(MRAM)。這樣的圖案轉移處理係使用蝕刻處理。MRAM堆疊包含非揮發性、且鐵磁性的材料,例如鈷(Co)、鐵(Fe)、錳(Mn)、鎳(Ni)、鉑(Pt)、鈀(Pd)、和釕(Ru),所述材料在不利用離子束蝕刻(IBE)、反應性離子蝕刻(RIE)、及濕式化學品的複雜方法之情況下係極度困難以進行圖案化。儘管經過許多年的發展,當前的圖案化技術仍具有許多缺點,例如造成錐形輪廓及磁性穿隧接面(MTJ)至固定層的短路之側壁再沉積、以及造成MTJ層的受損之腐蝕。在一些習知技術中,係使用含氯化學品以蝕刻金屬,但經蝕刻的副產物包括非揮發性化合物。該非揮發性化合物後續可能會再沉積於特徵部的側壁上。然而,隨著裝置縮小且各種結構類型的加工變得更加複雜,一些經蝕刻的副產物可能會在基板的其他已暴露區域上再次沉積,而可能造成缺陷及最終裝置的失靈。
對於具有寬節距的大型臨界尺寸(CD)結構,單一步驟、或多重步驟的IBE配方可能便足矣。但對於次-100 nm的微小CD、或緊密節距之特徵部,利用IBE進行圖案化係困難的。根本性的限制在於離子入射係受到遮罩所遮蔽,而其妨礙有效的MRAM堆疊蝕刻與修整。
為了達成前述事項並符合本揭露的目的,故提供一種相對於遮罩而選擇性蝕刻堆疊的方法。提供原子層蝕刻以至少對該堆疊進行部分蝕刻,其中該原子層蝕刻形成至少一些殘留物。提供離子束蝕刻以對該堆疊進行蝕刻,其中該離子束蝕刻將來自該原子層蝕刻的該殘留物的至少一些移除。
在另一實施方式中,係提供一種相對於遮罩而選擇性蝕刻堆疊的設備。提供真空傳輸模組。原子層蝕刻腔室係連接至該真空傳輸模組。離子束蝕刻腔室係連接至該真空傳輸模組。包覆腔室係連接至該真空傳輸模組。控制器係可控制地連接至該真空傳輸模組、該原子層蝕刻腔室、該離子束蝕刻腔室、及該包覆腔室。該控制器係配置以控制該真空傳輸模組以將該堆疊從該真空傳輸模組移動至該原子層蝕刻腔室中、控制該原子層蝕刻腔室以提供該堆疊的原子層蝕刻、控制該真空傳輸模組以將該堆疊移動至該離子束蝕刻腔室、控制該離子束蝕刻腔室以提供該堆疊的離子束蝕刻、控制該真空傳輸模組以將該堆疊從該離子束蝕刻腔室移動至該包覆腔室、以及控制該包覆腔室以提供該堆疊的包覆(encapsulation)。
本揭露的這些及其他特徵將於本揭露的實施方式中並結合以下圖式而進行更詳細的描述。
現在將參照隨附圖式中所繪示之本揭露的數個較佳實施例來對本揭露進行詳細描述。在下列敘述中,許多具體細節係闡述以提供對本揭露的透徹理解。然而,對本領域中具有通常知識者顯而易知的是,本揭露可在不具有一些或所有這些具體細節的情況下實施。在其他情況下,並未詳細描述習知的處理步驟及/或結構,以免不必要地模糊本揭露。
在半導體晶圓的處理期間,可將特徵部蝕刻穿過含金屬層。在磁性隨機存取記憶體(MRAM)的形成過程中,可依序對複數金屬薄層、或膜進行蝕刻,以形成磁性穿隧接面堆疊。
磁性穿隧接面(MTJ)係由介在兩磁性材料之間的介電阻障薄層所構成。電子藉由量子穿隧的過程而穿過阻障物。這可作為使用自旋轉移矩(spin-transfer torque)的基於磁性記憶體之基礎。
自旋轉移矩為一種效應,在該效應中可使用自旋極化電流(spin-polarized current)來改變MTJ中磁性層的位向。電荷載體(例如,電子)具有被稱為自旋的性質。自旋係該載體所固有的角動量之微小量。電流通常是非極化的(50%上自旋與50%下自旋的電子)。藉由使電流通過厚磁性層(通常稱作「固定層」),可產生具有更多的任一種自旋電子的自旋極化電流。若將此自旋極化電流導入第二較薄磁性層(「自由層」),則可將角動量轉移至此層而改變其位向。這種效應可用以激發震盪、或甚至翻轉磁鐵的位向。
自旋轉移矩可用以翻轉磁性隨機存取記憶體中的主動式元件。比起傳統磁阻式隨機存取記憶體(magnetoresistive random-access memory, MRAM),自旋轉移矩式磁性隨機存取記憶體(STT-RAM或STT-MRAM)具有較低功耗與較佳微縮性的優點。MRAM係使用磁場來翻轉主動式元件。
自旋轉移矩式隨機存取記憶體(STT-RAM)的裝置圖案化已經由反應性離子蝕刻隨後接著離子束蝕刻(IBE);或是隨後接著完整的惰性氣體角度IBE策略的任一者來加以驗證。反應性離子蝕刻(RIE)處理通常會造成錐形輪廓、以及蝕刻副產物的厚重側壁再沉積物。此外,對於MgO層的化學損害限制了MRAM圖案化的唯RIE處理。
IBE技術係發展以用於MRAM的圖案轉移,同時使反應性物種所造成的MTJ損害最小化。一種常見的方式係先在正常入射角實施IBE以對MTJ塑形並使基腳(footing)最小化,接著藉由從掠射入射角提供IBE來提供側壁清潔,以移除來自初始步驟的再沉積物。由於IBE係依靠惰性離子的濺射,故於圖案轉移期間會存在側壁再沉積。IBE及氧化循環整體係實施以移除短路路徑,並且在MgO穿隧阻障物上停止以保存自旋傳輸所用之原始且連續的自由層。
MRAM堆疊的電漿乾式蝕刻方法係描述於Tan等人於2017年10月31日核准的美國專利第9,806,252號「Dry Plasma Etch Method To Pattern MRAM Stack」中,其係為了所有用途而以參照的方式併入。提供離子束蝕刻的方法係描述於Singh等人於2016年2月9日核准的美國專利第9,257,295號「Ion Beam Etching System」中,其係為了所有用途而以參照的方式併入。
對於具有寬節距的大型臨界尺寸(CD)結構,單一步驟、或多重步驟的IBE配方可能便足矣。但對於次-100 nm的微小CD、或緊密節距之特徵部,利用IBE進行圖案化係困難的。根本性的限制在於離子入射係受到遮罩所遮蔽。而這種限制妨礙有效的MRAM堆疊蝕刻與修整。
在實施例中,最初的圖案化轉移係經由原子層蝕刻(ALE)而達成。為了含鈷(Co)及鐵(Fe)材料,ALE處理引入Si物種以形成揮發性蝕刻副產物。化學蝕刻的機制能最小化側壁的再沉積。因此,ALE能夠不受限於深寬比而對緊密的節距進行圖案化。由於ALE循環中的Ar步驟係將反應性物種去除及吹淨,故比起RIE,雖然ALE處理涉及鹵素電漿,但ALE處理使MgO的損害最小化。ALE處理將MRAM堆疊進行開口並界定出整體輪廓。
在該實施例中,係將IBE處理的第二步驟施加至由ALE所界定出的MRAM柱體。該IBE步驟係有助於側壁殘留物的移除,以將表面吸附的鹵素物種所造成的潛在損害最小化。IBE將MRAM側壁進一步修整成垂直輪廓。由於ALE係用以蝕刻MTJ堆疊而形成揮發性副產物,因此該IBE步驟並未於入射角模式中使用以對MRAM進行圖案化,而是利用掠射角進行清理以移除該堆疊的殘留物及/或基腳。
ALE與IBE的整合處理具有兩方面的優點。1)IBE步驟有效地移除MRAM堆疊表面及側壁上的鹵素物種。對於ALE圖案化,例如來自腔室壁的殘留鹵素物種會造成殘留氯化表面層的疑慮。側壁殘留物使電性性質惡化而造成元件短路、或是劣化的電信號。此外,惰性離子進一步移除經鹵化表面層以留下最小量的鹵素殘留物。2)該整合流程規避了IBE對於高深寬比、或緊密節距結構進行圖案化的限制。由於來自ALE的化學蝕刻最初界定出該MRAM柱體,故對於圖案化的限制不再受限於IBE的離子入射角。實施例中所使用的整合係提供對高密度MRAM陣列進行圖案化,而在整個MTJ側壁上不具再沉積或腐蝕的解決方案。
為了便於理解,圖1係實施例的高階流程圖。在此實施例中,係將堆疊經受原子層蝕刻(步驟104)。該堆疊可包括不同材料的複數層。舉例來說,該堆疊可包括在典型MRAM中使用的一或更多磁性材料層。圖2A係示例性堆疊200的橫剖面示意圖,其中該堆疊200可使用圖1中顯示的處理而進行處理。該堆疊200在基板上具有矽或矽氧化物(Si/SiO2 )層204。第一鉭(Ta)層208係位於該Si/SiO2 層204上方。鉑(Pt)層212係位於該第一Ta層208上。鈷鉑合金(CoPt)層216係位於該Pt層212上方。鎂氧化物(MgO)層220係位於該CoPt層216上方。鈷鐵硼(CoFeB)層224係位於該MgO層220上方。第二Ta層228係位於該CoFeB層224上方。釕(Ru)層232係位於該第二Ta層228上方。經圖案化遮罩係形成在該堆疊200上方。在此實施例中,該經圖案化遮罩係包括位於SiO2 層240下方的鈦氮化物層236,其中該SiO2 層240係位於Ru層244下方。在此實施例中,係在原子層蝕刻(步驟104)之前便提供任選Ru層244開口蝕刻。該Ru層244開口蝕刻係使用含氧電漿而提供。
圖3係原子層蝕刻(步驟104)的較細節流程圖。原子層蝕刻包括複數循環,其中各循環包括改質階段(步驟304)、及活化階段(步驟308)。圖4係改質階段的較細節流程圖。提供改質氣體(步驟404)。該改質氣體可為任何合適氣體,該合適氣體係可對表面進行改質以利於該活化階段。舉例來說,該改質氣體可為含鹵素氣體。在一實施例中,該改質氣體包括介於5至200 sccm的四氯化矽(SiCl4 )。將該改質氣體轉化成電漿(步驟408)。在一些示例性狀態下,可使用介於約100 W(瓦)與900 W之間的電漿功率來產生電漿。此操作期間的溫度可介於約60°C與約200°C之間。此操作期間的腔室壓力可介於約1毫托(mTorr)與約500 mTorr之間。不受限於特定理論,據信電漿將SiCl4 分子分解以產生氯及Si-Cl物種。在一些情況下,可施加脈衝偏壓。該Si-Cl物種形成Si-Cl成分的改質層,其中該Si-Cl成分係吸附至金屬層中。對於不同層中的不同金屬M,氯及Si-Cl成分物種係吸附至不同金屬M中以形成MSiClx 原子層,其中x為介於1至3之間的整數(包括性)。該原子層可為單層、或可比單層更厚、或可為不完全單層。
圖5A-5C繪示堆疊進行處理時的分子交互作用。尤其,圖5A-5C顯示處理中的圖2A之堆疊。圖5A係該CoFeB層224之一部分的放大示意圖。SiCl4 的改質氣體係已形成含Si 508及Cl 512之物種的電漿。該電漿中的物種為SiClx ,其中x為從1至3的整數(包括性)。此外,可存在獨立的氯離子。偏壓將SiClx 物種加速至CoFeB層224。該SiClx 物種與該CoFeB層224之頂部暴露表面接合而形成單層。
在此實施例中,係在形成該單層過後停止該改質階段(步驟304)。圖5B係在該CoFeB層224之頂部表面上方形成SiClx 單層,以形成該CoFeB層224之一部分的改質表面過後的該CoFeB層224之一部分的放大示意圖。可停止該偏壓、及/或該改質氣體的流動、及/或該電漿功率。
在形成原子層且完成改質階段(步驟304)過後,係將堆疊200經受活化階段(步驟308)。該活化階段可包括提供可經活化的氣體,例如可利用其而產生電漿的氣體。舉例來說,活化氣體可為鈍氣。在此實施例中,該堆疊200係經受氬(Ar)電漿以提供該活化階段(步驟308)。在此實施例中,係提供包括Ar的活化氣體。將該活化氣體進行活化。活化氣體的活化可為藉由將該活化氣體形成電漿。可使用介於約100 W與900 W之間的電漿功率來產生電漿。此操作期間的溫度可介於約60°C與約300°C之間。此操作期間的腔室壓力可介於約1 mTorr與約500 mTorr之間。該Ar電漿使MSiClx 分子揮發以允許移除MSiClx 分子。因此,係相對於該遮罩以將該金屬層的經改質表面選擇性地蝕刻去除。因此,該表面改質係用以蝕刻堆疊200。在其他實施例中,可將熱活化用以將該活化氣體進行活化。
圖5C係在活化階段期間該CoFeB層224之一部分的放大示意圖。氬離子516係藉由偏壓而加速朝向該CoFeB層224。Ar離子516 將MSiClx 錯合物活化以形成揮發性MSiClx 錯合物520,其中M代表金屬,而在此例中該金屬為CoFeB。該偏壓將足夠能量提供至Ar離子516使MSiClx 錯合物520揮發,但能量係不足以蝕刻再沉積的殘留物。提供改質階段(步驟304)及活化階段(步驟308)的步驟係循環地重複複數次,以提供堆疊200的原子層蝕刻(步驟104)。
圖2B係已提供ALE(步驟104)過後的堆疊200之橫剖面示意圖。在堆疊200的側壁上係形成再沉積殘留物材料的殘留物層248。該殘留物層248包括金屬材料、矽、及氯殘留物。一些氯可能會轉移至並攻擊某些層如MgO層220,以形成滲入氯252的MgO區域。如非垂直側部所指出,堆疊200之側壁上的殘留物層248沉積導致堆疊的蝕刻變得傾斜。
在完成堆疊200的ALE(步驟104)後,該堆疊200係經受IBE(步驟108)。離子束蝕刻指的是透過使用惰性氣體的物理性濺射來移除原子。物理性濺射係藉由惰性氣體之離子與利用所述離子進行碰撞而被蝕刻之材料之間的動量互換而提供。在實施例中,腔室壓力係維持在低於20 mTorr。低壓減少離子與氣體的碰撞,並減少形成電漿的可能性。在此實施例中,所述離子為Ar離子。在其他實施例中,可使用與活化氣體所提供之離子不同的其他離子。將所述離子加速至具有50伏(V)至1800 V之範圍內的能量。所述離子具有充足能量以對殘留物層248、及M原子或分子進行濺射。
圖2C係已提供IBE(步驟108)過後的堆疊200之橫剖面示意圖。該IBE(步驟108)將殘留物層248、及滲入MgO層220的氯252移除。此外,該IBE(步驟108)將斜度消除或減少。在此示例中,由於透過IBE(步驟108)來消除斜度,故堆疊200的側壁係垂直的。
比起單獨進行IBE處理,ALE(步驟104)能夠蝕刻深寬比較高的特徵部。另外,比起單獨利用IBE處理所形成的特徵部,由上述實施例所提供的特徵部能具有較高的節距。單獨進行ALE可能造成更加傾斜的堆疊伴隨著側壁沉積。若未提供IBE處理(步驟108),則滲入且攻擊MgO層220的氯252將會把一些MgO層220蝕刻掉。IBE處理(步驟108)能夠減少、或消除斜度及殘留物層248。IBE處理(步驟108)能夠將滲入MgO層220的氯252移除,而不會把一些MgO層220蝕刻掉。
在此實施例中,ALE(步驟104)能利用一配方來蝕刻堆疊200中的所有層。由於該堆疊200係相對薄的(例如,厚度小於30 nm),故係將ALE(步驟104)執行少於15分鐘。IBE處理(步驟108)還能夠移除、或減少堆疊200之底部處的基腳。在其他實施例中,ALE(步驟104)係至少部分地蝕刻該堆疊200。
在各種實施例中,堆疊200可為MRAM所用的堆疊。在各種實施例中,堆疊200可為由兩磁性材料之間的薄介電阻障層所構成的磁性穿隧接面(MTJ)。在各種實施例中,堆疊200包括至少一含金屬層。該含金屬層可包括Cr、Mo、Ir、Ti、Ru、Mn、Ni、Pd、Ta、Co、Fe、Mg、及Pt的至少一者。在一示例中,該堆疊包括至少一MgO層。其他堆疊可具有第一、第二、及第三列的其他過渡金屬(例如,第IV族過渡金屬、第V族過渡金屬、及第VI族過渡金屬),包括例如Cu的金屬。
在上述實施例中,改質氣體包括SiCl4 。在其他實施例中,改質氣體包括鹵矽烷。鹵矽烷的示例為碘矽烷、溴矽烷、氯矽烷、氫氯矽烷、及氟矽烷。特定的氯矽烷為四氯矽烷、三氯矽烷、二氯矽烷、單氯矽烷、氯丙烯矽烷、氯甲基矽烷、二氯甲基矽烷、氯二甲基矽烷、氯乙基矽烷、三級丁基氯矽烷、二(三級丁基)氯矽烷、氯異丙基矽烷、氯二級丁基矽烷、三級丁基二甲基氯矽烷、1,2-二甲基丁基(thexyl)二甲基氯矽烷、SiHCl‑(N(CH3 )2 )2 等。在一些實施例中,可利用鍺、碳、鈦、或錫來取代改質氣體中的矽。在各種實施例中,改質氣體包括含鹵素氣體,該含鹵素氣體包括從矽、鍺、碳、鈦、及錫所構成之群組中選擇的元素。在其他實施例中,可將金屬矽及氯分子(MSiClx )更廣泛地描述成金屬碳族(tetrel)鹵素分子。在本說明書與申請專利範圍中,係將該金屬碳族鹵素分子定義成一種分子,其具有至少一金屬原子、至少一鹵素原子、以及矽、鍺、矽、鈦、及錫之至少一者的碳族。當金屬碳族鹵素分子包括矽時,則該金屬碳族鹵素分子為揮發性金屬矽錯合物(metal silo complex)。在另一實施例中,可將SiCl4 及CO前驅物用以產生M(SiCl3 )(CO)。在另一實施例中,可將Cl2 前驅物及H2 O用以產生MClx (H2 O)y 。在另一實施例中,可使用甲醇(CH3 OH)前驅物。
在其他實施例中,反應氣體可為Ar以外的另一鈍氣。在其他實施例中,反應氣體可為一氧化碳(CO)、水(H2 O)、CH3 OH、或氨(NH3 )之中的一或更多者。該反應氣體係被轉化成反應氣體離子。
在一些實施例中,可將ALE(步驟104)用以提供過度蝕刻(overetch)。該過度蝕刻對矽或矽氧化物(Si/SiO2 )層204之中的一些進行蝕刻。該過度蝕刻減少由ALE(步驟104)所蝕刻的堆疊200之斜度。在該過度蝕刻之矽或矽氧化物(Si/SiO2 )層204的蝕刻期間,較少材料進行再沉積使殘留物層248被蝕刻去除並可減少斜度。該過度蝕刻還可用以減少、或移除堆疊基腳。
在上述實施例中的上述步驟之前、或之後、或期間,可於堆疊上執行一或更多附加處理。舉例來說,在ALE(步驟104)之前可將附加IBE開口步驟用以部分地對堆疊200進行開口。這種處理可對CoFeB層進行開口,以允許在不將CoFeB暴露至鹵素的情況下將CoFeB層進行開口。在另一實施例中,可循環地將ALE(步驟104)及IBE(步驟108)提供至少兩循環。這種處理可能具有較慢的生產率。
此外,能以任何實用方式來修改上述示例性處理的順序及次序。舉例來說,其他實施例可在ALE之前提供IBE以對複數層進行蝕刻,並接著在ALE過後使用IBE以移除殘留物。然而,其他實施例可使用IBE來蝕刻一或更多層,接著使用ALE來蝕刻一或更多層,接著使用IBE來蝕刻一或更多層,並接著使用ALE來蝕刻一或更多層。
為了提供可用於ALE處理(步驟104)的處理腔室之實施例,圖6係示意性繪示可用於ALE處理之ALE腔室系統600的示例。該ALE腔室系統600包括電漿反應器602,在該電漿反應器602中具有電漿處理侷限腔室604。由電漿匹配網路608所調整的電漿電源606將電力提供至位於介電感應功率窗612附近的變壓器耦合電漿(TCP)線圈610,以藉由提供感應耦合功率而在電漿處理侷限腔室604內產生電漿614。峰部(pinnacle)672從電漿處理侷限腔室604的腔室壁676延伸至介電感應功率窗612而形成峰部環。峰部672相對於腔室壁676及介電感應功率窗612係呈一角度,使得峰部672與腔室壁676之間的內角、以及峰部672與介電感應功率窗612之間的內角各自係大於90o 且小於180o 。如圖所示,峰部672在電漿處理侷限腔室604的頂部附近提供呈角度的環。TCP線圈(上功率源)610可配置以在電漿處理侷限腔室604內產生均勻的擴散輪廓。舉例來說,TCP線圈610可配置以在電漿614中產生環形功率分佈。介電感應功率窗612係被提供以將TCP線圈610與電漿處理侷限腔室604分隔開,同時允許能量從該TCP線圈610傳遞至該電漿處理侷限腔室604。TCP線圈610係作為一電極,以將射頻(RF)功率提供至電漿處理侷限腔室604。由偏壓匹配網路618所調整的晶圓偏壓電源616將電力提供至電極620,以設定基板666上的偏壓。基板666係由電極620所支撐,故該電極係作為基板支撐件。控制器624控制著電漿電源606及晶圓偏壓電源616。
電漿電源606及晶圓偏壓電源616可配置以在特定射頻下進行操作,例如像是13.56兆赫(MHz)、27 MHz、2 MHz、60 MHz、400千赫(KHz)、2.54吉赫(GHz)、或其組合。電漿電源606及晶圓偏壓電源616可適當地訂製以供應一範圍的功率,以達到期望的處理性能。舉例而言,在一實施例中,電漿電源606可供應範圍為50至5000瓦的功率,而晶圓偏壓電源616可供應範圍為20至2000 V的偏壓。另外,TCP線圈610及/或電極620可包括二或更多的子線圈或子電極。所述子線圈或子電極可由單一電源供電、或由複數電源供電。
如圖6中所顯示,ALE腔室系統600更包括氣體源/氣體供應機構630。氣體源630係透過例如氣體注入器640的氣體入口而與電漿處理侷限腔室604流體連接。氣體注入器640可位於電漿處理侷限腔室604中的任何有利位置,並可作為用於注入氣體的任何形式。然而,較佳地可將氣體入口配置以產生「可調整的」氣體注入輪廓。可調整的氣體注入輪廓允許將往電漿處理侷限腔室604中多個區域的各別氣體流量進行獨立調整。更較佳地,氣體注入器係安裝至介電感應功率窗612。可將氣體注入器安裝在功率窗上、安裝在功率窗中、或形成功率窗的一部分。處理氣體及副產物係經由壓力控制閥642及幫浦644而從電漿處理侷限腔室604移除。壓力控制閥642及幫浦644亦用以維持電漿處理侷限腔室604中的特定壓力。壓力控制閥642可在處理期間維持小於1托的壓力。邊緣環660係環繞著基板666放置。氣體源/氣體供應機構630係由控制器624所控制。由Lam Research Corp. of Fremont, CA所製造的Kiyo可用於將實施例進行實施。
為了顯示離子束蝕刻腔室的實施例,圖7呈現根據某些方法來執行離子束蝕刻的離子束蝕刻腔室700之橫剖面簡化圖。在此示例中,基板701係被支撐在基板支撐件703上。離子束蝕刻腔室700可備具硬體(未顯示)以提供電性及流體連接。電性連接可用以將電力供應至基板支撐件703、或是在一些例子中係供應至位於該基板支撐件703上或內部的靜電卡盤,而流體連接可用以提供流體,而該流體係用以控制基板701及基板支撐件703之溫度。基板支撐件703可藉由加熱器(未顯示)來進行加熱、及/或藉由冷卻機構(未顯示)來進行冷卻。可使用任何合適的冷卻機構。在一示例中,冷卻機構可涉及將冷卻流體經由基板支撐件703內、或相鄰的管道以進行流動。如圖7中的雙頭箭頭所指示,基板支撐件703可具有在可變速度及角度下進行轉動和傾斜的能力。該轉動和傾斜使離子束連續地以不同角度進行入射。不同的IBE角度將更多的殘留物層248暴露至IBE而較快地移除殘留物層248。
將電漿產生氣體運輸至主要電漿產生區域705。藉由電漿來源707來激發電漿產生氣體。在圖7的背景下,電漿來源707係一線圈而作為感應耦合電漿來源。在經合適設計的反應器中可使用其他來源,例如電容耦合來源、微波來源、或放電來源。電漿在主要電漿產生區域705中形成。萃取電極709包括一系列孔口710,其中係經由該等孔口以萃取離子。
該等孔口710可具有介於約0.5~1 cm之間的直徑、以及由電極厚度所界定的高度。該等孔口710可具有介於約0.01~100.0之間的高比寬之深寬比(AR)。在一些情況下,係將該等孔口710配置成六角形、方格、或螺旋圖案,但亦可使用其他圖案。相鄰孔口之間的中心對中心距離可介於約1 mm~10 cm之間。當僅考慮電極的單一(頂部或底部)面時,可將該等孔口配置以達成總開口面積(亦即,各孔口之面積總和)介於約0.1%~95%之電極的表面面積。舉例來說,具有直徑40 cm的電極、以及各具有直徑1 cm的500個孔洞將具有約31%的開口面積(393 cm2 開口面積除以1257 cm2 總面積)。在不同電極中,該等孔口710可具有不同直徑。在一些情況下,孔口直徑在上電極中係較小的,而在下電極中係較大的。在一實施例中,下電極713中的該等孔口係大於聚焦電極711中的該等孔口(例如,約大於0~30%之間)。在這些或其他情況下,聚焦電極711中的該等孔口係大於萃取電極709中的該等孔口(例如,約大於0~30%之間)。
相對於基板701而施加至萃取電極709的偏壓V1 係作用以相對於該基板而將動能提供至離子。此偏壓通常係正性的並可介於約20~10,000伏或更多的範圍之間。在某些情況下,萃取電極上的偏壓係介於約20~2,000伏之間。透過電極709及713之間的電位差,位於萃取電極709上方之電漿中的正離子係被吸引至下電極713。聚焦電極711係添加以將離子聚焦,且若需要的話則排斥電子。此電極上的偏壓V2 可相對於萃取電極709為正性或負性的,但通常是將其負性偏壓。聚焦電極711的偏壓電位係由該聚焦電極711的透鏡特性所決定。聚焦電極711上的偏壓電壓包括約介於萃取電極上的電位V1 之1.1×至20×之間的正電壓、以及數值約介於V1 電位之0.001×至0.95×之間的負電壓。由於對不同電極施加不同電位,故存在電位梯度。該電位梯度可大約為1000 V/cm的等級。鄰近電極之間的示例性分隔距離係約落在0.1~10 cm之間、或例如約為1 cm。
若聚焦電極711的電壓係設定成產生準直光束,則當離子離開接地下電極713的底部後係在準直且聚焦的射束中傳播。或者,若對聚焦電極的電壓進行調整使離子束不足聚焦(under-focus)或過度聚焦(over-focus),則射束可為發散的。在許多(但並非所有)的情況下,下電極713係接地的。將接地下電極713與接地基板701結合使用係形成實質無場(field free)的基板處理區域715。使基板位於無場區域中防止由離子束與殘留氣體之間、或離子束與反應腔室中的表面之間的碰撞所產生的電子或二次離子被加速朝向該基板,進而使非期望的損害或二次反應的風險最小化。
此外,使基板701避免被離子束本身、或是被離子束與基板碰撞期間所產生的射出二次電子充電係重要的。中和作用通常係藉由在基板701的鄰區中添加低能量電子來源(未顯示)而達成。由於離子與射出二次電子上的正電荷兩者均會對基板正性充電,故可將該基板之鄰區中的低能量電子吸引至正電表面並可中和此電荷。在無場區域中執行此種中和係較容易的。
在一些應用例中,可能需要在下電極713與基板701之間具有電位差。舉例來說,若是需要非常低能量的離子,由於正電離子的相互排斥力(空間-電荷效應),而因此難以在低能量下將良好準直的射束維持長距離。對此的一種解決方案係相對於基板701而在下電極713上設置負偏壓(或相反地將基板701相對於該下電極713進行正性偏壓)。這允許萃取較高能量的離子,並在它們到達基板時使其減速。
電極709、711、及713各具有一厚度。該厚度可介於約0.5 mm~10 cm之間、或介於約1 mm~3 cm之間,例如約為5 mm。該等電極709、711、及713可各自為相同厚度、或其可具有不同厚度。此外,萃取電極709與聚焦電極711之間的分隔距離可相同於、大於、或小於該聚焦電極711與下電極713之間的分隔距離。
可將位於萃取電極709、聚焦電極711、與下電極713內的孔口710彼此精確地對準。否則,離子將會不正確地瞄準,並將會使晶圓上的蝕刻結果劣化。舉例來說,若聚焦電極711內的單一孔口係未對準的,這可造成基板701的一區域被過度蝕刻(過多離子被導引之處),而該基板701的另一區域則不足蝕刻(無離子、或過少離子被導引之處)。因此,應將該等孔口盡可能地彼此對準。在各種情況下,係將垂直相鄰電極之間的未對準量限制在孔洞直徑的約1%或更少(藉由孔口比起相鄰孔口之位置中的線性位移距離所量測)。
離子束蝕刻處理通常係在低壓下執行。在一些實施例中,壓力可約為100 mTorr或更低,例如約為1 mTorr或更低,且在許多情況下係約為0.1 mTorr或更低。低壓有助於使離子與存在於基板處理區域中的任何氣態物種之間之非期望碰撞最小化。在某些情況下,係在其他低壓離子處理環境中運輸相對高壓的反應物。
在實施例中,處理工具可提供一平台,該平台提供ALE處理腔室、IBE處理腔室、以及對所得裝置進行包覆的腔室。圖8係在實施例中使用的處理工具800之俯視示意圖。晶舟802在晶圓進行處理之前容納該些未處理晶圓,並一旦當處理工具800中的所有處理完成時便接著固持經處理的晶圓。晶舟802可固持許多晶圓,經常係多達25。大氣傳輸模組(ATM)814係用以將晶圓傳輸至晶舟802、或從該晶舟802傳輸晶圓。負載鎖站805係代表至少一裝置,該至少一裝置將晶圓在ATM 814的大氣與真空傳輸模組(VTM)812的真空之間來回地進行傳輸。VTM 812係處理工具的一部分並且連接至複數腔室。可存在不同類型的腔室。在此實施例中,存在著兩ALE腔室600、及兩離子束蝕刻腔室700、及包覆腔室828。在此實施例中,該等ALE腔室600為Lam Research, Fremont, CA所製造的Kiyo®腔室。該等離子束蝕刻腔室700為Lam Research, Fremont, CA所製造的Kyber®腔室。該包覆腔室828可為電漿增強化學氣相沉積(PECVD)腔室、或是另一介電質沉積腔室,例如為Lam Research, Fremont, CA所製造的VECTOR® PECVD腔室。真空傳輸模組812內的機器人系統係使用機器手臂以在負載鎖站805與不同腔室600、700、828之間移動具有堆疊的晶圓。ATM 814係使用機器人系統以於真空環境下在晶舟802與負載鎖站805之間傳輸晶圓。控制器835可用以控制該處理工具800。該控制器835可包括一或更多子控制器。將可包括一或更多子控制器的該控制器835可控制地連接至真空傳輸模組812、原子層蝕刻腔室600、離子束蝕刻腔室700、及包覆腔室828。
圖9為顯示電腦系統900的高階方塊圖。該電腦系統900係適合用於實行在實施例中所使用的控制器835。該電腦系統900可具有許多實體形式,範圍從積體電路、印刷電路板、及小型手持裝置、到巨型超級電腦。電腦系統900包括一或更多處理器902,且可進一步包括電子顯示裝置904(用於顯示圖形、文字、及其他數據)、主記憶體906(例如,隨機存取記憶體(RAM))、儲存裝置908(例如,硬碟機)、可攜式儲存裝置910(例如,光碟機)、使用者介面裝置912(例如,鍵盤、觸控螢幕、小鍵盤、滑鼠或其他指向裝置等)、以及通訊介面914(例如,無線網路介面)。通訊介面914允許軟體與資料經由連結而在電腦系統900和外部裝置之間進行傳輸。該系統還可包括與前述裝置/模組連接的通訊基礎建設916(例如,通信匯流排、跨接條(cross-over bar)、或網路)。
經由通訊介面914傳輸的資訊可為信號(例如電子、電磁、光學、或其他能夠被通訊介面914接收的其他信號)的形式,透過承載信號的通訊連結並可使用導線或纜線、光纖、電話線、手機連結、無線電頻率連結、及/或其他通訊通道所實行。利用此種通訊介面,可預期的是在執行上述方法步驟的期間,一或更多處理器902可從網路接收資訊、或是將資訊輸出至網路。此外,方法實施例可僅在處理器上執行或是可在網路上執行,所述網路例如係與遠端處理器結合且共享部分處理過程的網際網路。
術語「非瞬態電腦可讀媒體」通常用於指例如主記憶體、次記憶體、可攜式儲存器的媒體,以及例如硬碟、快閃記憶體、磁碟記憶體、CD-ROM、以及其他永久記憶體形式的儲存裝置,並且不應被解釋成涵蓋例如是載波或信號的瞬態主體。電腦編碼的示例包括例如藉由編譯器所生成的機器碼,以及包含更高階編碼的文件,該更高階編碼係由使用解譯器的電腦所執行。電腦可讀媒體亦可係由電腦資料信號、處理器所發送的電腦編碼。
在一些實施例中,電腦可讀媒體可包括用於將堆疊傳輸至ALE腔室600的電腦可讀編碼、用於執行ALE處理(步驟104)的電腦可讀編碼、用於將堆疊傳輸至離子束蝕刻腔室700的電腦可讀編碼、用於執行離子束蝕刻(步驟108)的電腦可讀編碼、用於將堆疊200傳輸至包覆腔室828的電腦可讀編碼、用於包覆該堆疊200的電腦可讀編碼、以及用於將該堆疊200從處理工具800移除至大氣中的電腦可讀編碼。在將堆疊200進行蝕刻後且將該堆疊200暴露至大氣之前對該堆疊進行包覆係避免該堆疊的各種層氧化。該堆疊200之各種層氧化可能導致裝置失靈。具有ALE腔室600、離子束蝕刻腔室700、及包覆腔室828的整合處理工具800係提供蝕刻MRAM的較快生產率。
雖然已就數個較佳實施例來描述本揭露,但在本揭露之範圍內存在變更、修改、置換、及各種替代均等物。還應注意,存在著本揭露之方法及設備的許多替代性實施方式。因此,其意旨將隨附於下的申請專利範圍解讀成包括落入本揭露之真實精神與範圍內的所有這種變更、修改、置換、及各種替代均等物。
104,108:步驟 200:堆疊 204:矽或矽氧化物(Si/SiO2)層 208:第一鉭(Ta)層 212:鉑(Pt)層 216:鈷鉑合金(CoPt)層 220:鎂氧化物(MgO)層 224:鈷鐵硼(CoFeB)層 228:第二Ta層 232:釕(Ru)層 236:鈦氮化物層 240:SiO2層 244:Ru層 248:殘留物層 252:氯 304,308:步驟 404,408:步驟 508:Si 512:Cl 516:氬離子 520:揮發性MSiClx錯合物 600:ALE腔室系統 602:電漿反應器 604:電漿處理侷限腔室 606:電漿電源 608:電漿匹配網路 610:變壓器耦合電漿(TCP)線圈 612:介電感應功率窗 614:電漿 616:晶圓偏壓電源 618:偏壓匹配網路 620:電極 624:控制器 630:氣體源/氣體供應機構 640:氣體注入器 642:壓力控制閥 644:幫浦 660:邊緣環 666:基板 672:峰部 676:腔室壁 700:離子束蝕刻腔室 701:基板 703:基板支撐件 705:主要電漿產生區域 707:電漿來源 709:萃取電極 710:孔口 711:聚焦電極 713:下電極 715:基板處理區域 800:處理工具 802:晶舟 805:負載鎖站 812:真空傳輸模組(VTM) 814:大氣傳輸模組(ATM) 828:包覆腔室 835:控制器 900:電腦系統 902:處理器 904:電子顯示裝置 906:主記憶體 908:儲存裝置 910:可攜式儲存裝置 912:使用者介面裝置 914:通訊介面 916:通訊基礎建設
本揭露係以示例性的方式而並非限制性的方式繪示於隨附圖式的圖中,其中相同的元件符號係指相同元件,且其中:
圖1為實施例的高階流程圖。
圖2A-2C係根據實施例所處理之堆疊的橫剖面示意圖。
圖3係原子層蝕刻處理的較細節流程圖。
圖4係改質階段的較細節流程圖。
圖5A-5C係根據實施例所處理之金屬層的較細節橫剖面圖。
圖6係原子層蝕刻腔室系統的示意圖。
圖7係離子束蝕刻腔室的示意圖。
圖8係可於實施例中使用之處理工具的俯視示意圖。
圖9係可用於實行實施例的電腦系統之示意圖。
104,108:步驟

Claims (19)

  1. 一種相對於遮罩而選擇性蝕刻堆疊的方法,包括: 提供原子層蝕刻以至少對該堆疊進行部分蝕刻,其中該原子層蝕刻形成至少一些殘留物;以及 提供該堆疊的離子束蝕刻,其中該離子束蝕刻將來自該原子層蝕刻的該殘留物的至少一些移除。
  2. 如請求項1所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該提供該原子層蝕刻係包括複數循環,其中各循環包括: 一改質階段,包括: 提供包括含鹵素氣體的改質氣體,該含鹵素氣體包括選自於由矽、鍺、碳、鈦、及錫所構成之群組的元素;以及 將該改質氣體轉化為電漿,其中來自該電漿的複數成分對該堆疊的一部份表面進行改質,以形成經改質表面;以及 一活化階段,其中該活化階段係對該堆疊的該經改質表面進行蝕刻。
  3. 如請求項2所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該含鹵素氣體係選自於由碘矽烷、溴矽烷、氯矽烷、氫氯矽烷、及氟矽烷所構成之群組。
  4. 如請求項2所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該活化階段包括: 提供活化氣體;以及 將該活化氣體進行活化。
  5. 如請求項4所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該活化階段更包括施加偏壓。
  6. 如請求項2所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該活化階段產生金屬碳族鹵素分子(metal, tetrel, halogen molecule)。
  7. 如請求項6所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該金屬碳族鹵素分子包括金屬、矽、及鹵素。
  8. 如請求項1所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該堆疊包括至少一含金屬層。
  9. 如請求項1所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該堆疊包括至少一含過渡金屬層。
  10. 如請求項1所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該提供該離子束蝕刻係包括連續地在不同角度下將氣體離子導引朝向該堆疊。
  11. 如請求項10所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該離子束蝕刻減少該堆疊的斜度。
  12. 如請求項10所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該離子束蝕刻將滲入該堆疊之含金屬層的鹵素移除。
  13. 如請求項10所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該離子束蝕刻將滲入該堆疊之含金屬層的氯移除,而不對該堆疊的該含金屬層進行蝕刻。
  14. 如請求項1所述之相對於遮罩而選擇性蝕刻堆疊的方法,其中該提供該原子層蝕刻係包括複數循環,其中各循環包括: 一改質階段,包括: 提供包括含鹵素氣體的改質氣體;以及 將該改質氣體轉化為電漿,其中來自該電漿的複數成分對該堆疊的一部份表面進行改質,以形成經改質表面;以及 一活化階段,其中該活化階段係對該堆疊的該經改質表面進行蝕刻。
  15. 如請求項1所述之相對於遮罩而選擇性蝕刻堆疊的方法,更包括在提供該原子層蝕刻之前,提供離子束開口蝕刻。
  16. 一種相對於遮罩而選擇性蝕刻堆疊的設備,包括: 一真空傳輸模組; 一原子層蝕刻腔室,連接至該真空傳輸模組; 一離子束蝕刻腔室,連接至該真空傳輸模組; 一包覆腔室,連接至該真空傳輸模組; 一控制器,可控制地連接至該真空傳輸模組、該原子層蝕刻腔室、該離子束蝕刻腔室、及該包覆腔室,其中該控制器係配置以: 控制該真空傳輸模組以將該堆疊移動至該原子層蝕刻腔室中; 控制該原子層蝕刻腔室以提供該堆疊的原子層蝕刻; 控制該真空傳輸模組以將該堆疊從該原子層蝕刻腔室移動至該離子束蝕刻腔室; 控制該離子束蝕刻腔室以提供該堆疊的離子束蝕刻; 控制該真空傳輸模組以將該堆疊從該離子束蝕刻腔室移動至該包覆腔室;以及 控制該包覆腔室以提供該堆疊的包覆。
  17. 如請求項16所述之相對於遮罩而選擇性蝕刻堆疊的設備,其中該控制器係進一步配置以: 控制該原子層蝕刻腔室以提供改質氣體;以及 控制該原子層蝕刻腔室以將該改質氣體轉化成電漿,其中來自該電漿的複數成分對該堆疊的一部份表面進行改質,以形成經改質表面。
  18. 如請求項17所述之相對於遮罩而選擇性蝕刻堆疊的設備,其中該控制器係進一步配置以: 控制該原子層蝕刻腔室以提供活化氣體;以及 控制該原子層蝕刻腔室以將該活化氣體進行活化。
  19. 如請求項18所述之相對於遮罩而選擇性蝕刻堆疊的設備,其中該控制器係進一步配置以控制該原子層蝕刻腔室以施加偏壓。
TW109131463A 2019-09-17 2020-09-14 原子層蝕刻及離子束蝕刻圖案化 TW202125640A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962901702P 2019-09-17 2019-09-17
US62/901,702 2019-09-17

Publications (1)

Publication Number Publication Date
TW202125640A true TW202125640A (zh) 2021-07-01

Family

ID=74883880

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109131463A TW202125640A (zh) 2019-09-17 2020-09-14 原子層蝕刻及離子束蝕刻圖案化

Country Status (6)

Country Link
US (1) US20220254649A1 (zh)
JP (1) JP2022547953A (zh)
KR (1) KR20220066097A (zh)
CN (1) CN114430858A (zh)
TW (1) TW202125640A (zh)
WO (1) WO2021055197A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416053B (zh) * 2019-07-30 2021-03-16 江苏鲁汶仪器有限公司 一种电感耦合等离子体处理系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102239276A (zh) * 2008-12-03 2011-11-09 佳能安内华股份有限公司 等离子体处理装置、磁电阻元件的制造装置、磁性薄膜的成膜方法以及成膜控制程序
KR101080604B1 (ko) * 2010-02-09 2011-11-04 성균관대학교산학협력단 원자층 식각 장치 및 이를 이용한 식각 방법
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
KR20180045104A (ko) * 2016-10-24 2018-05-04 삼성전자주식회사 원자층 식각 방법 및 이를 포함하는 반도체 제조 방법
US20180142355A1 (en) * 2016-11-18 2018-05-24 Adnanotek Corp. System integrating atomic layer deposition and reactive ion etching
KR102451018B1 (ko) * 2017-11-13 2022-10-05 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
CN114430858A (zh) 2022-05-03
KR20220066097A (ko) 2022-05-23
WO2021055197A1 (en) 2021-03-25
JP2022547953A (ja) 2022-11-16
US20220254649A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
KR102648476B1 (ko) Mram 스택을 패터닝하기 위한 건식 플라즈마 에칭 방법
KR102504770B1 (ko) Ale 및 선택적인 증착을 사용하여 기판들 에칭
CN107045977B (zh) 连续等离子体中的原子层蚀刻
US9391267B2 (en) Method to etch non-volatile metal materials
JP2016131238A (ja) 原子スケールのald(原子層堆積)プロセスとale(原子層エッチング)プロセスとの統合
KR20160143553A (ko) GaN 및 다른 III-V 족 재료들의 원자층 에칭
US20220376174A1 (en) Chemical etch nonvolatile materials for mram patterning
US10658192B2 (en) Selective oxide etching method for self-aligned multiple patterning
TW202125640A (zh) 原子層蝕刻及離子束蝕刻圖案化
US10607852B2 (en) Selective nitride etching method for self-aligned multiple patterning
US20230298869A1 (en) Subtractive copper etch
US20240021435A1 (en) Metal etch