TW202122615A - 在基板表面上形成多晶鉬膜之方法及包括多晶鉬膜之相關結構 - Google Patents

在基板表面上形成多晶鉬膜之方法及包括多晶鉬膜之相關結構 Download PDF

Info

Publication number
TW202122615A
TW202122615A TW109127903A TW109127903A TW202122615A TW 202122615 A TW202122615 A TW 202122615A TW 109127903 A TW109127903 A TW 109127903A TW 109127903 A TW109127903 A TW 109127903A TW 202122615 A TW202122615 A TW 202122615A
Authority
TW
Taiwan
Prior art keywords
film
molybdenum
less
substrate
polycrystalline
Prior art date
Application number
TW109127903A
Other languages
English (en)
Inventor
布尚 洛波
艾瑞克 克里斯多福 史帝芬斯
香卡 斯瓦米那森
羅格海葉 洛特菲
慕斯塔法 牧哈瑪德
艾瑞克 詹姆斯 希羅
Original Assignee
荷蘭商Ａｓｍ Ｉｐ私人控股有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 filed Critical 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司
Publication of TW202122615A publication Critical patent/TW202122615A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

揭示在基板表面上形成多晶鉬膜之方法。其方法可包括：將基板提供至反應室中；將晶核膜直接沉積在基板之暴露表面上，其中晶核膜包含金屬氧化物晶核膜或金屬氮化物晶核膜中之一者；及將多晶鉬膜直接沉積在晶核膜上；其中多晶鉬膜包含複數個平均微晶尺寸小於80 Å之鉬微晶。亦揭示包括安置於基板表面上之多晶鉬膜與中間晶核膜的結構。

Description

在基板表面上形成多晶鉬膜之方法及包括多晶鉬膜之相關結構
相關申請案之交叉參考
本申請案與在本申請案同日申請之名稱為「藉由循環沉積製程在基板表面上沉積氮化鉬膜之方法及包括氮化鉬膜之相關半導體裝置結構 (Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film)」之同在申請中的申請案 (申請案序號62/891,254) 相關，且其全部內容以引用的方式併入本文中。
本揭示案大體上係關於在基板表面上形成多晶鉬膜之方法，及具體地將晶核膜直接沉積在基板表面上且隨後將多晶鉬膜直接沉積在晶核膜上之方法。本揭示案亦大體上係關於包括直接安置於晶核膜上之多晶鉬膜的結構。
先進技術節點中之半導體裝置製造過程一般需要目前先進技術的沉積方法來形成金屬膜，諸如多晶鉬膜。
金屬膜沉積之一個常見要求為沉積製程極其保形（conformal）。舉例而言，通常需要保形沉積以便在包括高縱橫比之非平面特徵的三維結構上均勻地沉積金屬膜。金屬膜沉積之另一個常見要求為沉積製程能夠沉積在大基板面積上連續的超薄膜。在金屬膜導電之特定情況下，可能需要將沉積製程最佳化以生產低電阻率膜。舉例而言，通常在目前先進技術半導體裝置應用中利用之低電阻率金屬膜可包括鎢及/或銅。然而，鎢膜及銅膜通常需要厚的阻擋層，安置於金屬膜與介電材料之間。厚的阻擋層可用於防治金屬物種擴散至底層介電材料中，從而提高裝置可靠性及裝置良率。然而，厚的阻擋層通常表現出高電阻率，因此導致半導體裝置結構之總電阻率增加。
下一代裝置中鎢膜及銅膜之潛在替代物可包括鉬膜。舉例而言，鉬(Mo)為一種低電阻率的耐火金屬，其有可能替代鎢作為使用多晶矽金屬閘電極結構之記憶體、邏輯及其他裝置中的材料。鉬膜亦可用於一些有機發光二極體、液晶顯示器，且亦可用於薄膜太陽電池及光伏打中。
另外，在特定的半導體製造過程中，可能需要在安置於基板中/上之非平面特徵 (例如垂直及/或水平溝槽) 內形成金屬膜，諸如多晶鉬膜。在非平面特徵內形成金屬膜可至少部分或完全用金屬膜填充非平面特徵，該製程通常稱為「間隙填充」。隨著半導體裝置結構幾何形狀減小及高縱橫比的非平面特徵在諸如DRAM、3D-NAND、快閃記憶體及邏輯之裝置結構中變得更加普遍，用具有所需特徵之金屬膜填充非平面特徵變得愈來愈困難。
因此，需要在包括非平面特徵之基板上形成多晶鉬膜的方法及相關結構，該多晶鉬膜具有低電阻率及實現多晶鉬間隙填充製程之物理特性。
提供本發明內容來以簡化形式介紹一系列之概念。這些概念將在以下揭露的實例實施例之詳細描述中進一步詳述。本發明內容並非意欲鑑別所主張之主題的關鍵特徵或基本特徵，亦非意欲用以限制所主張之主題的範疇。
在一些實施例中，提供在基板表面上形成多晶鉬膜之方法。其方法可包含：將基板提供至反應室中；將晶核膜直接沉積在基板之暴露表面上，其中晶核膜包含金屬氧化物晶核膜或金屬氮化物晶核膜中之一者；及將多晶鉬膜直接沉積在晶核膜上，其中多晶鉬膜包含複數個平均微晶尺寸小於80 Å之鉬微晶。
在一些實施例中，提供包括多晶鉬膜之結構。其結構可包含：基板表面；直接安置於基板表面上之晶核膜，其中晶核膜包含金屬氧化物晶核膜或金屬氮化物晶核膜中之至少一者；及直接安置於晶核膜上之多晶鉬膜；其中多晶鉬膜包含複數個平均微晶尺寸小於80 Å之鉬微晶。
為了概述本發明及針對先前技術所獲得的優點，上面已描述本發明的某些目的和優點。當然，應瞭解的是，可無須根據本發明之任何具體實施例來達成所有此類目標或優點。因此，例如，所屬技術領域中具有通常知識者將認知到，可以達成或最佳化如本文中所教示或建議之一個優點或一組優點而無須達成本文中可教示或建議之其他目標或優點的方式來體現或實行本發明。
所有這些實施例均意欲屬於本文所揭示之本發明的範疇。所屬技術領域中具有通常知識者將從下文參照附圖詳細描述的某些實施例輕易地明白這些及其他實施例，本發明並未受限於所揭示的任何（多個）特定實施例。
雖然在下文揭示某些實施例及實例，所屬技術領域中具有通常知識者將瞭解本發明延伸超出本發明及其明顯的修改與等同物之具體揭示的實施例及/或用途。因此，意欲使所揭示之本發明的範疇不應受下文所述之具體揭示實施例之限制。
本文呈現之圖解說明並非意謂任何特定材料、結構或裝置的實際視圖，而僅為用於描述本揭示案之實施例的理想表示。
如本文所用，術語「基板 (substrate)」可指可使用或在其上可形成結構、裝置、電路或膜之任何底層材料。
如本文所用，術語「循環沉積 (cyclic deposition)」可指將兩種或更多種前驅物（反應物）依序引入反應室中以在基板上方沉積膜，並包括沉積技術，諸如原子層沉積及循環化學氣相沉積。
如本文所用，術語「循環化學氣相沉積 (cyclical chemical vapor deposition)」可指任何製程，其中將基板依序暴露於兩種或更多種揮發性前驅物，該等前驅物在基板上反應及/或分解以沉積所需膜。
如本文所用，術語「原子層沉積 (atomic layer deposition, ALD)」可指氣相沉積製程，其中沉積循環（較佳的係複數個接續的沉積循環）係在反應室中實施。通常，在各沉積循環期間，將前驅物化學吸附於沉積表面 (例如，基板表面或先前沉積之底層表面，諸如來自先前ALD沉積循環之材料)，形成不容易與額外前驅物反應 (亦即，自限性反應) 之單層或亞單層。此後，若需要，可隨後將反應物 (例如，另一種前驅物或反應氣體) 引入反應室中，用於將化學吸附之前驅物轉化為沉積表面上之所需材料。一般而言，此反應物能夠進一步與前驅物起反應。此外，在各沉積循環期間，亦可利用沖洗步驟，以在化學吸附之前驅物轉化之後，自反應室移除過量前驅物及/或自反應室移除過量反應物及/或反應副產物。此外，當使用前驅物組合物、反應性氣體、及沖洗（例如惰性載體）氣體的交替脈衝執行時，如本文所用之術語「原子層沉積 (atomic layer deposition)」亦意指包括由相關術語指定的製程，諸如「化學氣相原子層沉積(chemical vapor atomic layer deposition)」、「原子層磊晶 (atomic layer epitaxy)」(ALE)、分子束磊晶 (MBE)、氣體源MBE、或有機金屬MBE、及化學束磊晶。
如本文所用，術語「膜 (film)」可指藉由本文所揭示之方法形成或沉積之任何物理上連續或物理上不連續的結構及材料。舉例而言，「膜」可包括2D材料、奈米層合物、奈米棒、奈米管、奈米粒子、部分或全部分子層、部分或全部原子層或原子及/或分子之群集。「膜」亦可包含具有針孔但仍至少部分連續的材料或層。
如本文所用，術語「鹵化鉬前驅物 (molybdenum halide precursor)」可指包含至少鉬組分及鹵化物組分之反應物，其中該鹵化物組分可包括氯組分、碘組分或溴組分中之一或多者。
如本文所用，術語「鹵氧化鉬 (molybdenum oxyhalide)」可指至少包含鉬組分、氧組分及鹵化物組分之反應物。
如本文所用，術語「還原劑 (reducing agent)」可指在氧化還原化學反應中將電子供給另一物種之反應物。
如本文所用，術語「多晶膜 (polycrystalline film)」可指顯示膜之晶體結構至少短程有序的膜，且亦包括術語「多晶膜 (multicrystalline film)」或「多晶膜 (polycrystal film)」。「多晶膜」亦可指包含複數個微晶之膜。
如本文所用，術語「非晶形 (amorphous)」及「非晶形膜 (amorphous film)」可指顯示膜之結構實質上無序的膜。
如本文所用，術語「微晶尺寸 (crystallite size)」可指多晶膜內複數個微晶之平均尺寸，如藉由多晶膜之X射線繞射 (XRD) 量測所測定。
如本文所用，術語「非平面特徵 (non-planar feature)」可指安置於非平面基板之兩個相對表面之間的開口或空腔，且可包括「垂直非平面特徵」及「水平非平面特徵」。
如本文所用，術語「垂直非平面特徵 (vertical non-planar feature)」可包含：安置於自基板表面向上延伸之兩個突起的對立傾斜側壁或向下延伸至基板表面之凹痕的對立傾斜側壁之間的開口或空腔。「垂直非平面特徵」之非限制性實例可包括但不限於：v形垂直溝槽、錐形垂直溝槽、凹腔垂直溝槽、垂直開口、垂直空隙及垂直矽通孔溝槽。舉例而言，垂直非平面特徵可包含相鄰的側壁，其在特徵底部之一點處相遇，或垂直非平面特徵可包含平緩至平坦底面之特徵的底部。如本文所用，「垂直」未將對立側壁之坡度具體限制為與基板之水平面垂直傾斜。
如本文所用，術語「水平非平面特徵 (horizontal non-planar feature)」可包含：安置於兩個相對的實質上水平表面之間的開口或空腔，相對的實質上水平表面界定「水平非平面特徵」。
如本文所用，術語「線彎曲 (line bending)」可指安置於相鄰非平面特徵之間的基板區域的彎曲或變形，該彎曲或變形由在非平面特徵內形成間隙填充膜導致。舉例而言，非平面基板可包含複數個「垂直非平面特徵」，諸如向下延伸至基板中之垂直溝槽。相鄰「垂直非平面特徵」之間的區域可稱為線特徵。在包括複數個非平面特徵之基板內形成間隙填充金屬時，線特徵可經歷線彎曲 (亦即，變形)。
參照圖1A-B更詳細地說明「線彎曲」之概念，該等圖繪示在複數個非平面特徵內形成間隙填充膜之先前技術方法。
更詳細地，圖1A繪示在間隙填充製程之前的結構100的簡化橫截面示意圖。結構100包括具有非平面特徵104之陣列的基板102，在此實例中，該等非平面特徵包含安置於基板102內之垂直溝槽。安置於各相鄰垂直溝槽104之間的為複數個線特徵106。複數個線特徵106可具有基本上規則的間距(x )，其中該間距(x )可定義為一個線特徵之中間垂直軸線 (例如軸線108A) 至相鄰線特徵之中間垂直軸線 (例如軸線108B) 之間的距離。如圖1A所示之垂直溝槽104之陣列可包含傾斜側壁，其中各垂直溝槽之寬度自垂直溝槽之頂部/開口向下減小至垂直溝槽係底部。垂直溝槽陣列中之每一者的寬度(y )可藉由量測垂直溝槽之相對側壁之間的距離來確定。舉例而言，在圖1A之結構100中，垂直溝槽包含v形垂直溝槽，其中各v形溝槽之寬度(y )可藉由量測相對側壁之最上部範圍之間的距離來確定，如圖1A所示。
作為非限制性實例，圖1A之結構100可包含在間隙填充膜沉積之前部分製造之動態隨機存取記憶體 (DRAM) 裝置結構之一部分，其中該部分製造之DRAM裝置結構包括埋入式字線 (buried wordline, bWL) 溝槽 (例如垂直溝槽104) 及DRAM字線 (例如線特徵106) 之規則陣列。
圖1B繪示先前技術結構110之簡化橫截面示意圖，其包含在垂直溝槽陣列內沉積間隙填充膜，從而用間隙填充膜填充垂直溝槽後之 (圖1A之) 結構100。如圖1B所示，安置於相鄰垂直溝槽104之間的線特徵106由於間隙填充膜112之沉積而彎曲 (或變形)，且曾經規則的線特徵106之陣列由於間隙填充膜沉積而更加無序。線特徵106之彎曲導致垂直非平面結構104之寬度變化增加，該寬度由例如在圖1B之v形垂直溝槽的最上部範圍所量測之寬度(z)表示。
如本文所用，術語「線彎曲百分比 (percentage line bending)」可定量由間隙填充膜在包括非平面特徵及線特徵之規則陣列的基板上之沉積引起的線彎曲程度。線彎曲百分比可藉由以下等式(I)計算：
Figure 02_image001
(I) 其中偏移係藉由以下等式(II)計算：
Figure 02_image003
(II) 或換言之，偏移值等於間隙填充膜沉積前之非平面特徵 (例如垂直溝槽) 之平均寬度 ((z)之平均值) 減去間隙填充膜沉積前之非平面特徵 (例如垂直溝槽) 之平均寬度 (平均值(y)) 的絕對值。作為非限制性實例，偏移可藉由在間隙填充膜沉積之前量測複數個非平面特徵之寬度(y )，且隨後在非平面特徵中沉積間隙填充膜之後量測複數個非平面特徵之寬度(z )來統計確定。(z)之平均值及(y)之平均值可利用高放大倍率顯微鏡技術，諸如掃描電子顯微鏡來確定。
如本文所用，術語「接縫」可指由間隙填充膜之前緣對接形成之線或一或多個大空隙。舉例而言，接縫可指金屬間隙填充膜中之區域，其中在非平面特徵之相對側壁上生長的兩個金屬膜之前緣相互接觸。因此，「接縫」一般安置於金屬填充之非平面特徵的中心。在金屬間隙填充膜中形成接縫可能不合乎需要，且可導致裝置效能差及裝置製造中之後續問題。使用掃描透射電子顯微鏡 (STEM) 或透射電子顯微鏡 (TEM) 可觀察到間隙填充膜內「接縫」之存在。
在本揭示案之所有實施例中給出多種實例材料，應注意針對每種實例材料所給出之化學式不應被視為限制性的，且所給出之例示性材料不應受給定的實例化學計量所限制。
本揭示案包括利用中間晶核在基板表面上形成多晶鉬膜之方法。多晶鉬膜可用於許多應用，諸如低電阻率金屬間隙填充膜、3D-NAND之內襯層、DRAM字線特徵或作為CMOS邏輯應用中之互連材料。利用中間晶核膜在基板之表面上沉積多晶鉬膜之能力，即不使用高電阻率內襯層，可使邏輯應用 (亦即CMOS結構) 中之互連件及記憶體應用 (諸如3D-NAND及DRAM結構) 中之字線/位元線具有較低電阻率。
另外，本揭示案之實施例可提供用於沉積多晶鉬膜之晶核膜，其中晶核膜可改良多晶鉬膜之品質。舉例而言，在沉積多晶鉬膜之前沉積晶核膜可產生表面粗糙度降低及/或微晶尺寸減小之多晶鉬膜。根據本揭示案之實施例形成之多晶鉬膜的改良特徵可改良金屬間隙填充膜及降低包括非平面特徵及線特徵之陣列之結構中的線彎曲百分比。
因此，本揭示案之實施例可包括利用中間晶核膜在基板之表面上形成多晶鉬膜的方法。本揭示案之方法可包含：將基板提供至反應室中；將晶核膜直接沉積在該基板之暴露表面上，其中晶核膜包含金屬氧化物晶核膜或金屬氮化物晶核膜中之一者；及將多晶鉬膜直接沉積在晶核膜上，其中多晶鉬膜包含複數個平均微晶尺寸小於80 Å之鉬微晶。
參照圖2說明利用中間晶核膜在基板之表面上形成多晶鉬膜之例示性製程。例示性製程200 (圖2) 可包含兩個不同的沉積製程，亦即用於將晶核膜直接沉積在基板之暴露表面上第一沉積製程，及用於將多晶鉬膜直接沉積在晶核膜上之第二沉積製程。
更詳細地且參照圖2，例示性製程200可藉由製程區塊210開始，其包含將基板提供至反應室中。
在本揭示案之一些實施例中，如前文所述，基板可包含具有複數個非平面特徵之非平面基板。應注意，本揭示案之實施例不限於填充垂直非平面特徵及水平非平面特徵之金屬間隙填充方法，且安置於基板中及/或基板上之其他幾何形狀的非平面特徵可藉由本文所揭示之製程用多晶鉬膜填充。
在一些實施例中，非平面基板可包含一或多種材料及材料表面，包括但不限於半導體、介電材料及金屬材料。
在一些實施例中，基板可包括半導體材料及表面，諸如但不限於矽(Si)、鍺(Ge)、鍺錫(GeSn)、矽鍺(SiGe)、矽鍺錫(SiGeSn)、碳化矽（SiC）或III-V族半導體材料。
在一些實施例中，基板可包括金屬材料及表面，諸如但不限於純金屬、金屬氮化物、金屬碳化物、金屬硼化物及其混合物。
在一些實施例中，基板可包括介電材料及表面，諸如但不限於含矽介電材料及金屬氧化物介電材料。在一些實施例中，含矽介電材料可包含以下中之一或多者：二氧化矽(SiO2 )、矽次氧化物、氮化矽(Si3 N4 )、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮化矽碳氧化物(SiOCN)、氮化矽碳(SiCN)。在一些實施例中，金屬氧化物介電材料可包含以下中之一或多者：氧化鋁(Al2 O3 )、氧化鉿(HfO2 )、氧化鉭(Ta2 O5 )、氧化鋯(ZrO2 )、氧化鈦(TiO2 )、矽酸鉿(HfSiOx )及氧化鑭(La2 O3 )。
在本揭示案之一些實施例中，基板可包含工程化基板，其中半導體層安置於塊體支撐件上方，其間安置有插入的內埋氧化物 (buried oxide, BOX)。
在一些實施例中，本文所述之製程中利用之基板可包括形成於基板表面中或基板表面上之裝置結構，包括部分製造之裝置結構。舉例而言，基板可包含製造及/或部分製造之裝置結構，諸如電晶體及/或記憶體元件。在一些實施例中，基板可含有單晶表面及/或一或多個二次表面，該一或多個二次表面可包含非單晶表面，諸如多晶表面及/或非晶表面。
基板可裝入經組態用於形成多晶鉬膜之反應室中。在一些實施例中，晶核膜可藉由一或多種沉積製程直接沉積在基板之暴露表面上，該等沉積製程包括但不限於化學氣相沉積 (chemical vapor deposition, CVD) 製程、浸泡沉積製程、電漿增強型化學氣相沉積 (plasma-enhanced chemical vapor deposition, PECVD) 製程或物理氣相沉積 (physical vapor deposition, PVD) 製程。在本揭示案之特定實施例中，晶核膜可採用第一循環沉積製程進行沉積。
在一些實施例中，多晶鉬膜可藉由沉積製程直接沉積在晶核膜上，該沉積製程包括但不限於化學氣相沉積 (CVD) 製程、浸泡沉積製程、電漿增強型化學氣相沉積 (PECVD) 製程或物理氣相沉積 (PVD) 製程。在本揭示案之特定實施例中，多晶鉬膜可採用第二循環沉積製程進行沉積。
在一些實施例中，晶核膜及多晶鉬膜均可採用循環沉積製程進行沉積，此係由於採用循環沉積製程可達成固有的保形性及階梯覆蓋率，尤其當在包括高縱橫比特徵之非平面襯底上沉積膜時。
能夠形成本揭示案之多晶鉬膜的反應器及相關反應室可經組態以用於執行循環沉積製程，諸如原子層沉積製程 (atomic layer deposition, ALD) 或循環化學氣相沉積製程 (cyclical chemical vapor deposition, CCVD)。因此，在一些實施例中，適合於執行本揭示案之實施例的反應器可包括ALD反應器以及CVD反應器，其經組態以提供前驅物。根據一些實施例，可使用噴灑頭式反應器。根據一些實施例，可使用交叉流動式、批式、小型批式或空間式ALD反應器。
在本揭示案之一些實施例中，可使用批式反應器。在一些實施例中，可使用垂直批式反應器。舉例而言，垂直批式反應器可包含反應室及升降機，該升降機經構造及佈置以將經組態用於支撐10至200個基板之批次的晶舟移入或移出反應室。在其他實施例中，批式反應器包含小型批式反應器，其經組態以容納10個或更少晶圓、8個或更少晶圓、6個或更少晶圓、4個或更少晶圓或者2個或更少晶圓。在使用批式反應器之一些實施例中，晶圓間的不均勻性低於3%(1 σ)、低於2%、低於1%或甚至低於0.5%。
如本文所述之形成多晶鉬之例示性製程可視情況在連接至群集工具之反應器及相關反應室中進行。在群集工具中，因為每個反應室專用於一種類型之製程，所以每個模組中之反應室的溫度可保持恆定，其相較於在每次運轉前將基板加熱至製程溫度的反應器可提高處理量。另外，在群集工具中，有可能減少將反應室泵至基板間所需的製程壓力之時間。在一些實施例中，本文所揭示之例示性製程可在包含多個反應室之群集工具中執行，其中各單個反應室可用以將基板暴露於單個反應物，且基板可在不同的反應室之間轉移以暴露於多個反應物，基板之轉移在受控的環境下執行以防止基板及沉積在其上之膜的污染。舉例而言，晶核膜之沉積可藉由在與群集工具相關之第一反應室中的第一循環沉積製程來執行，而多晶鉬膜之沉積可藉由在與同一群集工具相關之第二反應室中的第二循環沉積製程來執行，其中在受控環境下進行基板在第一反應室與第二反應室之間的轉移，以防止污染。在本揭示案之一些實施例中，本揭示案之製程可在包含多個反應室之群集工具中進行，其中各單個反應室可經組態以將基板加熱至不同溫度。
在一些實施例中，本揭示案之沉積製程可在單個獨立的反應器中執行，反應器可配備有負載鎖。在此類實施例中，不需要在每次運轉之間冷卻反應室。舉例而言，單個獨立的反應器可經組態以沉積晶核膜及多晶膜兩者，從而無需在兩個或更多個反應室之間轉移基板。
一旦將基板裝載在適合之反應室內，例如經組態用於循環沉積製程之反應室，形成多晶鉬膜之例示性製程200 (圖2) 可藉由製程區塊220進行，其包含將晶核膜直接沉積在基板之暴露表面上，其中晶核膜包含金屬氧化物晶核膜或金屬氮化物晶核中之一者。參照圖3更詳細地描述製程區塊220及其組成子製程，該圖繪示將晶核膜直接沉積在基板之暴露表面上的例示性第一循環沉積製程。
更詳細地，用於將晶核膜直接沉積在基板之暴露表面上的第一循環沉積製程 (亦即，圖3之製程220) 可藉由子製程區塊310來進行，其包含將基板加熱至所需的沉積溫度，亦即基板溫度。舉例而言，基板可加熱至低於約800 ℃、或低於約700 ℃、或低於約600 ℃、或低於約500 ℃、或低於約400 ℃、或低於約300 ℃、或甚至低於約200 ℃之沉積溫度。在本揭示案之一些實施例中，在第一循環沉積製程期間之基板溫度可在250 ℃與800 ℃之間、或在300 ℃與600 ℃之間、或在550 ℃與600 ℃之間。
在一些實施例中，用於沉積晶核膜之沉積溫度可視所沉積之晶核膜的組成而定。舉例而言，在本揭示案之一些實施例中，晶核膜可包含金屬氧化物晶核膜，其包括但不限於氧化鋁晶核膜、氧化鉬晶核膜、氧化鎢晶核膜、氧化釕晶核膜、氧化錸晶核膜或氧化銥晶核膜。在此類實例實施例中，在金屬氧化物晶核膜沉積期間之基板溫度可低於約800 ℃、或低於約600 ℃、或低於約500 ℃、或低於約400 ℃、或甚至低於約300 ℃。在一些實施例中，在金屬氧化物晶核膜沉積期間之基板溫度可在250 ℃與550 ℃之間。
在一些實施例中，晶核膜可包含金屬氮化物晶核膜。舉例而言，金屬氮化物晶核膜可包含氮化鉬晶核膜。在此類實例實施例中，在氮化鉬晶核膜沉積期間之基板溫度可低於約700 ℃、或低於約600 ℃、或低於約500 ℃、或低於約400 ℃、或低於約300 ℃、或甚至低於200 ℃。在一些實施例中，在氮化鉬晶核膜沉積期間之基板溫度可在200 ℃與700 ℃之間、或在350 ℃與600 ℃之間、或甚至在450 ℃與550 ℃之間。
除了實現所需的沉積溫度，亦即所需的基板溫度之外，製程區塊220 (圖3) 之例示性第一循環沉積亦可在循環沉積製程期間調節反應室內之壓力，以獲得具有所需特徵之晶核膜。舉例而言，在本揭示案之一些實施例中，製程區塊220 (圖3) 之例示性第一循環沉積製程可在調節至低於300托(Torr)、或低於200托、或低於100托、或低於50托、或低於25托、或低於15托、或甚至低於2托之壓力的反應室內執行。在一些實施例中，在晶核膜沉積期間之反應室內之壓力可調節為在2托與300托之間或在30托與80托之間的壓力。
一旦基板已加熱至所需溫度且反應室內之壓力已調節至所需水準，製程區塊220之例示性第一循環沉積製程可藉由第一循環沉積階段305繼續進行，該階段可包含原子層沉積 (ALD) 製程或循環化學氣相沉積 (CCVD) 製程。
循環沉積製程之非限制性實例實施例可包括原子層沉積 (ALD)，其中ALD係基於典型地自限反應，藉此使用反應物之依序及交替脈衝來於每一單元沉積循環沉積約一個原子 (或分子) 單層之材料。通常選擇沉積條件及前驅物以提供自飽和反應，使得一種反應物的吸附層留下與同一反應物的氣相反應物不反應的表面終止狀態 (termination)。接著使基板與一種不同的反應物接觸，此不同的反應物與先前終端反應，以便能夠持續沉積。因此，交替脈衝之每個循環通常留下不超過約一個單層的所需材料。然而，如上文所提及，熟悉本技藝者將認知到在一或多個ALD沉積循環中可沉積超過一個單層的材料，例如在不管製程之交替性質如何發生一些氣相反應時。
在一些實施例中，可利用第一循環沉積製程 (例如ALD沉積製程) 來沉積晶核膜。舉例而言，第一循環沉積製程可包含執行第一循環沉積階段305之一或多個第一單元沉積循環 (圖3)。
在本揭示案之一些實施例中，第一循環沉積階段305之第一單元沉積循環可包含將基板暴露於第一氣相反應物，自反應室中移除任何未反應的第一氣相反應物及反應副產物，且將基板暴露於第二氣相反應物，隨後進行第二移除步驟。在本揭示案之一些實施例中，第一氣相反應物可包含金屬前驅物，且第二氣相反應物可包含氮前驅物或氧前驅物中之一者。
在一些實施例中，前驅物可藉由惰性氣體 (諸如氬氣(Ar)或氮氣(N2 )) 隔開，以防止反應物之間的氣相反應且能夠進行自飽和表面反應。然而，在一些實施例中，可移動基板以與第一氣相反應物及第二氣相反應物分別接觸。由於反應自飽和，可不需要基板之嚴格溫度控制及前驅物之精確的劑量控制。然而，基板溫度較佳使得入射氣體物種不會凝結成單層亦不會在表面上分解。在使基板與下一種反應物接觸之前，諸如藉由吹掃反應室或藉由移動基板來自基板表面移除過剩的前驅物及反應副產物 (若存在)。不需要的氣態分子可藉助於惰性吹掃氣體有效地自反應室排出。真空泵可用以輔助吹掃反應室。
根據本揭示案之一些非限制性實施例，ALD製程可用於將晶核膜直接沉積在基板之暴露表面上。在本揭示案之一些實施例中，用於沉積晶核膜之ALD製程的循環沉積階段305可包含第一單元沉積，其可包括兩個不同的沉積階段。在第一單元沉積循環之第一階段中，基板可與金屬前驅物接觸，在基板之表面上形成不超過約一個單層之反應物物種。在第一單元沉積循環之第二階段中，基板可與氮前驅物或氧前驅物中之一者接觸。
因此，在一些實施例中，第一循環沉積製程220 (圖3) 之第一循環沉積階段305可藉由子製程區塊320進行，其包含使基板與第一氣相反應物接觸，且在特定實施例中，使基板與包含金屬前驅物之第一氣相反應物接觸。
在一些實施例中，晶核膜可包含金屬氧化物晶核膜。舉例而言，金屬氧化物晶核膜可包含以下中之至少一者：氧化鋁晶核膜、氧化鉬晶核膜、氧化鎢晶核膜、氧化釕晶核膜、氧化錸晶核膜或氧化銥晶核膜。
在一些實施例中，晶核膜可包含氧化鋁晶核膜，且在此類實施例中，金屬前驅物，亦即鋁前驅物，可包含以下中之至少一者：三甲基鋁(TMA)、三乙基鋁(TEA)、氫化二甲基鋁(DMAH)、三第三丁基鋁(TTBA)、三氯化鋁(AlCl3 )或異丙醇二甲基鋁(DMAI)。
在一些實施例中，晶核膜可包含氧化鎢晶核膜，且在此類實施例中，金屬前驅物，亦即鎢前驅物，可包含金屬有機鎢前驅物。在一些實施例中，金屬有機鎢前驅物可包含鎢之環戊二烯基化合物、β-二酮酸鎢化合物、烷基胺鎢化合物、脒基鎢化合物或其他金屬有機鎢化合物。在一些實施例中，金屬有機鎢前驅物可包含雙(第三丁基亞胺基)雙(第三丁基胺基)鎢(VI)、二氫化雙(異丙基環戊二烯基)鎢(VI)或四羰基(1,5-環辛二烯)鎢(0)。
在一些實施例中，晶核膜可包含氧化釕晶核膜，且在此類實施例中，金屬前驅物，亦即釕前驅物，可包含以下中之至少一者：四氧化釕(RuO4 )、雙(環戊二烯基)釕(II)、雙(乙基環戊二烯基)釕(II)及十二羰基三釕。
在一些實施例中，晶核膜可包含氧化錸晶核膜，且在此類實施例中，金屬前驅物，亦即錸前驅物，可包含鹵化錸前驅物、鹵氧化錸前驅物、烷基氧化錸前驅物、環戊二烯基錸前驅物或羰基鹵化錸前驅物中之至少一者。與錸前驅物相關之其他資訊描述於名稱為「藉由循環沉積製程在基板上形成含錸膜之方法及相關半導體裝置結構 (Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structure)」之美國專利申請案申請號16/219,555中，其全部內容以引用的方式併入本文中。
在一些實施例中，晶核膜可包含氧化銥晶核膜，且在此類實施例中，金屬前驅物，亦即銥前驅物，可包含以下中之至少一者：1,5-環辛二烯(乙醯丙酮根)銥(I)、1,5-環辛二烯(六氟乙醯丙酮根)銥(I)、1-乙基環戊二烯基-1,3-環己二烯銥(I)、乙醯丙酮酸銥(II)、(甲基環戊二烯基)(1,5-環辛二烯)銥(I)及參(降冰片二烯)(乙醯丙酮根)銥(III)。
在一些實施例中，晶核膜可包含氧化鉬晶核膜，且在此類實施例中，金屬前驅物，亦即鉬前驅物，可包含鹵化鉬前驅物。在一些實施例中，鹵化鉬前驅物可包含氯化鉬前驅物、碘化鉬前驅物或溴化鉬前驅物。作為非限制性實例，鹵化鉬前驅物可包含以下中之至少一者：五氯化鉬(MoCl5 )、六氯化鉬(MoCl6 )、六氟化鉬(MoF6 )、三碘化鉬(MoI3 )或二溴化鉬(MoBr2 )。在一些實施例中，鹵化鉬前驅物可包含硫族化鉬，且在特定實施例中，鹵化鉬前驅物可包含鹵化硫族化鉬。舉例而言，鹵化硫族化鉬前驅物可包含鹵氧化鉬，其選自包含以下之群：氯氧化鉬、碘氧化鉬或溴氧化鉬。在本揭示案之特定實施例中，鹵化鉬前驅物可包含氯氧化鉬，其包括但不限於三氯氧化鉬(V)(MoOCl3 )、四氯氧化鉬(VI)(MoOCl4 )或二氯二氧化鉬(IV)(MoO2 Cl2 )。
在替代性實施例中，鉬前驅物可包含金屬有機鉬前驅物，諸如Mo(CO)6 、Mo(tBuN)2 (NMe2)2 、Mo(NBu)2 (StBu)2 、(Me2 N)4 Mo及(iPrCp)2 MoH2 。
在一些實施例中，晶核膜可包含金屬氮化物晶核膜。舉例而言，金屬氮化物晶核膜可包含氮化鉬晶核膜。在金屬氮化物晶核膜包含氮化鉬晶核膜之此類實施例中，金屬前驅物，亦即鉬前驅物，可包含鹵化鉬，其實例已在前文描述。在本揭示案之特定實施例中，鉬前驅物可包含氯氧化鉬，其包括但不限於三氯氧化鉬(V)(MoOCl3 )、四氯氧化鉬(VI)(MoOCl4 )或二氯二氧化鉬(IV)(MoO2 Cl2 )。在替代性實施例中，鉬前驅物可包含如前文所述之鉬金屬有機物。
在一些實施例中，晶核膜可包含金屬矽化物晶核膜或金屬硼化物晶核膜，諸如矽化鉬晶核膜或硼化鉬晶核膜。舉例而言，金屬矽化物晶核膜可採用含矽前驅物來沉積，諸如矽烷(SiH4 )、二矽烷(Si2 H6 )、三矽烷(Si3 H8 )、四矽烷(Si4 H10 )或具有一般實驗式Six H(2x+2) 之更高級矽烷。在其他實例中，金屬硼化物晶核膜可採用含硼前驅物來沉積，諸如硼烷(BH3 )、二硼烷(B2 H6 )或其他硼烷，諸如癸硼烷(B10 H14 )。
在一些實施例中，使基板與金屬前驅物接觸可包含約0.1秒與約60秒之間、或約0.1秒與約10秒之間、或約0.5秒與約5.0秒之間的接觸時間段。另外，在基板與金屬前驅物接觸期間，金屬前驅物之流動速率可小於1000 sccm、或小於500 sccm、或小於100 sccm、或小於10 sccm、或甚至小於1 sccm。另外，在基板與金屬前驅物接觸期間，金屬前驅物之流動速率可在約1至2000 sccm、約5至1000 sccm、或約10至約500 sccm之範圍內。
第一循環沉積製程220 (圖3) 之第一循環沉積階段305可藉由吹掃反應室繼續進行。舉例而言，過量的金屬前驅物及反應副產物 (若存在) 可例如藉由用惰性氣體泵送而自基板表面移除。在本揭示案之一些實施例中，吹掃過程可包括吹掃循環，其中將基板表面吹掃小於約5.0秒、或小於約3.0秒、或甚至小於約2.0秒的時間段。過量的金屬前驅物及任何可能的反應副產物可藉助與反應室流體連通之抽泵系統產生的真空來移除。
在用沖洗循環吹掃反應室後，第一循環沉積製程220 (圖3)之第一循環沉積階段305可藉由子製程區塊330繼續進行，其包含使基板與第二氣相反應物接觸，且尤其使基板與氮前驅物或氧前驅物中之一者接觸。
在一些實施例中，晶核膜可包含金屬氧化物晶核膜，且在此類實施例中，第一氣相反應物可包含金屬前驅物，第二氣相反應物可包含氧前驅物。在一些實施例中，晶核膜可包含金屬氮化物晶核膜，且在此類實施例中，第一氣相反應物可包含金屬前驅物，第二氣相反應物可包含氮前驅物。
在採用金屬氧化物晶核膜之本揭示案之實施例中，第二氣相反應物可包含選自包含以下之群之氧前驅物中之一或多者：水(H2 O)、過氧化氫(H2 O2 )、臭氧(O3 )或氮氧化物，諸如一氧化氮(NO)、氧化亞氮(N2 O)或二氧化氮(NO2 )。作為進一步的非限制性實例，氧前驅物可包含：有機醇，諸如異丙醇，或氧電漿，其中該氧電漿可包含：原子氧、氧基團及經激發之氧物種。
在採用金屬氮化物晶核膜之本揭示案之實施例中，第二氣相反應物可包含氮前驅物。舉例而言，氮前驅物可包含以下中之至少一者：氨(NH3 )、肼(N2 H4 )、三氮烷(N3 H5 )、第三丁基肼(C4 H9 N2 H3 )、甲基肼(CH3 NHNH2 )、二甲基肼((CH3 )2 N2 H2 )或氮電漿，其中該氮電漿包括：原子氮、氮基團及經激發之氮物種。
在本揭示案之一些實施例中，使基板與第二氣相反應物 (亦即氧前驅物或氮前驅物) 接觸可包含使基板與前驅物接觸約0.01秒至約120秒、約0.05秒至約60秒、或約0.1秒至約10秒之時間段。另外，在基板與第二氣相反應物接觸期間，第二氣相反應物之流動速率可小於10000 sccm、或小於5000 sccm、或甚至小於100 sccm。
在基板與氮前驅物或氧前驅物中之一者接觸後，製程區塊220 (圖3) 之第一循環沉積階段305可藉由吹掃反應室繼續進行。舉例而言，過量的第二氣相反應物及反應副產物 (若存在) 可如前文所述自基板表面移除。
在完成第二氣相反應物及任何反應副產物自反應室之吹掃後，第一循環沉積製程220 (圖3) 之第一循環沉積階段305可藉由決策閘340繼續進行，其中決策閘340視所沉積之晶核膜的所需平均膜厚度而定。舉例而言，若所沉積之晶核膜的厚度不足以用於所需應用，則可藉由返回至子製程區塊320且繼續通過另一個第一單元沉積循環來重複循環沉積階段305，其中第一單元沉積循環可包含使基板與金屬前驅物接觸 (子製程區塊320)，吹掃反應室，使基板與氮前驅物或氧前驅物中之一者接觸 (子製程區塊330) 且再次吹掃反應室。循環沉積階段305之第一單元沉積循環可重複一或多次，直至所需平均厚度之晶核膜沉積在基板上。一旦晶核膜已沉積至所需平均厚度，製程區塊220之第一循環沉積製程可經由子製程區塊350退出，且上面沉積有晶核膜之基板可進行圖2之多晶鉬膜形成製程200的其他過程。
應明瞭在本揭示案之一些實施例中，基板與第一氣相反應物 (例如，金屬前驅物) 及第二氣相反應物 (例如，氮前驅物或氧前驅物) 接觸之順序可為使基板先與第二氣相反應物接觸，接著再與第一氣相反應物接觸。此外，在一些實施例中，第一循環沉積製程220之循環沉積階段305可包含使基板與第一氣相反應物接觸一或多次，隨後再使基板與第二氣相反應物接觸一或多次。此外，在一些實施例中，例示性製程220之循環沉積階段305可包含使基板與第二氣相反應物接觸一或多次，隨後再使基板與第一氣相反應物接觸一或多次。
在晶核膜包含氮化鉬膜之實施例中，循環沉積階段305可額外包括使基板與包含還原劑之第三氣相反應物接觸。舉例而言，氮前驅物及還原劑可同時引入反應室中，或者氮前驅物及還原劑可分別引入反應室中，中間有或沒有吹掃循環。與沉積氮化鉬膜之方法相關的其他資訊描述於Stevens等人名稱為「藉由循環沉積製程在基板表面上沉積氮化鉬膜之方法及相關半導體裝置結構 (Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structure)」之美國申請案第62/891,254號中，其全部內容以引用的方式併入本文中。
在一些實施例中，如本文所述之第一循環沉積製程可包含混合ALD/CVD製程或循環CVD製程。舉例而言，在一些實施例中，第一循環沉積製程 (例如ALD製程) 之沉積速率與CVD製程之沉積速率相比可較低。提高第一循環沉積製程之沉積速率的一種例示性方法可為在比ALD製程中通常採用之溫度更高的基板溫度下操作，引起CVD製程之一些部分，但仍利用前驅物之依序引入，此類製程可稱為循環CVD。在一些實施例中，循環CVD製程可包含將兩種或更多種前驅物引入反應室中，其中在反應室中在兩種或更多種前驅物之間可能存在一重疊時間段，從而產生ALD沉積組分及CVD沉積組分兩者。例如，循環CVD製程可包含一種前驅物之連續流動及第二前驅物之週期性脈衝至反應室中。
在本揭示案之一些實施例中，晶核膜可以約0.05 Å/循環至約5 Å/循環或約0.1 Å/循環至約2 Å/循環之生長速率直接沉積在基板之暴露表面上。
在本揭示案之一些實施例中，晶核膜可沉積為物理上連續的膜。舉例而言，可利用低能離子散射(low-energy ion scattering, LEIS)確定物理上連續的膜的厚度。在一些實施例中，物理上連續的晶核膜可沉積至小於100 Å、或小於50 Å、或小於40 Å、或小於30 Å、或小於20 Å、或小於10 Å、或甚至小於5 Å之平均膜厚度。在一些實施例中，物理上連續的晶核膜可沉積至約5 Å至50 Å之平均膜厚度。
在本揭示案之一些實施例中，晶核膜沉積為平均膜厚度小於50 Å、或小於40 Å、或小於30 Å、或小於20 Å、或小於10 Å、或小於5 Å、或小於2 Å、或甚至小於1 Å之物理上不連續的膜。在一些實施例中，物理上不連續的晶核膜可沉積至約1 Å至50 Å之平均膜厚度。
在本揭示案之一些實施例中，晶核膜可沉積為非晶形膜。舉例而言，晶核膜可包含非晶形金屬氧化物膜或非晶形金屬氮化物膜中之一者。
在一些實施例中，基板之暴露表面可包含複數個非平面特徵，例如垂直非平面特徵及/或水平非平面特徵。作為非限制性實例，基板之表面可包含複數個垂直溝槽 (例如，v形垂直溝槽或錐形垂直溝槽)，且沉積在基板之非平面表面上之晶核膜的階梯覆蓋率可大於約50%、或大於約80%、或大於約90%、或大於約95%、或大於約98%、或甚至大於約99%。在一些實施例中，非平面特徵可包含垂直非平面特徵，其縱橫比 (例如，垂直溝槽之高度與垂直溝槽之寬度之比) 可大於2:1、或大於5:1、或大於10:1、或大於25:1、或大於50:1、或甚至大於100:1，其中如此實例中使用之「大於」係指垂直非平面特徵之高度更大。在一些實施例中，基板可包含一或多個水平非平面特徵，其中水平非平面特徵之縱橫比 (高度:寬度) 可大於1:2、或大於1:5、或大於1:10、或大於1:25、或大於1:50、或甚至大於1:100，其中如此實例中使用之「大於」係指水平非平面特徵之寬度距離更大。
亦應注意，本揭示案之晶核膜不構成半導體裝置應用中常用於防止金屬物種擴散至底層介電材料中之阻擋層或阻擋材料。本揭示案之晶核膜用以改良隨後沉積之多晶鉬膜的材料品質，且不構成常見半導體裝置製造過程中所採用之高電阻率阻擋層或阻擋材料。
在一些實施例中，採用本揭示案之晶核膜可改良直接在晶核膜上沉積多晶鉬膜之後續製程。舉例而言，在沉積多晶鉬膜之前利用晶核膜可增加高品質膜沉積之可加工製程寬裕度（window），亦即沉積製程對製程參數 (例如，沉積溫度、壓力、脈衝週期、循環時間等) 之變化較不敏感。
在將晶核膜直接沉積在基板之暴露表面上之後，例示性多晶鉬膜形成製程200 (圖2) 可藉由製程區塊230繼續進行，其包含將多晶鉬膜直接沉積在晶核膜上。
更詳細地，用於沉積多晶鉬膜之製程區塊230可包含第二循環沉積製程。在一些實施例中，製程區塊230可採用如前文所述之替代性沉積法。參照圖4更詳細地描述製程區塊230及相關的組成子製程區塊，該圖繪示沉積多晶鉬膜之第二循環沉積製程。
在一些實施例中，圖4之第二循環沉積製程230可包含原子層沉積製程或循環化學氣相沉積製程，如前文所述。作為非限制性實例，第二循環沉積製程230可包含ALD製程，其可藉由子製程區塊410開始，該子製程區塊包含將基板加熱至所需沉積溫度。舉例而言，基板可加熱至低於約800 ℃、或低於約700 ℃、或低於約600 ℃、或低於約500 ℃、或低於約400 ℃、或低於約300 ℃、或甚至低於約200 ℃之基板溫度。在本揭示案之一些實施例中，在第二循環沉積230期間之基板溫度可在200 ℃與800 ℃之間、或在300 ℃與700 ℃之間、或在400 ℃與600 ℃之間、或在500 ℃與550 ℃之間。
除了實現所需的沉積溫度，亦即所需的基板溫度之外，第二循環沉積製程230亦可在沉積製程期間調節反應室內之壓力，以獲得所沉積之多晶鉬膜的理想特徵。舉例而言，在本揭示案之一些實施例中，第二循環沉積製程230可在調節至低於300托、或低於200托、或低於100托、或低於50托、或低於25托、或甚至低於10托之壓力的反應室內執行。在一些實施例中，在沉積期間反應室內之壓力可調節為在10托與300托之間、或在30托與80托之間、或甚至等於或大於30托之壓力。
在將基板加熱至所需沉積溫度且調節反應室內之壓力後，第二循環沉積製程230 (圖4) 可繼續進行第二循環沉積階段405。第二循環沉積階段405可藉由子製程區塊420進行，其包含使基板與可包含鹵化鉬前驅物之第三氣相反應物接觸。
在一些實施例中，鹵化鉬前驅物可包含氯化鉬前驅物、碘化鉬前驅物或溴化鉬前驅物。舉例而言，鹵化鉬前驅物可包含以下中之一或多者：五氯化鉬(MoCl5 )、六氯化鉬(MoCl6 )、六氟化鉬(MoF6 )、三碘化鉬(MoI3 )或二溴化鉬(MoBr2 )。在特定實施例中，鹵化鉬前驅物可包含氯化鉬前驅物，諸如五氯化鉬(MoCl5 )或六氯化鉬(MoCl6 )。
在替代性實施例中，鉬前驅物可包含金屬有機鉬前驅物，諸如Mo(CO)6 、Mo(tBuN)2 (NMe2)2 、Mo(NBu)2 (StBu)2 、(Me2 N)4 Mo及(iPrCp)2 MoH2 。
在一些實施例中，鹵化鉬前驅物可包含鹵化硫族化鉬前驅物。舉例而言，鹵化硫族化鉬前驅物可包含鹵氧化鉬，其選自包含以下之群：氯氧化鉬、碘氧化鉬或溴氧化鉬。在本揭示案之特定實施例中，鹵化鉬前驅物可包含氯氧化鉬，其包括但不限於三氯氧化鉬(V)(MoOCl3 )、四氯氧化鉬(VI)(MoOCl4 )或二氯二氧化鉬(IV)(MoO2 Cl2 )。
在本揭示案之一些實施例中，基板可與鹵化鉬前驅物接觸約0.1秒至約60秒、或約0.1秒至約10秒、或約0.5秒至約5.0秒之時間段。另外，在基板與鹵化鉬前驅物接觸期間，鹵化鉬前驅物之流動速率可小於1000 sccm、或小於500 sccm、或小於100 sccm、或小於10 sccm、或甚至小於1 sccm。另外，在基板與鹵化鉬前驅物接觸期間，鉬前驅物之流動速率可在約1至2000 sccm、約5至1000 sccm、或約10至約500 sccm之範圍內。
第二循環沉積製程230 (圖4) 之第二循環階段405可藉由吹掃反應室來繼續進行。舉例而言，過量的鹵化鉬前驅物及反應副產物 (若存在) 可例如藉由用惰性氣體泵送而自基板表面移除。在本揭示案之一些實施例中，吹掃過程可包含一或多個如前文所述之吹掃循環。
在吹掃反應室後，第二循環沉積405可藉由子製程區塊430繼續進行，其包含使基板與可包含還原劑之第四氣相反應物接觸。舉例而言，還原劑可包含以下中之至少一者：合成氣體(H2 + N2 )、氨(NH3 )、肼(N2 H4 )、烷基肼(例如第三丁基肼(C4 H12 N2 ))、分子氫(H2 )、氫原子(H)、氫電漿、氫基團、氫激發物種、醇、醛、羧酸、硼烷或胺。在其他實例中，還原劑可包含以下中之至少一者：矽烷(SiH4 )、二矽烷(Si2 H6 )、三矽烷(Si3 H8 )、鍺烷(GeH4 )、二鍺烷(Ge2 H6 )、硼烷(BH3 )或二硼烷(B2 H6 )。在本發明之特定實施例中，還原劑可包含分子氫(H2 )。
在本揭示案之一些實施例中，基板可與還原劑接觸約0.01秒至約180秒、或約0.05秒至約60秒、或約0.1秒至約10.0秒之時間段。另外，在基板與還原劑接觸期間，還原劑之流動速率可小於30 slm、或小於15 slm、或小於10 slm、或小於5 slm、或小於1 slm、或甚至小於0.1 slm。另外，在基板與還原劑接觸期間，還原劑之流動速率可在約0.1至30 slm、約5至15 slm、或等於或大於10 slm之範圍內。
在基板與還原劑接觸後，第二循環沉積階段405可如前文所述藉由吹掃反應室來繼續進行。
在完成還原劑 (及任何反應副產物) 自反應室之吹掃後，第二循環沉積階段405可藉由決策閘440繼續進行，其中決策閘440視所沉積之多晶鉬膜的所需平均厚度而定。舉例而言，若所沉積之多晶鉬金屬的平均厚度不足以用於所需應用，則可藉由返回至子製程區塊420且繼續通過另一個第二單元沉積循環來重複循環沉積階段405，其中第二循環沉積製程230之第二單元沉積循環可包含使基板與鹵化鉬前驅物接觸 (子製程區塊420)，吹掃反應室，使基板與還原劑接觸 (子製程區塊430) 且再次吹掃反應室。循環沉積階段405之第二單元沉積循環可重複一或多次，直至所需平均厚度之多晶鉬金屬直接沉積在晶核膜上。一旦多晶鉬膜已沉積至所需平均厚度，第二循環沉積製程230可經由子製程區塊450退出。
在完成沉積多晶鉬膜之製程 (製程區塊230) 後，用於形成多晶鉬膜之例示性製程200 (圖2) 可經由製程區塊240結束，其中製程退出，且上面安置有多晶鉬膜之基板可進行其他製程以製造所需結構，諸如半導體裝置結構。
應瞭解，在本揭示案之一些實施例中，基板與鉬前驅物及還原劑接觸之順序可為基板先與還原劑接觸，隨後再與鉬前驅物接觸。另外，在一些實施例中，第二循環沉積製程230之循環沉積階段405可包含使基板與鉬前驅物接觸一或多次，隨後再使基板與還原劑接觸一或多次。另外，在一些實施例中，第二循環沉積製程區塊230之循環沉積階段405可包含使基板與還原劑接觸一或多次，隨後再使基板與鉬前驅物接觸一或多次。
在一些實施例中，用於沉積多晶鉬膜之第二循環沉積製程230可包含如前文所述之混合ALD/CVD製程或循環CVD製程。
藉由本文所揭示之方法沉積之多晶鉬膜可為物理上連續的膜。在一些實施例中，多晶鉬膜可在平均膜厚度小於約100 Å、或小於約60 Å、或小於約50 Å、或小於約40 Å、或小於約30 Å、或小於約20 Å、或甚至小於約10 Å之情況下為物理上連續的。
在本揭示案之一些實施例中，多晶鉬膜之平均膜厚度可為約20 Å至250 Å、或約50 Å至200 Å、或甚至約100 Å至150 Å。在一些實施例中，多晶鉬膜之平均膜厚度可大於約20 Å、或大於約30 Å、或大於約40 Å、或大於約50 Å、或大於約60 Å、或大於約100 Å、或大於約250 Å、或甚至大於約500 Å。在一些實施例中，多晶鉬膜之平均膜厚度可小於約250 Å、或小於約100 Å、或小於約50 Å、或小於約25 Å、或小於約10 Å、或甚至小於約5 Å。在一些實施例中，本揭示案之多晶鉬膜之平均膜厚度可在約100 Å與250 Å之間。
在一些實施例中，多晶鉬膜可包含複數個鉬微晶 (亦稱為鉬晶粒)，其中複數個鉬微晶可包含形成多晶鉬膜之微米級、或甚至奈米級的結晶鉬區域。在一些實施例中，藉由本文所揭示之方法形成之鉬微晶的平均微晶尺寸可小於100 Å、或小於80 Å、或小於60 Å、或小於40 Å、或小於20 Å、或甚至小於10 Å。在一些實施例中，鉬微晶之平均微晶尺寸可在約10 Å與100 Å之間、或在約20 Å與75 Å之間、或甚至在約25 Å與50 Å之間。作為非限制性實例，多晶鉬膜可直接沉積在氮化鉬晶核膜上，且多晶鉬金屬之鉬微晶的平均微晶尺寸可小於約60 Å、或小於約50 Å、或甚至小於約40 Å。複數個鉬微晶之平均尺寸可藉由X射線繞射(x-ray diffraction, XRD)量測來測定。
在一些實施例中，多晶鉬膜之平均微晶尺寸可藉由改變底層晶核膜之特性，諸如表面粗糙度、組成及平均微晶尺寸來調整。
在一些實施例中，使用中間晶核膜可改良隨後直接沉積在晶核膜上之多晶鉬膜的表面粗糙度。舉例而言，根據本揭示案之實施例形成之多晶鉬膜的r.m.s.表面粗糙度(Ra )可小於5 Å、或小於3 Å、或小於2 Å、或甚至小於1 Å。在一些實施例中，多晶鉬膜之r.m.s.表面粗糙度(Ra )可在約1 Å與10 Å之間、或在約2 Å與5 Å之間、或甚至在約2 Å與3 Å之間。
在一些實施例中，多晶鉬膜之表面粗糙度可表示為多晶鉬膜之平均總厚度的粗糙度百分比。舉例而言，多晶鉬膜之表面粗糙度百分比可小於10%、或小於5%、或小於3%、或甚至小於1%。作為非限制性實例，晶核膜可包含平均膜厚度為約20 Å之氮化鉬晶核膜，且直接沉積在氮化鉬晶核上之多晶鉬膜的平均膜厚度可為約100 Å，其中該多晶鉬膜之r.m.s.表面粗糙度(Ra )小於4 Å，相應的表面粗糙度百分比小於4%。
在一些實施例中，基板可包含介電材料，且晶核膜可直接沉積在介電材料之暴露表面上。在一些實施例中，基板可包含金屬材料，且晶核膜可直接沉積在金屬材料之暴露表面上。在一些實施例中，基板可包含半導體材料，且晶核膜可直接沉積在半導體材料之暴露表面上。
本揭示案之實施例在基板表面與多晶鉬膜之間採用中間晶核膜，可產生相較於直接在基板之暴露表面上沉積多晶鉬膜 (亦即不採用中間晶核膜) 所形成之多晶鉬膜品質更高的多晶鉬膜。
作為非限制性實例，基板之暴露表面可包含氧化鋁 (例如，Al2 O3 ) 表面，且氮化鉬晶核膜可直接沉積在氧化鋁之暴露表面上，達到小於25 Å之平均晶核膜厚度。在沉積氮化鉬晶核膜之後，多晶鉬膜可直接沉積在氮化鉬晶核膜上。在此類實例中，多晶鉬膜之r.m.s.表面粗糙度(Ra )可小於5 Å、或小於4 Å、或小於3 Å、或甚至小於2 Å。另外，此類實例之多晶鉬膜的表面粗糙度百分比可小於5%、或小於4%、或小於3%、或甚至小於2%。
在一些實施例中，基板可包含介電材料，且晶核膜可直接沉積在介電材料之暴露表面上。在一些實施例中，基板可包含半導體材料，且晶核膜可直接沉積在半導體材料之暴露表面上。在一些實施例中，基板可包含金屬材料，且晶核膜可直接沉積在金屬材料之暴露表面上。在一些實施例中，晶核膜可直接沉積在非平面基板之暴露表面上，其中暴露表面可包含以下中之一或多者：介電表面、半導體表面或金屬表面。作為非限制性實例，晶核膜可包含直接沉積在介電表面、金屬表面或半導體表面中之一或多者上的氮化鉬晶核膜。
在一些實施例中，直接安置於晶核膜上之多晶鉬膜構成具有低電阻率之雙層。舉例而言，根據本揭示案之實施例形成之雙層的電阻率可小於50 μΩ-cm、或小於30 μΩ-cm、或小於20 μΩ-cm、或甚至小於25 μΩ-cm，其中雙層可包含小於20 Å之平均晶核膜厚度及小於100 Å之平均多晶鉬膜厚度。
作為非限制性實例，雙層可直接沉積在介電材料上，亦即藉由將晶核膜直接沉積在介電材料之暴露表面上，且將多晶鉬膜直接沉積在晶核膜上。在此類實例中，雙層之電阻率可小於50 μΩ-cm、或小於30 μΩ-cm、或小於20 μΩ-cm、或甚至小於25 μΩ-cm，其中該雙層可包含小於20 Å之平均晶核膜厚度及小於100 Å之平均多晶鉬膜厚度。
在一些實施例中，上面沉積多晶鉬膜之晶核膜之暴露表面可包含複數個非平面特徵，例如垂直非平面特徵及/或水平非平面特徵。作為非限制性實例，晶核膜之表面可包含複數個垂直溝槽 (例如，v形垂直溝槽或錐形垂直溝槽)，且直接沉積在晶核膜之非平面表面上之多晶鉬膜的階梯覆蓋率可大於約50%、或大於約80%、或大於約90%、或大於約95%、或大於約98%、或甚至大於約99%。在一些實施例中，晶核膜之非平面特徵可包含垂直非平面特徵，其縱橫比 (例如，垂直溝槽之高度與垂直溝槽之寬度之比) 可大於2:1、或大於5:1、或大於10:1、或大於25:1、或大於50:1、或甚至大於100:1，其中如此實例中使用之「大於」係指垂直非平面特徵之高度更大。
藉由本文所揭示之沉積法形成之多晶鉬膜可用於許多應用中。舉例而言，應用可包括但不限於邏輯及記憶體觸點填充、DRAM埋入式字線(bWL)填充、垂直整合式記憶體閘極/字線填充以及3D整合製程，諸如矽通孔填充。本揭示案之鉬間隙填充製程亦可用於填充水平非平面特徵，諸如3D-NAND字線。
由於多晶矽鉬膜之低電阻率，因此即使在薄膜應用中，本文所揭示之沉積法及多晶矽鉬膜在上述實例應用中可為有益的。當前金屬間隙填充膜 (諸如鎢膜) 之缺點包括：晶核層電阻率高，阻擋層電阻率高，以及由於隨著裝置特徵尺寸減小需要更薄的晶核膜及阻擋層所致的電阻率的不期望的增加。用本揭示案之晶核膜及多晶鉬膜替代薄的高電阻率膜可使積體電路應用中之功率損耗降低及加熱減少。
當前金屬間隙填充製程及材料之另一個缺點為發生「線彎曲」，其可例如在具有許多間距狹窄之非平面特徵的基板中，或在具有許多彼此相鄰之高縱橫比非平面特徵的基板中觀察到 (如前文參照圖1A-B所述)。當採用習知金屬膜(諸如鎢)作為(bWL)溝槽結構之間隙填充材料時，在DRAM埋入式字線結構(bWL)中已觀察到明顯的線彎曲。在裝置製造期間存在線彎曲可能會導致不期望的裝置不均勻性及裝置良率降低。用本揭示案之沉積製程及晶核膜/多晶鉬膜替代習知間隙填充沉積製程及材料，可使裝置製造期間之線彎曲減少，或甚至消除。
參照圖5A-C說明本揭示案之應用的非限制性實例。圖5A繪示在間隙填充金屬形成之前包括許多垂直非平面特徵之基板，圖5B繪示在晶核膜直接沉積在基板之暴露表面上之後的圖5A的先前結構，且圖5C繪示在多晶鉬膜直接沉積在晶核膜上之後的圖5B的先前結構。
更詳細地，圖5A中所示之結構500可包括基板502，其包含複數個非平面特徵且尤其複數個垂直非平面特徵504。舉例而言，複數個垂直非平面特徵504可包含安置於基板502中之許多v形垂直溝槽。在一些實施例中，垂直非平面特徵可包含高縱橫比特徵，其縱橫比 (高度:寬度) 可大於2:1、或大於5:1、或大於10:1、或大於25:1、或大於50:1、或甚至大於100:1。在圖5A所示之實例中，v形垂直溝槽之寬度可藉由量測各v形垂直溝槽之相對側壁之最上部範圍之間的距離來確定。
在其他應用中，基板500可包含如前文所述之複數個替代性垂直非平面特徵，或各種垂直非平面特徵及/或水平非平面特徵之組合。
如圖5A所示，安置於相鄰的垂直非平面特徵504之間的為複數個線特徵506，諸如突出的半導體或介電線，或突出的半導體鰭片結構。
在本揭示案之一些實施例中，複數個線特徵506可形成為規則陣列。舉例而言，線特徵506可經佈置以使得相鄰線特徵500之間的間距(x )基本上均一，其中間距(x )可定義為一個線特徵之中間垂直軸線 (例如，軸線508A)  至相鄰線特徵之中間垂直軸線(例如，軸線508B) 之間的距離。
另外，複數個垂直非平面特徵504可具有基本上均一的輪廓及尺寸。舉例而言，如圖5A所示，垂直非平面特徵504包含具有傾斜側壁之v形垂直溝槽，其中v形垂直溝槽之寬度自溝槽之開口向下減小至溝槽之底部。作為非限制性實例，複數個垂直非平面特徵可包含基本上均一的寬度(y )，其中垂直非平面特徵陣列中之每一者的寬度可藉由量測跨越垂直非平面特徵之每個開口的距離，亦即量測垂直非平面特徵之相對側壁之最上部範圍之間的距離來確定。
作為非限制性實例，圖5A之結構500可對應於金屬間隙填充沉積之前部分製造之DRAM裝置結構的一部分，其中複數個垂直非平面特徵504可包含DRAM埋入式字線溝槽，且複數個線特徵506可包含DRAM字線。
圖5B繪示直接在基板502之暴露表面上沉積晶核膜512之後的結構510，其包含前述 (圖5A之) 結構500。晶核膜512可藉由採用如本文所述之沉積製程 (例如，圖3之第一循環沉積製程220) 進行沉積，且晶核膜512可具有如前文所述之所有特性 (材料、厚度、結晶度等)。如圖5B所示，晶核膜512可包含物理上連續的膜，然而應注意，在替代性實施例中，晶核膜512可包含物理上不連續的膜 (未繪示)。
作為非限制性實例，圖5B之例示性結構510可對應於直接在DRAM埋入式字線溝槽及DRAM字線上沉積晶核膜後部分製造之DRAM裝置結構的一部分。
圖5C繪示直接在晶核膜512上沉積多晶鉬膜516之後的結構514，其包含前述 (圖5B之) 結構510。多晶矽鉬膜516可藉由採用如本文所述之沉積製程 (例如，圖4之第二循環沉積製程230) 進行沉積，且多晶矽鉬膜516可具有如前文所述之所有特性 (電阻率、厚度、結晶度等)。如圖5C所示，多晶鉬膜516填充非平面特徵504之全部，例如自垂直溝槽之底部到至少垂直溝槽之最上部範圍 (或開口)。另外，如圖5C所示，安置於複數個非平面特徵504內且填充特徵之多晶鉬膜516係在沒有形成接縫之情況下沉積。
另外，圖5C繪示安置於相鄰填充的非平面結構504之間的複數個線特徵506在多晶鉬膜516沉積後具有減少的線彎曲 (或變形)，或甚至沒有線彎曲 (亦即，比較圖1B之先前技術結構110)。複數個線特徵506中線彎曲之減少或消除可藉由金屬間隙填充製程之後垂直非平面特徵504中之每一者之寬度的均一性而顯而易見。作為非限制性實例，金屬填充的複數個垂直非平面特徵504可包含寬度(z )，其中金屬填充的垂直非平面特徵陣列中之每一者的寬度(z )可藉由量測跨越金屬填充的垂直非平面特徵之最上部範圍的距離來確定。
在一些實施例中，由本揭示案之沉積製程及材料導致的線彎曲的減少或消除可藉由確定線彎曲百分比來定量。
如本文所用，術語「線彎曲百分比」可指在包括非平面特徵之規則陣列的基板上沉積間隙填充膜所引起的線彎曲程度。線彎曲百分比可藉由以下等式(I)計算：
Figure 02_image001
(I) 其中偏移係藉由以下等式(II)計算：
Figure 02_image003
(II) 或換言之，偏移值等於間隙填充膜沉積後之非平面特徵之平均寬度(圖5C之平均值(z))減去間隙填充膜沉積前之非平面特徵之平均寬度(圖5A之平均值(y))的絕對值。作為非限制性實例，偏移可藉由在間隙填充膜沉積之前量測複數個非平面特徵之寬度(y )，且隨後在非平面特徵中沉積間隙填充膜之後量測複數個非平面特徵之寬度(z )來統計確定。
因此，在一些實施例中，直接在安置於相鄰線特徵之間的複數個非平面特徵504上形成多晶鉬膜516之後，複數個線特徵506之線彎曲百分比可小於20%、或小於10%、或小於5%、或小於2%、或小於1%。
作為非限制性實例，基板可包含複數個垂直非平面特徵及複數個線特徵。在此實例中，晶核膜可包含直接沉積在複數個垂直非平面特徵及複數個線特徵上之氮化鉬晶核膜。在沉積氮化鉬晶核膜之後，可將多晶鉬膜直接沉積在氮化鉬晶核膜上，從而用多晶鉬膜填充複數個垂直非平面特徵(例如，v形垂直溝槽或錐形垂直溝槽)。在此實例中，複數個線特徵之線彎曲百分比可小於20%、或小於10%、或小於5%、或小於2%、或甚至小於1%。另外，多晶鉬膜可包含複數個鉬微晶，其平均微晶尺寸小於90 Å、或小於80 Å、或小於70 Å、或小於60 Å、或甚至小於50 Å。在此非限制性實例中，氮化鉬晶核膜之平均膜厚度可為約20 Å，多晶鉬膜之平均膜厚度可為約100 Å且表面粗糙度百分比小於5%。
在一些實施例中，藉由在沉積晶核層之前對基板之暴露表面執行預處理製程，可減少或甚至消除因沉積間隙填充金屬 (例如多晶鉬膜) 所致的線彎曲。在一些實施例中，預處理製程可包含使基板之暴露表面 (包括非平面特徵) 與預處理氣體接觸。在一些實施例中，預處理氣體可包含鋁組分，諸如以下中之一或多者：三甲基鋁(TMA)、三乙基鋁(TEA)、氫化二甲基鋁(DMAH)、三第三丁基鋁(TTBA)、三氯化鋁(AlCl3 )或異丙醇二甲基鋁(DMAI)。在一些實施例中，預處理氣體可包含矽組分，諸如矽烷氣體。在一些實施例中，矽烷預處理氣體可包含以下中之一或多者：矽烷(SiH4 )、二矽烷(Si2 H6 )、三矽烷(Si3 H8 )、四矽烷(Si4 H10 )、具有一般經驗式Six H(2x+2) 之更高級矽烷或甚至氯矽烷，諸如二氯矽烷(DCS)。在其他實施例中，預處理氣體可包含水蒸氣(H2 O)或氨氣(NH3 )。
在本揭示案之一些實施例中，可對介電表面、半導體表面或金屬表面中之一或多者執行預處理製程。在特定實施例中，可對包含介電表面之非平面基板執行預處理製程。
在一些實施例中，除了在多晶鉬膜沉積之前沉積晶核膜之外，可採用包含使非平面基板與預處理氣體接觸之預處理製程。舉例而言，多晶鉬膜形成製程可包含：使非平面基板之暴露表面與預處理氣體接觸，接著將晶核膜直接沉積在非平面基板之預處理表面上，且隨後將多晶鉬膜直接沉積在晶核膜上。在替代性實施例中，可在非平面基板之暴露表面上採用預處理製程，且可省略晶核膜沉積步驟。舉例而言，多晶鉬膜形成製程可包含使非平面基板之暴露表面與預處理氣體接觸，且隨後將多晶鉬膜直接沉積在非平面基板之預處理表面上。
因此，在本揭示案之一些實施例中，藉由在沉積多晶鉬膜之前，在有或沒有中間晶核膜沉積之情況下，使非平面基板之暴露表面與預處理氣體接觸，可減小或甚至消除複數個線特徵之線彎曲百分比。舉例而言，在採用非平面基板之暴露表面之預處理的此類實施例中，複數個經預處理之線特徵的線彎曲百分比可小於20%、或小於10%、或小於5%、或小於2%、或小於1%。
作為非限制性實例，圖5C之結構514可對應於金屬間隙填充沉積後部分製造之DRAM裝置結構之一部分，其中複數個垂直非平面特徵504包含DRAM埋入式字線溝槽，其中DRAM埋入式字線溝槽用多晶鉬膜516填充。另外，線特徵506可包含DRAM字線，且在此非限制性實例中，複數個DRAM字線之線彎曲百分比可小於20%、或小於10%、或小於5%、或小於2%、或小於1%。
本揭示案之實施例亦可提供包括根據本文所述方法形成之多晶鉬膜的結構。舉例而言，本揭示案之實施例可提供包括根據本揭示案之實施例形成之多晶鉬膜的結構，諸如半導體裝置結構，包括部分製造之半導體裝置結構。本文提供之結構可包含：基板、直接安置於基板表面上之晶核膜及直接安置於晶核膜上之多晶鉬膜。本揭示案之結構可參照圖5C之結構514進行說明。
更詳細地，圖5C之結構514可包含：基板表面；直接安置於基板表面上之晶核膜，其中晶核膜包含金屬氧化物晶核膜或金屬氮化物晶核膜中之至少一者；及直接安置於晶核膜上之多晶鉬膜；其中多晶鉬膜包含複數個平均微晶尺寸小於80 Å之鉬微晶。
更詳細地，在一些實施例中，結構514 (圖5C) 之基板502可包含介電材料、金屬材料及半導體材料中之至少一者。基板502可包含先前揭示之基板材料中之一或多者。另外，基板502之表面518可包含介電表面、金屬表面或半導體表面中之至少一者。基板502之表面518可包含前述基板材料及表面中之一或多者。
此外，基板502之表面518可包含複數個非平面特徵，諸如垂直非平面特徵及/或水平非平面特徵。舉例而言，基板502 (圖5C) 包括具有複數個垂直非平面特徵504之表面518 (圖5C中繪示為v形垂直溝槽)。應瞭解，如本文所述之表面518可包括先前所揭示之具有相關尺寸、輪廓、縱橫比等之非平面特徵中之一或多者或組合。在另外的實施例中，基板502及相關表面518可進一步包含複數個線特徵506，其中複數個線特徵506中之每一者可安置於相鄰的非平面特徵504之間。
在本揭示案之一些實施例中，結構514 (圖5C) 亦可包含晶核膜512，其可直接安置於基板502之表面518上。在一些實施例中，晶核膜512可包含金屬氧化物晶核膜或金屬氮化物晶核膜中之至少一者。
在晶核膜512包含金屬氧化物晶核膜之實施例中，金屬氧化物晶核膜可包含以下中之至少一者：氧化鋁晶核膜、氧化鉬晶核膜、氧化鎢晶核膜、氧化釕晶核膜、氧化錸晶核膜或氧化銥晶核膜。本揭示案之金屬氧化物晶核膜可包含物理上連續的晶核膜 (如圖5C之晶核膜512所示) 或物理上不連續的晶核膜 (未繪示)。在金屬氧化物晶核膜為物理上連續的實施例中，金屬氧化物晶核膜可為物理上連續的，平均膜厚度小於40 Å。另外，金屬氧化物晶核膜可具有如本文先前所揭示之平均膜厚度，且在特定實施例中，金屬氧化物晶核膜之平均膜厚度可小於30 Å。在一些實施例中，金屬氧化物晶核膜可包含非晶形金屬氧化物晶核膜。
在晶核膜512包含金屬氮化物晶核膜之實施例中，金屬氮化物晶核膜可包含氮化鉬晶核膜。本揭示案之金屬氮化物晶核膜可包含物理上連續的晶核膜 (如圖5C之晶核膜512所示) 或物理上不連續的晶核膜 (未繪示)。舉例而言，氮化鉬晶核膜可為物理上連續的，平均膜厚度小於40 Å。另外，金屬氮化物晶核膜可具有如本文先前所揭示之平均膜厚度，且在特定實施例中，金屬氮化物晶核膜之平均膜厚度可小於30 Å。在一些實施例中，金屬氮化物晶核膜可包含金屬氮化物晶核膜。
在本揭示案之一些實施例中，結構514 (圖5C) 亦可包含多晶鉬膜516，其可直接安置於晶核膜512之表面上。
在一些實施例中，多晶鉬膜516可安置於基板502之複數個非平面特徵504內，其中多晶鉬膜516填充複數個非平面特徵504而沒有任何可觀察到的接縫。舉例而言，基板502可包括包含複數個垂直非平面特徵504 (例如，在圖5C中示出為垂直v形溝槽) 之表面518。在一些實施例中，安置於複數個非平面特徵504內之多晶鉬膜516可藉由高放大倍率顯微術，諸如透射電子顯微術(TEM)、掃描電子顯微術(SEM)或掃描隧道電子顯微術(STEM)來檢查是否存在可觀察到的接縫。若此類高放大倍率顯微術未顯露接縫之存在，則應理解，安置於複數個非平面特徵504內之多晶鉬膜516為無縫的，亦即沒有接縫。
在本揭示案之其他實施例中，基板502之表面518進一步包含複數個垂直非平面特徵504，且晶核膜512直接安置於複數個垂直非平面特徵504上。此外，多晶鉬膜516可直接安置於晶核膜512上，其中多晶鉬膜516填充複數個垂直非平面特徵504而沒有任何可觀察到的接縫，如利用前文所述之高放大倍率顯微術所確定。
在一些實施例中，結構514，特別是基板502之表面518可進一步包含複數個線特徵506。舉例而言，各線特徵506可安置於相鄰的垂直非平面特徵504之間，諸如安置於相鄰的v形垂直溝槽之間，如圖5C所示。在一些實施例中，複數個線特徵506可用直接安置於複數個線特徵506上之晶核膜512封閉。另外，多晶鉬膜516可直接安置於封閉複數個線特徵506之晶核膜512上。在一些實施例中，結構514之複數個線特徵506的線彎曲百分比可小於20%、或小於10%、或小於5%、或小於2%、或小於1%。在特定實施例中，結構514之複數個線特徵506的線彎曲百分比可小於20%。在其他實施例中，結構514之複數個線特徵506的線彎曲百分比可小於10%。在一些實施例中，結構514之複數個線特徵506的線彎曲百分比可在約1%與20%之間。在一些實施例中，結構514之複數個線特徵506可基本上沒有線彎曲，亦即線彎曲百分比為約0%。
在一些實施例中，結構514之多晶鉬膜516的表面粗糙度可以多晶鉬膜516之總平均膜厚度的粗糙度百分比來表示。舉例而言，在一些實施例中，多晶鉬膜516之表面粗糙度百分比可小於10%、或小於5%、或小於3%、或小於1.5%、或甚至小於1%。在一些實施例中，多晶鉬膜516之表面粗糙度百分比可在約1%與10%之間。
在一些實施例中，結構514之多晶鉬膜516可包含複數個鉬微晶，其中平均微晶尺寸可小於100 Å、或小於80 Å、或小於60 Å、或小於40 Å、或甚至小於20 Å。在一些實施例中，鉬微晶之平均微晶尺寸可在約20 Å與100 Å之間，或在約20 Å與75 Å之間，或甚至在約20 Å與50 Å之間。
作為非限制性實例，多晶鉬膜516可直接沉積在氮化鉬晶核膜上，且多晶鉬膜516之鉬微晶的平均微晶尺寸可小於約60 Å、或小於約50 Å、或甚至小於約40 Å、或在約20 Å與60 Å之間。在一特定實例中，晶核膜512可包含氮化鉬晶核膜，且多晶鉬膜516之平均微晶尺寸小於60 Å且粗糙度百分比小於10%。
在一些實施例中，晶核膜512及多晶鉬膜516共同構成直接安置於基板502之表面518上的雙層。在一些實施例中，雙層之電阻率可小於50 μΩ-cm、或小於30 μΩ-cm、或小於20 μΩ-cm、或甚至小於25 μΩ-cm、或在約25 μΩ-cm與50 μΩ-cm之間，其中雙層可包含平均膜厚度小於20 Å之晶核膜及平均膜厚度小於100 Å之多晶鉬膜。
在本揭示案之一些實施例中，結構514 (圖5C) 可包含裝置結構，且在一些實施例中，可包含部分製造之裝置結構。舉例而言，部分製造之裝置結構可包含DRAM裝置結構、3D-NAND裝置結構、3D整合裝置結構或整合邏輯裝置結構中之至少一者。
在結構514包含部分製造之DRAM裝置結構的實施例中，非平面基板502可包含複數個非平面特徵504，其包含複數個DRAM埋入式字線溝槽，另外，複數個線特徵506可包含複數個DRAM字線。在此類實施例中，晶核膜512可直接安置於複數個DRAM埋入式字線溝槽上且直接安置於複數個DRAM字線上。
在結構514包含部分製造之DRAM裝置結構的實施例中，多晶鉬膜516可安置於複數個DRAM埋入式字線溝槽內且填充溝槽。在此類實施例中，安置於複數個DRAM埋入式字線溝槽內且填充溝槽之多晶鉬膜516可不包含可觀察到的接縫，亦即經填充之DRAM埋入式字線溝槽為無縫的，如藉由前文所述之高放大倍率顯微術所確定。
另外，在結構514包含部分製造之DRAM裝置結構的實施例中，複數個DRAM字線之線彎曲百分比可小於20%、或小於10%、或小於5%、或小於2%、或小於1%、或甚至在約1%與20%之間。在一些實施例中，複數個DRAM字線可基本上沒有線彎曲，亦即線彎曲百分比為約0%。
作為非限制性實例，結構514可包含部分製造之DRAM裝置結構，其包括直接安置於氮化鉬晶核膜512上之多晶鉬膜516。在此類部分製造之DRAM裝置結構中，多晶鉬膜516之複數個鉬微晶的平均微晶尺寸可小於約60 Å、或小於約50 Å、或甚至小於約40 Å、或在約40 Å與60 Å之間。作為部分製造之DRAM裝置結構的特定實例，晶核膜512可包含氮化鉬晶核膜，且多晶鉬膜516之平均微晶尺寸可小於60 Å，多晶鉬膜516之粗糙度百分比小於10%。
上文所述之本揭示案之實例實施例並未限制本發明的範疇，因為這些實施例僅為本發明之實施例之實例，本發明之範疇係由隨附之申請專利範圍及其法定等同物定義。任何等效實施例皆旨在本發明之範疇內。實際上，除本文中所示及所描述者之外，本揭示案之各種修改 (諸如所描述之元件的替代性適用組合) 根據描述對熟悉本技藝者而言可變得顯而易見。此等修改及實施例亦意欲屬於所附申請專利範圍之範疇內。
100:結構 102:基板 104:非平面特徵 106:線特徵 108A,108B:軸線 110:先前技術結構 112:間隙填充膜 200:例示性製程 210,220,230,240:製程區塊 305:第一循環沉積階段 310,320,330,350:子製程區塊 340:決策閘 405:第二循環沉積階段 410,420,430,450:子製程區塊 440:決策閘 500:結構 502:基板 504:垂直非平面特徵 506:線特徵 508A,508B:軸線 510:結構 512:晶核膜 514:結構 516:多晶鉬膜 518:表面 x, y, z:間距
儘管本說明書以特別指出且明確主張被視為本發明之實施例的申請專利範圍作為結論，但當結合附圖閱讀時，可自本揭示之實施例的某些實例之描述更容易地確定本揭示之實施例的優點，其中： 圖1A繪示包括多個垂直溝槽之先前技術結構的簡化橫截面示意圖； 圖1B繪示圖1A之先前技術結構在垂直溝槽內形成間隙填充膜後的簡化橫截面示意圖； 圖2繪示例示性製程流程，演示根據本揭示案之實施例在基板表面上形成多晶鉬膜之方法； 圖3繪示例示性製程流程，演示根據本揭示案之實施例將晶核膜直接沉積在基板之暴露表面上的第一循環沉積製程； 圖4繪示例示性製程流程，演示根據本揭示案之實施例將多晶鉬膜直接沉積在晶核膜上之第二循環沉積製程； 圖5A繪示包括具有多個非平面特徵之基板之結構的簡化橫截面示意圖； 圖5B繪示圖5A之結構在根據本揭示案之實施例將晶核膜直接沉積在基板之暴露表面上後的簡化橫截面示意圖；及 圖5C繪示圖5B之結構在根據本揭示案之實施例將多晶鉬膜直接沉積在晶核膜上後的簡化橫截面示意圖。
502:基板
504:垂直非平面特徵
506:線特徵
512:晶核膜
514:結構
516:多晶鉬膜
518:表面
z:間距

Claims (40)

  1. 一種在基板之表面上形成多晶鉬膜之方法，該方法包含： 將一基板提供至一反應室中； 將一晶核膜直接沉積在該基板之一暴露表面上，其中該晶核膜包含一金屬氧化物晶核膜或一金屬氮化物晶核膜中之一者；及 將一多晶鉬膜直接沉積在該晶核膜上； 其中該多晶鉬膜包含複數個平均微晶尺寸小於80埃之鉬微晶。
  2. 如請求項1之方法，其中，沉積該晶核膜包含執行一第一循環沉積製程之一或多個第一單元沉積循環，其中一第一單元沉積循環包含使該基板依次與一金屬前驅物及一氧前驅物或一氮前驅物中之一者接觸。
  3. 如請求項1之方法，其中，沉積該多晶鉬金屬膜包含執行一第二循環沉積製程之一或多個第二單元沉積循環，其中一第二單元沉積循環包含使該基板依次與一鹵化鉬前驅物及一還原劑接觸。
  4. 如請求項3之方法，其中，該鹵化鉬前驅物包含以下中之至少一者：三氯氧化鉬(V)(MoOCl3 )、四氯氧化鉬(VI)(MoOCl4 )或二氯二氧化鉬(IV)(MoO2 Cl2 )。
  5. 如請求項1之方法，其中，該金屬氧化物晶核膜包含以下中之至少一者：氧化鋁晶核膜、氧化鉬晶核膜、氧化鎢晶核膜、氧化釕晶核膜、氧化錸晶核膜或氧化銥晶核膜，且該金屬氧化物晶核膜之平均膜厚度小於50 Å。
  6. 如請求項1之方法，其中，該金屬氮化物晶核膜包含一氮化鉬晶核膜，且該氮化鉬晶核膜之平均膜厚度小於30 Å。
  7. 如請求項1之方法，其中，該多晶鉬膜沉積在複數個非平面特徵內，其中該多晶鉬膜填充該複數個非平面特徵而沒有形成接縫。
  8. 如請求項1之方法，其中，對於平均晶核膜厚度小於20 Å，且平均多晶鉬膜厚度小於100 Å，包含該多晶鉬膜及該晶核膜之雙層的電阻率小於25 μΩ-cm。
  9. 如請求項1之方法，其中，該晶核膜為物理上連續的膜，平均膜厚度小於50 Å。
  10. 如請求項1之方法，其中，該基板之該暴露表面包括複數個垂直非平面特徵，該晶核膜直接沉積在該暴露表面上，且該多晶鉬膜直接沉積在該晶核膜上，其中該多晶鉬膜填充該複數個垂直非平面特徵而沒有形成接縫。
  11. 如請求項10之方法，其中，該暴露表面包含一介電表面。
  12. 如請求項10之方法，其中，該基板進一步包含複數個線特徵，其中在沉積該晶核膜及該多晶鉬膜後，該複數個線特徵之線彎曲百分比小於20%。
  13. 如請求項10之方法，其中，該基板進一步包含複數個線特徵，其中在沉積該晶核膜及該多晶鉬膜後，該複數個線特徵之線彎曲百分比小於10%。
  14. 如請求項10之方法，其中，該晶核膜包含一氮化鉬晶核膜。
  15. 如請求項14之方法，其中，該多晶鉬膜之平均微晶尺寸小於60 Å。
  16. 如請求項1之方法，其中，該多晶鉬膜之粗糙度百分比小於10%。
  17. 如請求項1之方法，其中，該多晶鉬膜之粗糙度百分比小於5%。
  18. 如請求項1之方法，其中，該晶核膜包含一氮化鉬晶核膜，且該多晶鉬膜之粗糙度百分比小於10%。
  19. 如請求項1之方法，其中，該基板之該暴露表面包含一介電表面。
  20. 一種結構，其包含根據請求項1之方法形成的該多晶鉬膜。
  21. 一種反應系統，其經組態以執行請求項1之方法。
  22. 一種結構，其包含： 一基板之一表面； 直接安置於該基板之表面上的一晶核膜，其中該晶核膜包含一金屬氧化物晶核膜或一金屬氮化物晶核膜中之至少一者；及 直接安置於該晶核膜上之一多晶鉬膜； 其中該多晶鉬膜包含複數個平均微晶尺寸小於80 Å之鉬微晶。
  23. 如請求項22之結構，其中，該金屬氧化物晶核膜包含以下中之至少一者：氧化鋁晶核膜、氧化鉬晶核膜、氧化鎢晶核膜、氧化釕晶核膜、氧化錸晶核膜或氧化銥晶核膜，且該金屬氧化物晶核膜之平均膜厚度小於50 Å。
  24. 如請求項22之結構，其中，該金屬氮化物晶核膜包含平均膜厚度小於30 Å之一氮化鉬晶核膜。
  25. 如請求項22之結構，其中，該多晶鉬膜安置於複數個非平面特徵內，其中該多晶鉬膜填充該複數個非平面特徵而沒有可觀察到的接縫。
  26. 如請求項22之結構，其中，對於平均晶核膜厚度小於20 Å，且平均多晶鉬膜厚度小於100 Å，包含該多晶鉬膜及該晶核膜之雙層的電阻率小於25 μΩ-cm。
  27. 如請求項22之結構，其中，該晶核膜為物理上連續的膜，平均膜厚度小於40 Å。
  28. 如請求項22之結構，其中，該基板之該表面進一步包含複數個垂直非平面特徵，該晶核膜直接安置於該複數個垂直非平面特徵上且該多晶鉬膜直接安置於該晶核膜上，其中該多晶鉬膜填充該複數個垂直非平面特徵而沒有可觀察到的接縫。
  29. 如請求項22之結構，其中，該基板之表面包含一介電表面。
  30. 如請求項28之結構，其中，該基板進一步包含複數個線特徵，其中該複數個線特徵之線彎曲百分比小於20%。
  31. 如請求項28之結構，其中，該基板進一步包含複數個線特徵，其中該複數個線特徵之線彎曲百分比小於10%。
  32. 如請求項28之結構，其中，該晶核膜包含一氮化鉬晶核膜。
  33. 如請求項32之結構，其中，該多晶鉬膜之平均微晶尺寸小於60 Å。
  34. 如請求項22之結構，其中，該多晶鉬膜之粗糙度百分比小於10%。
  35. 如請求項22之結構，其中，該基板包含一部分製造之裝置結構，其包括以下中之至少一者：DRAM裝置結構、3D-NAND裝置結構、3D整合裝置結構或整合邏輯裝置結構。
  36. 如請求項35之結構，其中，該基板包含一部分製造之DRAM裝置結構，其中該基板包含複數個DRAM埋入式字線溝槽及複數個DRAM字線。
  37. 如請求項36之結構，其中，該晶核膜直接安置於該複數個DRAM埋入式字線溝槽上且直接安置於該複數個DRAM字線上。
  38. 如請求項37之結構，其中，該多晶鉬膜安置於該複數個DRAM埋入式字線溝槽內且填充該些溝槽。
  39. 如請求項38之結構，其中，該複數個DRAM字線之線彎曲百分比小於20%。
  40. 如請求項39之結構，其中，該晶核膜包含一氮化鉬晶核膜，且該多晶鉬膜之粗糙度百分比小於1.5%。
TW109127903A 2019-08-23 2020-08-17 在基板表面上形成多晶鉬膜之方法及包括多晶鉬膜之相關結構 TW202122615A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962891247P 2019-08-23 2019-08-23
US62/891,247 2019-08-23

Publications (1)

Publication Number Publication Date
TW202122615A true TW202122615A (zh) 2021-06-16

Family

ID=74854915

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109127903A TW202122615A (zh) 2019-08-23 2020-08-17 在基板表面上形成多晶鉬膜之方法及包括多晶鉬膜之相關結構

Country Status (3)

Country Link
KR (1) KR20210024418A (zh)
CN (1) CN112420488A (zh)
TW (1) TW202122615A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR102641819B1 (ko) 2021-09-23 2024-02-29 엠케미칼 주식회사 몰리브덴 화합물, 이의 제조방법 및 이의 용도
KR20240011985A (ko) 2022-07-20 2024-01-29 엠케미칼 주식회사 신규한 몰리브덴 화합물, 이의 제조방법 및 이를 포함하는 몰리브덴 함유 박막의 제조방법

Also Published As

Publication number Publication date
KR20210024418A (ko) 2021-03-05
CN112420488A (zh) 2021-02-26

Similar Documents

Publication Publication Date Title
US11898242B2 (en) Methods for forming a polycrystalline molybdenum film over a surface of a substrate and related structures including a polycrystalline molybdenum film
US11908736B2 (en) Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102553413B1 (ko) 기판의 유전체 표면 상에 몰리브덴 금속막을 증착하는 방법 및 이와 관련된 반도체 소자 구조
TWI794276B (zh) 用於填充基材表面上的間隙特徵的方法和相關的半導體元件結構
US20230238239A2 (en) Methods for filling a gap feature on a substrate surface and related semiconductor structures
US11398382B2 (en) Method of forming an electrode on a substrate and a semiconductor device structure including an electrode
KR20210113937A (ko) 증착 방법
TW202122615A (zh) 在基板表面上形成多晶鉬膜之方法及包括多晶鉬膜之相關結構
JP2020029618A (ja) 周期的堆積プロセスによって基材の誘電体表面上にモリブデン金属膜を堆積させる方法および関連する半導体デバイス構造
CN114746575A (zh) 以氮化钛为主的保形薄膜及其形成方法
JP7422971B2 (ja) 基材および関連する半導体デバイス構造の誘電体表面上にモリブデン金属膜を堆積する方法
US20230343596A1 (en) Method to reduce bending of features on a surface of a substrate and structure formed using same
US20240136224A1 (en) Methods for filling a recessed feature on a substrate and related structures
JP2020029617A (ja) 基材表面および関連する半導体デバイス構造上のギャップ特徴を充填するための方法
TW202307250A (zh) 以氮化鈦矽為主之保形薄膜及其形成方法
JP2023036583A (ja) バリア層なしのタングステン堆積物
TW202305163A (zh) 層形成方法