TW202307250A - 以氮化鈦矽為主之保形薄膜及其形成方法 - Google Patents

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Abstract

揭示的技術大體上係關於形成一種以氮化鈦為主之薄膜，且更特定言之係關於一種以氮化鈦為主之保形及平滑薄膜及其形成方法。在一項態樣中，一種方法包括藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成具有超過290 GPa之模量及超過2.7原子%之Si含量之包括TiSiN的擴散阻障。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。

Description

以氮化鈦矽為主之保形薄膜及其形成方法
本發明大體上係關於形成一種以氮化鈦為主之薄膜，且更特定言之係關於一種以氮化鈦為主之保形及平滑薄膜。
基於氮化鈦(TiN)之薄膜已被廣泛用於積體電路(IC)中之各種結構之製造。例如，TiN已用於擴散阻障、各種電極及金屬化結構中。TiN在IC製造中之此廣泛使用可歸因於其結構、熱及電性質。隨著各種IC結構之尺寸縮小，TiN經形成於具有愈來愈小之尺寸及複雜形貌之特徵上。例如，隨著技術節點按比例調整至10 nm節點且甚至更小，需要可保形地加襯裡於具有小至幾奈米之尺寸之高縱橫比溝渠及通孔之薄膜(例如，擴散阻障)。儘管在IC產業中已使用諸如物理氣相沈積(PVD)及化學氣相沈積(CVD)之技術來形成TiN擴散阻障，但對將沈積於較小溝渠或通孔中之TiN膜之保形性之經增加需求可最終限制其等之使用。另一方面，雖然已證實原子層沈積(ALD)用於TiN膜之保形沈積，但該膜之一些電性質(例如，導電率)及物理性質(例如，表面粗糙度)相較於使用諸如物理氣相沈積(PVD)之其他方法形成之TiN膜可能較差。因此，需要用於形成用於IC製造中之相對於藉由(例如) PVD及CVD形成之TiN膜具有優越性質(包含阻障特性、表面平滑度及階梯覆蓋率)之以TiN為主之膜之沈積方法。
在一項態樣中，一種形成包括TiSiN之擴散阻障之方法包括使半導體基板暴露至與一或多個第二沈積階段交替且不重疊之一或多個第一沈積階段。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體及矽(Si)前驅體，而在其等之間未中介暴露至該N前驅體，接著使該半導體基板暴露至該N前驅體。
在另一態樣中，一種形成包括TiSiN之擴散阻障之方法包括使半導體基板暴露至與一或多個第二沈積階段交替且不重疊之一或多個第一沈積階段。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。
在另一態樣中，一種形成包括TiSiN之擴散阻障之方法包括使半導體基板暴露至與一或多個第二沈積階段交替且不重疊之一或多個第一沈積階段。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體達Ti前驅體暴露持續時間，接著矽(Si)前驅體達Si前驅體暴露持續時間，接著該N前驅體。該Si前驅體暴露持續時間與該Ti前驅體暴露持續時間之比率係在2與130之間。
在另一態樣中，一種形成包括TiSiN之擴散阻障之方法包括使半導體基板暴露至與一或多個第二沈積階段交替且不重疊之一或多個第一沈積階段。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體、矽(Si)前驅體及該N前驅體。在該一或多個第二沈積階段期間使該半導體基板暴露至該Ti前驅體、該Si前驅體及該N前驅體之一或多者包括使該半導體基板之主表面欠飽和。
在另一態樣中，一種方法包括藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成具有超過290 GPa之模量及超過2.7原子%之Si含量之包括TiSiN的擴散阻障。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。
在另一態樣中，一種方法包括藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成具有超過20 GPa之硬度及超過2.7原子%之Si含量之包括TiSiN的擴散阻障。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。
在另一態樣中，一種方法包括藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成包括TiSiN之擴散阻障，該擴散阻障具有使得該擴散阻障之掠入射X射線繞射光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率超過0.4的結晶紋理及超過2.7原子%之Si含量。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。
在另一態樣中，一種方法包括藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成包括TiSiN之擴散阻障，該擴散阻障具有擁有小於約6.5 nm之平均晶粒大小之奈米結晶結構及超過2.7%之Si含量。使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。
在另一態樣中，一種半導體結構包括包含形成於其上之複數個溝渠或通孔之半導體基板，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比。擴散阻障層包括保形地加襯裡於該等溝渠或通孔之表面之TiSiN，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及290 GPa至350 GPa之模量。
在另一態樣中，一種半導體結構包括包含形成於其上之複數個溝渠或通孔之半導體基板，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比。包括TiSiN之擴散阻障層保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及20 GPa至40 GPa之硬度。
在另一態樣中，一種半導體結構包括包含形成於其上之複數個溝渠或通孔之半導體基板，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比。包括TiSiN之擴散阻障層保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及使得掠入射X射線光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率為0.4至4.5的結晶紋理。
在另一態樣中，一種半導體結構包括包含形成於其上之複數個溝渠或通孔之半導體基板，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比。包括TiSiN之擴散阻障層保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及具有約5.0 nm至6.5 nm之平均晶粒大小之奈米結晶結構。
任何優先權申請案之引用併入
在如與本申請案一起申請之申請案資料表中識別其外籍或國內優先權主張之任何及所有申請案根據37 CFR 1.57規定以引用的方式併入本文。
本申請案係於2019年10月8日申請之標題為「CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME」之美國申請案第16/595,916號之部分接續申請案，且根據35 U.S.C. § 119(e)規定主張於2021年4月7日申請之標題為「CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME」之美國臨時申請案第63/171970之優先權利，且根據35 U.S.C. § 119(e)規定主張於2021年4月7日申請之標題為「CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME」之美國臨時專利申請案第63/172,002號之優先權利，各案之全部內容以引用的方式明確併入本文。
如上文所描述，積體電路(IC)產業中需要具有優越實體及阻障性質之保形薄膜(例如，以TiN為主之薄膜)，以及形成此等膜之方法。為解決此等及其他需求，本文中揭示可為至少部分非晶之包括TiSiN及/或TiAlN之薄膜，及形成此薄膜之週期性氣相沈積方法(其可為原子層沈積(ALD)方法)，此薄膜顯示藉由ALD沈積之膜之保形性特性，同時亦具有優於或匹配藉由現有物理氣相沈積(PVD)及化學氣相沈積(CVD)方法形成之TiN膜之阻障性質之阻障性質。包括TiSiN及/或TiAlN之薄膜可用作保形擴散阻障。藉由適於歸因於形貌(例如，介電質中之開口，諸如溝渠或通孔，其可為高(例如，＞1)縱橫比通孔及溝渠，其面積密度使得經暴露表面積超過平坦基板表面積達至少兩倍)之存在而具有相對較大表面積之基板之方法來形成薄膜。該方法包括在相對較高壓力(例如，＞1托)下使半導體基板暴露至一或多個氣相沈積循環，其中該等氣相沈積循環包括暴露至鈦(Ti)前驅體、暴露至氮(N)前驅體及暴露至矽(Si)前驅體或鋁(Al)前驅體之一或兩者。根據本文中所揭示之方法沈積之包括TiSiN及/或TiAlN之薄膜有利地具有極佳擴散阻障特性，同時具有極佳保形性、階梯高度覆蓋率及低表面粗糙度。可藉由憑藉調諧程序條件來控制薄膜之奈米級之形態以具有不同程度之結晶度及/或均勻性而有利地調諧薄膜之此等及其他特性。
如本文中所描述，除非明確限制，否則由其構成元素所指之不具有其特定化學計量比之化合物應被理解為涵蓋各元素之所有可能非零濃度。例如，氮化鈦(TiN)應被理解為涵蓋可由通式Ti xN表達之氮化鈦之所有可能化學計量及非化學計量組合物，其中x＞0，包含TiN、Ti 3N 4、Ti 4N 3、Ti 6N 5、Ti 2N及TiN 2以及Ti及N之其他非化學計量組合物。類似地，氮化矽(SiN)應被理解為涵蓋可由通式Si yN表達之氮化矽之所有可能化學計量及非化學計量組合物，包含Si 3N 4，其中y＞0；氮化鋁(AlN)應被理解為涵蓋可由通式Al yN表達之氮化鋁之所有可能化學計量及非化學計量組合物，包含AlN，其中y＞0；氮化鈦矽(TiSiN)應被理解為涵蓋可由通式Ti xSi yN表達之氮化鈦矽之所有可能化學計量及非化學計量組合物，其中x＞0且y＞0；氮化鈦鋁(TiAlN)應被理解為涵蓋可由通式Ti xAl yN表達之氮化鈦鋁之所有可能化學計量及非化學計量組合物，其中x＞0且y＞0。
如上文所描述，以氮化鈦為主之薄膜在積體電路(IC)製造中發揮重要作用。雖然在IC產業中已使用諸如物理氣相沈積(PVD)及化學氣相沈積(CVD)之技術來沈積TiN，但對用於形成具有高保形性而不會顯著損害電及/或物理性質之以TiN為主之膜(例如，包含Ti、N及包含Si及/或Al之一或多個額外金屬之三元或四元合金)之沈積方法之需求已日益增加。
另外，雖然諸如電漿增強型原子層沈積(PE-ALD)之電漿增強型程序可有效地在具有相對較低縱橫比之表面上形成保形膜，但此等程序可能無法有效地在具有相對較高縱橫比之通孔及腔內部沈積膜。在不受理論約束之情況下，針對此之一個可能原因在於，在一些境況下，電漿可能無法到達高縱橫比通孔之較深部分。在此等境況中，通孔之不同部分可暴露至不同量之電漿，從而導致由非均勻沈積引起之非所要結構效應，諸如相較於較深部分(有時被稱為尖化或鍵孔形成)，在通孔之開口附近沈積較厚膜。由於此等原因，諸如熱ALD之熱週期性氣相沈積可更為有利，因為此等熱程序不取決於電漿到達其所沈積之表面之部分之能力。
然而，雖然熱ALD技術可適於在形貌(尤其具有相對較高縱橫比(例如，超過1:1)之形貌)上形成以TiN為主之相對保形薄膜，但本發明者已認識到，藉由熱ALD形成之以TiN為主之薄膜在某些方面(例如，膜粗糙度及電阻率)可不如藉由PVD或CVD形成之以TiN為主之薄膜。在此方面，本發明者已發現，ALD生長之以TiN為主之膜之一些電性質及/或物理性質可受生長模式影響。特定言之，本發明者已發現，雖然可期望在ALD中以二維逐層生長模式生長以TiN為主之膜，但在一些境況下可能不容易達成此逐層生長模式。本發明者已進一步發現，藉由ALD以逐層生長模式生長以TiN為主之薄膜在IC製造中提出特定挑戰，其中在非金屬表面(尤其絕緣表面(諸如氧化物及氮化物表面)或半導體表面(諸如經摻雜及無摻雜矽表面))上形成以TiN為主之膜。本發明者已認識到，可以逐層生長模式生長以TiN為主之薄膜之程度可繼而取決於初始生長模式，該初始生長模式取決於表面之類型及結晶度，如本文中參考圖1A至圖1D所描述，而不受任何理論約束。
圖1A示意性地繪示以TiN為主之層之成核且圖1B至圖1D繪示以TiN為主之層在不同表面上之不同生長模式。參考圖1A，一旦前驅體分子104到達基板100之表面，其等便實體地吸附於該表面上。一些經吸附分子104可沿著基板100之表面擴散直至其等到達待化學吸附之能量上有利位置。該表面擴散尤其係由基板溫度、基板材料及經吸附分子之動能來控管。當藉由經化學吸附分子形成之核之大小超過藉由體積自由能與表面能之間的權衡而判定之特定大小(有時稱為「臨界大小」)時，核可變得能量上穩定，且開始在大小上生長。因此，穩定核之如此形成之層108藉由併入額外前驅體分子104而繼續生長。後續膜生長可根據不同生長模式分類，如在圖1B至圖1D中示意性地繪示。
圖1B示意性地繪示導致三維島狀物之層112之形成之三維島狀生長模式(有時被稱為Volmer–Weber生長模式)。在不受任何理論約束之情況下，當與三維島狀物相關聯之淨表面自由能為正時，該島狀生長模式可佔主導地位，從而指示與結合至基板相比，經沈積原子彼此更牢固地結合。將瞭解，例如，當以TiN為主之金屬層沈積在一些半導體及/或絕緣材料表面上時，以TiN為主之層之ALD生長之能量學可有利於島狀生長模式。
圖1C繪示導致相對平滑二維層116之形成之逐層生長模式(有時被稱為Frank-van der Merwe生長模式)。在不受任何理論約束之情況下，當與彼此結合相比，經沈積原子更牢固地結合至基板時，該逐層生長模式佔主導地位，使得能量上有利於穩定二維層116。當層之間的結合能量自第一單層至以TiN為主之層之體晶值連續降低時，可維持逐層生長模式。
雖然圖1B及圖1C係以TiN為主之薄膜之兩種不同可能生長模式，但將瞭解，在一些境況下，在逐層生長模式與三維生長模式中間之生長模式係可能的。圖1D繪示被稱為Stranski-Krastanov (SK)生長模式之中間生長模式之實例。在不受任何理論約束之情況下，SK生長可發生在以逐層模式開始之薄膜生長中。當逐層生長在形成一或多個單層之後變得不利時，島狀生長模式開始主導優勢高於逐層生長模式，從而導致其中在二維初始層上形成三維島狀物之薄膜結構120。SK生長模式可作為應變鬆弛機制(應變引發之粗糙化)發生。
除了經沈積材料與基板之間的相互作用之外，其他因素(諸如基板溫度、壓力及沈積速率)可顯著影響成核及早期生長程序，此繼而影響所得薄膜之最終奈米結構或微結構。例如，在相對較高基板溫度及/或較低沈積速率下之沈積可促進相對較大晶粒之生長，而相對較低基板溫度及較高沈積速率可有利於形成較小晶粒。
據發現，當藉由ALD在IC製造中所關注之各種表面(諸如介電質及半導體表面)上生長以TiN為主之薄膜時，ALD生長可以三維島狀生長模式或SK生長模式初始化。例如，在一些境況下，在包含經摻雜及無摻雜之Si、SiO 2、Si 3N 4及其他高K或低K材料之基板表面上之以TiN為主之薄膜之ALD生長可以島狀生長模式或SK生長模式繼續進行。本發明者已發現，部分歸因於島狀生長模式或SK生長模式之初始生長模式，藉由ALD之以TiN為主之層之後續生長通常導致對於用於高縱橫比結構之超薄保形擴散阻障之各種應用非所要之膜形態，如圖2中所繪示。
圖2係藉由熱ALD生長在包括介電質(Si 3N 4)表面之形貌上之TiN層之橫截面透射電子顯微照片。在以三維島狀或SK生長模式生長之初始膜之後，TiN之ALD生長通常藉由具有不同定向之相鄰晶體之競爭性生長特性化，在一些境況下，其導致接近於成核層之V形晶粒且最終以較高膜厚度形成柱狀形態。如圖2中所繪示，所得膜形態包含引起顯著表面粗糙度之琢面柱頂及相對於晶粒具有較低密度之柱邊界。將瞭解，該等柱邊界相對於晶粒本身可具有顯著較差之擴散阻障性質，且可用作用於將非所要污染物輸送通過TiN層之最小電阻之路徑。此外，由於柱狀形態，可需要沈積相對較厚TiN層以觀察足夠擴散阻障特性。因此，有效TiN阻障對於可接受之總接觸或線導電率而言可能太厚，從而為較低電阻率之填充物材料(諸如W或Cu)留下很少空間。
本發明者已發現，當(例如)藉由熱週期性氣相沈積程序(諸如熱ALD)在非金屬表面上形成可至少部分非晶之包括TiSiN及/或TiAlN之薄膜時，可實質上抑制三維或SK生長模式且可促進逐層生長模式。除其他原因外，此可能是因為，當以TiN為主之薄膜具有作為合金元素添加之Si或Al及/或其中存在有非晶相時，核可以相對較低接觸角潤濕非金屬表面。所得薄膜覆蓋非金屬表面之具有減少之島狀物形成之相對較大區域，例如，此係因為薄膜之生長傾向於以逐層生長模式在基板表面上更有利地進行，在該等基板表面上以TiN為主之薄膜在ALD中通常支持三維島狀或SK生長模式，如上文所描述。因此，不同於藉由ALD直接生長在一些非金屬表面上之TiN層(其傾向於支持如上所述之柱狀生長)，根據實施例，形成於非金屬表面上之包括至少部分非晶之TiSiN及/或TiAlN之薄膜傾向於支持逐層生長模式，此導致更高保形性及表面平滑度。此外，非晶相之存在減少晶界，從而抑制一些元素(例如，Cu或W)之快速擴散路徑。非晶相之存在、更高保形性及/或表面平滑度繼而可實現擴散阻障之厚度減小。當經形成以加襯裡於高縱橫比通孔或溝渠時，較小厚度繼而可容許相對較大開口用金屬後續填充該等通孔或溝渠以形成接觸通孔，及/或降低接觸電阻。
圖3示意性地繪示可使用根據本文中所揭示之各項實施例之方法形成之包括包含TiSiN及/或TiAlN之薄膜320之半導體結構300的橫截面視圖。半導體薄膜結構300包括基板310，例如，半導體基板。基板310可包括非金屬表面(例如，介電質及/或半導體表面)，根據本文中所描述之方法在該非金屬表面上形成包括至少部分非晶之TiSiN及/或TiAlN之薄膜320。薄膜320具有極佳擴散阻障特性，同時具有極佳保形性、階梯覆蓋率及低表面粗糙度。可藉由控制奈米級之薄膜之結晶度及/或均勻性(其繼而可藉由調諧本文中所描述之各種程序條件來調諧)來有利地調諧薄膜之此等及其他特性。
雖然為清楚起見在圖3中將包括TiSiN及/或TiAlN之薄膜繪示為形成於平坦基板上，但實施例並不限於此。當包括TiSiN及/或TiAlN之薄膜形成於具有形貌之基板(例如，具有高(例如，＞1)縱橫比通孔及溝渠及/或具有相對較高特徵密度之基板)上使得在週期性氣相沈積(例如，ALD)期間暴露至前驅體之表面積相對較大(例如，超過平坦基板表面積達兩倍之表面積)時，包括TiSiN及/或TiAlN之薄膜之益處可尤其高。
在高縱橫比結構之背景內容中，保形性之一量度在本文中及在產業中被稱為階梯覆蓋率。例如，高縱橫比結構可為通孔、孔、溝渠、腔或類似結構。藉由闡釋性實例，圖4示意性地繪示具有形成於其中之實例性高縱橫比結構416之半導體結構400，以繪示定義及/或量測形成於高縱橫比結構上之薄膜之保形性之一些實例性度量。所繪示之高縱橫比結構416具有內表面，該等內表面係用在其之不同部分處具有不同厚度之薄膜412 (例如，包括TiSiN及/或TiAlN之薄膜)加襯裡。如本文中所描述，高縱橫比結構具有超過1之縱橫比，例如，定義為高縱橫比結構416之開口區域處之深度或高度(H)除以寬度(W)之比率。在所繪示實例中，高縱橫比結構416係經形成穿過形成於半導體材料404上之介電質層408 (例如，層間介電質(ILD)層)之通孔。在所繪示實例中，高縱橫比結構416之底表面暴露下伏半導體基板404。薄膜412可以不同厚度塗佈高縱橫比結構416之不同表面。如本文中所描述，階梯覆蓋率可定義為薄膜在高縱橫比結構之下或底部區域處之厚度與該薄膜在該高縱橫比結構之上或頂部區域處之厚度之間的比率。該上或頂部區域可為高縱橫比結構之在相對較小深度處(例如，在自開口之頂部量測之H之0至10%或0至25%處)之區域。該下或底部區域可為高縱橫比結構之在相對較大深度處(例如，在自開口之頂部量測之H之90%至100%或75%至100%處)之區域。在一些高縱橫比結構中，可藉由形成於高縱橫比結構之底表面處之薄膜412A之厚度與形成於高縱橫比結構之上或頂部側壁表面處之薄膜412C之厚度之比率來定義或量測階梯覆蓋率。然而，將瞭解，一些高縱橫比結構可不具有明確定義之底表面或具有小曲率半徑之底表面。在此等結構中，可藉由形成於高縱橫比結構之下或底部側壁表面處之薄膜412B之厚度與形成於高縱橫比結構之上或頂部側壁表面處之薄膜412C之厚度之比率來更一致地定義或量測階梯覆蓋率。 包括 TiSiN 及 / 或 TiAlN 之薄膜之週期性氣相沈積
圖5A繪示根據實施例之形成包括TiSiN及/或TiAlN之薄膜之方法500之流程圖。方法500包含提供510基板。該基板可為平坦半導體基板或包括表面形貌之半導體基板，該表面形貌使得該半導體基板之暴露至一或多個氣相沈積循環之表面積與未圖案化之半導體基板之表面積之比率超過2，如本文中所描述。引起相對較大表面積之表面形貌可為形成於基板上之複數個開口(諸如溝渠或通孔)，如本文中所描述。該等開口可包括介電質側壁表面及超過5之縱橫比。
此外，方法500包含形成520可用作擴散阻障之包括氮化鈦矽(TiSiN)或氮化鈦鋁(TiAlN)之薄膜。該薄膜係藉由在反應腔室中之大於1托之壓力下使半導體基板暴露至複數個氣相沈積循環而形成，其中該等氣相沈積循環包括暴露至鈦(Ti)前驅體、暴露至氮(N)前驅體及暴露至矽(Si)前驅體或鋁(Al)前驅體之一或兩者。
如在本文中及貫穿說明書所描述，將瞭解，其上方形成包括TiSiN及/或TiAlN之薄膜(例如，擴散阻障)之半導體基板可以各種基板實施，包含(但不限於)可由以下形成之經摻雜半導體基板：IV族元素材料(例如，Si、Ge、C或Sn)或由IV族材料形成之合金(例如，SiGe、SiGeC、SiC、SiSn、SiSnC、GeSn等)；III-V族化合物半導體材料(例如，GaAs、GaN、InAs等)或由III-V族材料形成之合金；II-VI族半導體材料(CdSe、CdS、ZnSe等)或由II-VI族材料形成之合金。
根據某些實施例，基板亦可實施為絕緣體上半導體，諸如絕緣體上矽(SOI)基板。SOI基板通常包含其中上文所描述之各種結構係使用諸如埋藏式SiO 2層(BOX)之絕緣體層與支撐基板隔離之矽-絕緣體-矽結構。另外，將瞭解，本文中所描述之各種結構可至少部分形成於在表面區域處或附近形成之磊晶層中。
仍參考圖5A，將理解，方法500可在已透過前段製程處理且可包含各種裝置(例如，電晶體)之基板上方實行。此外，半導體基板可包含預形成於其上之各種結構之一或多者，例如，擴散區域、隔離區域、電極及金屬化結構(僅舉幾例，諸如接觸件及金屬化線)，可在其等上方執行方法500。包括TiSiN及/或TiAlN之擴散阻障因此可形成於包含通孔、腔、孔或溝渠之各種形貌結構上。其上可形成根據實施例之包括TiSiN及/或TiAlN之擴散阻障之表面包含：金屬表面，例如，金屬化結構之表面；半導體表面，例如，經摻雜或無摻雜Si表面；及/或介電質表面，僅舉幾例，例如，層間介電質(ILD)表面、遮罩或硬遮罩表面或閘極介電質表面。
在一些實施例中，當形成為擴散阻障時，包括TiSiN及/或TiAlN之薄膜可插置於介電質層(例如，層間介電質(例如，圖4中之408))與藉由填充通孔或溝渠(例如，圖4中之416)而形成之金屬化結構之間，及/或半導體基板404與藉由填充該通孔或該溝渠而形成之該金屬化結構之間，藉此(除了其他功能性外，諸如電接觸件)用作其等之間的擴散阻障。在此等實施例中，介電材料可為用於積體電路製造中之任何介電材料，僅舉幾例，例如，氧化矽、氮化矽、高K介電質或低K介電質。金屬化結構可包含由金屬或金屬材料形成之用於將下伏半導體材料404 (例如，擴散區域)電連接至經製造之積體電路裝置之其他部分之金屬化線、接觸結構或其他導電結構。金屬化結構可由任何合適金屬或金屬材料形成，僅舉幾例，例如，包含：金屬，包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；導電金屬氮化物，包含TiN、TaN、WN及TaCN；導電金屬矽化物，包含矽化鉭、矽化鎢、矽化鎳、矽化鈷及矽化鈦；及導電金屬氧化物，包含RuO 2。
仍參考圖5A，形成薄膜(例如，擴散阻障)之方法500進一步包括藉由使反應器腔室中之半導體基板暴露至可為原子層沈積(ALD)循環之複數個氣相沈積循環來形成520包括TiSiN及/或TiAlN之薄膜，其中該等氣相沈積循環包括至鈦(Ti)前驅體之一或多次暴露、至氮(N)前驅體之一或多次暴露及至矽(Si)前驅體或鋁(Al)前驅體之一或多次暴露。可在反應腔室中在大於約1托之壓力下執行氣相沈積循環之至少一者。
如在本文中及貫穿說明書所描述，反應器腔室係指包含單個晶圓處理反應腔室或批次晶圓處理反應腔室之適當地經組態用於週期性氣相沈積(其可為原子層沈積(ALD)，例如，熱週期性氣相沈積或ALD)之任何反應腔室。在熱週期性沈積反應器或ALD反應器中，基板可放置於諸如基座或運搬艇(carrier boat)之合適基板上。基板可藉由通過經加熱基座之傳導來直接加熱，或藉由來自輻射源(諸如燈)之輻射或藉由通過經加熱腔室壁之對流來間接加熱。
通常，在週期性氣相沈積或ALD程序中，將反應物或前驅體(例如，氧化及還原反應物)交替地引入至其中安置有基板之反應腔室中。一或多個反應物或前驅體之該引入可依次與用於自反應腔室移除過量反應物或前驅體之清除或抽出程序交替。可在適當時間段內在條件下將反應物引入至反應腔室中，使得其上將沈積擴散阻障之表面暴露至反應物，藉此可用前驅體或反應物及/或反應物之反應產物使基板之表面變得至少部分飽和。接著可自反應腔室清除及/或抽出過量或殘餘前驅體或反應物。可藉由合適真空泵抽程序來執行抽出程序且可藉由將非反應性或惰性氣體(例如，氮氣或稀有氣體)引入至反應腔室中來執行清除步驟。亦存在用於阻止相互反應之反應物在氣相中混合之其他技術。
圖5B係繪示根據實施例之形成包括TiSiN及/或TiAlN之擴散阻障之方法之流程圖且圖5C及圖5D係繪示根據實施例之形成包括TiSiN及/或TiAlN之擴散阻障之方法之圖式。圖5C繪示包括至前驅體之暴露之沈積階段，及包括至沈積階段之暴露之循環。圖5D繪示作為多個循環之部分之週期性沈積階段序列。參考圖5B至圖5D，根據各項實施例，使半導體基板暴露520 (圖5A)至一或多個氣相沈積循環(其等可為ALD循環)包括使基板暴露525至一或多個第一氣相沈積階段(「第一沈積階段」)，其中該等第一沈積階段之至少一者包括暴露至Ti前驅體及暴露至N前驅體。此外，使半導體基板暴露520 (圖5A)至一或多個氣相沈積循環(其等可為ALD循環)包括使基板暴露530至一或多個第二氣相沈積階段(「第二沈積階段」)，其中該等第二沈積階段之至少一者包括至Si及/或Al前驅體之暴露或至Si及/或Al前驅體之暴露及至N前驅體之進一步暴露之組合。一或多個第一沈積階段及一或多個第二沈積階段可組合以形成單個循環，該單個循環繼而可重複複數次或複數個循環。不同循環可具有相同或不同數目個第一沈積階段及第二沈積階段。使基板暴露525至一或多個第一沈積階段及暴露530至一或多個第二沈積階段之組合導致包括TiSiN及/或TiAlN層或區域之擴散阻障層。使基板暴露525至一或多個第一沈積階段及使基板暴露530至一或多個第二沈積階段之各者繼而可包括至各自前驅體之一或多次暴露(諸如在脈衝中)，如下文所描述。
仍參考圖5B至圖5D，在各項實施例中，使基板暴露525至一或多個第一沈積階段之各者包括使基板經受至Ti前驅體之一或多次暴露及至N前驅體之一或多次暴露。至Ti前驅體之各次暴露係使得其上將沈積擴散阻障之基板之表面暴露至Ti前驅體，藉此可用Ti前驅體使表面變得實質上或部分飽和。在使基板暴露至Ti前驅體之後，可諸如藉由泵抽或清除程序腔室而自基板表面移除未保持吸附或化學吸附於基板之表面上之過量或殘餘Ti前驅體或其反應產物。類似地，至N前驅體之各次暴露係使得其上將沈積擴散阻障之基板暴露至N前驅體，藉此可用N前驅體使表面變得大體上或部分飽和。在使基板暴露至N前驅體之後，可諸如藉由泵抽或清除程序腔室而自基板表面移除未保持吸附或化學吸附或與基板之表面反應之過量或殘餘N前驅體或其反應產物。使基板經受各包括至Ti前驅體之一或多次暴露及至N前驅體之一或多次暴露之一或多個第一沈積階段可局部地形成實質上由經沈積之TiN形成之一或多個單層或區域。
在一些實施例中，在給定第一沈積階段中至Ti前驅體之暴露可循序地執行複數次。類似地，在給定第一沈積階段中至N前驅體之暴露可循序地執行複數次。有利的是，在一些境況下，例如，在藉由暴露用於各自前驅體吸附或反應之更多反應部位而存在實質空間位阻效應時，使基板不止一次暴露至Ti及/或N前驅體可導致更高表面飽和位準。
仍參考圖5B至圖5D，在各項實施例中，使基板暴露530至一或多個第二沈積階段之各者包括使基板經受至Si前驅體或Al前驅體之一或多次暴露。至Si及/或Al前驅體之各次暴露係使得其上將沈積擴散阻障之基板之表面暴露至Si及/或Al前驅體，藉此可用Si及/或Al前驅體使表面變得實質上或部分飽和。在使基板暴露至Si及/或Al前驅體之後，可諸如藉由泵抽或清除程序腔室而自基板表面移除未保持吸附或化學吸附於基板之表面上之過量或殘餘Si及/或Al前驅體或其反應產物。使基板經受各包括至Si及/或Al前驅體之一或多次暴露之一或多個第二沈積階段可局部地形成實質上由經沈積之Si或Al形成之一或多個單層或區域。
在一些實施例中，在給定第二沈積階段中至Si及/或Al前驅體之暴露可循序地執行複數次。有利的是，在一些境況下，例如在藉由暴露用於各自前驅體吸附或反應之更多反應部位而存在實質空間位阻效應時，使基板不止一次暴露至Si及/或Al前驅體可導致更高表面飽和位準。
仍參考圖5B至圖5D，在一些實施例中，使基板暴露530至一或多個第二沈積階段之各者包括使基板經受至Si及/或Al前驅體之一或多次暴露及使基板進一步經受至N前驅體(其可相同或不同於第一沈積階段之N前驅體)之一或多次暴露。至Si及/或Al前驅體之各次暴露係使得其上將沈積擴散阻障之基板之表面暴露至Si及/或Al前驅體，藉此可用Si及/或Al前驅體使表面變得實質上或部分飽和。在使基板暴露至Si及/或Al前驅體之後，可諸如藉由泵抽或清除程序腔室而自基板表面移除未保持吸附或化學吸附於基板之表面上之過量或殘餘Si及/或Al前驅體或其反應產物。至N前驅體之各次暴露係使得其上將沈積擴散阻障之基板之表面暴露至N前驅體，藉此可用N前驅體使表面變得實質上或部分飽和。在至N前驅體之一或多次進一步暴露之後，可諸如藉由泵抽或清除程序腔室而自基板表面移除未與基板之表面反應之過量或殘餘N前驅體或其反應產物。使基板經受各包括至Si前驅體之一或多次暴露及至N前驅體之一或多次暴露之一或多個第二沈積階段可局部地形成實質上由經沈積之SiN或AlN形成之一或多個單層或區域。
在一些實施例中，在給定第二沈積階段中至Si前驅體之暴露可循序地執行複數次。類似地，至N前驅體之進一步暴露可循序地執行複數次。有利的是，在一些境況下，例如，在藉由暴露用於各自前驅體吸附之更多反應部位而存在實質空間位阻效應時，如本文中所論述使基板不止一次暴露至Si及/或Al及/或N前驅體可導致更高表面飽和位準。
將瞭解，在各項實施例中，基於包含對前驅體之空間位阻效應之易感性之各種考量，可改變如本文中所描述之各包含第一沈積階段及第二沈積階段之一或兩者之循環之次數、第一沈積階段之頻率及重複次數及第二沈積階段之頻率及重複次數、在第一沈積階段期間基板至Ti前驅體及N前驅體之暴露之頻率及重複次數，及在第二沈積階段期間基板至Si及/或Al前驅體或Si及/或Al前驅體及N前驅體之暴露之頻率及重複次數以獲得本文中所描述之包括TiSiN及/或TiAlN之所得擴散阻障層之所要厚度、化學計量及其他性質。
仍參考圖5B至圖5D，取決於境況或所尋求之膜特性，用基板至第一沈積階段或第二沈積階段之暴露之一者或另一者來起始包括TiSiN及/或TiAlN之擴散阻障之沈積可為有利的。例如，本發明者已發現，例如，在基板表面包括非金屬表面(例如，絕緣表面，諸如形成於層間介電質(ILD)層中之溝渠或通孔之側壁；或半導體表面，諸如Si擴散區域)時，可尤其有利的是首先使基板暴露530至一或多個第二沈積階段(Si及/或Al前驅體或N前驅體)，接著使基板暴露525至一或多個第一沈積階段(Ti前驅體或N前驅體)，以增強擴散阻障層之逐層生長模式，從而提高保形性並降低表面粗糙度。
然而，實施例並不限於此，且在其他實施例中，例如，在基板表面包括金屬表面(例如，W、Al或Cu金屬金屬化)時，可更有利的是首先使基板暴露525至一或多個第一沈積階段(Ti前驅體或N前驅體)，接著使基板暴露530至一或多個第二沈積階段(Si及/或Al前驅體或N前驅體)，(例如)以減小接觸電阻同時維持良好保形性及表面粗糙度。
參考圖5D，在一些境況下，取決於如上所述之序列，第一及第二沈積階段之序列可導致具有可偵測地富TiN及Si及/或Al或SiN及/或AlN之區域或層之薄膜。然而，在其他境況下，儘管至第一及第二沈積階段之暴露之相異序列，所得薄膜可為實質上均勻之TiSiN及/或TiAlN薄膜，如下文進一步描述。
根據各項實施例，用於形成薄膜(例如，擴散阻障層或區域)之Ti前驅體之非限制性實例包含四氯化鈦(TiCl 4)、四次(二甲基胺基)鈦(TDMAT)或四次(二乙基胺基)鈦(TDEAT)。
根據各項實施例，用於形成薄膜(例如，擴散阻障層或區域)之N前驅體之非限制性實例包含氨(NH 3)、聯氨(N 2H 4)或甲基聯氨(CH 3(NH)NH 2、「MMH」)。如上文所提及，可對第一沈積階段及第二沈積階段採用不同N前驅體，且可對相同階段之不同循環使用實際上不同前驅體。
根據各項實施例，用於清除之惰性氣體之非限制性實例包含氮氣N 2或稀有氣體(諸如Ar)。
根據一些實施例，用於形成擴散阻障層之Si前驅體可為氫化物前驅體。該氫化物前驅體之實例包含矽烷(SiH 4)及乙矽烷(Si 2H 6)。根據一些其他實施例，用於形成擴散阻障層之Si前驅體可為含氯前驅體，諸如氯化矽或氯矽烷。實例包含四氯化矽(SiCl 4)、一氯甲矽烷(SiH 3Cl、「MCS」)、二氯矽烷(SiH 2Cl 2、「DCS」)、三氯矽烷(SiHCl 3)、六氯乙矽烷(Si 2Cl 6、「HCDS」)及八氯乙矽烷(Si 3Cl 8、「OCTS」)。本發明者已發現，當歸因於相對於有機矽前驅體減小之空間位阻而在各種各樣條件下期望藉由前驅體形成之表面之較高飽和位準時，可期望地使用含矽及氯之Si前驅體來形成包括TiSiN之擴散阻障層。
根據一些實施例，用於形成擴散阻障層之Al前驅體可為有機金屬前驅體。該有機金屬前驅體之實例包含三甲基鋁(「TMA」)、三異丁基鋁及三(二甲基胺基)鋁。根據一些其他實施例，用於形成擴散阻障層之Al前驅體可為含氯之Al前驅體，例如，AlCl 3。
在不受任何理論約束之情況下，本發明者已發現，相較於其他Si或Al前驅體，此等Si及Al前驅體在作為第一非氮前驅體引入時，對於促進TiSiN層或TiAlN層之逐層生長模式可尤其有利。該逐層生長模式係透過在生長之早期階段期間藉由TiSiN層或TiAlN層之核改良對基板表面之潤濕來達成，該潤濕可藉由核與基板表面之間的小接觸角特性化。由於逐層生長模式，可達成改良之保形性及降低之表面粗糙度，此對於藉由沈積於具有小尺寸之高縱橫比中來形成擴散阻障可尤其有利。此外，在不受任何理論約束之情況下，含氯之Si及/或Al前驅體可藉由抑制或自限制吸附而在生長方向上更精確控制組合物。
根據實施例，為實現本文中所揭示之各種優點(例如，為用作有效擴散阻障)，包括TiSiN及/或TiAlN之薄膜可具有不超過約25 nm、20 nm、15 nm、10 nm、7 nm、4 nm、2 nm、1 nm或具有在藉由此等值之任一者界定之範圍內或超出此等值之值之厚度。相較於具有類似於擴散阻障之有效性之TiN阻障，此等厚度可實質上更低。
根據實施例，為實現本文中所揭示之各種優點(例如，為用作擴散阻障)，可在250 oC至300 oC、300 oC至400 oC、350 oC至400 oC、400 oC至450 oC、450 oC至500 oC、500 oC至550 oC、550 oC至600 oC、600 oC至650 oC之基板溫度或在藉由此等值之任一者界定之範圍內之溫度(例如，約400 oC)下形成包括TiSiN及/或TiAlN之薄膜。
根據實施例，為實現本文中所揭示之各種優點(例如，為用作有效擴散阻障)，各種前驅體之暴露時間或脈衝持續時間係在約0.1秒至5秒、5秒至10秒、10秒至20秒、20秒至30秒、30秒至40秒、40秒至50秒、50秒至60秒之範圍內，或在藉由此等值之任一者界定之範圍內或更高之持續時間。
概括而言，形成包括TiSiN及/或TiAlN之薄膜(例如，擴散阻障)包括使基板暴露至各包含一或多個第一沈積階段及/或一或多個第二沈積階段之一或多個循環。該等第一沈積階段之各者繼而包括與至N前驅體之一或多次暴露交替之至Ti前驅體之一或多次暴露。根據一些實施例，該等第二沈積階段之各者繼而包括至Si或Al前驅體之一或多次暴露。根據一些其他實施例，第二沈積階段之各者包括與至N前驅體之一或多次暴露交替之至Si前驅體及/或Al前驅體之一或多次暴露。所得擴散阻障層包括TiSiN層或區域或TiAlN層或區域。根據各項實施例，可定製基板至Ti前驅體、N前驅體及Si及/或Al前驅體之各者之暴露之頻率及次數，及基板至循環、第一沈積階段及第二沈積階段之各者之暴露之頻率及次數，以及暴露之順序以獲得所要化學計量、厚度及結晶度，如本文中所描述。 在具有高表面積及 / 或高縱橫比結構之基板上之沈積
本發明者已發現，當基板具有相對較高表面積(例如，由高縱橫比結構之相對較高面積密度引起)時，使用基於形成於平坦或未圖案化基板或具有相對較低表面積之基板上之薄膜之特性化或高縱橫比結構之低面積密度開發之ALD程序配方用薄膜塗佈經暴露表面可產生在經暴露表面之不同部分處具有不同特性之薄膜。例如，在具有高縱橫比結構之相對較高面積密度之基板中之高縱橫比結構中，如上文所描述之保形性或階梯覆蓋率可顯著較差。僅舉幾例，在經暴露表面之不同部分處亦可不同之其他特性包含膜化學計量、表面粗糙度、電阻率及膜密度。在不受任何理論約束之情況下，特性之低均勻性之一個原因可為相對於平坦基板之基板之顯著增加之經暴露表面積。由於增加之經暴露表面積，經暴露表面之不同部分可接收前驅體通量之不同量值，使得不同量之前驅體可吸附於經暴露表面之不同部分上。僅藉由簡化實例，當在300 mm半導體基板上形成數百個各具有1x10 10數量級或更多電晶體之晶粒且各電晶體具有擁有10 nm至100 nm之直徑及1至100之縱橫比之一或多個通孔時，在薄膜沈積期間暴露至前驅體之表面積可超過對應未圖案化之基板之表面積10倍、100倍、1000倍或更多倍。另外，在經暴露表面之不同部分處之局部沈積條件可為不同的。例如，相較於深溝渠或通孔外部之區域，該深溝渠或通孔內部之局部壓力可為不同的，例如，更低。另外，在真空條件下，由於氣體分子與溝渠或通孔之側壁發生更多碰撞，所以深溝渠或通孔之上部分可由於經受更高通量而吸附更高量之前驅體分子。
根據本文中所描述之各項實施例，本發明者已發現，本文中所描述之沈積方法對於在經暴露表面之不同部分處以針對各種物理特性(僅舉幾例，包含保形性、階梯覆蓋率、膜化學計量、表面粗糙度、電阻率及膜密度)之較高均勻性形成包括TiSiN及/或TiAlN之薄膜尤其有利。因此，針對此等物理特性之一或多者，根據本文中所揭示之沈積方法形成之包括TiSiN及/或TiAlN之薄膜在局部(例如，在溝渠或通孔內)及全域(例如，在晶圓內)層級具有較高均勻性。因此，根據實施例之沈積方法尤其有利於在基板上形成包括TiSiN及/或TiAlN之薄膜，該基板包括使得半導體基板之暴露至一或多個氣相沈積循環之表面積與對應未圖案化之半導體基板之表面積之比率超過2、5、10、20、50、100、200、500、1000或具有在藉由此等值之任一者界定之範圍內或更高之比率的表面形貌。
替代性地或此外，根據實施例之沈積方法另外尤其有利於在包括高縱橫比結構之基板上形成薄膜，該等高縱橫比結構具有小於1微米、500 nm、200 nm、100 nm、50 nm、20 nm或在藉由此等值之任一者界定之範圍內之值之開口寬度，超過5、10、20、50、100、200或在藉由此等值之任一者界定之範圍內之值之縱橫比，及使得表面積大於如上所述之平坦基板之表面積之面積密度。可用根據實施例之包括TiSiN及/或TiAlN之薄膜以如上文所定義之階梯覆蓋率保形地塗佈具有此形貌之基板，該階梯覆蓋率超過50%、60%、70%、80%、90%、95%或具有在藉由此等值之任一者界定之範圍內或更高之值。如上文所論述，本發明者已發現，可根據實施例最佳化用於保形地塗佈具有高縱橫比結構之相對較高面積密度之基板之程序條件以達成此等結果。本發明者已發現，可藉由尤其控制(僅舉幾例)在基板之暴露期間之前驅體之反應腔室壓力或分壓力、沈積速率、經引入至反應腔室中之前驅體之溫度或壓力、前驅體之流動速率及暴露時間來達成此等結果。
本發明者已發現，根據實施例，當塗佈具有高縱橫比結構之相對較高面積密度之基板時，相對較高總壓力或分壓力可導致保形性及階梯覆蓋率之改良。在不受任何理論約束之情況下，此改良可尤其與減輕高縱橫比通孔或溝渠內部之前驅體之局部降低之分壓力之效應相關聯。因此，根據實施例，再次參考圖5B及圖5C，在使基板暴露525至一或多個第一沈積階段(Ti前驅體及/或N前驅體)期間，及/或在使基板暴露530至一或多個第二沈積階段(Si及/或Al前驅體及/或N前驅體)期間，個別前驅體之任一者之總壓力或分壓力可為1.0托至3.0托、3.0托至5.0托、5.0托至7.0托、7.0托至9.0托，9.0托至11.0托、11.0托至13.0托、13.0托至15.0托或在藉由此等值之任一者界定之範圍內之壓力。在至Ti前驅體、N前驅體及/或Si及/或Al前驅體之暴露之各者中，各自前驅體可構成反應腔室中之氣體分子之總量之1%至2%、2%至5%、5%至10%、10%至20%、20%至50%、50%至100%，或在藉由此等值之任一者界定之範圍內之百分比。本發明者已發現，在一些境況下，當總壓力或分壓力超出此等值時，階梯覆蓋率可尤其開始降級。
根據實施例，控制在使基板暴露525至一或多個第一沈積階段(Ti前驅體及/或N前驅體)期間及/或在使基板暴露530至一或多個第二沈積階段(Si及/或Al前驅體及/或N前驅體)期間之相對較高總壓力或分壓力連同各自前驅體及惰性氣體之流動速率以及反應腔室之泵抽功率，使得每第一及/或第二沈積階段，沈積速率係以0.20 Å/沈積階段至0.30 Å/沈積階段、0.30 Å/沈積階段至0.40 Å/沈積階段、0.40 Å/沈積階段至0.50 Å/沈積階段、0.50 Å/沈積階段至0.60 Å/沈積階段、0.60 Å/沈積階段至0.70 Å/沈積階段、0.60 Å/沈積階段至0.70 Å/沈積階段、0.70 Å/沈積階段至0.80 Å/沈積階段或在藉由此等值之任一者界定之範圍內之值而相對較高。
本發明者已發現，部分為實現相對較高處理量同時將相對較高量之前驅體輸送至反應腔室以在相對較高總壓力或分壓力下進行沈積，前驅體進入反應腔室中之流動速率應顯著高於在用於在平坦基板及/或具有低(例如，＜1)縱橫比結構之基板上形成薄膜之程序條件中所使用之流動速率。高流動速率繼而可藉由增加在引入至反應腔室中之前之前驅體之溫度或壓力之一或兩者來達成。例如，對於在製造條件下呈液體形式之前驅體，可將前驅體瓶加熱至高於室溫之溫度，例如，30 oC至60 oC、60 oC至80 oC、80 oC至100 oC、100 oC至120 oC、120 oC至150 oC，或在藉由此等值之任一者界定之範圍內之溫度，以增加蒸氣產生速率。可分別部分基於前驅體之蒸氣壓力及前驅體之分解溫度來判定此等範圍之下部瓶溫度及上部瓶溫度。藉由實例，可將TiCl 4加熱至約60 oC至80 oC。另一方面，對於在製造條件下呈氣體形式之前驅體，可藉由增加氣體管線壓力以將輸送壓力增加至相對於在相對較低表面積或平坦基板及/或具有低(例如，＜1)縱橫比結構之基板上形成薄膜時所使用之氣體管線壓力更高之值，來達成高流動速率。將瞭解，達成本文中所描述之各種優點之相對較高流動速率可尤其取決於泵抽速率、暴露時間及反應器之體積。為達成適於在具有高表面積及/或高縱橫比結構之基板上沈積薄膜之流動速率，除了其他參數外，亦可調整前驅體之溫度及/或壓力使得Ti、N、Si及/或Al前驅體之各者之流動速率可為(例如)100標準立方釐米/分鐘(sccm)至1000 sccm、1000 sccm至2000 sccm、2000 sccm至5000 sccm、5000 sccm至10,000 sccm、10,000 sccm至15,000 sccm、15,000 sccm至20,000 sccm，或在藉由此等值之任一者界定之範圍內或更高之值。將瞭解，合適流動速率可尤其取決於反應器之體積，且此等流動速率中之一些流動速率可適於具有約1公升至2公升之體積之單晶圓反應器。
圖6A至圖6C繪示根據本文中所描述之沈積技術形成之加襯裡於高縱橫比通孔之保形TiSiN膜之實驗透射電子顯微(TEM)影像。該等高縱橫比通孔具有經沈積之氧化矽表面。圖6A、圖6B及圖6C分別係在形成於具有約40之縱橫比之通孔中之TiSiN薄膜之上部分、中間部分及下部分處獲取之TEM影像。在圖6A至圖6C之各者中，左影像係高縱橫比通孔之各自部分之明場影像且右影像展示自使用具有相當於TiSiN薄膜之厚度之光點大小之電子束形成於高縱橫比通孔之各自部分上之薄膜獲得之選擇性區域繞射(SAD)圖案。不同於歸因於如圖2中所展示之柱狀生長而具有粗糙表面之多晶TiN，圖6A至圖6C之明場TEM影像展示經沈積TiSiN更平滑及保形。本發明者已發現，此等及其他改良可部分歸因於TiSiN之至少一些非晶相之存在，此非晶相可與TiSiN之一些奈米晶相一起存在，如藉由SAD圖案指示。TiSiN薄膜係實質上非晶的且在通孔之整個深度內實質上保形，具有良好階梯高度覆蓋率(~60%)。 控制 奈米級 之 薄膜形態
有利的是，歸因於使用本文中所描述之各種程序參數控制亞單層層級之前驅體之吸附，本文中所揭示之週期性氣相沈積程序(其等可為ALD程序)之各項實施例實現對在奈米級之包括TiSiN及/或TiAlN之薄膜之膜形態及結構之控制及改良。受控之形態及結構包含結晶度、均勻性及表面粗糙度。特定言之，本發明者已發現，在包括TiSiN及/或TiAlN之薄膜中藉由控制暴露循環之各種參數而有利地控制奈米級之結晶度及/或均勻性，如本文中所描述。
根據各項實施例，當形成包括TiSiN及/或TiAlN之薄膜(例如，擴散阻障層)時，除了上文所描述之各種參數之外，亦可使用基板至第一沈積階段之暴露(包括至Ti前驅體及N前驅體之暴露之組合)之次數與基板至第二沈積階段之暴露(包括至Si及/或Al前驅體之暴露或至Si及/或Al前驅體及N前驅體之暴露之組合)之次數之特定比率來控制膜形態。該比率可為約1:30至1:15、1:15至1:6、1:6至1:3、1:3至1:2、1:2至2:3、2:3至5:6、5:6至1:1、1:1至6:5、6:5至3:2、3:2至2:1、2:1至3:1、3:1至6:1、6:1至15:1、15:1至30:1，或在藉由此等值之任一者界定之範圍內之比率。例如，比率可為2:3、3:2、5:4、7:3、7:5、7:1、10:1及15:1之一者。替代性地，至Ti前驅體及Si及/或Al前驅體之暴露可具有此等比率。在本文中所描述之用於形成包括TiSiN及/或TiAlN之擴散阻障之程序條件之組合下，至第一沈積階段之暴露與至第二沈積階段之暴露之比率使得Si或Al以超過在擴散阻障中之原子總數之基礎上之約3%、10%、20%、30%、40%、50%、60%、70%、80%、90%或在藉由此等值之任一者界定之範圍內之值之平均濃度存在於擴散阻障中。
本發明者已發現，藉由控制基板至第一沈積階段(或Ti前驅體)之暴露之次數與基板至第二沈積階段(或Si或Al前驅體)之暴露之次數之比率，可連續調諧包括TiSiN及/或TiAlN之所得薄膜之結晶度，如圖7A至圖7C中所繪示。圖7A至圖7C展示自沈積於高縱橫比通孔之側壁上之包括TiSiN之保形薄膜(類似於圖6A至圖6C中所繪示之薄膜，具有不同結晶度)獲得之選定區域繞射(SAD)圖案。圖7A至圖7C分別展示實質上完全非晶之TiSiN薄膜之SAD圖案、部分非晶且部分結晶或奈米晶之TiSiN薄膜之SAD圖案及實質上多晶或奈米晶之TiSiN薄膜之SAD圖案。將瞭解，可自經編索引至如圖7C中所指示之結晶TiSiN之(111)、(200)及(220)晶體平面之繞射光點及/或環之位置及相對銳度判定奈米晶域或多晶域之存在及定性結晶度。例如，主要具有擴散環之SAD圖案可與實質上非晶TiSiN相關聯，而主要具有光點之SAD圖案可與具有與用於獲得該SAD圖案之選定區域相當之域大小之實質上多晶TiSiN相關聯。具有TiSiN之奈米晶相及非晶相之SAD圖案可具有擴散環及光點兩者之混合物。本發明者已發現，非晶相之增加分率可尤其歸因於TiSiN薄膜之增加之平滑度、保形性及階梯覆蓋率。
圖8係根據實施例之形成於實質上完全非晶之Si基板上之毯覆式TiSiN層之掠入射X射線繞射圖案。經量測之TiSiN層係類似於經成像用於圖7A及圖6A至圖6C中之SAD圖案之TiSiN層。缺乏可歸因於TiSiN層之結晶相之相異結晶峰值指示TiSiN層之實質上完全非晶性質。
如本文中所描述，可調諧包括TiSiN及/或TiAlN之薄膜之相對結晶度以最佳化各種材料特性(例如，擴散阻障特性)。在一些境況下，較低結晶度可較佳(例如)用於減少晶界。減少之晶界可抑制特定元素擴散通過薄膜且改良平滑度。然而，在其他境況下，較高結晶度可較佳(例如)用於降低薄膜之電阻率。圖9係根據實施例之依據包括TiSiN之薄膜之矽含量而變化之實驗量測之電阻率的圖表。該圖表繪示可藉由調諧薄膜中之相對Si含量(原子%)而在值之廣泛範圍內調諧TiSiN薄膜之電阻率，相對Si含量繼而可藉由調諧週期性氣相沈積或ALD循環中之至Si前驅體之暴露之次數來調諧。本發明者已發現，雖然在相對較低Si含量下，TiSiN層之電阻率依據Si含量而相對緩慢地增加，但在相對較高Si含量下，電阻率依據Si含量而相對快速地增加。本發明者已發現，如藉由如上所述之透射電子顯微鏡實驗上驗證，依據Si含量之電阻率之相對快速增加通常與TiSiN之非晶相出現之開始910一致。將瞭解，該開始910及電阻率可尤其取決於所使用之沈積溫度及前驅體。如上文所論述，為形成至少部分非晶之TiSiN層，可需要高於約10%之Si。雖然電阻率可因此而增加，但總厚度可相對於完全結晶層(諸如TiN層)減小。
因此，在其中具有擁有相對較高擴散阻障能力及/或相對較低表面粗糙度之薄膜係有利之境況中，可有利地調諧電極層之組合物使得包括TiSiN及/或TiAlN之薄膜係至少部分非晶的。在此等實施方案中，薄膜可實質上完全非晶或包括由非晶基質圍繞之奈米晶區域。例如，電極可包含在包含Ti、Al/Si及N之非晶基質中之TiSi/TiAl、TiN及TiAlN/TiSiN奈米晶體。在所繪示實施方案中，在約1600 μΩ-cm下之開始910對應於約10%之Si之平均原子濃度。然而，在其他實施方案中，取決於所使用之沈積條件及前驅體，開始可對應於約10%、15%、20%或25%或在藉由此等值之任一者界定之範圍內之值之平均Si濃度。替代性地，開始910對應於基板至一或多個第一沈積階段之暴露(各包括至Ti前驅體及N前驅體之暴露之組合，而無至Si及/或Al前驅體之暴露)之次數與基板至一或多個第二沈積階段之暴露(各包括至Si及/或Al前驅體之暴露或至Si及/或Al前驅體及N前驅體之暴露之組合)之次數之1:1至2:1、2:1至3:1、3:1至6:1、6:1至15:1、15:1至30:1之比率，或在藉由此等值之任一者界定之範圍內之比率。替代性地，此等比率可表示至Ti前驅體之暴露之次數與至N前驅體之暴露之次數之比率。
可調諧包括TiSiN及/或TiAlN之薄膜之組合物以具有＜1000 μΩ-cm、1000 μΩ-cm至2000 μΩ-cm、2000 μΩ-cm至3000 μΩ-cm、3000 μΩ-cm至4000 μΩ-cm、4000 μΩ-cm至5000 μΩ-cm、5000 μΩ-cm至6000 μΩ-cm、6000 μΩ-cm至7000 μΩ-cm、7000 μΩ-cm至8000 μΩ-cm、8000 μΩ-cm至9000 μΩ-cm、9000 μΩ-cm至10000 μΩ-cm或大於10000 μΩ-cm，或在藉由此等值之任一者界定之範圍內之值之電阻率。
除了結晶度之外，本發明者已發現，亦可藉由控制至第一沈積階段之暴露之次數及/或至第二沈積階段之暴露之次數來控制奈米級之均勻度。在一些境況下，可控制第一及第二沈積階段之序列以形成具有富TiN及Si及/或Al或SiN及/或AlN之區域或層之薄膜，例如，包括與富Si及/或富Al區域或層或富SiN/AlN區域或層交替之富TiN區域或層之奈米積層。在一些其他境況下，儘管具有暴露至第一及第二沈積階段之相異序列，所得薄膜仍可為實質上均勻之TiSiN及/或TiAlN薄膜，如下文進一步詳細描述。關於圖10A及圖10B繪示實例性實施方案。圖10A繪示實質上均勻之TiSiN層之TEM影像，而圖10B繪示呈包括與富SiN區域或層交替之富TiN區域或層之奈米積層之形式之TiSiN層之TEM影像。
根據各項實施例，當形成包括TiSiN及/或TiAlN之薄膜(例如，擴散阻障層)以形成如圖10A中所展示之實質上均勻層時，在上文所揭示之溫度下沈積薄膜時，第一沈積階段及/或第二沈積階段之背對背(back-to-back)執行之次數可小於約50、30、25、20、15、10、5或在藉由此等值之任一者界定之範圍內之值。當第一沈積階段及/或第二沈積階段之背對背執行之次數超過此等值時，薄膜可包括奈米積層結構。將瞭解，用於形成實質上均勻或奈米積層結構之第一及/或第二沈積階段之背對背執行之次數可取決於各種因素，包含所使用之溫度、壓力及前驅體。例如，在相對較高溫度下，原子之較高擴散混合可有利於均勻組合物，而在相對較低溫度下，原子之較低擴散混合可有利於奈米積層形成。
本發明者已發現，有利的是，當根據本文中所揭示之實施例形成包括TiSiN及/或TiAlN之薄膜時，相較於使用其他技術(例如，CVD或PVD)形成之其他擴散阻障材料(例如，TiN或TiSiN)，亦可降低表面粗糙度。當其上沈積擴散阻障之表面包括藉由諸如通孔或溝渠之開口暴露之非金屬表面(例如，介電質表面及/或半導體表面)時，相較於其他材料或技術，降低之表面粗糙度尤其有利。在經沈積時，具有上述厚度之擴散阻障可具有在擴散阻障之平均厚度之基礎上之0.5%、1%、1.5%、2%、2.5%、3%、3.5%、4%、4.5%及5%，或在藉由此等值之任一者界定之範圍內之值或更低值之均方根(RMS)表面粗糙度。替代性地，在經沈積時，具有上述厚度之擴散阻障可具有小於0.5 nm、0.4 nm、0.3 nm、0.2 nm、0.1 nm或在藉由此等值之任一者界定之範圍內之值或更低值之均方根(RMS)表面粗糙度值。經降低之RMS粗糙度繼而可改良擴散阻障層之保形性。 應用
根據本文中所揭示之各項實施例之使用各種程序參數形成之包括TiSiN或TiAlN之薄膜可用於各種應用中，尤其在基板包括具有可受益於本文中所揭示之各種有利特性之相對較高表面積、相對較高縱橫比結構及/或非金屬表面之形貌之情況下。實例性應用包含用以加襯裡於具有超過1、2、5、10、20、50、100、200或在藉由此等值之任一者界定之範圍內之值之縱橫比(例如，定義為深度除以頂部寬度之比率)之通孔、孔、溝渠、腔或類似結構之沈積。
圖11繪示在形成用於形成於可經重度摻雜之主動半導體基板區域上之接觸結構(例如，源極或汲極接觸件)之擴散阻障之背景內容中之一個實例性應用。繪示半導體裝置1100之部分，其包含材料1104，包括介電質材料(諸如氧化矽或氮化矽)之介電質層1108 (例如，層間介電質(ILD)層)形成於材料1104上。為形成至基板1104之各種區域(包含各種經摻雜區域，例如，源極及汲極區域)之接觸件，可形成穿過介電質層1108之通孔或溝渠。該通孔或該溝渠可暴露各種非金屬表面，例如，通孔之包括基板表面(例如，矽基板表面)之經暴露底表面，以及介電質側壁。此後，可根據本文中所描述之各項實施例以類似於圖6A至圖6C中所展示之方式用包括TiSiN及/或TiAlN之薄膜保形地塗佈通孔之底表面及側表面。此後，可用更具導電性之材料(尤其金屬或金屬合金，例如，W、Al或Cu)填充經加襯裡通孔以形成接觸插塞1116。例如，可藉由CVD使用(例如) WF 6用鎢填充通孔。
出於上文所描述之各種原因，根據實施例形成之阻障層1112可為有利的。另外，歸因於阻障層1112之保形性質，可實質上減小在後續金屬填充程序期間之夾斷(pinching off)之傾向。另外，如上文所描述，阻障層1112可提供跨其之有效材料輸送阻礙，例如，摻雜物(B、P)自基板1104向外擴散，以及來自接觸插塞形成程序之反應物、蝕刻劑及金屬(例如，F、Cl、W或Cu)向內擴散。可藉由降低之表面粗糙度、增加之階梯覆蓋率、部分非晶之形態(其可為部分奈米晶)及/或均勻/奈米積層形態來增強阻障效應。相對於TiN薄膜，可以較低厚度達成此等有利效應。此外，如上文所描述，逐層生長模式可減小阻障層1112之總體接觸電阻。
根據本文中所揭示之各項實施例形成之包括TiSiN及/或TiAlN之薄膜之其他應用包含(僅舉幾例)形成於凹入基板中之各種導電結構(例如，埋藏式電極或線)、電極(例如，DRAM電容器電極或閘極電極)、用於較高金屬層級之金屬化阻障(例如，用於Cu接觸件/線之通孔/溝渠中之阻障)、高縱橫比垂直棒狀電極或用於三維記憶體之通孔及矽穿孔(TSV)。 在 Si 前驅體暴露之前包括 Ti 表面處理之 TiSiN 膜沈積
本文中所描述之各項實施例解決對改良產業中使用之擴散阻障(例如，如上文關於圖2所描述之以TiN為主之擴散阻障)之需求。如上文所描述，包括TiSiN之薄膜之低電阻率及高階梯覆蓋率以及其他特性對於許多應用(例如，用於形成加襯裡於高縱橫比通孔或溝渠之電極及/或擴散阻障)而言係可期望的。如上文所論述，可藉由尤其控制(僅舉幾例)在沈積期間之反應腔室壓力或前驅體之分壓力、沈積速率、經引入至反應腔室中之前驅體之溫度或壓力、前驅體之流動速率及暴露時間來最佳化上文關於(例如)圖5A至圖5D所描述之用於保形地塗佈具有高縱橫比結構之相對較高面積密度之基板的程序條件。
除了由TiSiN提供之相對於其他擴散阻障材料(諸如TiN)之上述改良之外，本發明者已發現，TiSiN可對先進技術節點提供其他優點。圖12展示藉由原子層沈積生長在具有形貌之基板上之超薄TiN層之橫截面透射電子顯微照片。本發明者已發現，即使在藉由原子層沈積生長時，超薄(例如，＜5 nm) TiN層仍可能不連續覆蓋底層表面且具有不連續性。此等不連續性可限制TiN層作為擴散阻障之有效性。相比而言，本發明者已發現，當在本文中所描述之特定沈積條件下沈積時，TiSiN即使在低至此等超薄尺寸(例如，低至＜ 5 nm)的情況下仍可提供連續及均勻的覆蓋，此對於先進技術節點之超薄擴散阻障中之應用尤為關鍵。如本文中所描述，本發明者已發現上文(例如)關於圖5A至圖5D所描述之用於增加TiSiN膜之階梯覆蓋率及/或降低電阻率之各種方法的替代方法及/或進一步改良。特定言之，在本文中所描述之替代或進一步改良方法中，使半導體基板暴露至與一或多個第二沈積階段交替且不重疊之一或多個第一沈積階段，其中：使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體；及使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。即，在第二沈積階段中，至Ti前驅體之暴露在Si前驅體暴露之前，該Si前驅體暴露後接著N前驅體暴露。此替代方法進一步降低粗糙度且增強逐層生長，使得TiSiN膜即使在低至超薄(例如，＜5 nm)尺寸的情況下仍保持連續。另外，本發明者已發現，即使在生長期間一或多個前驅體使基板之表面欠飽和時，方法亦容許更精確控制Ti併入量。因此，本發明者已發現，方法容許實質上降低之電阻率值及電阻率值之更高穩定性。
圖13係繪示形成包括TiSiN之薄膜之方法之流程圖，該流程圖類似於上文關於圖5B至圖5D所描述之流程圖。沈積包括TiSiN之薄膜之所繪示方法包含使半導體基板暴露525至一或多個(m個)第一沈積階段及使半導體基板暴露530至一或多個(n個)第二沈積階段。第一沈積階段之各者繼而包括至Ti前驅體及N前驅體之複數次交替暴露，且第二沈積階段之各者繼而包括至Si前驅體及N前驅體之複數次交替暴露。圖13中所繪示之方法之額外細節已在上文關於圖5B至圖5D進行描述，在本文中為簡潔起見不重複其細節。
圖14至圖16繪示形成包括TiSiN之擴散阻障之替代或進一步改良之方法，其中在超低厚度下具有粗糙度及連續性之進一步改良，以及控制Ti含量之更高精確度，使得可以更少可變性降低電阻率。
圖14係繪示根據實施例之形成包括TiSiN之擴散阻障之方法的流程圖。該方法包含使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段之步驟1402。在該方法中，使半導體基板暴露1404至一或多個第一沈積階段包括使半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。在該方法中，使半導體基板暴露1406至一或多個第二沈積階段包括使半導體基板循序地暴露至Ti前驅體及矽(Si)前驅體，而在其等之間未中介暴露至N前驅體，接著使半導體基板暴露至N前驅體。
圖15係繪示根據另一實施例之形成包括TiSiN之擴散阻障之方法的流程圖。該方法包含使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段之步驟1502。在該方法中，使半導體基板暴露1504至一或多個第一沈積階段包括使半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。在該方法中，使半導體基板暴露1506至一或多個第二沈積階段包括使半導體基板循序地暴露至Ti前驅體，接著矽(Si)前驅體，接著N前驅體。
圖16係繪示根據另一實施例之形成包括TiSiN之擴散阻障之方法的流程圖。該方法包含使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段之步驟1602。在該方法中，使半導體基板暴露1604至一或多個第一沈積階段包括使半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。在該方法中，使半導體基板暴露1606至一或多個第二沈積階段包括使該半導體基板暴露至Ti前驅體達Ti前驅體暴露持續時間，接著矽(Si)前驅體達Si前驅體暴露持續時間，接著N前驅體，其中Si前驅體暴露持續時間與Ti前驅體暴露持續時間之比率係在2與130之間。
圖17係繪示根據實施例之用於形成包括TiSiN之薄膜之方法的流程圖，其繪示與上文關於圖14至圖16所繪示之任一實施例相容之前驅體暴露序列，其中不同於上文關於圖13所描述之方法，在第二沈積階段中，Ti前驅體在Si前驅體暴露之前，該Si前驅體暴露後接著N前驅體暴露。所繪示方法包含使基板暴露至一或多個(x個)氣相沈積循環1720，各氣相沈積循環1720包含使半導體基板暴露1725至一或多個(m個)第一沈積階段及使半導體基板暴露1730至一或多個(n個)第二沈積階段。在所繪示實施例中，第一及第二沈積階段彼此交替且在時間上不重疊。在所繪示方法中，使半導體基板暴露1725至一或多個第一沈積階段之順序可實質上與上文關於圖5B至圖5D及圖13所描述之使半導體基板暴露525至一或多個(m個)第一沈積階段相同。特定言之，使半導體基板暴露1725至一或多個第一沈積階段包括以類似於如上文關於圖5B至圖5D及圖13所描述之方式使半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，在本文中為簡潔起見不重複其細節。
然而，不同於上文關於圖13 (及圖5B至圖5D)所描述之方法，在圖17中所繪示之方法中，使半導體基板暴露至第二沈積階段之各者另外包括使基板暴露至鈦(Ti)前驅體。特定言之，使半導體基板暴露1730至一或多個第二沈積階段包括使半導體基板循序地暴露至Ti前驅體，接著矽(Si)前驅體，接著N前驅體。
此外或替代性地，使半導體基板暴露1730包括使半導體基板循序地暴露至Ti前驅體及Si前驅體，而未中介暴露至N前驅體，接著使半導體基板暴露至N前驅體。在圖17之所繪示實施例中，當第二沈積階段緊接在第一沈積階段之後時，使半導體基板暴露1725至第一沈積階段包括使半導體基板暴露至作為最後前驅體之N前驅體，及使半導體基板暴露至作為第二沈積階段之第一前驅體之Ti前驅體。
雖然在本文中為簡潔起見省略細節，但圖17之所繪示實施例中使用之各種程序參數可類似於上文關於圖13及/或圖5B至圖5D所描述之方法中使用之程序參數，包含前驅體、沈積期間之腔室壓力及沈積溫度。在本文中為簡潔起見不重複相似參數。
本發明者已發現，由於上文陳述之各種原因，如本文中所描述使Ti前驅體暴露在Si前驅體暴露之前可為有利的。為增強有利效應，可相對於其他暴露關於各種參數(包含前驅體流動速率及暴露持續時間)最佳化在第二沈積階段期間之Ti前驅體暴露。
為達成適於使用在Si前驅體暴露之前具有Ti表面處理之沈積程序在具有高表面積及/或高縱橫比結構之基板上沈積TiSiN薄膜之流動速率，可將Ti前驅體及Si前驅體之各者之流動速率調整為小於1000標準立方釐米/分鐘(sccm)、800 sccm、600 sccm、400 sccm、200 sccm，或在藉由此等值之任一者界定之範圍內或更高之值。可將N前驅體之流動速率調整為更高，例如，小於10,000標準立方釐米/分鐘(sccm)、8,000 sccm、6,000 sccm、4,000 sccm、2,000 sccm，或在藉由此等值之任一者界定之範圍內或更高之值。將瞭解，合適流動速率可尤其取決於反應器之體積，且此等流動速率可適於具有約1公升至2公升之體積之單晶圓反應器。對於包含複數個處理站之反應器，此等流動速率可適於各處理站。
返回參考圖17，本發明者已發現，當在暴露1730至第二沈積階段期間Ti前驅體之暴露時間相對於Si前驅體之暴露時間更短時，在暴露1730至第二沈積階段期間使半導體基板暴露至Ti前驅體可尤其有效。有利的是，在特定實施例中，第二沈積階段中之Ti前驅體之相對較短暴露時間導致電阻率及/或階梯覆蓋率的驚人的大改良。在各項實施例中，在第二沈積階段中使半導體基板暴露至Si前驅體及使半導體基板暴露至Ti前驅體之暴露時間之比率超過0.05、0.1、0.5、1、2、5、10、20、50、100、130、200、240，或在藉由此等值之任一者界定之範圍內之值。例如，在圖17中之所繪示實施例中，第二沈積階段之Si前驅體暴露時間可小於120秒、90秒、60秒、30秒、10秒、5秒、3秒、2秒、1秒、0.5秒、0.1秒，或在藉由此等值之任一者界定之範圍內之值，而第二沈積階段之Ti暴露時間可小於2秒、1.5秒、1.2秒、1.0秒、0.7秒、0.5秒，或在藉由此等值之任一者界定之範圍內之值。
仍參考圖17，本發明者已進一步發現，當在暴露1730至第二沈積階段期間Ti前驅體之暴露時間相對於在暴露1725至第一沈積階段期間Ti前驅體之暴露時間更長時，在暴露1730至第二沈積階段期間使半導體基板暴露至Ti前驅體可尤其有效。有利的是，在各項實施例中，在第二沈積階段中使半導體基板暴露至Ti前驅體及在第一沈積階段中使半導體基板暴露至Ti前驅體之暴露時間之比率超過0.5、1、3、5、10、20、30、40，或在藉由此等值之任一者界定之範圍內之值。例如，在圖17中之所繪示實施例中，第一沈積階段之Ti前驅體暴露時間可小於1秒、0.5秒、0.2秒、0.1秒、0.05秒，或在藉由此等值之任一者界定之範圍內之值，而第二沈積階段之Ti暴露時間可小於2秒、1.5秒、1.2秒、1.0秒、0.7秒、0.5秒，或在藉由此等值之任一者界定之範圍內之值。
仍參考圖17，本發明者已進一步發現，當在暴露1730至第二沈積階段期間N前驅體之暴露時間相對於在暴露1725至第一沈積階段期間N前驅體之暴露時間更長時，在暴露1730至第二沈積階段期間使半導體基板暴露至N前驅體可尤其有效。有利的是，在各項實施例中，在第二沈積階段中使半導體基板暴露至N前驅體及在第一沈積階段中使半導體基板暴露至N前驅體之暴露時間之比率超過1、2、5、10、20、50、100、200、500、600，或在藉由此等值之任一者界定之範圍內之值。例如，在圖17中之所繪示實施例中，第一沈積階段之N前驅體暴露時間可小於1秒、0.5秒、0.2秒、0.1秒，或在藉由此等值之任一者界定之範圍內之值，而第二沈積階段之N暴露時間可小於60秒、30秒、10秒、5秒、2秒、1秒、0.5秒、0.2秒，或在藉由此等值之任一者界定之範圍內之值。
仍參考圖17，僅藉由圖解說明，在第一沈積階段中之Ti前驅體脈衝/Ti前驅體清除/N前驅體脈衝/N前驅體清除之典型持續時間可分別為0.05秒至1秒/0.2秒至1秒/0.1秒至1秒/0.2秒至1秒，而在第二沈積階段中之Ti前驅體脈衝/Ti前驅體清除/Si前驅體脈衝/Si前驅體清除/N前驅體脈衝/N前驅體清除之典型持續時間可分別為0.5秒至2秒/0.2秒至1秒/0.2秒至120秒/0.5秒至5秒/0.2秒至120秒/0.5秒至5秒。
藉由如本文中所描述控制第二沈積階段中之各種Ti前驅體暴露條件，使用根據實施例之方法形成之TiSiN薄膜可具有相較於使用相同方法(惟使半導體基板暴露至Ti前驅體作為一或多個第二沈積階段之部分除外)形成之擴散阻障低至少200 μΩ–cm、500 μΩ–cm、1000 μΩ–cm、1500 μΩ–cm或在藉由此等值之任一者界定之範圍內之值之電阻率。因此形成之TiSiN薄膜可具有低於2500 μΩ–cm、2000 μΩ–cm、1500 μΩ–cm、1000 μΩ–cm、500 μΩ–cm或在藉由此等值之任一者界定之範圍內之值的電阻率。
除了暴露時間之外，亦可調整第一沈積階段之數目(m)與第二沈積階段之數目(n)之比率(m/n)以用於調諧所得TiSiN薄膜之各種特性。
圖18A係根據圖17中所繪示之方法沈積之TiSiN薄膜之實驗量測之Si含量的圖表，其中Si含量經顯示為依據第一沈積階段之數目與第二沈積階段之數目之比率而變化。如所展示，觀察到經沈積TiSiN薄膜中之Si含量依據m/n比率增加而降低。如所展示，當m/n比率增加至約7以上時，依據m/n比率而變化之Si含量之降低率出乎意料地降低(展示拐點)。此降低與電阻率趨勢(圖18C)一致。在所繪示之實驗結果中，為形成具有對應於15%或更少之Si含量之低電阻率(例如，低於約2000 μΩ–cm)之TiSiN薄膜，將m/n調整為大於7經展示為關鍵的。高於對應於大於約7之m/n比率之15%或更大之Si含量，TiSiN之奈米結構成為實質上非晶的，如圖18B中所展示。
圖18B係根據圖17中所繪示之方法沈積之TiSiN薄膜之實驗量測之掠入射X射線繞射(XRD)光譜的圖表，其中不同曲線對應於具有第一沈積階段之數目與第二沈積階段之數目之不同比率的TiSiN薄膜。如所展示，觀察到(111)、(002)及(220)域之XRD峰值強度依據m/n比率降低而降低。如自信雜比展示，TiSiN膜中之非晶相之量隨著m/n比率降低而增加。
圖18C係在如圖18A中所繪示針對其等Si含量量測之TiSiN薄膜上實驗量測之電阻率的圖表。如所展示，觀察到TiSiN膜之電阻率依據m/n比率增加而降低。如上文所展示及論述，當m/n比率下降至低於7時，電阻率之增加率出乎意料地增加。在所繪示之實驗結果中，為形成具有2000 μΩ–cm或更低之電阻率之TiSiN薄膜，將m/n調整為大於7可為關鍵的。低於此比率，除了高電阻率值之外，針對Si含量之小變化之電阻率之可變性可使程序不適於大批量製造。
本發明者已發現，在第二沈積階段中之Si前驅體暴露之前，尤其能夠使所得TiSiN膜之較低電阻率具有依據暴露時間而變化之電阻率之相對較小可變性，即使在第二沈積階段中之至Ti、Si及N前驅體之暴露之一或多者使基板表面欠飽和時。因此，減少TiSiN薄膜之連續運行可變性，且增強其可製造性。此係在下文關於各種前驅體進行繪示。此外，由於在第二沈積階段期間不需要長暴露時間，因此可增強處理量。因此，根據實施例，在一或多個第二沈積階段期間使半導體基板暴露至Ti前驅體、Si前驅體及N前驅體之一或多者(例如，如圖14至圖17之任一者中所繪示)包括使半導體基板之主表面欠飽和。
如本文中所描述，前驅體表面飽和條件係指其中增加特定前驅體之暴露時間不導致因前驅體引起之表面飽和度之實質變化的條件。相反地，欠飽和係指其中增加特定前驅體之暴露時間確實導致因前驅體引起之表面飽和度之實質變化的條件。雖然表面飽和度難以絕對量測，但其可藉由量測相關電或實體參數來推斷。例如，對於給定參數，若使用持續時間內之暴露來達成參數之給定值，且若相同或更長持續時間內之額外暴露未改變參數之值超過(例如) 10%，則可推斷表面實質上飽和。
圖19A至圖19B係依據圖14至圖17中所繪示之沈積循環之第二沈積階段中之Ti前驅體(TiCl 4)暴露時間而變化之TiSiN薄膜之實驗量測之電阻率的圖表，其中至作為Si前驅體之二氯甲矽烷(SiH 2Cl 2，「DCS」)之暴露時間分別固定於60秒及90秒。如所繪示，隨著第二沈積階段中之Ti前驅體暴露時間增加，可觀察到TiSiN薄膜之電阻率之降低。可見，相較於使用相同之程序(惟在第二沈積階段中省略Ti前驅體暴露除外)沈積之TiSiN薄膜，在第二沈積階段中具有短至0.7秒之Ti前驅體暴露時間的情況下沈積之TiSiN薄膜具有實質上較低電阻率。雖然較長暴露時間進一步降低電阻率，但可見在具有短至0.7秒之Ti前驅體脈衝持續時間的情況下達成實質降低。如所展示，在第二沈積階段中無前導Ti暴露(x軸上之零值)的情況下，相較於至DCS之60秒暴露，至90秒DCS之暴露將電阻率自約2800 μΩ cm增加至約3200 μΩ cm，其大10%。即，可推斷60秒之DCS可能不足以使表面實質上飽和。然而，無關於DCS飽和位準，觀察到具有短至0.7秒之持續時間之Ti前驅體暴露在實質上降低電阻率方面係有效的。此後，隨著Ti前驅體暴露時間之額外增加的電阻率變化導致實質上更小電阻率變化。如所展示，相較於在第二沈積階段中在0.7秒之Ti前驅體暴露持續時間的情況下獲得之TiSiN薄膜，在1.2秒之Ti前驅體持續時間的情況下獲得之TiSiN薄膜具有已改變相對較小量(例如，約10%或更小)之電阻率。結果繪示，藉由在第二沈積階段中在Si前驅體之前插入相對較短Ti前驅體，獲得兩個有利技術效應，即，電阻率之實質降低以及電阻率可變性之實質降低。
圖20A至圖20C係自用使用類似於圖17中所繪示之沈積循環之沈積循環之第二沈積階段中之不同Ti前驅體(TiCl 4)暴露時間形成的TiSiN薄膜加襯裡之高縱橫比結構獲得的橫截面透射電子顯微照片。圖20A至圖20C中之顯微照片係在平面半導體基板上用具有約4 nm之等效厚度之TiSiN薄膜加襯裡於具有57:1之縱橫比(使用頂部處之開口之寬度量測)之高比率結構之後獲得。在圖20A至圖20C之顯微照片中成像之TiSiN薄膜係使用根據圖14至圖17中所繪示之方法之方法形成，其中在第二沈積階段中，Si前驅體(二氯甲矽烷)暴露時間係固定於90秒，而Ti前驅體暴露時間分別係0秒、0.7秒及1.2秒。如可見，自圖20A至圖20C中之顯微照片分別量測到階梯覆蓋率為83%、85%及87%。
圖21A至圖21C係依據圖14至圖17中所繪示之沈積循環之第二沈積階段中之Ti前驅體(TiCl 4)暴露時間而變化之實驗量測之電阻率的圖表，其中至作為Si前驅體之一氯甲矽烷(SiH 3Cl，「MCS」)之暴露時間分別固定於3.5秒、30秒及90秒。如所繪示，隨著第二沈積階段中之Ti前驅體暴露時間增加，可觀察到TiSiN薄膜之電阻率之降低。可見，相較於使用相同之程序(惟在第二沈積階段中省略Ti前驅體暴露除外)沈積之TiSiN薄膜，在第二沈積階段中具有短至0.7秒之Ti前驅體暴露時間的情況下沈積之TiSiN薄膜具有實質上較低電阻率。雖然較長暴露時間進一步降低電阻率，但可見在具有短至0.7秒之脈衝持續時間的情況下達成實質降低。此處，可進行上文關於圖19A及圖19B所描述之類似觀察。如所展示，在第二沈積階段中無前導Ti暴露(x軸上之零值)的情況下，無關於MCS飽和位準，觀察到具有短至0.7秒之持續時間之Ti前驅體暴露在實質上降低電阻率方面係有效的。此後，隨著Ti前驅體暴露時間之額外增加的電阻率變化導致實質上更小電阻率變化。如所展示，相較於在第二沈積階段中具有0.7秒之Ti前驅體暴露持續時間的情況下獲得之TiSiN薄膜，在具有1.2秒之Ti前驅體持續時間的情況下獲得之TiSiN薄膜具有已改變相對較小量(例如，約10%或更小)之電阻率。結果繪示，藉由在第二沈積階段中在Si前驅體之前插入相對較短Ti前驅體，獲得兩個有利技術效應，即，電阻率之實質降低以及電阻率可變性之實質降低。
圖22A至圖22C係自用使用類似於圖17中所繪示之沈積循環之沈積循環之第二沈積階段中之不同Ti前驅體(TiCl 4)暴露時間形成的TiSiN薄膜加襯裡之高縱橫比結構獲得的橫截面透射電子顯微照片。圖22A至圖22C中之顯微照片係在平面半導體基板上用具有約4 nm之等效厚度之TiSiN薄膜加襯裡於具有57:1之縱橫比(使用頂部處之開口之寬度量測)之高比率結構之後獲得。在圖22A及圖22B之顯微照片中成像之TiSiN薄膜係使用類似於圖14至圖17中所繪示之方法之方法形成，其中在第二沈積階段中，Si前驅體(一氯甲矽烷)暴露時間係固定於3.5秒，而Ti暴露時間分別係0秒及1.2秒。在圖22C之顯微照片中成像之TiSiN薄膜係使用類似於圖14至圖17中所繪示之方法之方法形成，其中在第二沈積階段中，Si前驅體(一氯甲矽烷)暴露時間係90秒，而Ti暴露時間係1.2秒。如可見，自圖22A至圖22C中之顯微照片分別量測到階梯覆蓋率為86%、93%及96%。
圖23A至圖23B係依據圖14至圖17中所繪示之沈積循環之第二沈積階段中之Ti前驅體(TiCl 4)暴露時間而變化之實驗量測之電阻率的圖表，其中至作為Si前驅體之八氯化三矽(Si 3Cl 8，「OTCS」)之暴露時間分別固定於5秒及30秒。如所繪示，隨著第二沈積階段中之Ti前驅體暴露時間增加，可觀察到TiSiN薄膜之電阻率之降低。可見，相較於使用相同之程序(惟在第二沈積階段中省略Ti前驅體暴露除外)沈積之TiSiN薄膜，在第二沈積階段中具有短至1.2秒之Ti前驅體暴露時間的情況下沈積之TiSiN薄膜具有實質上較低電阻率。此處，可進行上文關於圖19A及圖19B所描述之類似觀察。如所展示，在第二沈積階段中無前導Ti暴露(x軸上之零值)的情況下，無關於OTCS飽和位準，觀察到具有短至1.2秒之持續時間之Ti前驅體暴露在實質上降低電阻率方面係有效的。類似地，藉由在第二沈積階段中在Si前驅體之前插入相對較短Ti前驅體，獲得兩個有利技術效應，即，電阻率之實質降低以及電阻率可變性之實質降低。
圖24A至圖24B係自用使用類似於圖17中所繪示之沈積循環之沈積循環之第二沈積階段中之不同Ti前驅體(TiCl 4)暴露時間形成的TiSiN薄膜加襯裡之高縱橫比結構獲得的橫截面透射電子顯微照片。圖24A至圖24B中之顯微照片係在平面半導體基板上用具有約4 nm之等效厚度之TiSiN薄膜加襯裡於具有57:1之縱橫比(使用頂部處之開口之寬度量測)之高比率結構之後獲得。在圖24A及圖24B之顯微照片中成像之TiSiN薄膜係使用類似於圖14至圖17中所繪示之方法之方法形成，其中在第二沈積階段中，Si前驅體(OTCS)暴露時間係固定於5秒，而Ti前驅體暴露時間分別係0秒及1.2秒。如可見，自圖24A至圖24B中之顯微照片分別量測到階梯覆蓋率為96%及100%。
有利的是，關於圖20A至圖20C、圖22A至圖22C及圖24A至圖24B所繪示之透射電子顯微照片證實，相較於ALD TiN薄膜(例如，參見圖12)，TiSiN極大地改良超薄擴散阻障之平滑度。在關於圖20A至圖20C、圖22A至圖22C及圖24A至圖24B所繪示之透射電子顯微照片之各者中，TiSiN薄膜以小於5 nm之厚度連續覆蓋基板表面。
在關於圖20A至圖20C、圖22A至圖22C及圖24A至圖24B所繪示之透射電子顯微照片中，57:1之縱橫比已經量測為頂部開口之高度與寬度之比率。圖25A中展示溝渠結構之全視圖。將瞭解，可以各種方式定義縱橫比。例如，底部開口之高度與寬度之比率係約171:1。 TiN /TiSiN 奈米積層擴散阻障沈積
返回參考上文關於圖13及圖17所描述之方法，本發明者已發現，可調整第一沈積階段之數目(m)與第二沈積階段之數目(n)之比率(m/n)以形成包括TiSiN之實質上均勻膜或包括TiN及TiSiN作為相異層之奈米積層。
圖26A係繪示根據一些實施例之形成奈米積層薄膜之方法之流程圖。如圖26A中所繪示，該方法包含藉由使半導體基板暴露至一或多個(y1個)第一沈積階段來沈積包括TiN之薄膜，藉由使半導體基板暴露至一或多個(x個)第二沈積階段來沈積包括TiSiN之薄膜及藉由使半導體基板暴露至一或多個(y2個)第一沈積階段來形成包括TiN之另一薄膜。在一些實施例中，y1與y2係不同的。圖26B係繪示根據一些實施例之使用類似於圖5B至圖5D及圖13中所繪示之氣相沈積循環之氣相沈積循環形成奈米積層薄膜之方法的流程圖。圖26C係繪示根據一些實施例之使用類似於圖14至圖17中所繪示之氣相沈積循環之氣相沈積循環形成奈米積層薄膜之方法的流程圖。
根據各項實施例，當形成薄膜(例如，包括TiSiN之擴散阻障層)以形成實質上均勻層時，在上文所揭示之溫度下沈積薄膜時，第一沈積階段及/或第二沈積階段之背對背(back-to-back)執行之次數可小於約50、30、25、20、15、10、5或在藉由此等值之任一者界定之範圍內之值。另一方面，當第一沈積階段及/或第二沈積階段之背對背執行之次數超過此等值時，薄膜可包括奈米積層結構。
圖27A係根據一些實施例之在根據圖26A及圖26C中所繪示之方法沈積之各種奈米積層薄膜上實驗量測之電阻率的圖表。經量測之奈米積層薄膜包含插置於兩個TiN薄膜之間的TiSiN薄膜。可見，藉由獨立地調整上及下TiN薄膜之厚度，可調諧電阻率。出乎意料的是，雖然在經量測之三個奈米積層膜中，TiN薄膜之總組合厚度相同，但當下TiN薄膜比上TiN薄膜薄時，電阻率出乎意料地降低。將瞭解，已在根據實施例之奈米積層中至少同樣觀察到上文關於均勻TiSiN膜描述之各種優點。
圖27B係根據一些實施例之自根據圖26A及圖26C中所繪示之方法沈積之各種奈米積層薄膜量測之實驗量測之掠入射X射線繞射光譜的圖表。
圖28A及圖28B係根據一些實施例之自用奈米積層薄膜加襯裡之高縱橫比結構獲得之橫截面透射電子顯微照片。可見階梯覆蓋率與均勻TiSiN薄膜相當。 具有包含高模量及硬度之優越機械性質之 TiSiN 薄膜
如上文所描述，包括TiSiN之薄膜對於許多應用(例如，用於形成加襯裡於高縱橫比通孔或溝渠之電極及/或擴散阻障)而言係可期望的。如上文所論述，可藉由尤其控制(僅舉幾例)在沈積期間之反應腔室壓力或前驅體之分壓力、沈積速率、經引入至反應腔室中之前驅體之溫度或壓力、前驅體之流動速率及暴露時間來最佳化上文關於(例如)圖5A至圖5D所描述之用於保形地塗佈具有高縱橫比結構之相對較高面積密度之基板的程序條件。
除了電及阻障性質之外，TiSiN之各種應用愈來愈需要包括TiSiN之薄膜之經改良結構及機械性質。例如，隨著積體電路裝置之特徵在尺寸上繼續縮小及/或在縱橫比上增加，對用作擴散阻障及/或電極之薄膜之物理要求繼續增加。薄膜之厚度亦可隨著特徵尺寸縮小而縮小，且薄膜可受到相應更高位準的熱機械應力。雖然TiN係許多應用之主導材料之一，但高縱橫比結構中之TiN之結構故障係積體電路裝置之可靠性及良率之主要顧慮。故障模式(諸如缺陷、彎曲及翹曲)已與TiN膜之不足物理性質(諸如硬度及彈性模量)相關聯。因此，隨著對複雜三維結構之需求增加，需要具有優越物理性質之替代阻障材料。為解決此等及其他需求，本文中描述形成及調諧具有優越機械性質之包括TiSiN之薄膜之方法，及使用此等方法形成之薄膜。
如本文中所描述，本發明者已發現上文描述之用於除了TiSiN膜之電及結構性質之外亦改良TiSiN膜之機械及結構性質之各種方法的替代方法及/或進一步改良。如上文所描述，本發明者已發現，即使在藉由原子層沈積生長時，超薄(例如，＜5 nm) TiN層仍可能不連續覆蓋底層表面且具有不連續性。除了限制TiN層作為擴散阻障之有效性之外，此等不連續性亦可嚴重損害TiN膜之機械及結構性質。
不同於TiN薄膜，本發明者已發現，當在本文中所描述之特定沈積條件下沈積時，TiSiN即使在低至此等超薄尺寸(例如，低至＜ 5 nm)的情況下仍可提供連續及均勻的覆蓋，此對於針對先進技術節點之超薄擴散阻障中之應用提供優越機械及結構性質尤為關鍵。例如，以類似於上文關於圖14至圖17所描述之方式，使半導體基板暴露至與一或多個第二沈積階段交替且不重疊之一或多個第一沈積階段，其中：使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體；且使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著N前驅體。即，在第二沈積階段中，至Ti前驅體之暴露在Si前驅體暴露之前，該Si前驅體暴露後接著N前驅體暴露。方法進一步改良具有改良之機械完整性之甚至低至超薄(例如，＜5 nm)尺寸之TiSiN膜之連續性及結構性質。
圖29係繪示根據一些實施例之用於形成具有經改良之機械及結構性質之包括TiSiN之薄膜之方法的流程圖。在此等實施例中，該方法包括藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成2902包括TiSiN之擴散阻障。該擴散阻障具有：超過290 GPa之模量及超過2.7原子%之Si含量；或超過20 GPa之硬度及超過2.7原子%之Si含量；或使得擴散阻障之掠入射X射線繞射光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率超過0.4的結晶紋理及超過2.7原子%之Si含量；或具有小於約6.5 nm之平均晶粒大小之奈米結晶結構及超過2.7%之Si含量。使半導體基板暴露2904至一或多個第一沈積階段包括使半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體。使半導體基板暴露2906至一或多個第二沈積階段包括使半導體基板循序地暴露至Ti前驅體，接著矽(Si)前驅體，接著N前驅體。
根據圖29中所繪示之方法之各項實施例可包含上文關於圖5B至圖5D及圖13或圖14至圖17所描述之特徵，在本文中為簡潔起見不重複其細節。例如，根據實施例，第一沈積階段之Ti前驅體暴露時間、第一沈積階段之N前驅體暴露時間及第二沈積階段之N前驅體暴露時間之每一者之暴露時間可小於1.0秒、0.8秒、0.6秒、0.4秒、0.2秒、0.1秒，或在藉由此等值之任一者界定之範圍內之值。薄膜沈積系統可經組態以依各自流動速率引入各前驅體，使得基板之表面在此等暴露時間內實質上達到飽和位準，例如，大於40%、60%、80%或在藉由此等值之任一者界定之範圍內之值的飽和位準。在其中如圖17中所繪示一快速清除在至前驅體之暴露之後的實施例中，快速清除步驟之持續時間可小於1.0秒、0.8秒、0.6秒、0.4秒、0.2秒、0.1秒，或在藉由此等值之任一者界定之範圍內之值。
返回參考圖17，在另一實例中，本發明者已發現，當在暴露1730至第二沈積階段期間Ti前驅體之暴露時間相對於N前驅體之暴露時間相同或更短時，在暴露1730至第二沈積階段期間使半導體基板暴露至Ti前驅體可尤其有效。在各項實施例中，在第二沈積階段中使半導體基板暴露至Ti前驅體及使半導體基板暴露至Si前驅體之暴露時間之比率大於1、0.2、0.4、0.6、0.8及1.0，或在藉由此等值之任一者界定之範圍內之值。例如，在圖17中之所繪示實施例中，第二沈積階段之Si前驅體暴露時間可小於30秒、15秒、10秒、5秒、1秒、0.5秒，或在藉由此等值之任一者界定之範圍內之值，而第二沈積階段之Ti暴露時間可為0或小於2秒、1.5秒、1.0秒、0.5秒、0.2秒，或在藉由此等值之任一者界定之範圍內之值。
仍返回參考圖17，僅藉由圖解說明，在一項特定實例中，在第一沈積階段中之Ti前驅體脈衝/Ti前驅體清除/N前驅體脈衝/N前驅體清除之典型持續時間可分別為0.15秒/0.53秒/0.2秒/0.32秒，而在第二沈積階段中之Ti前驅體脈衝/Ti前驅體清除/Si前驅體脈衝/Si前驅體清除/N前驅體脈衝/N前驅體清除之典型持續時間可分別為0秒至1.0秒/0.3秒/1秒至10秒/0.5秒/0.5秒/0.5秒。
除了暴露時間之外，亦可調整第一沈積階段之數目(m)與第二沈積階段之數目(n)之比率(m/n)以用於調諧所得TiSiN薄膜之各種特性。m/n可大於5、10、20、40、60、80及100。
圖30係繪示根據實施例之藉由調諧前驅體暴露時間及/或第一沈積階段之數目與第二沈積階段之數目之比率而對TiSiN薄膜之Si含量之可調諧性的圖表。x軸繪製m:n比率且y軸繪製如由X射線光電子光譜(XPS)量測之TiSiN薄膜中之Si含量。展示隨著m/n比率增加而降低Si含量之三個曲線對應於針對1秒之固定Ti前驅體暴露時間之1秒、5秒及10秒之Si前驅體暴露時間。可見，m/n比率及Si前驅體暴露時間之不同組合產生具有在約2.7原子%至9原子%之範圍內之Si含量之TiSiN膜，該範圍已尤其經展示為對於提供優越機械性質有效。
可監測在掠入射X射線繞射光譜中之特定峰值下之面積作為根據實施例沈積之TiSiN薄膜之特定結構效能參數之指標。特定言之，本發明者已發現，根據實施例沈積之TiSiN薄膜具有結晶結構，使得TiSiN薄膜之掠入射X射線繞射光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率(R)，該比率(R)可作為TiSiN薄膜之特定結構效能參數之指標進行監測。在不受任何理論約束之情況下，比率R可與TiSiN薄膜之奈米結晶域之優先(002)紋理化相關聯。圖31A至圖31I係具有不同Si含量之TiSiN薄膜之實驗量測之掠入射X射線繞射(XRD)光譜。
圖32係概述圖31A至圖31I中所展示之XRD光譜之圖表。具有不同Si含量之TiSiN薄膜之比率(R)之結果係在下文表1中概述。根據各項實施例，具有超過2.7原子%之Si含量之TiSiN薄膜之在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率(R)可超過0.4、1.0、2.0、3.0、4.0、4.5，或具有在藉由此等值之任一者界定之範圍內之值。如所繪示，對於具有約7原子%之Si含量之TiSiN薄膜，R比率在4.5左右之值達到峰值且此後出乎意料地下降。本發明者已發現，R比率之較高值可與經改良硬度及模量相關，如下文所描述。 表1. TiSiN中之X射線峰值面積及比率相對於Si含量
Si含量 平均微晶大小 在[111]下之面積 在[002]下之面積 在[022]下之面積 在[113]下之面積 在[222]下之面積 R= [002]/([111]+[222])
2.7 63 1635 644 817 330 162 0.4
3.5 62 1224 745 483 348 228 0.5
3.8 60 907 912 411 350 278 0.8
4.5 59 245 1208 618 204 104 3.5
5.5 58 182 1388 656 233 170 4.0
5.8 58 159 1226 644 207 146 4.0
6.0 57 183 1411 744 213 143 4.3
6.8 56 117 987 559 163 104 4.5
9.0 54 108 1038 627 187 220 3.2
圖33係依據自圖31A至圖31I中所展示之經量測掠入射X射線繞射(XRD)光譜計算之Si含量而變化之經估計平均奈米結晶晶粒大小的圖表。平均晶粒大小已使用此項技術中已知之Scherrer方法使用XRD光譜之加寬峰值來計算。TiSiN薄膜具有擁有小於約6.5 nm、6.0 nm、5.5 nm、5.0 nm或在藉由此等值之任一者界定之範圍內之值之平均晶粒大小的奈米結晶結構。本發明者已發現，對於對應於約7原子%Si之大於約5.5 nm之晶粒大小，較小晶粒大小可與經改良硬度及模量相關，如下文所描述。
圖34係依據在對應於圖30中繪示之程序條件之TiSiN薄膜上量測之Si含量而變化之硬度值的圖表。圖35係依據對應於圖30中所繪示之程序條件之TiSiN薄膜之Si含量而變化之模量值的圖表。硬度及模量值係使用奈米壓痕技術量測。如所繪示，硬度及模量值通常與R比率(圖32)成比例並遵循與R比率相同之總體趨勢。如所繪示，硬度及模量值之峰值通常與R比率之峰值一致且針對具有約7原子%之Si含量之TiSiN薄膜達到峰值且此後出乎意料地下降。另外，硬度及模量值通常與低至對應於約7原子%Si之約5.5 nm之晶粒大小之晶粒大小成反比。
在不受任何理論約束之情況下，增加硬度及模量可與晶界硬化效應有關，其中增加Si含量導致較小晶粒大小，且因此較高晶界密度。晶界可彼此相互作用以形成晶界之緻密三維網路。在此等條件下，由於晶界之三維網路，晶粒在外力下之移動受到極大限制，從而導致更高硬度及模量值。然而，如所繪示，此效應在7原子%之Si含量附近達到峰值，高於此，硬度及模量實際上降低。在不受任何理論約束之情況下，此可歸因於非晶相之分率增加，此可降低晶界硬化效應。因此，增加Si含量以改良硬度及模量值可為有效的，直至約7原子%之臨界值。根據各項實施例，根據實施例之TiSiN薄膜具有超過在表1中列出之值之任一者的Si含量以達成本文中所揭示之模量及硬度。在特定實施例中，Si含量不超過7%。
圖36展示根據實施例之自用TiSiN薄膜加襯裡之高縱橫比結構獲得之較低及較高解析度橫截面透射電子顯微照片。高縱橫比結構類似於上文關於圖25A至圖25B所描述之彼等。根據實施例，如本文中所描述之具有高模量及硬度之TiSiN薄膜亦展示極佳均勻性及階梯覆蓋率，使用如圖36中所展示之高縱橫比結構之橫截面TEM影像量測，階梯覆蓋率可超過＞ 85%。作為量測階梯覆蓋率之一種實例性方法，藉由使用一影像處理軟體程式對多個量測進行平均化來量測指示為(頂部部分頂表面) TT、(頂部部分左側表面) TS-L、(頂部部分右側表面) TS-R、(底部部分左側表面) BS-L及BS-R (底部部分右側表面)之距離。對於圖36中所展示之特定高縱橫比結構，量測值係：TT=12.87 nm，TS-L=11.96 nm，TS-R = 11.81 nm，BS-L= 10.67 nm，BS-R=11.11 nm。階梯覆蓋率經計算為：SC=(BS-L+BS-R)/(TS-L+TS-R) = 21.78 nm/23.77 nm= 92%。替代性地，階梯覆蓋率可經計算為：(BS-L+BS-R)2/(TT)= 10.89/12.87 nm/23.77 nm= 85%。
根據實施例針對高模量及硬度沈積之TiSiN擴散阻障可具有小於0.4 nm、0.3 nm、0.2 nm、0.1 nm，或在藉由此等值之任一者界定之範圍內之值或更低值的均方根(RMS)表面粗糙度值。降低之RMS粗糙度可繼而改良擴散阻障層之保形性。圖37A係根據實施例沈積之TiSiN薄膜之原子力顯微鏡影像。經量測RMS粗糙度係0.27 nm。圖37B係作為比較實例之TiN薄膜之原子力顯微鏡影像。對於具有相當厚度之TiN薄膜，RMS粗糙度在0.67 nm處實質上更高。 額外實施例 I1.一種形成擴散阻障之方法，該方法包括： 藉由在反應腔室中大於1托之壓力下使半導體基板暴露至複數個氣相沈積循環來形成包括TiSiN或TiAlN之一或兩者之薄膜，其中該等氣相沈積循環包括暴露至鈦(Ti)前驅體、暴露至氮(N)前驅體及暴露至矽(Si)前驅體或鋁(Al)前驅體之一或兩者， 其中該半導體基板包括使得該半導體基板之暴露至該一或多個氣相沈積循環之表面積與對應未圖案化半導體基板之表面積之比率超過2的表面形貌。 2.如實施例1之方法，其中該表面形貌包括複數個具有超過5之縱橫比之溝渠或通孔。 3.如實施例2之方法，其中該等溝渠或通孔之數目及尺寸係使得該等表面積之該比率超過20。 4.如實施例1之方法，其中形成該薄膜包括在該反應腔室中3托至10托之壓力下使該半導體基板暴露至一或多個氣相沈積循環。 5.如實施例1之方法，其中該Ti前驅體、該N前驅體及該Si或Al前驅體之一或多者在室溫及大氣壓下係液體。 6.如實施例1之方法，其中使該半導體基板暴露至該一或多個氣相沈積循環包括： 使該半導體基板暴露至複數個第一沈積階段，其中該等第一沈積階段之各者包括該暴露至該Ti前驅體及該暴露至該N前驅體；及 使該半導體基板暴露至複數個第二沈積階段，其中該等第二沈積階段之各者包括該暴露至該Si前驅體或該Al前驅體之一或兩者。 7.如實施例6之方法，其中該等第二沈積階段之至少一者進一步包括進一步暴露至該N前驅體。 8.如實施例6之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目之比率係使得該薄膜至少部分非晶。 9.如實施例8之方法，其中該等第一沈積階段之該數目與該等第二沈積階段之該數目之該比率係等於或小於15:1。 10.如實施例8之方法，其中該薄膜包括具有超過約10原子%之矽濃度之TiSiN。 11.如實施例6之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該薄膜在層深度方向上實質上均勻。 12.如實施例11之方法，其中該等第一沈積階段之該數目或該等第二沈積階段之該數目並未超過約50個循環。 13.如實施例1之方法，其中該薄膜包括TiSiN，且其中該Si前驅體係選自由SiH 4、Si 2H 6、SiH 2Cl 2、SiH 3Cl、Si 2Cl 6及Si 3Cl 8組成之群組之化合物。 14.如實施例1之方法，其中該薄膜包括TiAlN，且其中該Al前驅體係選自由三甲基鋁、三異丁基鋁及三(二甲基胺基)鋁組成之群組之化合物。 15.如實施例1之方法，其中使該半導體基板暴露至該等氣相沈積循環係在450 oC至650 oC之基板溫度下執行。 16.一種形成擴散阻障之方法，其包括： 提供半導體基板，該半導體基板包括形成於其上之複數個開口，其中該等開口包括介電質側壁表面及超過5之縱橫比；及 藉由使該半導體基板暴露至複數個氣相沈積循環而用至少部分非晶之包括TiSiN或TiAlN之一或兩者之擴散阻障層加襯裡於該等開口之表面，其中該等氣相沈積循環包括暴露至鈦(Ti)前驅體、暴露至氮(N)前驅體及暴露至矽(Si)前驅體或鋁(Al)前驅體之一或兩者。 17.如實施例16之方法，其中該等開口之該等縱橫比超過5。 18.如實施例17之方法，其中加襯裡於該等開口之表面包括保形地加襯裡使得形成於該等開口之高度之下25%上與形成於該等開口之該高度之上25%上之該擴散阻障層之厚度之比率超過0.6。 19.如實施例16之方法，其中該等開口之數目及尺寸係使得該半導體基板之暴露至該一或多個氣相沈積循環之表面積與對應未圖案化半導體基板之表面積之比率超過2。 20.如實施例16之方法，其中加襯裡於開口之表面包括在反應腔室中3托至10托之壓力下使該半導體基板暴露至該等氣相沈積循環。 21.如實施例16之方法，其中該等開口進一步包括經暴露的半導體底表面。 22.如實施例16之方法，其中使該半導體基板暴露至該等氣相沈積循環包括： 使該半導體基板暴露至複數個第一沈積階段，其中該等第一沈積階段包括該暴露至該Ti前驅體及該暴露至該N前驅體；及 使該半導體基板暴露至複數個第二沈積階段，其中該等第二沈積階段包括該等暴露至該Si前驅體或該Al前驅體之一或兩者。 23.如實施例22之方法，其中該等第二沈積階段進一步包括進一步暴露至該N前驅體。 24.如實施例22之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目之比率係使得該擴散阻障層至少部分非晶。 25.如實施例24之方法，其中該等第一沈積階段之該數目與該等第二沈積階段之該數目之該比率係2:3、3:2、5:4、7:3、7:5、7:1、10:1或15:1。 26.如實施例22之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該擴散阻障層在層深度方向上實質上均勻。 27.如實施例26之方法，其中該等第一沈積階段之該數目或該等第二沈積階段之該數目並未超過約50個循環。 28.如實施例22之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該擴散阻障層具有奈米積層結構。 29.如實施例16之方法，其中基於該擴散阻障層之平均厚度，該擴散阻障層之均方根表面粗糙度係小於約5%。 30.如實施例16之方法，其中該擴散阻障層包括TiSiN，且其中該Si前驅體係選自由SiH 4、Si 2H 6、SiH 2Cl 2、SiH 3Cl、Si 2Cl 6及Si 3Cl 8組成之群組之化合物。 31.如實施例16之方法，其中該擴散阻障層包括TiAlN，且其中該Al前驅體係選自由三甲基鋁、三異丁基鋁及三(二甲基胺基)鋁組成之群組之化合物。 32.如實施例16之方法，其中使該半導體基板暴露至該等氣相沈積循環係在450 oC至650 oC之基板溫度下執行。 33.一種形成薄膜之方法，該方法包括： 藉由在反應腔室中大於5托之壓力下使半導體基板暴露至複數個氣相沈積循環來形成包括TiSiN或TiAlN之一或兩者之薄膜，其中該等氣相沈積循環包括暴露至鈦(Ti)前驅體、暴露至氮(N)前驅體及暴露至矽(Si)前驅體或鋁(Al)前驅體之一或兩者。 34.如實施例33之方法，其中該反應腔室中之該壓力係小於10托。 35.如實施例33之方法，其中該半導體基板包括使得該半導體基板之暴露至該一或多個氣相沈積循環之表面積與對應未圖案化半導體基板之表面積之比率超過2的表面形貌。 36.如實施例35之方法，其中該半導體基板包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比。 37.如實施例33之方法，其中使該半導體基板暴露至該一或多個氣相沈積循環包括： 使該半導體基板暴露至複數個第一沈積階段，其中該等第一沈積階段包括該暴露至該Ti前驅體及該暴露至該N前驅體；及 使該半導體基板暴露至複數個第二沈積階段，其中該等第二沈積階段包括該暴露至該Si前驅體或該Al前驅體之一或兩者。 38.如實施例37之方法，其中該等第二沈積階段進一步包括進一步暴露至該N前驅體。 39.如實施例37之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目之比率係使得該薄膜至少部分非晶。 40.如實施例39之方法，其中該等第一沈積階段之該數目與該等第二沈積階段之該數目之該比率係等於或小於15:1。 41.如實施例37之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該薄膜在層深度方向上實質上均勻。 42.如實施例41之方法，其中該等第一沈積階段之該數目及該等第二沈積階段之該數目並未超過約50個循環。 43.如實施例33之方法，其中該薄膜包括TiSiN，且其中該Si前驅體係選自由SiH 4、Si 2H 6、SiH 2Cl 2、SiH 3Cl、Si 2Cl 6及Si 3Cl 8組成之群組之化合物。 44.如實施例33之方法，其中該薄膜包括TiAlN，且其中該Al前驅體係選自由三甲基鋁、三異丁基鋁及三(二甲基胺基)鋁組成之群組之化合物。 45.如實施例33之方法，其中使該半導體基板暴露至該等氣相沈積循環係在450 oC至650 oC之基板溫度下執行。 46.一種半導體結構，其包括： 半導體基板，該半導體基板包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比；及 擴散阻障層，其包括保形地加襯裡於該等溝渠或通孔之表面之TiSiN或TiAlN之一或兩者，其中該擴散阻障層係至少部分非晶。 47.如實施例46之半導體結構，其中該等溝渠或通孔之該縱橫比超過5。 48.如實施例47之半導體結構，其中該擴散阻障層保形地加襯裡於該等表面係使得形成於該等溝渠或通孔之高度之下25%上與形成於該等溝渠或通孔之該高度之上25%上之該擴散阻障層之厚度之比率超過0.6。 49.如實施例46之半導體結構，其中該等溝渠或通孔之面積密度係使得其上形成該擴散阻障層之表面積與對應未圖案化半導體基板之表面積之比率超過2。 50.如實施例49之半導體結構，其中該等表面積之該比率超過100。 51.如實施例46之半導體結構，其中該擴散阻障係實質上完全非晶。 52.如實施例46之半導體結構，其中該擴散阻障層在層深度方向上係實質上均勻的。 53.如實施例46之半導體結構，其中該擴散阻障層具有奈米積層結構。 54.如實施例46之半導體結構，其中基於該擴散阻障層之平均厚度，該擴散阻障層之均方根表面粗糙度係小於約5%。 55.如實施例46之半導體結構，其中該擴散阻障層包括具有超過約10原子%之矽濃度之TiSiN。 56.如實施例46之半導體結構，其中該等溝渠或通孔進一步包括半導體底表面。 57.如實施例46之半導體結構，其中該等溝渠或通孔係用鎢或銅填充。 58.如實施例46之半導體結構，其中該擴散阻障具有約1 nm至10 nm之厚度。 59.如實施例46之半導體結構，其中該等溝渠或通孔具有約10 nm至1000 nm之寬度。 60.如實施例23之半導體結構，其中該擴散阻障層具有小於約1600 μΩ-cm之電阻率。 額外實施例 II1.一種形成包括TiSiN之擴散阻障之方法，該方法包括： 使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體及矽(Si)前驅體，而在其等之間未中介暴露至該N前驅體，接著使該半導體基板暴露至該N前驅體。 2.一種形成包括TiSiN之擴散阻障之方法，該方法包括： 使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。 3.一種形成包括TiSiN之擴散阻障之方法，該方法包括： 使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體， 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體達Ti前驅體暴露持續時間，接著矽(Si)前驅體達Si前驅體暴露持續時間，接著該N前驅體，且 其中該Si前驅體暴露持續時間與該Ti前驅體暴露持續時間之比率係在2與130之間。 4.如以上實施例中任一項之方法，其中使用該方法形成之該擴散阻障具有2000 μΩ–cm或更低之電阻率。 5.如以上實施例中任一項之方法，其中使用該方法形成之該擴散阻障具有相較於使用除了使該半導體基板暴露至該Ti前驅體作為該一或多個第二沈積階段之部分之外餘者相同之方法形成之擴散阻障低至少500 μΩ–cm之電阻率。 6.如以上實施例中任一項之方法，其中該半導體基板包括具有超過50之縱橫比之開口，且其中形成該擴散阻障包括加襯裡於該開口之表面使得形成於該開口之高度之下25%上與形成於該開口之該高度之上25%上之該擴散阻障之厚度之比率超過0.9。 7.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板暴露至作為該一或多個第一沈積階段之最後前驅體之該N前驅體。 8.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至作為該一或多個第二沈積階段之第一前驅體之該Ti前驅體。 9.如以上實施例中任一項之方法，使該半導體基板暴露至作為該第二沈積階段中之該第一前驅體之該Ti前驅體緊接在使該半導體基板暴露至作為該第一沈積階段中之最後前驅體之該N前驅體之後，而未中介暴露至該N前驅體。 10.如以上實施例中任一項之方法，其中在該等第二沈積階段中使該半導體基板暴露至該Si前驅體及使該半導體基板暴露至該Ti前驅體之暴露時間的比率超過2。 11.如以上實施例中任一項之方法，其中在該等第二沈積階段中使該半導體基板暴露至該Si前驅體及使該半導體基板暴露至該Ti前驅體之暴露時間的比率小於130。 12.如以上實施例中任一項之方法，其中在該等第二沈積階段中使該半導體基板暴露至該Si前驅體及使該半導體基板暴露至該Ti前驅體之暴露時間的比率係在2與130之間。 13.如以上實施例中任一項之方法，其中在該等第二沈積階段中使該半導體基板暴露至該Ti前驅體及在該等第一沈積階段中使該半導體基板暴露至該Ti前驅體之暴露時間的比率係在3與34之間。 14.如以上實施例中任一項之方法，其中在該等第二沈積階段中使該半導體基板暴露至該N前驅體及在該等第一沈積階段中使該半導體基板暴露至該N前驅體之暴露時間的比率係在5與50之間。 15.如以上實施例中任一項之方法，其中使該半導體基板暴露至該Si前驅體之暴露時間超過3秒，且在該等第二沈積階段中使該半導體基板暴露至該Ti前驅體之暴露時間短於2秒。 16.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第一沈積階段及該一或多個第二沈積階段包括在反應腔室中大於1托之壓力下暴露。 17.如以上實施例中任一項之方法，其中該半導體基板包括使得該半導體基板之暴露至該一或多個第一沈積階段及該一或多個第二沈積階段之表面積與對應未圖案化半導體基板之表面積之比率超過2的表面形貌。 18.如實施例17之方法，其中該表面形貌包括具有超過5之縱橫比之複數個溝渠或通孔。 19.如實施例17或18之方法，其中該等溝渠或通孔之數目及尺寸係使得該等表面積之該比率超過20。 20.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第一沈積階段及該一或多個第二沈積階段包括在該反應腔室中3托至10托之壓力下暴露。 21.如以上實施例中任一項之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目之比率係使得該擴散阻障至少部分非晶。 22.如以上實施例中任一項之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目的比率大於3。 23.如以上實施例中任一項之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目的比率係3至60。 24.如以上實施例中任一項之方法，其中該擴散阻障包括具有超過5原子%之矽濃度之TiSiN。 25.如以上實施例中任一項之方法，其中該擴散阻障包括具有5原子%至30原子%之矽濃度之TiSiN。 26.如以上實施例中任一項之方法，其中該Si前驅體係選自由SiH 4、Si 2H 6、SiH 2Cl 2、SiH 3Cl、Si 2Cl 6及Si 3Cl 8組成之群組之化合物。 27.如以上實施例中任一項之方法，其中該Ti前驅體包括TiCl 4。 28.如以上實施例中任一項之方法，其中該N前驅體係NH 3。 29.如以上實施例中任一項之方法，其中使該半導體基板暴露至氣相沈積循環係在400 oC至600 oC之基板溫度下執行。 30.如以上實施例中任一項之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該擴散阻障層在層深度方向上實質上均勻。 31.如實施例30之方法，其中該等第一沈積階段之該數目及該等第二沈積階段之該數目並未超過約50。 32.如以上實施例中任一項之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該擴散阻障層具有包括與TiSiN層交替之TiN層之奈米積層結構。 33.如實施例32之方法，其中該等第一沈積階段及該等第二沈積階段之一或兩者之該數目超過約50。 34.如實施例32或33之方法，其中該等TiN層及該等TiSiN層之一或兩者之厚度超過1.5 nm。 35.如實施例32至34中任一項之方法，其中該奈米積層包括在TiN層之間的TiSiN層。 36.如以上實施例中任一項之方法，其中該半導體基板包括形成於其上之複數個開口，其中該等開口包括介電質側壁表面及超過5之縱橫比；且其中形成該擴散阻障包括加襯裡於該等開口之表面。 37.如實施例36之方法，其中加襯裡於該等開口之表面包括保形地加襯裡使得形成於該等開口之高度之下25%上與形成於該等開口之該高度之上25%上之該擴散阻障層之厚度之比率超過0.8。 38.如實施例37之方法，其中該Si前驅體係SiH 2Cl 2，且該比率超過83%。 39.如實施例37之方法，其中該Si前驅體係SiH 3Cl，且該比率超過86%。 40.如實施例37之方法，其中該Si前驅體係Si 3Cl 8，且該比率超過86%。 41.如實施例38至40中任一項之方法，其中該縱橫比超過50。 42.如以上實施例中任一項之方法，其中該等開口之數目及尺寸係使得該半導體基板之暴露至該一或多個氣相沈積循環之表面積與對應未圖案化半導體基板之表面積之比率超過2。 43.如以上實施例中任一項之方法，其中加襯裡於開口之表面包括在反應腔室中3托至10托之壓力下使該半導體基板暴露至該等氣相沈積循環。 44.如以上實施例中任一項之方法，其中該等開口進一步包括經暴露半導體底表面。 45.如以上實施例中任一項之方法，其中該一或多個第一沈積階段未與一或多個第二沈積階段重疊。 46.如以上實施例中任一項之方法，其中在該一或多個第二沈積階段期間使該半導體基板暴露至該Ti前驅體、該Si前驅體及該N前驅體之一或多者包括使該半導體基板之表面欠飽和。 47.如實施例42之方法，其中相對於使用除了欠飽和之外餘者相同之方法獲得之包括TiSiN之參考擴散阻障，包括TiSiN之該擴散阻障具有高10%以上之電阻率。 48.一種奈米積層，其包括與富Si及/或富Al區域或層或富SiN/AlN區域或層交替之富TiN區域或層。 額外實施例 III1.一種形成擴散阻障之方法，該方法包括： 藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成具有超過290 GPa之模量及超過2.7原子%之Si含量之包括TiSiN的擴散阻障， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。 2.一種形成擴散阻障之方法，該方法包括： 藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成具有超過20 GPa之硬度及超過2.7原子%之Si含量之包括TiSiN的擴散阻障， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。 3.一種形成擴散阻障之方法，該方法包括： 藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成包括TiSiN之擴散阻障，該擴散阻障具有使得該擴散阻障之掠入射X射線繞射光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率超過0.4的結晶紋理及超過2.7原子%之Si含量， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。 4.一種形成擴散阻障之方法，該方法包括： 藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成包括TiSiN之擴散阻障，該擴散阻障具有擁有小於約6.5 nm之平均晶粒大小之奈米結晶結構及超過2.7%之Si含量， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。 5.如以上實施例中任一項之方法，其中該擴散阻障具有2.7原子%至9原子%之該Si含量。 6.如以上實施例中任一項之方法，其中該擴散阻障具有2.7原子%至7原子%之該Si含量。 7.如以上實施例中任一項之方法，其中該擴散阻障具有290 GPa至350 GPa之模量。 8.如以上實施例中任一項之方法，其中該擴散阻障具有20 GPa至40 GPa之硬度。 9.如以上實施例中任一項之方法，其中該擴散阻障具有使得掠入射X射線光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率為0.4至4.5的結晶紋理。 10.如以上實施例中任一項之方法，其中該擴散阻障層具有擁有約5.0 nm至6.5 nm之平均晶粒大小之奈米結晶結構。 11.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體及矽(Si)前驅體，而在其等之間未中介暴露至該N前驅體，接著使該半導體基板暴露至該N前驅體。 12.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至作為第一前驅體之該Ti前驅體，接著矽(Si)前驅體，接著作為最後前驅體之該N前驅體。 13.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體達Ti前驅體暴露持續時間，接著矽(Si)前驅體達Si前驅體暴露持續時間，接著該N前驅體，且其中該Ti前驅體暴露持續時間與該Si前驅體暴露持續時間之比率係0至1。 14.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體達0秒至1秒之Ti前驅體暴露持續時間，接著矽(Si)前驅體達1秒至10秒之Si前驅體暴露持續時間。 15.如以上實施例中任一項之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目的比率大於10。 16.如以上實施例中任一項之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目的比率係10至50。 17.如以上實施例中任一項之方法，其中該半導體基板包括具有超過5之縱橫比之開口，且其中形成該擴散阻障包括加襯裡於該開口之表面使得形成於該開口之高度之下25%上與形成於該開口之該高度之上25%上之該擴散阻障之厚度之比率超過0.80。 18.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板暴露至作為最後前驅體之該N前驅體。 19.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至作為第一前驅體之該Ti前驅體。 20.如以上實施例中任一項之方法，使該半導體基板暴露至作為該第二沈積階段之第一前驅體之該Ti前驅體緊接在使該半導體基板暴露至作為該第一沈積階段之最後前驅體之該N前驅體之後，而未中介暴露至該N前驅體。 21.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第一沈積階段及該一或多個第二沈積階段包括在反應腔室中大於1托之壓力下暴露。 22.如以上實施例中任一項之方法，其中該半導體基板包括使得該半導體基板之暴露至該一或多個第一沈積階段及該一或多個第二沈積階段之表面積與對應未圖案化半導體基板之表面積之比率超過2的表面形貌。 23.如實施例22之方法，其中該表面形貌包括具有超過5之縱橫比之複數個溝渠或通孔。 24.如實施例22或23之方法，其中該等溝渠或通孔之數目及尺寸係使得該等表面積之該比率超過20。 25.如以上實施例中任一項之方法，其中使該半導體基板暴露至該一或多個第一沈積階段及該一或多個第二沈積階段包括在該反應腔室中3托至10托之壓力下暴露。 26.如以上實施例中任一項之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目之比率係使得該擴散阻障至少部分非晶。 27.如以上實施例中任一項之方法，其中該Si前驅體係選自由SiH 4、Si 2H 6、SiH 2Cl 2、SiH 3Cl、Si 2Cl 6及Si 3Cl 8組成之群組之化合物。 28.如以上實施例中任一項之方法，其中該Ti前驅體包括TiCl 4。 29.如以上實施例中任一項之方法，其中該N前驅體係NH 3。 30.如以上實施例中任一項之方法，其中使該半導體基板暴露至氣相沈積循環係在400 oC至600 oC之基板溫度下執行。 31.如以上實施例中任一項之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該擴散阻障層在層深度方向上實質上均勻。 32.如以上實施例中任一項之方法，其中該半導體基板包括形成於其上之複數個開口，其中該等開口包括介電質側壁表面及超過5之縱橫比，且其中形成該擴散阻障包括加襯裡於該等開口之表面。 33.如實施例32之方法，其中加襯裡於該等開口之該等表面包括保形地加襯裡使得形成於該等開口之高度之下25%上與形成於該等開口之該高度之上25%上之該擴散阻障層之厚度之比率超過0.8。 34.如實施例32或33之方法，其中該等開口之數目及尺寸係使得該半導體基板之暴露至一或多個氣相沈積循環之表面積與對應未圖案化半導體基板之表面積之比率超過2。 35.如實施例32至34中任一項之方法，其中加襯裡於開口之表面包括在反應腔室中3托至10托之壓力下使該半導體基板暴露至該等氣相沈積循環。 36.如實施例32至35中任一項之方法，其中該等開口進一步包括經暴露半導體底表面。 37.一種半導體結構，其包括： 半導體基板，其包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比；及 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及290 GPa至350 GPa之模量。 38.一種半導體結構，其包括： 半導體基板，其包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比；及 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及20 GPa至40 GPa之硬度。 39.一種半導體結構，其包括： 半導體基板，其包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比；及 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及使得掠入射X射線光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率為0.4至4.5的結晶紋理。 40.一種半導體結構，其包括： 半導體基板，其包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比；及 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及具有約5.0 nm至6.5 nm之平均晶粒大小之奈米結晶結構。 41.如實施例37至40中任一項之半導體結構，其中該Si含量係2.7原子%至7原子%。 42.如實施例37至41中任一項之半導體結構，其中該等溝渠或通孔之該縱橫比超過10。 43.如實施例37至42中任一項之半導體結構，其中該擴散阻障層保形地加襯裡於該等表面使得形成於該等溝渠或通孔之高度之下25%上與形成於該等溝渠或通孔之該高度之上25%上之該擴散阻障層之厚度之比率超過0.8。 44.如實施例37至43中任一項之半導體結構，其中該等溝渠或通孔之面積密度係使得其上形成該擴散阻障層之表面積與對應未圖案化半導體基板之表面積之比率超過2。 45.如實施例37至44中任一項之半導體結構，其中該等表面積之該比率超過100。 46.如實施例37至45中任一項之半導體結構，其中該擴散阻障層之均方根表面粗糙度小於約0.3 nm。 47.如實施例37至46中任一項之半導體結構，其中該等溝渠或通孔進一步包括半導體底表面。 48.如實施例37至47中任一項之半導體結構，其中該等溝渠或通孔係用鎢或銅填充。 49.如實施例37至48中任一項之半導體結構，其中該擴散阻障具有約1 nm至10 nm之厚度。 50.如實施例37至49中任一項之半導體結構，其中該等溝渠或通孔具有約10 nm至1000 nm之寬度。 51.如實施例37至50中任一項之半導體結構，其中該擴散阻障層具有小於約1600 μΩ-cm之電阻率。
儘管本文中已參考特定實施例描述本發明，但此等實施例並不用於限制本發明且係出於闡釋性目的而闡述。熟習此項技術者將明白，可在不脫離本發明之精神及範疇之情況下進行修改及改良。
本文中所揭示之各項實施例之此等簡單修改及改良係在本發明之範疇內，且此外，本發明之特定範疇將藉由隨附發明申請專利範圍予以定義。
在前文中，將瞭解，實施例之任一者之任何特徵可與實施例之任何其他者之任何其他特徵組合或用實施例之任何其他者之任何其他特徵組合置換。
除非背景內容另有清楚要求，否者在描述及發明申請專利範圍各處，字詞「包括(comprise/comprising)」、「包含(include/including)」及類似者應解釋為包含意義，與排他性或詳盡性意義相反；即，解釋為「包含但不限於」之意義。如本文中通常所使用，字詞「耦合」係指可直接連接或藉由一或多個中間元件連接之兩個或兩個以上元件。同樣地，如本文中通常所使用，字詞「連接」係指可直接連接或藉由一或多個中間元件連接之兩個或兩個以上元件。此外，字詞「在本文中」、「在上文」、「在下文」及類似含義之字詞在於本申請案中使用時應係指本申請案整體而非指本申請案之任何特定部分。在背景內容允許之情況下，上文[實施方式]中之使用單數或複數之字詞亦可分別包含複數或單數。關於兩個或兩個以上品項之清單之字詞「或」，該字詞涵蓋所有以下字詞解釋：該清單中之品項之任一者、該清單中之所有品項及該清單中之品項之任何組合。
此外，除非另有明確陳述或在如所使用之背景內容內以其他方式理解，否則本文中使用之條件語言(尤其諸如「可以(can/could)」、「可能(might)」、「可(may)」、「例如(e.g./for example)」、「諸如」及類似者)一般意欲傳達某些實施例包含而其他實施例不包含特定特徵、元件及/或狀態。因此，此條件語言一般並不意欲暗示一或多項實施例在任何情況下需要特徵、元件及/或狀態，或此等特徵、元件及/或狀態是否包含於任何特定實施例中或在任何特定實施例中執行。
雖然已描述某些實施例，但此等實施例僅藉由實例呈現，且並不意欲限制本發明之範疇。實際上，本文中所描述之新穎設備、方法及系統可依多種其他形式體現；此外，可在不脫離本發明之精神之情況下在本文中所描述之方法及系統之形式上作出各種省略、置換及改變。例如，雖然以給定配置呈現特徵，但替代實施例可用不同組件及/或感測器形貌執行類似功能性，且可刪除、移動、添加、細分、組合及/或修改一些特徵。此等特徵之各者可依多種不同方式實施。可組合上文所描述之各項實施例之元件及動作之任何合適組合以提供進一步實施例。上文所描述之各種特徵及程序可彼此獨立地實施，或可以各種方式組合。本發明之特徵之所有可能組合及子組合意欲落在本發明之範疇內。
100:基板 104:前驅體分子/經吸附分子 108:層 112:層 116:穩定二維層 120:薄膜結構 300:半導體結構/半導體薄膜結構 310:基板 320:薄膜 400:半導體結構 404:半導體材料/半導體基板 408:介電質層 412:薄膜 412A:薄膜 412B:薄膜 412C:薄膜 416:高縱橫比結構 500:方法 510:步驟 520:步驟 525:步驟 530:步驟 910:開始 1100:半導體裝置 1104:材料/基板 1108:介電質層 1112:阻障層 1116:接觸插塞 1402:步驟 1404:步驟 1406:步驟 1502:步驟 1504:步驟 1506:步驟 1602:步驟 1604:步驟 1606:步驟 1720:氣相沈積循環 1725:步驟 1730:步驟 2902:步驟 2904:步驟 2906:步驟
現將藉由非限制性實例參考附圖描述本發明之實施例。
圖1A至圖1D示意性地繪示在不同生長模式下之薄膜之不同成核及生長機制。
圖2係藉由原子層沈積在具有形貌之矽基板上生長之TiN層之橫截面透射電子顯微照片。
圖3示意性地繪示根據實施例之包括形成於半導體基板上之包括TiSiN或TiAlN之薄膜之半導體結構的橫截面視圖。
圖4示意性地繪示用在通孔之不同部分處具有不同厚度之包括TiSiN或TiAlN之薄膜加襯裡之該通孔的橫截面視圖。
圖5A係繪示根據實施例之形成包括TiSiN或TiAlN之薄膜之方法的流程圖。
圖5B係繪示根據實施例之用於形成包括TiSiN或TiAlN之薄膜之沈積循環的流程圖。
圖5C係繪示根據實施例之用於形成包括TiSiN或TiAlN之薄膜之沈積循環的圖式。
圖5D係繪示根據實施例之用於形成包括TiSiN或TiAlN之薄膜之沈積循環之序列的圖式。
圖6A展示根據實施例之自加襯裡於高縱橫比通孔之上部分之包括TiSiN之薄膜獲得之橫截面透射電子顯微照片及對應選定區域繞射圖案。
圖6B展示根據實施例之自加襯裡於圖6A中所展示之高縱橫比通孔之中間部分之包括TiSiN之薄膜獲得之橫截面透射電子顯微照片及對應選定區域繞射圖案。
圖6C展示根據實施例之自加襯裡於圖6A及圖6B中所展示之高縱橫比通孔之下部分之包括TiSiN之薄膜獲得之橫截面透射電子顯微照片及對應選定區域繞射圖案。
圖7A展示根據實施例之自加襯裡於高縱橫比通孔之包括TiSiN之實質上非晶薄膜獲得之選定區域繞射圖案。
圖7B展示根據實施例之自加襯裡於高縱橫比通孔之包括TiSiN之部分結晶薄膜獲得之選定區域繞射圖案。
圖7C展示根據實施例之自加襯裡於高縱橫比通孔之包括TiSiN之實質上結晶薄膜獲得之選定區域繞射圖案。
圖8展示根據實施例之自包括TiSiN之實質上非晶薄膜獲得之掠入射X射線繞射光譜。
圖9係根據實施例之依據包括TiSiN之薄膜之矽含量而變化之實驗量測之電阻率的圖表。
圖10A係根據實施例之自包括TiSiN之實質上均勻薄膜獲得之橫截面透射電子顯微照片。
圖10B係根據實施例之自包括TiN區域或層與SiN區域或層交替之奈米積層薄膜獲得之橫截面透射電子顯微照片。
圖11示意性地繪示根據實施例之包括藉由用金屬填充用包括TiSiN或TiAlN之薄膜加襯裡之開口而形成之接觸件或金屬線之半導體裝置之部分的橫截面視圖。
圖12係藉由原子層沈積生長在具有形貌之基板上之超薄TiN層之橫截面透射電子顯微照片。
圖13係繪示根據一些實施例之用於形成包括TiSiN之薄膜之氣相沈積循環的流程圖。
圖14係繪示根據實施例之用於形成包括TiSiN之薄膜之氣相沈積循環的流程圖。
圖15係繪示根據實施例之用於形成包括TiSiN之薄膜之氣相沈積循環的流程圖。
圖16係繪示根據實施例之用於形成包括TiSiN之薄膜之氣相沈積循環的流程圖。
圖17係繪示根據一些其他實施例之用於形成包括TiSiN之薄膜之氣相沈積循環的流程圖。
圖18A係TiSiN薄膜之實驗量測之Si含量之圖表，其中該Si含量經顯示為依據第一沈積階段之數目與第二沈積階段之數目之比率而變化。
圖18B係TiSiN薄膜之實驗量測之掠入射X射線繞射光譜之圖表，其中不同曲線對應於具有第一沈積階段之數目與第二沈積階段之數目之不同比率的TiSiN薄膜。
圖18C係自如圖18A中所繪示針對其等Si含量量測之TiSiN薄膜實驗量測之電阻率的圖表。
圖19A至圖19B係依據圖17中所繪示之沈積循環之第二沈積階段中之Ti暴露時間而變化之實驗量測之電阻率的圖表，其中至作為Si前驅體之二氯甲矽烷之暴露時間分別固定於60秒及90秒。
圖20A至圖20C係自用使用圖17中所繪示之沈積循環之第二沈積階段中之不同Ti暴露時間形成的TiSiN薄膜加襯裡之高縱橫比結構獲得的橫截面透射電子顯微照片。
圖21A至圖21C係依據圖17中所繪示之沈積循環之第二沈積階段中之Ti暴露時間而變化之實驗量測之電阻率的圖表，其中至作為Si前驅體之一氯甲矽烷之暴露時間分別固定於3.5秒、30秒及90秒。
圖22A至圖22C係自用使用圖17中所繪示之沈積循環之第二沈積階段中之不同Ti暴露時間形成的TiSiN薄膜加襯裡之高縱橫比結構獲得的橫截面透射電子顯微照片。
圖23A至圖23B係依據圖17中所繪示之沈積循環之第二沈積階段中之Ti暴露時間而變化之實驗量測之電阻率的圖表，其中至作為Si前驅體之二氯甲矽烷之暴露時間分別固定於5秒及30秒。
圖24A至圖24B係自用使用圖17中所繪示之沈積循環之第二沈積階段中之不同Ti暴露時間形成的TiSiN薄膜加襯裡之高縱橫比結構獲得的橫截面透射電子顯微照片。
圖25A及圖25B係自用TiSiN薄膜加襯裡之高縱橫比結構獲得之較低及較高解析度橫截面透射電子顯微照片。
圖26A係繪示根據一些實施例之形成奈米積層薄膜之方法的流程圖。
圖26B係繪示根據一些實施例之使用類似於圖13中繪示之氣相沈積循環之氣相沈積循環形成奈米積層薄膜之方法的流程圖。
圖26C係繪示根據一些實施例之使用類似於圖17中繪示之氣相沈積循環之氣相沈積循環形成奈米積層薄膜之方法的流程圖。
圖27A係根據一些實施例之在根據圖26A及圖26C中所繪示之方法沈積之各種奈米積層薄膜上實驗量測之電阻率的圖表。
圖27B係根據一些實施例之自根據圖26A及圖26C中所繪示之方法沈積之各種奈米積層薄膜量測之實驗量測之掠入射X射線繞射光譜的圖表。
圖28A及圖28B係根據一些實施例之自用奈米積層薄膜加襯裡之高縱橫比結構獲得之橫截面透射電子顯微照片。
圖29係繪示根據一些實施例之用於形成包括TiSiN之薄膜之氣相沈積循環的流程圖。
圖30係繪示根據實施例之藉由調諧前驅體暴露時間及/或第一沈積階段之數目與第二沈積階段之數目之比率而對TiSiN薄膜之Si含量之可調諧性的圖表。
圖31A至圖31I係根據實施例之TiSiN薄膜之實驗量測之掠入射X射線繞射(XRD)光譜。
圖32係繪示根據實施例之依據自TiSiN薄膜量測之Si含量而變化的在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率(R)的圖表。
圖33係依據自圖31A至圖31I之經量測掠入射X射線繞射(XRD)光譜計算之Si含量而變化之經估計平均奈米結晶晶粒大小的圖表。
圖34係根據實施例之依據在TiSiN薄膜上量測之Si含量而變化之硬度值的圖表。
圖35係根據實施例之依據TiSiN薄膜之Si含量而變化之模量值的圖表。
圖36展示根據實施例之自用TiSiN薄膜加襯裡之高縱橫比結構獲得之較低及較高解析度橫截面透射電子顯微照片。
圖37A係根據實施例沈積之TiSiN薄膜之原子力顯微鏡影像。
圖37B係作為比較實例之TiN薄膜之原子力顯微鏡影像。

Claims (45)

  1. 一種形成擴散阻障之方法，該方法包括： 藉由使半導體基板暴露至與一或多個第二沈積階段交替之一或多個第一沈積階段來形成包括TiSiN之擴散阻障，該擴散阻障具有以下一或多者： 超過290 GPa之模量及超過2.7原子%之Si含量， 超過20 GPa之硬度及超過2.7原子%之Si含量， 使得該擴散阻障之掠入射X射線繞射光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率超過0.4的結晶紋理及超過2.7原子%之Si含量，或 具有小於約6.5 nm之平均晶粒大小之奈米結晶結構及超過2.7%之Si含量， 其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板交替地暴露至鈦(Ti)前驅體及氮(N)前驅體，且 其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體，接著矽(Si)前驅體，接著該N前驅體。
  2. 如請求項1之方法，其中該擴散阻障具有2.7原子%至9原子%之該Si含量。
  3. 如請求項1之方法，其中該擴散阻障具有2.7原子%至7原子%之該Si含量。
  4. 如請求項1之方法，其中該擴散阻障具有290 GPa至350 GPa之模量。
  5. 如請求項1之方法，其中該擴散阻障具有20 GPa至40 GPa之硬度。
  6. 如請求項1之方法，其中該擴散阻障具有使得掠入射X射線光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率為0.4至4.5的結晶紋理。
  7. 如請求項1之方法，其中該擴散阻障具有平均晶粒大小約為5.0 nm至6.5 nm之奈米結晶結構。
  8. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至該Ti前驅體及矽(Si)前驅體，而在其等之間未中介暴露至該N前驅體，接著使該半導體基板暴露至該N前驅體。
  9. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板循序地暴露至作為第一前驅體之該Ti前驅體，接著矽(Si)前驅體，接著作為最後前驅體之該N前驅體。
  10. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體達Ti前驅體暴露持續時間，接著矽(Si)前驅體達Si前驅體暴露持續時間，接著該N前驅體，且其中該Ti前驅體暴露持續時間與該Si前驅體暴露持續時間之比率係0至1。
  11. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至該Ti前驅體達0秒至1秒之Ti前驅體暴露持續時間，接著矽(Si)前驅體達1秒至10秒之Si前驅體暴露持續時間。
  12. 如請求項1之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目的比率大於10。
  13. 如請求項1之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目的比率係10至50。
  14. 如請求項1之方法，其中該半導體基板包括具有超過5之縱橫比之開口，且其中形成該擴散阻障包括加襯裡於該開口之表面使得形成於該開口之高度之下25%上與形成於該開口之該高度之上25%上之該擴散阻障之厚度之比率超過0.80。
  15. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第一沈積階段包括使該半導體基板暴露至作為最後前驅體之該N前驅體。
  16. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第二沈積階段包括使該半導體基板暴露至作為第一前驅體之該Ti前驅體。
  17. 如請求項1之方法，其中使該半導體基板暴露至作為該第二沈積階段之該第一前驅體之該Ti前驅體緊接在使該半導體基板暴露至作為該第一沈積階段之最後前驅體之該N前驅體之後，而未中介暴露至該N前驅體。
  18. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第一沈積階段及該一或多個第二沈積階段包括在反應腔室中大於1托之壓力下暴露。
  19. 如請求項1之方法，其中該半導體基板包括使得該半導體基板之暴露至該一或多個第一沈積階段及該一或多個第二沈積階段之表面積與對應未圖案化半導體基板之表面積之比率超過2的表面形貌。
  20. 如請求項19之方法，其中該表面形貌包括具有超過5之縱橫比之複數個溝渠或通孔。
  21. 如請求項20之方法，其中該等溝渠或通孔之數目及尺寸係使得該等表面積之該比率超過20。
  22. 如請求項1之方法，其中使該半導體基板暴露至該一或多個第一沈積階段及該一或多個第二沈積階段包括在該反應腔室中3托至10托之壓力下暴露。
  23. 如請求項1之方法，其中該等第一沈積階段之數目與該等第二沈積階段之數目之比率係使得該擴散阻障至少部分非晶。
  24. 如請求項1之方法，其中該Si前驅體係選自由SiH 4、Si 2H 6、SiH 2Cl 2、SiH 3Cl、Si 2Cl 6及Si 3Cl 8組成之群組之化合物。
  25. 如請求項1之方法，其中該Ti前驅體包括TiCl 4。
  26. 如請求項1之方法，其中該N前驅體包括NH 3。
  27. 如請求項1之方法，其中使該半導體基板暴露至氣相沈積循環係在400 oC至600 oC之基板溫度下執行。
  28. 如請求項1之方法，其中該等第一沈積階段之數目及該等第二沈積階段之數目係使得該擴散阻障層在層深度方向上實質上均勻。
  29. 如請求項1之方法，其中該半導體基板包括形成於其上之複數個開口，其中該等開口包括介電質側壁表面及超過5之縱橫比，且其中形成該擴散阻障包括加襯裡於該等開口之表面。
  30. 如請求項29之方法，其中加襯裡於該等開口之該等表面包括保形地加襯裡，使得形成於該等開口之高度之下25%上與形成於該等開口之該高度之上25%上之該擴散阻障層之厚度之比率超過0.8。
  31. 如請求項30之方法，其中該等開口之數目及尺寸係使得該半導體基板之暴露至該一或多個氣相沈積循環之表面積與對應未圖案化半導體基板之表面積之比率超過2。
  32. 如請求項30之方法，其中加襯裡於開口之該等表面包括在反應腔室中3托至10托之壓力下使該半導體基板暴露至該等氣相沈積循環。
  33. 如請求項30之方法，其中該等開口進一步包括經暴露半導體底表面。
  34. 一種半導體結構，其包括： 半導體基板，其包括形成於其上之複數個溝渠或通孔，其中該等溝渠或通孔包括介電質側壁表面及超過5之縱橫比；及以下一或多者： 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及290 GPa至350 GPa之模量； 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及20 GPa至40 GPa之硬度； 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及使得掠入射X射線光譜展現在(002)峰值下之面積與在(111)及(222)峰值下之面積之總和之比率為0.4至4.5的結晶紋理；或 包括TiSiN之擴散阻障層，其保形地加襯裡於該等溝渠或通孔之表面，其中該擴散阻障層具有2.7原子%至9原子%之Si含量及具有約5.0 nm至6.5 nm之平均晶粒大小之奈米結晶結構。
  35. 如請求項34之半導體結構，其中該Si含量係2.7原子%至7原子%。
  36. 如請求項34之半導體結構，其中該等溝渠或通孔之該縱橫比超過10。
  37. 如請求項34之半導體結構，其中該擴散阻障層保形地加襯裡於該等表面係使得形成於該等溝渠或通孔之高度之下25%上與形成於該等溝渠或通孔之該高度之上25%上之該擴散阻障層之厚度之比率超過0.8。
  38. 如請求項34之半導體結構，其中該等溝渠或通孔之面積密度係使得其上形成該擴散阻障層之表面積與對應未圖案化半導體基板之表面積之比率超過2。
  39. 如請求項34之半導體結構，其中該等表面積之該比率超過100。
  40. 如請求項34之半導體結構，其中該擴散阻障層之均方根表面粗糙度小於約0.3 nm。
  41. 如請求項34之半導體結構，其中該等溝渠或通孔進一步包括半導體底表面。
  42. 如請求項34之半導體結構，其中該等溝渠或通孔係用鎢或銅填充。
  43. 如請求項34之半導體結構，其中該擴散阻障具有約1 nm至10 nm之厚度。
  44. 如請求項34之半導體結構，其中該等溝渠或通孔具有約10 nm至1000 nm之寬度。
  45. 如請求項34之半導體結構，其中該擴散阻障層具有小於約1600 μΩ-cm之電阻率。
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