JP2024516091A - コンフォーマルな窒化チタンシリコン系薄膜及びその形成方法 - Google Patents

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Abstract

開示された技術は、一般的には窒化チタン系薄膜の形成に関し、より詳細にはコンフォーマルで平滑な窒化チタン系薄膜及びその形成方法に関する。一態様での方法は、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、２９０ＧＰａの弾性率と２．７原子％を超えるＳｉ含有量とをもつＴｉＳｉＮを含む拡散バリアを形成することを含む。半導体基板を１つ以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。半導体基板を１つ以上の第２堆積フェーズに曝露することは、半導体基板をＴｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いて半導体基板をＮ前駆体に順次曝露することを含む。

Description

本願と共に提出された出願データシートおいて外国又は国内優先権主張が特定されているいずれかの又は全ての出願は、37CFR1.57に基づき、参照によりここに包含される。
本願は、２０１９年１０月８日出願の米国出願第16/595,916「コンフォーマルな窒化チタン系薄膜及びその形成方法（CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME）」の一部継続出願であり、かつ35 U.S.C. §119(e)に基づき２０２１年４月７日出願の米国暫定出願第63/171,970「コンフォーマルな窒化チタン系薄膜及びその形成方法（CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME）」の優先権を主張し、かつ35 U.S.C. §119(e)に基づき２０２１年４月７日出願の米国暫定出願第63/172,002「コンフォーマルな窒化チタン系薄膜及びその形成方法（CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME）」の優先権を主張し、それらの各々の内容を、参照によりその全体が明示的にここに包含される。
開示された技術は、一般的には窒化チタン系薄膜の形成に関し、及びより詳細には、コンフォーマルで平滑な窒化チタン系薄膜に関する。
窒化チタン（ＴｉＮ）系薄膜は、集積回路（ＩＣ）内の様々な構造の製造に広く使用されている。例えば、ＴｉＮは拡散バリア、多様な電極、及びメタライゼーション構造に用いられてきた。ＩＣ製造におけるこのようなＴｉＮの広範な利用は、その構造的、熱的、及び電気的特性に帰することができる。各種ＩＣ構造のサイズ縮小化につれて、ＴｉＮは、ますます縮小されるサイズと複雑なトポロジーを有する特徴的形状の上に形成される。例えば、テクノロジーノードが１０ｎｍノードを超えた大きさになると、例えば数ナノメートルという小サイズで高アスペクト比のトレンチ及びビアをコンフォーマルにライニングできる薄膜、例えば拡散バリアが必要となる。ＩＣ業界ではＴｉＮ拡散バリアを形成するために物理気相成長（ＰＶＤ）及び化学気相成長（ＣＶＤ）等の技術が用いられてきたが、より小さいトレンチやビアに成膜されるＴｉＮ膜のコンフォーマル（形状適合）性に対する必要性が増すにつれて、それらの使用が最終的に制限される場合がある。一方、ＴｉＮ膜のコンフォーマル膜においては原子層堆積法（ＡＬＤ）が実証されているが、膜の幾つかの電気的特性（例えば導電性）及び物理的特性（例えば表面粗さ）が、物理気相成長（ＰＶＤ）等の他の方法を用いて形成されたＴｉＮ膜に比べて劣っている場合がある。したがって、ＩＣ製造において、例えばＰＶＤ及びＣＶＤにより形成されたＴｉＮ膜と比べて、バリア特性、表面平滑性、及びステップカバレッジを含む優れた特性を備えたＴｉＮ系膜を形成するための成膜方法に対する必要性がある。
一態様では、ＴｉＳｉＮを含む拡散バリアを形成する方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互にかつ重ならずに曝露することを含む。半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体とシリコン（Ｓｉ）前駆体にそれらの間にＮ前駆体への曝露を介在させることなく順次曝露し、続いて半導体基板をＮ前駆体に曝露することを含む。
別の態様では、ＴｉＳｉＮを含む拡散バリアを形成する方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互にかつ重ならずに曝露することを含む。半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
別の態様では、ＴｉＳｉＮを含む拡散バリアを形成する方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互にかつ重ならずに曝露することを含む。半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体曝露時間にＴｉ前駆体に、続いてＳｉ前駆体曝露時間にシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に曝露することを含む。Ｓｉ前駆体曝露時間とＴｉ前駆体曝露時間の比は２と１３０との間である。
別の態様では、ＴｉＳｉＮを含む拡散バリアを形成する方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互にかつ重ならずに曝露することを含む。半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体、シリコン（Ｓｉ）前駆体及びＮ前駆体に曝露することを含む。１回以上の第２堆積フェーズの期間中に半導体基板を、Ｔｉ前駆体、Ｓｉ前駆体及びＮ前駆体のうち１つ以上に曝露することは、半導体基板の主表面を未飽和とすることを含む。
別の態様では、方法が、半導体基板を、１回以上の第１の堆積フェースと１回以上の第２堆積フェーズに交互に曝露することによって、２９０ＧＰａを超える弾性率と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含む。半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に曝露することを含む。
別の態様では、方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、２０ＧＰａを超える硬度と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含む。半導体基板を、１回以上の第１堆積フェーズに曝露することは、半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
別の態様では、方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、拡散バリアの斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４を超えるような結晶組織と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含む。
半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
別の態様では、方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、平均粒径が約６．５ｎｍ未満のナノ結晶構造と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含む。
半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。
半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
別の態様では、半導体構造が、その上に複数のトレンチ又はビアを具備する半導体基板を有し、トレンチ又はビアは、誘電体側壁表面と５を超えるアスペクト比とを有する。ＴｉＳｉＮを含む拡散バリア層は、トレンチ又はビアの表面をコンフォーマルにライニングし、拡散バリア層は、２．７～９原子％のＳｉ含有量と、２９０～３５０ＧＰａの弾性率とを有する。
別の態様では、半導体構造が、その上に複数のトレンチ又はビアを具備する半導体基板を有し、トレンチ又はビアは、誘電体側壁表面と５を超えるアスペクト比とを有する。ＴｉＳｉＮを含む拡散バリア層は、トレンチ又はビアの表面をコンフォーマルにライニングし、拡散バリア層は、２．７～９原子％のＳｉ含有量と、２０～４０ＧＰａの硬度とを有する。
別の態様では、半導体構造が、その上に複数のトレンチ又はビアを具備する半導体基板を有し、トレンチ又はビアは、誘電体側壁表面と５を超えるアスペクト比とを有する。ＴｉＳｉＮを含む拡散バリア層は、トレンチ又はビアの表面をコンフォーマルにライニングし、拡散バリア層は、２．７～９原子％のＳｉ含有量と、斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４～４．５であるような結晶組織とを有する。
別の態様では、半導体基板が、その上に複数のトレンチ又はビアを具備する半導体基板を有し、トレンチ又はビアは、誘電体側壁表面と５を超えるアスペクト比とを有する。ＴｉＳｉＮを含む拡散バリア層は、トレンチ又はビアの表面をコンフォーマルにライニングし、拡散バリア層は、２．７～９原子％のＳｉ含有量と、約５．０～６．５ｎｍの平均粒径をもつナノ結晶構造とを有する。
添付の図面を参照し、非限定的な実施例を用いて本開示の実施形態を説明する。
図１Ａ～１Ｄは、異なる成長モード下での薄膜の異なる核及び成長のメカニズムを概略的に示している。 図２は、トポグラフィーを有するシリコン基板上で原子層堆積法により成長したＴｉＮ層の断面透過型電子顕微鏡写真である。 図３は、実施形態による、半導体基板上に形成されたＴｉＳｉＮ又ＴｉＡｌＮを含む薄膜を有する半導体構造の断面図を概略的に示す。 図４は、ビアの異なる部分にて異なる厚さをもつＴｉＳｉＮ又ＴｉＡｌＮを含む薄膜でライニングされたビアの断面図を概略的に示す。 図５Ａは、実施形態による、ＴｉＳｉＮ又はＴｉＡｌＮを含む薄膜を形成する方法を示すフロー図である。 図５Ｂは、実施形態による、ＴｉＳｉＮ又はＴｉＡｌＮを含む薄膜を形成する成膜サイクルを示すフロー図である。 図５Ｃは、実施形態による、ＴｉＳｉＮ又はＴｉＡｌＮを含む薄膜を形成する成膜サイクルを示す図である。 図５Ｄは、実施形態による、ＴｉＳｉＮ又はＴｉＡｌＮを含む薄膜を形成する成膜サイクルのシーケンスを示す図である。 図６Ａは、実施形態による、高アスペクト比のビアの上部をライニングするＴｉＳｉＮを含む薄膜から得られた断面透過型電子顕微鏡写真及び対応する選択領域の回折パターンを示す。 図６Ｂは、実施形態による、図６Ａに示した高アスペクト比のビアの中間部をライニングするＴｉＳｉＮを含む薄膜から得られた断面透過型電子顕微鏡写真及び対応する選択領域の回折パターンを示す。 図６Ｃは、実施形態による、図６Ａ及び図６Ｂに示した高アスペクト比のビアの下部をライニングするＴｉＳｉＮを含む薄膜から得られた断面透過型電子顕微鏡写真及び対応する選択領域の回折パターンを示す。 図７Ａは、実施形態による、高アスペクト比をライニングするＴｉＳｉＮを含む実質的に非晶質の薄膜から得られた選択領域の回折パターンを示す。 図７Ｂは、実施形態による、高アスペクト比をライニングするＴｉＳｉＮを含む部分的に結晶の薄膜から得られた選択領域の回折パターンを示す。 図７Ｃは、実施形態による、高アスペクト比をライニングするＴｉＳｉＮを含む実質的に結晶の薄膜から得られた選択領域の回折パターンを示す。 図８は、実施形態による、ＴｉＳｉＮを含む実質的にアモルファの薄膜から得られた微小角入射Ｘ線回折スペクトルを示す。 図９は、実施形態による、ＴｉＳｉＮを含む薄膜におけるシリコン含有率の関数として実験で計測された抵抗率のグラフである。 図１０Ａは、実施形態による、ＴｉＳｉＮを含む実質的に均質な薄膜から得られた断面透過型電子顕微鏡写真である。 図１０Ｂは、実施形態による、ＳｉＮの領域又は層とＴｉＮの領域又は層と交互に含むナノラミネート薄膜から得られた断面透過型電子顕微鏡写真である。 図１１は、実施形態による、ＴｉＳｉＮ又はＴｉＡｌＮを含む薄膜によりライニングされた孔を金属により充填することにより形成された接点ライン又は金属ラインを有する半導体デバイスの一部の断面図を概略的に示す。 図１２は、トポグラフィーを有する基板上に原子層堆積法により成長した超薄ＴｉＮ層の断面透過型電子顕微鏡写真である。 図１３は、幾つかの実施形態による、ＴｉＳｉＮを含む薄膜を形成するための気相堆積サイクルを示すフロー図である。 図１４は、実施形態による、ＴｉＳｉＮを含む薄膜を形成するための気相堆積サイクルを示すフロー図である。 図１５は、実施形態による、ＴｉＳｉＮを含む薄膜を形成するための気相堆積サイクルを示すフロー図である。 図１６は、実施形態による、ＴｉＳｉＮを含む薄膜を形成するための気相堆積サイクルを示すフロー図である。 図１７は、幾つかの実施形態による、ＴｉＳｉＮを含む薄膜を形成するための気相堆積サイクルを示すフロー図である。 図１８Ａは、ＴｉＳｉＮ薄膜の実験で測定されたＳｉ含有量のグラフであり、Ｓｉ含有量は、第１堆積フェーズの回数と第２堆積フェーズの回数の比の関数として表示されている。 図１８Ｂは、実験で測定されたＴｉＳｉＮ薄膜の斜入射Ｘ線回折スペクトルのグラフであり、ＴｉＳｉＮ薄膜に対応する異なる曲線は、第１堆積フェーズの回数と第２堆積フェーズの回数の異なる比をもつ。 図１８Ｃは、図１８Ａに示したＳｉ含有量について測定されたＴｉＳｉＮ薄膜から実験で測定された電気抵抗率のグラフである。 図１９Ａ～１９Ｂは、図１７に示した堆積サイクルの第２堆積フェーズにおけるＴｉ曝露時間の関数としての、実験で測定された電気抵抗率のグラフであり、Ｓｉ前駆体としてのジクロロシランへの曝露時間がそれぞれ６０秒と９０秒に固定されている。 図２０Ａ～２０Ｃは、図１７に示した堆積サイクルの第２堆積フェーズにおいて異なるＴｉ曝露時間を用いて形成されたＴｉＳｉＮ薄膜でライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。 図２１Ａ～２１Ｃは、図１７に示した堆積サイクルの第２堆積フェーズにおけるＴｉ曝露時間の関数としての、実験で測定された電気抵抗率のグラフであり、Ｓｉ前駆体としてのジクロロシランへの曝露時間がそれぞれ、３．５秒、３０秒及び９０秒に固定されている。 図２２Ａ～２２Ｃは、図１７に示した堆積サイクルの第２堆積フェーズにおいて異なるＴｉ曝露時間を用いて形成されたＴｉＳｉＮ薄膜でライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。 図２３Ａ～２３Ｂは、図１７に示した堆積サイクルの第２堆積フェーズにおけるＴｉ曝露時間の関数としての、実験で測定された電気抵抗率のグラフであり、Ｓｉ前駆体としてのジクロロシランへの曝露時間がそれぞれ、５秒と３０秒に固定されている。 図２４Ａ～２４Ｂは、図１７に示した堆積サイクルの第２堆積フェーズにおいて異なるＴｉ曝露時間を用いて形成されたＴｉＳｉＮ薄膜でライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。 図２５Ａ及び２５Ｂは、ＴｉＳｉＮ薄膜でライニングされた高アスペクト比構造から得られた低解像度及び高解像度の断面透過型電子顕微鏡写真である。 図２６Ａは、幾つかの実施形態における、ナノラミネート薄膜を形成する方法を示すフロー図である。 図２６Ｂは、幾つかの実施形態による、幾つかの実施形態による、図１３に示したものと同様の気相堆積サイクルを用いてナノラミネート薄膜を形成する方法を示すフロー図である。 図２６Ｃは、幾つかの実施形態による、幾つかの実施形態による、図１７に示したものと同様の気相堆積サイクルを用いてナノラミネート薄膜を形成する方法を示すフロー図である。 図２７Ａは、幾つかの実施形態による、図２６Ａ及び２６Ｃに示した方法にしたがって堆積された様々なナノラミネート薄膜薄膜において実験で測定された電気抵抗率のグラフである。 図２７Ｂは、幾つかの実施形態による、図２６Ａ及び２６Ｃに示された方法にしたがって堆積された様々なナノラミネート薄膜から測定された、実験で測定された斜入射Ｘ線回折スペクトルのグラフである。 図２８Ａ及び２８Ｂは、幾つかの実施形態による、ナノラミネート薄膜でライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。 図２９は、幾つかの実施形態による、ＴｉＳｉＮを含む薄膜を形成するための気相堆積サイクルを示すフロー図である。 図３０は、幾つかの実施形態による、前駆体曝露時間及び／又は、第１堆積フェーズの回数と第２堆積フェーズの回数の比を調整することによる、ＴｉＳｉＮ薄膜のＳｉ含有量の調整可能性を示すグラフである。 図３１Ａ～３１Ｉは、実施形態による、実験で測定されたＴｉＳｉＮ薄膜の斜入射Ｘ線回折スペクトル（ＸＲＤ）である。 図３２は、実施形態による、ＴｉＳｉＮ薄膜から測定されたＳｉ含有量の関数として、（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比（Ｒ）を示すグラフである。 図３３は、図３１Ａ～３１Ｉの測定された斜入射Ｘ線回折スペクトル（ＸＲＤ）から計算されたＳｉ含有量の関数として見積もられた平均ナノ結晶粒径のグラフである。 図３４は、実施形態による、ＴｉＳｉＮ薄膜で測定されたＳｉ含有量の関数としての硬度の値のグラフである。 図３５は、実施形態による、ＴｉＳｉＮ薄膜のＳｉ含有量の関数としての弾性率の値のグラフである。 図３６は、実施形態による、ＴｉＳｉＮ薄膜によりライニングされた高アスペクト比構造から得られた低解像度及び高解像度の断面透過型電子顕微鏡写真を示す。 図３７Ａは、実施形態による、堆積されたＴｉＳｉＮ薄膜の原子間力顕微鏡画像である。 図３７Ｂは、比較例としてのＴｉＮ薄膜の原子間力顕微鏡画像である。
上述したように、物理的なバリア特性に優れたコンフォーマルな薄膜、例えばＴｉＮ系薄膜及びそのような薄膜の形成方法に対する集積回路（ＩＣ）産業における必要性がある。これらの及び他の必要性に対処するために、少なくとも部分的に非晶質であり得るＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜、並びにそのような薄膜を形成する、原子層堆積法（ＡＬＤ）とし得るサイクル気相堆積法が本明細書に開示される。その薄膜は、ＡＬＤにより成膜された膜のコンフォーマリティを呈する一方で、既存の物理気相成長法（ＰＶＤ）及び化学気相成長法（ＣＶＤ）により形成されたＴｉＮ膜のものより優れた又は相当するバリア特性をも有する。ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、コンフォーマルな拡散バリアとして用い得る。その薄膜は、例えば高アスペクト比（例えば＞１）のビアやトレンチであってもよいビアやトレンチ等の誘電体の孔であるトポグラフィーが存在することによる比較的大きな面積をもつ基板に適応した方法によって形成され、その場合、曝露される表面積は、平坦な基板表面積の少なくとも２倍を超えるような面積密度である。
本方法は、半導体基板を、比較的高い圧力（例えば＞１トル）で１回以上の気相堆積サイクルに曝露することを含む。その場合、それらの気相堆積サイクルは、チタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体又はアルミニウム（Ａｌ）前駆体の一方又は両方への曝露を含む。本明細書に開示された方法により成膜されたＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、優れた拡散バリア特性を有する一方、優れたコンフォーマリティ、ステップ高さカバレッジ、及び小さい表面粗さを有する点で有利である。薄膜のこれらの及び他の特性は、プロセス条件を調整することにより結晶性及び／又は均質性の度合いを変化させるように、ナノスケールで薄膜のモルフォロジーを制御することによって有利に調整することができる。
本明細書に記載するように、具体的な化学量論比を伴わずにその構成元素により言及される化合物は、明示的に限定されない限り、各元素の全ての可能な零以外の濃度を包含するものと理解する。例えば、窒化チタン（ＴｉＮ）は、一般式ＴｉｘＮ、ｘ＞０で表すことができる窒化チタンの全ての可能な化学量論的組成及び非化学量論的組成を包含するものと理解し、ＴｉＮ、Ｔｉ３Ｎ４、Ｔｉ４Ｎ３、Ｔｉ６Ｎ５、Ｔｉ２Ｎ、及びＴｉＮ２、並びにその他のＴｉとＮの非化学量論的組成を含む。同様に、窒化シリコン（ＳｉＮ）は、一般式ＳｉｙＮ、ｙ＞０で表すことができる窒化シリコンの全ての可能な化学量論的組成及び非化学量論的組成を包含するものと理解し、Ｓｉ３Ｎ４を含む。窒化アルミニウム（ＡｌＮ）は、一般式ＡｌｙＮ、ｙ＞０で表すことができる窒化アルミニウムの全ての可能な化学量論的組成及び非化学量論的組成を包含するものと理解し、ＡｌＮを含む。窒化チタンシリコン（ＴｉＳｉＮ）は、一般式ＴｉｘＳｉｙＮ、ｘ＞０及びｙ＞０で表すことができる窒化チタンシリコンの全ての可能な化学量論的組成及び非化学量論的組成を包含するものと理解する。窒化チタンアルミニウム（ＴｉＡｌＮ）は、一般式ＴｉｘＡｌｙＮ、ｘ＞０及びｙ＞０で表すことができる窒化チタンアルミニウムの全ての可能な化学量論的組成及び非化学量論的組成を包含するものと理解する。
上述した通り、窒化チタン系薄膜は、集積回路（ＩＣ）製造において重要な役割を担う。ＩＣ業界ではＴｉＮを成膜するために物理気相成長(ＰＶＤ)及び化学気相成長（ＣＶＤ）等の技術が用いられてきたが、ＴｉＮ系膜、Ｓｉ及び／又はＡｌを含む例えばＴｉ、Ｎ及び１つ以上の別の金属を含む３元又は４元の合金を、電気的特性及び／又は物理的特性を大きく損なうことなく高いコンフォーマリティを有して形成するための成膜方法の必要性が高まっている。
加えて、プラズマ強化原子層堆積法（ＰＥ－ＡＬＤ）等のプラズマ強化プロセスは、比較的低アスペクト比である表面上にコンフォーマル膜を形成するのに有効であり得るが、それらのプロセスは、高アスペクト比を有するビアやキャビティの内側に成膜するには有効ではない場合がある。いかなる理論にも拘束されないが、これに対する１つの可能性ある理由として、所与の状況下ではプラズマが高アスペクト比のビアの深い部分に到達しない場合があることが考えられる。そのような状況下では、ビアにおける異なる部分が、異なる量のプラズマに曝されることで、不均質な成膜から生じる望ましくない構造的影響をもたらすことになる可能性がある。例えば、ビアの開口近傍では、より深い部分に比べてより厚い膜が堆積することになる（しばしばカッシング又はキーホール形成と称される）。これらの理由から、サーマルＡＬＤ等の熱サイクル気相堆積が、より有利となり得る。なぜなら、それらの熱プロセスは、成膜される表面の各部分へのプラズマの到達能力に依存しないからである。
しかしながら、サーマルＡＬＤ技術は、トポグラフィー上に、特に比較的高アスペクト比（例えば１：１を超える）をもつトポグラフィー上に、比較的コンフォーマルなＴｉＮ系薄膜を形成するのに適切なものとなり得る一方、発明者らは、サーマルＡＬＤにより形成されたＴｉＮ系薄膜が、幾つかの観点で、例えば膜の粗さや電気抵抗率の点でＰＶＤやＣＶＤにより形成されたＴｉＮ系薄膜に劣る場合があることを認識した。この点において、発明者らは、ＡＬＤ成長したＴｉＮ系膜の幾つかの電気的特性及び／又は物理的特性が、成長のモードによって悪影響を被りかねないことを見出した。特に、発明者らは、ＡＬＤにおいて２次元のレイヤーバイレイヤー成長モードでＴｉＮ系膜を成長させることが望ましい場合がある一方、そのようなレイヤーバイレイヤー成長モードは、状況によっては容易に達成できないことがあることを見出した。発明者らはさらに、レイヤーバイレイヤー成長モードでＡＬＤによりＴｉＮ系薄膜を成長させることが、ＴｉＮ系薄膜を非金属表面上に、特に酸化物及び窒化物の表面又はドーピングされた及びドーピングされていないシリコン表面等の絶縁性表面上に形成する場合に、ＩＣ製造における特定の課題を提起していることを見出した。いかなる理論にも拘束されないが、発明者らは、ＴｉＮ系薄膜がレイヤーバイレイヤー成長モードで成長し得る度合いが、図１Ａ～１Ｄを参照してここに開示されるように、表面のタイプ及び結晶化度に依存する初期成長モードに依存し得ることを認識した。
図１Ａは、ＴｉＮ系層の核生成を概略的に示し、図１Ｂ～１Ｄは、異なる表面上でのＴｉＮ系層の異なる成長モードを示している。図１Ａを参照すると、前駆体分子１０４が基板１００に到達したならば、それらは物理的に基板上に吸着される。吸着した分子１０４の幾つかは、それらが化学吸着されるエネルギー的に好ましい位置に到達するまで基板１００の表面に沿って拡散することができる。表面拡散は、とりわけ基板温度、基板材料、及び吸着される分子の運動エネルギーによって支配される。化学吸着分子により形成される核のサイズが、体積自由エネルギーと表面エネルギーとのトレードオフで決まる所定のサイズ（「臨界サイズ」と称されることがある）を超えると、核がエネルギー的に安定となり、サイズが大きくなり始めることができる。このようにして形成された安定な核の層１０８は、さらなる前駆体分子１０４を取り込むことによって成長し続ける。それに続く膜成長は、図１Ｂ～１Ｄに概略的に示すような異なる成長モードによって分類することができる。
図１Ｂは、３次元島成長モードを概略的に示し、ヴォルマー－ウェバー（Volmer?Weber）成長モードと称されることがあり、３次元島からなる層１１２が形成される。いかなる理論にも拘束されないが、島成長モードは、３次元島に関係する正味の表面フリーエネルギーが正であるときに支配的となり得る。それは、堆積された原子が基板に対するよりも互いに対してより強く結合していることを示している。例えば金属ＴｉＮ系層が所与の半導体及び／又は絶縁材料表面上に堆積される場合、ＴｉＮ系層のＡＬＤ成長のエネルギー論は島成長モードを支持することが理解されよう。
図１Ｃは、レイヤーバイレイヤー成長モードを示し、フランク－ファンデアメルヴェ（Frank-van der Merwe）成長モードと称されることがあり、比較的平滑な２次元層１１６が形成される。いかなる理論にも拘束されないが、レイヤーバイレイヤー成長モードは、堆積された原子が互いに対するよりも基板に対してより強く結合する場合に支配的となり得る。それによって安定な２次元層１１６がエネルギー的に好ましくなる。レイヤーバイレイヤー成長モードは、ＴｉＮ系層の最初の単層からバルク結晶の値まで、層間の結合エネルギーが連続的に減少する場合に持続され得る。
図１Ｂ及び１Ｃは、ＴｉＮ系薄膜の２つの異なる可能な成長モードであるが、所与の状況下では、レイヤーバイレイヤー成長モードと３次元成長モードの中間の成長モードが可能である。図１Ｄは、ストランスキ－クラスタノフ（Stranski-Krastanov (ＳＫ)）成長モードとして知られる中間成長モードの一例を示している。いかなる理論にも拘束されないが、ＳＫ成長モードは、レイヤーバイレイヤー成長モードで始まる薄膜成長で起こり得る。１つ以上の単層の形成後、レイヤーバイレイヤー成長モードが好ましくなくなった場合、島成長モードが始まりレイヤーバイレイヤー成長モードよりも支配的となり、その結果、２次元の初期層の上に３次元島が形成される薄膜構造１２０が得られる。ＳＫ成長モードは、歪み緩和機構（歪み誘起粗面化）として起こり得る。
堆積された材料と基板との間の相互作用に加えて、基板温度、圧力、及び堆積速度等の他の要因が、核生成及び初期生長のプロセスに重要な影響を与え得る。そのことは、得られる薄膜の最終的なナノ構造又はミクロ構造に影響する。例えば、比較的高い基板温度及び／又は遅い堆積速度での成膜は、比較的大きな結晶粒の成長を促進する場合があり、一方、比較的低い基板温度及び速い堆積速度は、より小さい結晶粒の成長に有利となる場合がある。
ＩＣ製造においてＴｉＮ系薄膜が意図される様々な表面、誘電体表面や半導体表面上でＡＬＤによって成長する場合、そのＡＬＤ成長は３次元島成長モード又はＳＫ成長モードで開始され得ることが発見された。例えば、所与の状況下では、ドーピングされた及びドーピングされていないＳｉ、ＳｉＯ２、Ｓｉ３Ｎ４、及び他の高Ｋ又は低Ｋ材料を含む基板表面上でのＴｉＮ系薄膜のＡＬＤ成長は、島成長モード又はＳＫ成長モードで進行することができる。発明者らは、一部には、島成長モード又はＳＫ成長オードのいずれかの初期成長モードのために、ＡＬＤによるＴｉＮ系層のその後の成長が、図２に示されるような高アスペクト比構造のための極めて薄いコンフォーマル拡散バリアの様々な用途において望ましくない膜のモルフォロジーをしばしばもたらすことを見出した。
図２は、絶縁性（Ｓｉ３Ｎ４）表面を含むトポグラフィー上にサーマルＡＬＤにより成長したＴｉＮ層の断面透過型電子顕微鏡写真である。３次元島成長又はＳＫ成長モードのいずれかでの初期の膜成長後、ＴｉＮのＡＬＤ成長は、異なる配向性をもつ隣接する結晶の競合的成長によりしばしば特徴付けられる。その結果、所与の状況下では、核生成層の近くでＶ形結晶粒を生じ、より大きい膜厚での柱状のモルフォロジーに至る。図２に示すように、得られた膜のモルフォロジーは、大きな表面粗さをもたらす切り口状の柱頭と、結晶粒よりも低密度の柱状境界とを含む。柱状境界は、結晶粒自体に比べて極めて不良な拡散バリア特性を有し得る上、ＴｉＮ層を通して望ましくない汚染物質を輸送する最小抵抗の経路として機能する可能性があることが理解されよう。さらに、柱状のモルフォロジーであることから、十分な拡散バリア特性を観察するためには、比較的厚いＴｉＮ層を堆積する必要があり得る。したがって、許容できる全体的接触又はライン導電性のための効果的なＴｉＮバリアが厚くなりすぎる場合があり、Ｗ又はＣｕ等の低抵抗率のフィラー材料のための余地がほとんどない。
発明者らは、少なくとも部分的に非晶質であるＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜が、例えばサーマルＡＬＤ等のサーマルサイクル気相堆積プロセスにより非金属表面上に形成される場合、３次元モード又はＳＫ成長モードが実質的に抑制され、そしてレイヤーバイレイヤー成長モードが促進され得ることを見出した。他の理由の中でも、これは、ＴｉＮ系薄膜が合金元素として添加されたＳｉ又はＡｌを有し、かつ／又はその中に非晶質相が存在する場合、核は比較的低い接触角で非金属表面を濡らす可能性があるためと考えられる。得られる薄膜は、非金属表面の比較的大きな領域をカバーし、島形成は減少する。これは例えば薄膜の成長が、基板表面上でレイヤーバイレイヤー成長モードで、より有利に進行する傾向があるからである。上述したように、通常、ＴｉＮ系薄膜はＡＬＤにおいて基板上で３次元島モード又はＳＫ成長モードを優先する。したがって、上述したように柱状成長が優勢となりがちである、幾つかの非金属表面上に直接ＡＬＤにより成長させるＴｉＮ層とは異なり、実施形態による非金属表面上に形成された少なくとも部分的に非晶質のＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、レイヤーバイレイヤー成長モードが優勢となる傾向があり、その結果、より高いコンフォーマリティ及び表面の平滑性が得られる。さらに、非晶質相の存在によって結晶粒界が減少することにより、ＣｕやＷ等の幾つかの元素に対する高速拡散経路を抑制する。非晶質相の存在、より高いコンフォーマリティ、及び／又は表面平滑性によって、拡散バリアの厚さを低減することができる。高アスペクト比のビア又はトレンチのライニングのために形成する場合、厚さが薄いほど、後続工程における、接点ビアの形成のためのビア又はトレンチへの金属充填、及び／又は、接触抵抗の低減のために相対的に大きな孔を得ることができる。
図３は、本明細書に開示した多様な実施形態による方法を用いて形成可能なＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜３２０を有する半導体構造３００の概略断面図を示している。半導体薄膜構造３００は、例えば半導体基板である基板３１０を有する。基板３１０は、例えば誘電体及び／又は半導体の表面である非金属表面を含み、その上に少なくとも部分的に非晶質のＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜３２０が本明細書に開示された方法により形成される。薄膜３２０は、優れた拡散バリア特性を有しながら、優れたコンフォーマリティ、ステップカバレッジ、及び小さい表面粗さを有する。薄膜のこれらの及び他の特性は、薄膜の結晶性及び／又は均質さの度合いをナノスケールで制御することにより有利に調整することができ、ひいては本明細書に開示する多様なプロセス条件を調整することにより調整することができる。
ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、明確性のために図３では平坦な基板上に形成されているように示されているが、実施形態ではそのように限定されない。ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、高アスペクト比（例えば＞１）のビア及びトレンチを有しかつ／又は比較的高密度の特徴的形状を有する基板等、トポグラフィーを有する基板上に形成されるときに、特に大きな利点があり、それによって例えばＡＬＤであるサイクル気相堆積中に前駆体に曝露される表面積が比較的大きくなる（例えば、平坦な基板表面積の２倍を超える表面積）。
高アスペクト比構造の概念におけるコンフォーマリティの一つの測度は、本明細書及び工業的にステップカバレッジと称される。高アスペクト比構造は、例えばビア、ホール、トレンチ、ホール、キャビティ、又は類似の構造とすることができる。図示した例として、図４は、一例の高アスペクト比構造４１６を内部に形成された半導体構造４００を概略的に示しており、それにより高アスペクト比構造上に形成された薄膜のコンフォーマリティを規定しかつ／又は測定する幾つかの例示的測定基準を示す。示された高アスペクト比構造４１６は、例えば異なる部分において異なる厚さを有するＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜である薄膜４１２によりライニングされた内面を有する。上述したように、高アスペクト比構造は、例えば高アスペクト比構造４１６の孔領域における深さ又は高さ（Ｈ）を幅（Ｗ）で割った比であるアスペクト比を有し、それは１より大きい。図示の例では、高アスペクト比構造４１６が、例えば、半導体材料４０４上に形成された層間絶縁膜（ＩＬＤ）層である誘電体層４０８を貫通して形成されたビアである。図示の例では、高アスペクト比構造４１６の底面は、下に位置する半導体基板４０４を露出させている。薄膜４１２は、高アスペクト比構造４１６の異なる表面を異なる厚さでコーティングすることができる。上述したように、ステップカバレッジは、高アスペクト比構造の下部又は底面領域における薄膜の厚さと、高アスペクト比構造の上部又は上面領域における薄膜の厚さの間の比として定義することができる。上部又は上面領域は、孔の上面から測って例えば０～１０％又は０～２５％の比較的浅い深さの、高アスペクト比構造の領域とすることができる。下部又は底面領域は、孔の上面から測って例えば９０～１００％又は７５～１００％の比較的深い深さの、高アスペクト比構造の領域とすることができる。幾つかの高アスペクト比構造では、ステップカバレッジを、高アスペクト比構造における上部又は上面側壁表面に形成された薄膜４１２Ｃに対する底面に形成された薄膜４１２Ａの厚さの比によって定義し又は測定することができる。しかしながら、幾つかの高アスペクト比構造では、明確に規定された底面や小さい曲率半径をもつ底面を備えていない場合があることは理解されよう。このような構造においては、ステップカバレッジは、高アスペクト比構造における上部又は上面側壁表面に形成された薄膜４１２Ｃに対する底面に形成された薄膜４１２Ａの厚さの比によって、より一貫して定義し又は測定することができる。
［ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜のサイクル気相堆積］
図５Ａは、実施形態による、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜を形成する方法５００のフロー図を示す。方法５００は基板を設けること５１０を含む。基板は、平坦な半導体基板とすることができ、又は、上述したように、１回以上の気相堆積サイクルに曝露される半導体基板の表面積と、パターン化されていない半導体基板の表面積の比が２を超えるような表面トポグラフィーを有する半導体基板とすることができる。相対的に大きな表面積を生じる表面トポグラフィーは、上述したように基板上に形成されたトレンチやビア等の複数の孔とすることができる。孔は、誘電体側壁表面を有し、かつ５を超えるアスペクト比を有することができる。
方法５００はさらに、窒化チタンシリコン（ＴｉＳｉＮ）又は窒化チタンアルミニウム（ＴｉＡｌＮ）を含む拡散バリアとして機能し得る薄膜を形成すること５２０を含む。薄膜は、半導体基板を、１トルより高い反応チャンバ内の圧力下で複数回の気相堆積サイクルに曝露することによって形成される。その場合、気相堆積サイクルは、チタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体又はアルミニウム（Ａｌ）前駆体の一方又は両方への曝露を含む。
上述の、及び明細書全体を通して記載するように、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む例えば拡散バリア層である薄膜がその上に形成される半導体基板が、多様な基板として実施され得ることが理解されよう。限定はしないが、それらにはドーピングされた半導体基板が含まれ、それらは、ＩＶ族元素材料（例えばＳｉ、Ｇｅ、Ｃ、又はＳｎ）又はＩＶ族材料（例えばＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＳｉＳｎ、ＳｉＳｎＣ、ＧｅＳｎ等）から形成された合金；ＩＩＩ－Ｖ族化合物半導体材料（例えば、ＧａＡｓ、ＧａＮ、ＩｎＡｓ等）又はＩＩＩ－Ｖ族材料から形成された合金；ＩＩ－ＶＩ族半導体材料（ＣｄＳｅ、ＣｄＳ、ＺｎＳｅ等）又はＩＩ－ＶＩ材料から形成された合金が挙げられる。
所与の実施形態によれば、基板は、絶縁体上に半導体があるものとして実施することもでき、例えばシリコンオンインシュレータ（ＳＯＩ）基板等である。ＳＯＩ基板は、通常、シリコン－絶縁体－シリコン構造を含み、それにおいては、上述した多様な構造が、埋込みＳｉＯ２層（ＢＯＸ）等の絶縁体層を用いて支持基板から絶縁されている。さらに、上述した多様な構造は、表面領域に又はその近傍に形成されたエピタキシャル層に少なくとも部分的に形成され得ることが理解されよう。
さらに図５Ａを参照すると、方法５００が、フロントエンドラインにより処理された基板上で実行される場合があること、及び、例えばトランジスタ等の多様なデバイスを含み得ることが理解されよう。さらに、半導体基板は、その上に予め形成された例えば拡散領域、絶縁領域、電極、及び、接点や金属ライン等のメタライゼーション構造を挙げられる１つ以上の多様な構造を含むことができ、その上に方法５００を実行することができる。したがって、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む拡散バリアは、ビア、キャビティ、ホール、又はトレンチを含む多様なトポグラフィー構造上に形成することができる。実施形態による、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む拡散バリアをその上に形成できる表面としては、例えばメタライゼーション構造の表面である金属表面；例えばドーピングされた又はドーピングされていないＳｉ表面である半導体表面；及び／又は、層間絶縁膜（ＩＬＤ）表面、マスクもしくはハードマスク表面、又はゲート誘電体表面である誘電体表面を含む。
所与の実施形態によれば、拡散バリアとして形成されるとき、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、例えば層間絶縁膜（例えば図４の４０８）である誘電体層とビア又はトレンチ（例えば図４の４１６）の充填により形成されるメタライゼーション構造との間、及び／又は、半導体基板４０４とビア又はトレンチの充填により形成されるメタライゼーション構造との間に介在させることができる。それによって、電気的接点等の他の機能の中でもとりわけ、それらの間の拡散バリアとして機能する。これらの実施形態では、誘電体材料は、集積回路製造において用いられる任意の誘電体材料とすることができ、例えばシリコン酸化物、シリコン窒化物、高誘電率誘電体又は低誘電率誘電体等を挙げられる。メタライゼーション構造は、例えば拡散領域である下に位置する半導体材料４０４を、製造される集積回路デバイスの他の部分に電気的に接続するための金属ライン、接点構造、又は、金属又は金属材料で形成された他の導電構造を含むことができる。メタライゼーション構造は、例えば拡散領域である下に位置する半導体材料４０４を、製造されている集積回路デバイスの他の部分に電気的に接続するために金属又は金属材料からなる金属ライン、接点構造、又は他の導電構造を含むことができる。メタライゼーション構造は、任意の適切な金属又は金属材料から形成することができ、例えば、Ａｌ、Ｃｕ、Ｎｉ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む金属；ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性金属窒化物；ケイ化タンタル、ケイ化タングステン、ケイ化ニッケル、ケイ化コバルト、及びケイ化チタンを含む導電性金属ケイ化物；並びに、ＲｕＯ２を含む導電性金属酸化物、等を含む。
図５Ａをさらに参照すると、例えば拡散バリア層である薄膜を形成する方法５００はさらに、反応チャンバ内で半導体基板を、原子層堆積法（ＡＬＤ）サイクルとすることができる複数回の気相堆積サイクルに曝露することによって、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜を形成すること５２０を含む。それらの気相堆積サイクルは、チタン（Ｔｉ）前駆体への１回以上の曝露、窒素（Ｎ）前駆体への１回以上の曝露、及びシリコン（Ｓｉ）前駆体又はアルミニウム（Ａｌ）前駆体の一方又は両方への１回以上の曝露を含む。気相堆積サイクルの少なくとも１つは、約１トルより高い反応チャンバ内の圧力下で行うことができる。
上述しかつ明細書全体に記載するように、反応チャンバは、例えばサーマルサイクル気相堆積又はＡＬＤである原子層堆積法（ＡＬＤ）とし得るサイクル気相堆積用に適切に構成された単一ウェハ処理反応チャンバ又はバッチウェハ処理反応チャンバを含む任意の反応チャンバのことを意味する。サーマルサイクル気相堆積又はＡＬＤの反応チャンバでは、基板を、サセプタ又はキャリアボート等の適切な基台上に設置することができる。基板は、加熱されたサセプタの熱伝導により直接加熱することができ、又は、ランプ等の照射源からの輻射により又は加熱されたチャンバ壁からの対流により間接的に加熱することができる。
一般的に、サイクル気相堆積又はＡＬＤプロセスでは、反応物すなわち前駆体、例えば酸化反応物及び還元反応物が、その中に配置された基板を有する反応チャンバ内に交互に導入される。１つ以上の反応物又は前駆体の導入は、順次、過剰な反応物又は前駆体を反応チャンバから除去するためのパージ及び／又はポンプ排気工程と交互に行うことができる。反応物は、拡散バリアが堆積される表面が反応物に曝されるように、適切な期間に亘って所定の条件下で反応チャンバ内に導入することができる。それによって、基板の表面が、少なくとも部分的に前駆体又は反応物により、及び／又は反応物の反応生成物により飽和された状態となることができる。過剰な又は残留する前駆体又は反応物は、その後、反応チャンバからパージ及び／又はポンプ排気され得る。ポンプ排気工程は、適切な真空ポンプ排気工程により行うことができ、そしてパージステップは、例えば窒素又は希ガスである非反応性又は不活性ガスを反応チャンバ内に導入することにより行うことができる。互いに反応する反応物を気相中で混合させないようにするための他の技術も存在する。
図５Ｂは、実施形態による、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む拡散バリアを形成する方法を示したフロー図であり、そして図５Ｃ及び５Ｄはブロック図である。図５Ｃは、前駆体への曝露を含む堆積フェーズと、堆積フェーズへの曝露を含むサイクルとを示している。図５Ｄは、複数回のサイクルの一部としてのサイクル堆積フェーズのシーケンスを示している。図５Ｂ～５Ｄを参照すると、多様な実施形態においては、半導体基板を、ＡＬＤサイクルとし得る１回以上の気相堆積サイクルに曝露すること５２０（図５Ａ）は、その基板を、１回以上の第１の気相堆積フェーズ（「第１堆積フェーズ」）に曝露すること５２５を含む。その場合、少なくとも１回の第１堆積フェーズが、Ｔｉ前駆体への曝露及びＮ前駆体への曝露を含む。
半導体基板を、ＡＬＤサイクルとし得る１回以上の気相堆積サイクルに曝露すること５２０（図５Ａ）はさらに、その基板を１回以上の第２の気相堆積フェーズ（「第２堆積フェーズ」）に曝露すること５３０を含む。その場合、少なくとも１回の第２堆積フェーズが、Ｓｉ及び／又はＡｌ前駆体への曝露、又は、Ｓｉ及び／又はＡｌ前駆体への曝露とさらなるＮ前駆体への曝露との組合せを含む。
１回以上の第１堆積フェーズ及び１回以上の第２堆積フェーズを、１つのサイクルを形成するために組み合わせることができ、それを順次、複数回又は複数サイクル繰り返すことができる。異なるサイクルが、同じ回数又は異なる回数の第１堆積フェーズ及び第２堆積フェーズを有することができる。基板を１回以上の第１堆積フェーズに曝露すること５２５と基板を１回以上の第２堆積フェーズに曝露すること５３０との組合せによって、ＴｉＳｉＮ及び／又はＴｉＡｌＮの層又は領域を含む拡散バリア層が得られる。基板を１回以上の第１堆積フェーズに曝露すること５２５及び基板を１回以上の第２堆積フェーズに曝露すること５３０の各々は、順次、個々の前駆体を、後述するパルス状にするなどして１回以上曝露することを含むことができる。
図５Ｂ～５Ｄをさらに参照すると、多様な実施形態では、基板を１回以上の第１堆積フェーズの各々に曝露すること５２５が、その基板の１回以上のＴｉ前駆体への曝露及び１回以上のＮ前駆体への曝露を含むことができる。Ｔｉ前駆体への各曝露は、拡散バリアが堆積される基板の表面がＴｉ前駆体に曝露されるように行われる。それにより、その表面は、ほぼ全体又は部分的にＴｉ前駆体で飽和した状態となることができる。基板をＴｉ前駆体に曝露した後、過剰なもしくは残留したＴｉ前駆体、又は基板の表面上に物理吸着又は化学吸着により留まらなかったその反応生成物が、プロセスチャンバをポンプ排気するか又はパージするなどして基板表面から除去され得る。
同様に、Ｎ前駆体への各曝露は、拡散バリアが堆積される基板の表面がＮ前駆体に曝露されるように行われる。それにより、その表面は、ほぼ全体又は部分的にＮ前駆体で飽和した状態となることができる。基板をＮ前駆体に曝露した後、過剰なもしくは残留したＮ前駆体、又は基板の表面上に物理吸着又は化学吸着により留まらなかったその反応生成物が、プロセスチャンバをポンプ排気するか又はパージするなどして基板表面から除去され得る。
基板を、各々が１回以上のＴｉ前駆体への曝露と１回以上のＮ前駆体への曝露とを含む１回以上の第１堆積フェーズに曝露することで、堆積されたＴｉＮから実質的に形成される１つ以上の単層又は領域を局所的に形成することができる。
幾つかの実施形態では、所与の第１堆積フェーズにおけるＴｉ前駆体への曝露を、複数回連続して行うことができる。同様に、所与の第１堆積フェーズにおけるＮ前駆体への曝露を、複数回連続して行うことができる。有利な点として、所与の状況下では、基板をＴｉ及び／又はＮ前駆体へ１回より多く曝露することで、例えば、大きな立体障害効果が存在するとき、個々の前駆体の吸着又は反応のためにより多くの反応部位を曝露することによって、より高レベルの表面飽和をもたらすことができる。
図５Ｂ～５Ｄをさらに参照すると、多様な実施形態では、基板を１回以上の第２堆積フェーズの各々に曝露すること５３０が、その基板の１回以上のＳｉ前駆体又はＡｌ前駆体への曝露を含む。Ｓｉ及び／又はＡｌ前駆体への各曝露は、拡散バリアが堆積される基板の表面がＳｉ及び／又はＡｌ前駆体に曝露されるように行われる。それにより、その表面は、ほぼ全体又は部分的にＳｉ及び／又はＡｌ前駆体で飽和した状態となることができる。基板をＳｉ及び／又はＡｌ前駆体に曝露した後、過剰なもしくは残留したＳｉ及び／又はＡｌ前駆体、又は基板の表面上に物理吸着又は化学吸着により留まらなかったその反応生成物が、プロセスチャンバをポンプ排気するか又はパージするなどして基板表面から除去され得る。基板を、各々が１回以上のＳｉ及び／又はＡｌ前駆体への曝露を含む１回以上の第２堆積フェーズに曝露することで、堆積されたＳｉ又はＡｌから実質的に形成される１つ以上の単層又は領域を局所的に形成することができる。
幾つかの実施形態では、所与の第２堆積フェーズにおけるＳｉ及び／又はＡｌ前駆体への曝露を、複数回連続して行うことができる。有利な点として、所与の状況下では、基板をＳｉ及び／又はＡｌ前駆体へ１回より多く曝露することで、例えば、大きな立体障害効果が存在するとき、個々の前駆体の吸着又は反応のためにより多くの反応部位を曝露することによって、より高レベルの表面飽和をもたらすことができる。
図５Ｂ～５Ｄをさらに参照すると、幾つかの実施形態では、基板を１回以上の第２堆積フェーズの各々に曝露すること５３０が、その基板のＳｉ及び／又はＡｌ前駆体への１回以上の曝露と、さらにその基板のＮ前駆体への１回以上の曝露とを含む。そのＮ前駆体は、第１堆積フェーズのＮ前駆体と同じか又は異なることができる。Ｓｉ及び／又はＡｌ前駆体への各曝露は、拡散バリアが堆積される基板の表面が、Ｓｉ及び／又はＡｌ前駆体に曝露されるように行われる。それにより、その表面が、ほぼ全面又は部分的にＳｉ及び／又はＡｌ前駆体で飽和状態となることができる。基板をＳｉ及び／又はＡｌ前駆体に曝露した後、過剰なもしくは残留したＳｉ及び／又はＡｌ前駆体、又は基板の表面上に物理吸着又は化学吸着により留まらなかったその反応生成物が、プロセスチャンバをポンプ排気するか又はパージするなどして基板表面から除去され得る。
Ｎ前駆体への各曝露は、拡散バリアが堆積される基板の表面が、Ｎ前駆体に曝露されるように行われる。それにより、その表面が、ほぼ全面又は部分的にＮ前駆体で飽和状態となることができる。基板をＮ前駆体に曝露した後、過剰なもしくは残留したＮ前駆体、又は基板の表面上に物理吸着又は化学吸着により留まらなかったその反応生成物が、プロセスチャンバをポンプ排気するか又はパージするなどして基板表面から除去され得る。
基板を、各々が１回以上のＳｉ前駆体への曝露と１回以上のＮ前駆体への曝露とを含む１回以上の第２堆積フェーズに曝露することで、堆積されたＳｉＮ又はＡｌＮから実質的に形成される１つ以上の単層又は領域を局所的に形成することができる。
幾つかの実施形態では、所与の第２堆積フェーズにおけるＳｉ前駆体への曝露を、複数回連続して行うことができる。同様に、Ｎ前駆体へのさらなる曝露を複数回連続して行うことができる。有利な点として、所与の状況下では、上述したように基板をＳｉ及び／又はＡｌ及び／又はＮ前駆体へ１回より多く曝露することで、例えば、大きな立体障害効果が存在するとき、個々の前駆体の吸着のためにより多くの反応部位を曝露することによって、より高レベルの表面飽和をもたらすことができる。
多様な実施形態において、上述した、各々が第１及び第２堆積フェーズの一方又は両方を含むサイクルの回数、第１堆積フェーズの繰り返しの頻度及び回数並びに第２堆積フェーズの繰り返しの頻度及び回数、第１堆積フェーズ中のＴｉ前駆体及びＮ前駆体への基板の曝露の繰り返しの頻度及び回数、並びに、第２堆積フェーズ中のＳｉ及び／又はＡｌ前駆体又はＳｉ及び／又はＡｌ前駆体及びＮ前駆体への基板の曝露の繰り返しの頻度及び回数は、得られるＴｉＳｉＮ及び／又はＴｉＡｌＮを含む拡散バリア層における上述した所望の厚さ、化学量論、及び他の特性を得るために、前駆体の立体障害効果への感受性を含む多様な検討に基づいて変更できることが理解されよう。
図５Ｂ～５Ｄをさらに参照すると、求められる状況又は膜特性に応じて、第１堆積フェーズ又は第２堆積フェーズへの基板の曝露の一方又は他方によりＴｉＳｉＮ及び／又はＴｉＡｌＮを含む拡散バリアの堆積を開始することが有利となり得る。例えば、発明者らは、最初に１回以上の第２堆積フェーズ（Ｓｉ及び／又はＡｌ前駆体又はＮ前駆体）への基板の曝露５３０を行い、その次に第１堆積フェーズ（Ｔｉ前駆体又はＮ前駆体）への基板の曝露５２５を行うことは、拡散バリアのレイヤーバイレイヤー成長モードを促進するのに特に有利であり得ることを見出した。それによって、例えば基板表面が層間絶縁膜（ＩＬＤ）層に形成されたトレンチやビアの側壁等の絶縁表面である非金属表面、又はＳｉ拡散領域等の半導体表面を有する場合に、コンフォーマリティが向上すると共に表面粗さを低減する。
しかしながら、実施形態はそのように限定はされず、そして他の実施形態では、最初に１回以上の第１堆積フェーズ（Ｔｉ前駆体又はＮ前駆体）への基板の曝露５２５を行い、その次に１回以上の第２堆積フェーズ（Ｓｉ及び／又はＡｌ前駆体又はＮ前駆体）への基板の曝露５３０を行うことは、例えば基板表面が金属表面（例えばＷ、Ａｌ、又はＣｕ金属のメタライゼーション）を含む場合に、例えば接触抵抗を低下させながら良好なコンフォーマリティと表面粗さを維持するのに、より有利であり得る。
図５Ｄを参照すると、幾つかの状況下では、上述したシーケンスに応じて、第１及び第２堆積フェーズのシーケンスの結果、検知可能な程度にＴｉＮ及びＳｉ及び／又はＡｌ又はＳｉＮ及び／又はＡｌＮが豊富な領域を有する薄膜を得ることができる。しかしながら、他の状況下では、第１及び第２堆積フェーズへの曝露のシーケンスが異なるにも関わらず、後述するように、得られた薄膜が実質的に均質なＴｉＳｉＮ及び／又はＴｉＡｌＮとなり得る。
多様な実施形態においては、例えば拡散バリア層又は領域である薄膜を形成するためのＴｉ前駆体の非限定的な例として、四塩化チタン（ＴｉＣｌ４）、テトラキス（ジメチルアミノ）チタン（ＴＤＦＭＡＴ）、又はテトラキス（ジエチルアミノ）チタン（ＴＤＥＡＴ）を含む。
多様な実施形態においては、例えば拡散バリア層又は領域である薄膜を形成するためのＮ前駆体の非限定的な例として、アンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）、又はモノメチルヒドラジン（ＣＨ３（ＮＨ）ＮＨ２、"ＭＭＨ"）を含む。上述したように、異なるＮ前駆体を、第１及び第２堆積フェーズに用いることができ、そして全く異なる前駆体を、同じフェーズの異なるサイクルで用いることができる。
多様な実施形態においては、パージング用の不活性ガスの非限定的な例として、窒素Ｎ２、又はＡｒ等の希ガスを含む。
幾つかの実施形態では、拡散バリア層を形成するためのＳｉ前駆体を水素化物前駆体とすることができる。水素化物前駆体の例として、シラン（ＳｉＨ４）及びジシラン（Ｓｉ２Ｈ６）を含む。幾つかの他の実施形態では、拡散バリアを形成するためのＳｉ前駆体を、塩化ケイ素又はクロロシラン等の塩素含有前駆体とすることができる。例として、四塩化ケイ素（ＳｉＣｌ４）、モノクロロシラン（ＳｉＨ３Ｃｌ、"ＭＣＳ"）、ジクロロシラン（ＳｉＨ２Ｃｌ２、"ＤＣＳ"）、トリクロロシラン（ＳｉＨＣｌ３）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６、"ＨＣＤＳ"）、オクタクロロトリシラン（Ｓｉ３Ｃｌ８、"ＯＣＴＳ"）を含む。発明者らは、前駆体による表面のより高レベルの飽和が望ましいとき、広範な条件下において有機シリコン前駆体に比べて立体障害が小さいことから、シリコン及び塩素含有Ｓｉ前駆体を用いてＴｉＳｉＮを含む拡散バリア層が望ましく形成され得ることを見出した。
幾つかの実施形態では、拡散バリア層を形成するためのＡｌ前駆体を有機金属前駆体とすることができる。有機金属前駆体の例として、トリメチルアルミニウム（"ＴＭＡ"）、トリイソブチルアルミニウム、及びトリス（ジメチルアミド）アルミニウムを含む。幾つかの他の実施形態では、拡散バリア層を形成するためのＡｌ前駆体を、例えばＡｌＣｌ３である塩素含有Ａｌ前駆体とすることができる。
いかなる理論にも拘束されないが、発明者らは、これらのＳｉ及びＡｌ前駆体が第１の非窒素前駆体として導入されるとき、他のＳｉ又はＡｌ前駆体に比べて、ＴｉＳｉＮ層又はＴｉＡｌＮ層のレイヤーバイレイヤー成長モードを促進するために特に有利となり得ることを見出した。レイヤーバイレイヤー成長モードは、成長の初期段階において、ＴｉＳｉＮ層又はＴｉＡｌＮ層の核による基板表面の濡れ性を向上させることによって得られ、それは核と基板表面との間の小さい接触角により特徴付けることができる。レイヤーバイレイヤー成長モードの結果、コンフォーマリティの向上と表面粗さの低減を達成することができ、それは、小サイズの高アスペクト比での堆積により拡散バリアを形成するのに特に有利となり得る。さらに、いかなる理論にも拘束されないが、塩素含有Ｓｉ及び／又はＡｌ前駆体は、吸着を抑制又は自己制限することによって成長方向における組成のより精密な制御を可能とし得る。
例えば効果的な拡散バリアとして機能するための、本明細書に開示された多様な有利性を実現するために、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、実施形態によれば、約２５ｎｍ、２０ｎｍ、１５ｎｍ、１０ｎｍ、７ｎｍ、４ｎｍ、２ｎｍ、１ｎｍを超えない厚さを有するか、又はこれらの値のいずれかもしくはこれらの値以外の値により規定される範囲内の値をもつ厚さを有することができる。これらの厚さは、拡散バリアとして類似の有効性をもつＴｉＮバリアに比べて実質的に小さくなり得る。
例えば効果的な拡散バリアとして機能するための、本明細書に開示された多様な有利性を実現するために、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、実施形態によれば、２５０℃～３００℃、３００℃～４００℃、３５０℃～４００℃、４００℃～４５０℃、４５０℃～５００℃、５００℃～５５０℃、５５０℃～６００℃、６００℃～６５０℃の基板温度で、又はこれらの値のいずれかにより規定される範囲内の値、例えば約４００℃の温度で形成することができる。
例えば効果的な拡散バリアとして機能するための、本明細書に開示された多様な有利性を実現するために、多様な前駆体の曝露時間又はパルス持続時間は、実施形態によれば、約０．１～５秒、５～１０秒、１０～２０秒、２０～３０秒、３０～４０秒、４０～５０秒、５０～６０秒、又はこれらの値のいずれかもしくはそれより大きい値により規定される範囲内の持続時間である。
要約すると、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む例えば拡散バリア層である薄膜の形成は、基板を１回以上のサイクルに曝露することを含み、各サイクルは１回以上の第１堆積フェーズ及び／又は１回以上の第２堆積フェーズを含む。第１堆積フェーズの各々は、順次、１回以上のＴｉ前駆体への曝露と１回以上のＮ前駆体への曝露とを交互に含む。幾つかの実施形態では、第２堆積フェーズの各々が、順次、１回以上のＳｉ前駆体及び／又はＡｌ前駆体への曝露と１回以上のＮ前駆体への曝露とを交互に含む。得られる拡散バリア層は、ＴｉＳｉＮの層もしくは領域、又は、ＴｉＡｌＮの層もしくは領域を含む。多様な実施形態において、Ｔｉ前駆体、Ｎ前駆体、及びＳｉ及び／又はＡｌ前駆体の各々への基板の曝露の頻度及び回数、並びに、サイクル、第１堆積フェーズ、及び第２堆積フェーズの各々への基板の曝露の頻度及び回数、並びに曝露の順序は、本明細書に記載した通り、所望の化学量論、厚さ、及び結晶化度を得るために調整することができる。
［大表面積及び／又は高アスペクト比構造を有する基板上の堆積］
発明者らは、例えば高アスペクト比構造の比較的大きい面積密度に由来する比較的大きい表面積を基板が有するとき、平坦なもしくはパターン化されていない基板又は高アスペクト比構造の比較的小さい表面積もしくは小さい面積密度の基板上に形成された薄膜の特性評価に基づいて開発されたＡＬＤプロセスのレシピを用いて露出表面を薄膜でコーティングすると、露出表面の異なる部分において異なる特性を有する薄膜を生じる可能性があることを見出した。例えば、上述したコンフォーマリティやステップカバレッジは、比較的大きい面積密度をもつ基板の高アスペクト比構造において著しく悪化する可能性がある。露出表面の異なる部分においてやはり異なる可能性がある他の特性としては、膜の化学量論、表面粗さ、電気抵抗率、及び膜密度等が含まれる。いかなる理論にも拘束されないが、特性の均質さが低い１つの理由として、平坦な基板に比べて基板の露出した表面積が著しく増加しているからという可能性がある。露出した表面積が増加するので、露出表面の異なる部分が、異なる大きさの前駆体のフラックスを受け取る可能性があり、それによって異なる量の前駆体が露出表面の異なる部分に吸着する可能性がある。簡易な例のみにおいて、３３０ｍｍ半導体基板がその上に数百のダイを形成し、各々が１×１０１０以上のトランジスタを有し、各トランジスタが直径１０～１００ｎｍ及びアスペクト比１～１００の１つ以上のビアを有する場合、薄膜の堆積中に前駆体に曝露される表面積は、対応するパターン化されていない基板の表面積の１０倍、１００倍、１０００倍又はそれ以上の表面積を超える可能性がある。さらに、露出表面の異なる部分における局所的堆積条件が異なる可能性がある。例えば、深いトレンチ又はビアの内側の局所的圧力が異なる場合があり、例えばその深いトレンチ又はビアの外側の領域に比べて低い場合がある。さらに、真空条件下では、ガス分子はトレンチ又はビアの側壁とより多く衝突するので、深いトレンチ又はビアの上部では、より大きいフラックスに曝されるためより多くの前駆体分子を吸着する可能性がある。
本明細書に記載する多様な実施形態において、発明者らは、本明細書に開示された堆積方法が、露出表面の異なる部分において、コンフォーマリティ、ステップカバレッジ、膜化学量論、表面粗さ、電気抵抗率、及び膜密度等を含む様々な物理的特性に関してより高い均質性をもつＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜の形成において特に有利であることを見出した。したがって、本明細書に開示された堆積方法により形成されたＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜は、１つ以上のこれらの物理的特性に関して局所的（例えばトレンチ又はビアの内部）レベルでも全体的（例えばウェハ内）レベルでも、より高い均質性を有する。よって、実施形態による堆積方法は、表面トポグラフィーを有する基板上にＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜を形成するために特に有利であり、それによって、１回以上の気相堆積サイクルに曝露される半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が、２、５、１０、２０、５０、１００、２００、５００、１０００を超え、又は、これらの値のいずれかもしくはそれより大きい値により規定される範囲内の比を有する。
それに替えて又はそれに付加して、実施形態による堆積方法はさらに、１ミクロン、５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、２０ｎｍ、又はこれらの値のいずれかもしくはそれより小さい値により規定される範囲内の開口幅と、５、１０、２０、５０、１００、２００、又はこれらの値で規定される範囲内の値を超えるアスペクト比と、表面積が上述した平坦な基板のそれよりも大きいような面積密度とをもつ高アスペクト比構造を含む基板上に薄膜を形成することにおいて特に有利である。このようなトポグラフィーを有する基板が、実施形態によるＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜によりコンフォーマルにコーティングされ得る。その場合、上記で規定されたステップカバレッジは、５０％、６０％、７０％、８０％、９０％、９５％を超え、又は、これらの値のいずれかもしくはそれより大きい値により規定される範囲内の値を有する。上述したように、発明者らは、高アスペクト比構造の比較的大きい面積密度をもつ基板をコンフォーマルにコーティングするためのプロセス条件を、これらの結果を達成するために実施形態において最適化し得ることを見出した。発明者らは、これらの結果が、とりわけ、基板の曝露中の反応チャンバ圧力もしくは前駆体の分圧、堆積速度、反応チャンバに導入される前駆体の温度もしくは分圧、前駆体の流量及び曝露時間等を制御することによって達成され得ることを見出した。
発明者らは、実施形態により高アスペクト比構造の比較的大きい面積密度を有する基板をコーティングする場合、比較的高い全圧又は分圧によってコンフォーマリティ及びステップカバレッジの改善をもたらし得ることを見出した。いかなる理論にも拘束されないが、このような改善は、とりわけ、高アスペクト比のビア又はトレンチの内部での局所的に小さい前駆体の分圧の影響を低減することに関係し得る。したがって、実施形態によれば、再び図５Ｂ及び５Ｃを参照すると、１回以上の第１堆積フェーズ（Ｔｉ前駆体及び／又はＮ前駆体）への基板の曝露５２５中、及び／又は、１回以上の第２堆積フェーズ（Ｓｉ及び／又はＡｌ前駆体及び／又はＮ前駆体）への基板の曝露５３０中、任意の個々の前駆体の全圧又は分圧を、１．０～３．０トル、３．０～５．０トル、５．０～７．０トル、７．０～９．０トル、９．０～１１．０トル、１１．０～１３．０トル、１３．０～１５．０トル、又はこれらの値のいずれかにより規定される範囲内の圧力とすることができる。Ｔｉ前駆体、Ｎ前駆体、及び／又は、Ｓｉ及び／Ａｌ前駆体への曝露の各々において、個々の前駆体は、反応チャンバ内のガス分子の全量の１～２％、２～５％、５～１０％、１０～２０％、２０～５０％、５０～１００％、又はこれらの値のいずれかにより規定される範囲内の割合を占めることができる。発明者らは、所与の状況下において、全圧又は分圧がこれらの値以外の場合、とりわけステップカバレッジが劣化し始める可能性があることを見出した。
実施形態によれば、個々の前駆体及び不活性ガスの流量並びに反応チャンバのポンプ排気能力と関係して、１回以上の第１堆積フェーズ（Ｔｉ前駆体及び／又はＮ前駆体）への基板の曝露５２５中、及び／又は、１回以上の第２堆積フェーズ（Ｓｉ及び／又はＡｌ前駆体及び／又はＮ前駆体）への基板の曝露５３０中に比較的高い全圧又は分圧に制御されることによって、第１及び／又は第２堆積フェーズ当たりの堆積速度が０．２０～０．３０Å／堆積フェーズ、０．３０～０．４０Å／堆積フェーズ、０．４０～０．５０Å／堆積フェーズ、０．５０～０．６０Å／堆積フェーズ、０．６０～０．７０Å／堆積フェーズ、０．７０～０．８０Å／堆積フェーズ、又はこれらの値のいずれかにより規定される範囲内の値で比較的高くなるようにできる。
発明者らは、一部では、比較的高い全圧又は分圧での堆積のために比較的多量の前駆体を反応チャンバに供給しつつ比較的高いスループットを可能とするために、反応チャンバ内への前駆体の流量を、平坦な基板又は低（例えば＜１）アスペクト比構造をもつ基板上に薄膜を形成するプロセス条件に用いられる流量よりも遙かに高くすべきであることを見出した。高流量は、反応チャンバ内への導入前に前駆体の温度又は圧力の一方又は両方を高めることによって達成できる。例えば、製造条件下で液体形態の前駆体について、蒸気発生速度を上げるために前駆体ボトルを室温より高い温度、例えば３０～６０℃、６０～８０℃、８０～１００℃、１００～１２０℃、１２０～１５０℃、又はこれらの値のいずれかにより規定される範囲内の温度に加熱することができる。一部では、前駆体の蒸気圧及び前駆体の分解温度に基づいてこれらの範囲より低い又はより高いボトル温度をそれぞれ決定することができる。例として、ＴｉＣｌ４は約６０～８０℃に加熱される。もう一方では、製造条件下でガス形態の前駆体について、比較的小面積又は平坦な基板及び／又は低（例えば＜１）アスペクト比構造をもつ基板上に薄膜を形成する場合に用いられるガスライン圧力に比べて遙かに高い値に供給圧力を高めるべくガスライン圧力を上げることによって高流量を達成できる。本明細書に記載した様々な利点が得られる比較的高い流量は、とりわけ、ポンプ排気速度、曝露時間、及びリアクタの容積に依存し得ることが理解されよう。大表面積及び／又は高アスペクト比構造を有する基板上に薄膜を堆積するのに適した流量を達成するために、Ｔｉ、Ｎ、Ｓｉ、及びＡｌ前駆体の各々の流量が例えば１００～１０００標準ｃｍ３／分（ｓｃｃｍ）、１０００～２０００ｓｃｃｍ、２０００～５０００ｓｃｃｍ、５０００～１００００ｓｃｃｍ、１００００～１５０００ｓｃｃｍ、１５０００～２００００ｓｃｃｍ、又はこれらの値のいずれかもしくはそれより大きい値により規定される範囲内の値となり得るように、とりわけ、前駆体の温度及び／又は圧力を調整することができる。適切な流量は、とりわけ、リアクタの容積に依存し得ること、及び、これらの流量の幾つかは約１～２リットルの容積をもつ単一ウェハリアクタに適していることが理解されよう。
図６Ａ～６Ｃは、本明細書に記載する堆積技術によって形成された、高アスペクト比のビアをライニングするコンフォーマルなＴｉＳｉＮ膜の実験的透過型電子顕微鏡（ＴＥＭ）画像を示している。高アスペクト比のビアは、堆積されたシリコン酸化物表面を有する。図６Ａ、６Ｂ、及び６Ｃはそれぞれ、約４０のアスペクト比を有するビアに形成されたＴｉＳｉＮ膜の上部、中間部、及び下部で撮られたＴＥＭ画像である。図６Ａ～６Ｃの各々において、左の画像は、高アスペクト比ビアの各部分の明視野画像であり、右の画像は、高アスペクト比ビアの各部分上に形成された薄膜から、ＴｉＳｉＮ薄膜の厚さと同程度のスポット径の電子線を用いて得られた制限視野回折（ＳＡＤ）パターンを示す。図２に示した柱状成長による粗い表面を有する多結晶ＴｉＮとは異なり、図６Ａ～６Ｃの明視野ＴＥＭ画像は、堆積されたＴｉＳｉＮが遙かに平滑でコンフォーマルであることを示している。発明者らは、これらの及び他の改善が、一部には、ＴｉＳｉＮの少なくとも幾つかの非晶質相の存在に帰することができることを見出した。それらは、ＳＡＤパターンにより示されるように、ＴｉＳｉＮの幾つかのナノ結晶層と共に存在し得る。ＴｉＳｉＮ薄膜は、実質的に非晶質でありかつ実質的にビアの深さ全体に亘ってコンフォーマルであて良好なステップ高さカバレッジ（～６０％）を有する。
［ナノスケールでの薄膜モルフォロジーの制御］
有利な点として、本明細書に記載した多様なプロセスパラメータを用いてサブ単層レベルで前駆体の吸着を制御する性能によって、ここに開示された、ＡＬＤプロセスとすることができるサイクル気相堆積プロセスの多様な実施形態は、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜の膜モルフォロジー及び構造をナノスケールで制御しかつ改善することを可能とする。制御されるモルフォロジー及び構造は、結晶性、均質性、及び表面粗さの度合いを含む。特に、発明者らは、ナノスケールでの結晶性及び／又は均質性の度合いが、本明細書に記載したように曝露サイクルの多様なパラメータを制御することによってＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜において有利に制御され得ることを見出した。
多様な実施形態では、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む例えば拡散バリア層である薄膜を形成するとき、上記の多様なパラメータに加えて、第１堆積フェーズ（Ｔｉ前駆体及びＮ前駆体への曝露の組合せを含む）への基板の曝露回数と、第２堆積フェーズ（Ｓｉ及び／又はＡｌ前駆体への曝露又はＳｉ及び／又はＡｌ前駆体及びＮ前駆体への曝露の組合せを含む）への基板の曝露回数の特定の比を用いてその薄膜モルフォロジーを制御することができる。その比は、約１：３０～１：１５、１：１５～１：６、１：６～１：３、１：３～１：２、１：２～２：３、２：３～５：６、５：６～１：１、１：１～６：５、６：５～３：２、３：２～２：１、２：１～３：１、３：１～６：１、６：１～１５：１、１５：１～３０：１、又はこれらの値のいずれかにより規定される半に内の比とすることができる。例えば、その比は、２：３、３：２、５：４、７：３、７：５、７：１、１０：１、及び１５：１のいずれかとすることができる。
それに替えて、Ｔｉ前駆体及びＳｉ及び／又はＡｌ前駆体への曝露が、これらの比を有することもできる。ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む拡散バリアを形成するために本明細書に記載したプロセス条件の組合せの下で、第１堆積フェーズへの曝露と第２堆積フェーズへの曝露の比は、拡散バリア中の全原子数に基づいて拡散バリア内に約３％、１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、９０％、又はこれらの値のいずれかにより規定される範囲内の値を超える平均濃度でＳｉ又はＡｌが存在するようになる。
発明者らは、第１堆積フェーズ（すなわちＴｉ前駆体）への基板の曝露回数と、第２堆積フェーズ（すなわちＳｉ又はＡｌ前駆体）への基板の曝露回数の比を制御することによって、図７Ａ～７Ｃに示すように、得られるＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜の結晶化度を連続的に調整できることを見出した。図７Ａ～７Ｃは、図６Ａ～６Ｃに示したものと同様の、高アスペクト比ビアの側壁上に堆積されたＴｉＳｉＮを含むコンフォーマルな薄膜から得られる制限視野回折（ＳＡＤ）パターンを、異なる結晶化度において示す。図７Ａ～７Ｃはそれぞれ、実質的に完全に非晶質であるＴｉＳｉＮ薄膜のＳＡＤパターン、部分的に非晶質であるＴｉＳｉＮ薄膜のＳＡＤパターン、及び実質的に多結晶又はナノ結晶であるＴｉＳｉＮ薄膜のＳＡＤパターンを示している。ナノ結晶又は多結晶ドメインの存在及び結晶性の量的度合いは、図７Ｃに示されるように結晶性ＴｉＳｉＮの（１１１）、（２００）及び（２２０）結晶面に指標付けできる回折スポット及び／又はリングの位置と相対的な鮮鋭さから決定し得ることが理解されよう。例えば、拡散リングが優勢なＳＡＤパターンは、実質的に非晶質のＴｉＳｉＮに関係付けることができ、一方、スポットが優勢なＳＡＤパターンは、ＳＡＤパターンを得るために用いられた制限視野と同程度のドメインサイズを有する実質的に多結晶のＴｉＳｉＮに関係付けることができる。ナノ結晶及び非晶質相のＴｉＳｉＮのＳＡＤパターンは、両方の拡散リング及びスポットが混在し得る。発明者らは、とりわけ、非晶質相の割合の増加が、ＴｉＳｉＮ薄膜の平滑さ、コンフォーマリティ、及びステップカバレッジの改善に寄与することを見出した。
図８は、実施形態による、実質的に完全に非晶質であるＳｉ基板上に形成されたブランケットＴｉＳｉＮ層の微小角入射Ｘ線回折パターンである。測定されたＴｉＳｉＮ層は、図７Ａ及び図６Ａ～６ＣのＳＡＤパターンで画像化されたＴｉＳｉＮ層と類似している。ＴｉＳｉＮ層の結晶相に起因する明確な結晶学的ピークがないことは、ＴｉＳｉＮ層が実質的に完全に非晶質であることを示している。
本明細書に記載したように、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜の相対的な結晶性は、例えば拡散バリア特性等の多様な材料特性を最適化するために調整することができる。幾つかの状況下では、例えば結晶粒界を減らすために低い結晶化度が好ましい場合がある。結晶粒界を減らすことで、薄膜を通過する所与の元素の拡散を抑制し平滑さを向上させることができる。しかしながら、他の状況下では、例えば薄膜の電気抵抗率を小さくするために高い結晶化度が好ましい場合がある。
図９は、実施例によるＴｉＳｉＮを含む薄膜のシリコン含有量の関数として、実験で測定された抵抗率のグラフである。このグラフは、薄膜内の相対的なＳｉ含有量（原子％）を調整することによってＴｉＳｉＮ薄膜の抵抗率を広範囲の値に亘って調整できることを示している。転じてその調整は、サイクル気相堆積又はＡＬＤサイクルにおけるＳｉ前駆体への曝露回数を調整することによっても行うことができる。発明者らは、相対的に低いＳｉ含有量ではＴｉＳｉＮ層の抵抗率はＳｉ含有量の関数として比較的ゆっくりと増加する一方、相対的に高いＳｉ含有量では抵抗率がＳｉ含有量の関数として比較的速く増加することを見出した。発明者らは、Ｓｉ含有量の関数としての抵抗率の比較的速い増加は、一般的に上述した透過型電子顕微鏡により実験的に検証されたＴｉＳｉＮの非晶質層の出現の始点９１０に一致することを見出した。その始点９１０及び電気抵抗率が、とりわけ、堆積温度及び使用される前駆体に依存し得ることは理解されよう。上述した通り、少なくとも部分的に非晶質のＴｉＳｉＮ層を形成するためにはＳｉが約１０％より高いことが望ましくなり得る。結果的に抵抗率が増加し得る一方で、全体の厚さは、ＴｉＮ層などの完全に結晶性の層に比べて低減され得る。
したがって、比較的高い拡散バリア性能及び／又は比較的低い表面粗さを有する薄膜が有利な状況においては、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜が少なくとも部分的に非晶質であるように電極層の組成を調整できることが有利である。このような実施例では、薄膜が実質的に全体的に非晶質であるか又は非晶質マトリクスに囲まれたナノ結晶領域を含むことができる。例えば、電極が、Ｔｉ、Ａｌ／Ｓｉ、及びＮを含む非晶質マトリクス中に１つ以上のＴｉＳｉ／ＴｉＡｌ、ＴｉＮ、及びＴｉＡｌＮ／ＴｉＳｉＮのナノ結晶を含むことができる。図示の実施例では、約１６００μΩ・ｃｍでの始点９１０が、約１０％のＳｉの平均原子濃度に対応する。しかしながら、他の実施例では、堆積条件及び使用される前駆体に依存して、始点が、約１０％、１５％、２０％、もしくは２５％、又はこれらの値のいずれかにより規定される範囲内の値のＳｉの平均原子濃度に対応することができる。
それに替えて、始点９１０が、 １：１～２：１、２：１～３：１、３：１～６：１、６：１～１５：１、１５：１～３０：１、又はこれらの値のいずれかにより規定される範囲内の比である、１回以上の第１堆積フェーズ（各々Ｔｉ前駆体への曝露とＮ前駆体への曝露の組合せを含み、Ｓｉ及び／又はＡｌ前駆体への曝露はない）への基板の曝露回数と、１回以上の第２堆積フェーズ（各々Ｓｉ及び／又はＡｌ前駆体への曝露又はＳｉ及び／又はＡｌ前駆体とＮ前駆体への曝露の組合せを含む）への基板の曝露回数の比に対応する。それに替えて、これらの比は、Ｔｉ前駆体への曝露回数とＮ前駆体への曝露回数の比を表すことができる。
ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜の組成は、＜１０００μΩ・ｃｍ、１０００～２０００μΩ・ｃｍ、２０００～３００μΩ・ｃｍ、３０００～４０００μΩ・ｃｍ、４０００～５０００μΩ・ｃｍ、５０００～６０００μΩ・ｃｍ、６０００～７０００μΩ・ｃｍ、７０００～８０００μΩ・ｃｍ、８０００～９０００μΩ・ｃｍ、９０００～１００００μΩ・ｃｍ、もしくは１００００μΩ・ｃｍ以上、又はこれらの値のいずれかにより規定される範囲内の値の電気抵抗率を有するように調整できる。
結晶化度に加えて、発明者らは、第１堆積フェーズへの曝露回数及び／又は第２堆積フェーズへの曝露回数を制御することによってナノスケールでの均質性の度合いも制御できることを見出した。幾つかの状況下では、例えばＴｉＮに富む領域又は層と、Ｓｉ及び／又はＡｌに富む領域又は層又はＳｉＮ／ＡｌＮに富む領域又は層とを交互に含むナノラミネート等の、ＴｉＮ及びＳｉ及び／又はＡｌ又はＳｉＮ及び／又はＡｌＮに富む領域又は層を有する薄膜を形成するために第１及び第２堆積フェーズのシーケンスを制御することができる。
幾つかの他の状況下では、第１及び第２堆積フェーズへの曝露が異なるシーケンスであるにも拘わらず、後述するように、得られる薄膜が実質的に均質なＴｉＳｉＮ及び／又はＴｉＡｌＮ薄膜であり得る。図１０Ａ及び１０Ｂを参照して実施例が示される。図１０Ａは、実質的に均質なＴｉＳｉＮ層のＴＥＭ画像を示しているのに対し、図１０Ｂは、ＴｉＮに富む領域又は層とＳｉＮに富む領域又は層とを交互に含むナノラミネートの形態であるＴｉＳｉＮ層のＴＥＭ画像を示している。
多様な実施形態では、実質的に均質な層を形成するために、例えば拡散バリア層であるＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜を形成するとき、図１０Ａに示すように、第１堆積フェーズ及び／又は第２堆積フェーズの連続実行の数は、約膜が上述した温度で堆積される場合、約５０、３０、２５、２０、１５、１０、５又はこれらの値のいずれかにより規定される範囲内の値より小さくすることができる。薄膜は、第１堆積フェーズ及び／又は第２堆積フェーズの連続実行の数がこれらの値を超えると、ナノラミネート構造を有することができる。実質的に均質な又はラミネート構造を形成するための第１堆積フェーズ及び／又は第２堆積フェーズの連続実行の数は、温度、圧力、及び用いられる前駆体を含む多様なファクタに依存し得ることが理解されよう。例えば、比較的高い温度では、原子の拡散混合が高まることで均質な組成が優勢となり得る。それに対し、比較的低い温度では、原子の拡散混合が弱まることでナノラミネート形成が優勢となり得る。
発明者らは、有利な点として、本明細書に開示された実施形態によりＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜が形成される場合、表面粗さもまた、ＴｉＮ又はＣＶＤもしくはＰＶＤ等の他の技術を用いて形成されたＴｉＳｉＮ等の他の拡散バリア材料に比べて低減し得ることを見出した。表面粗さの低減は、拡散バリアが堆積される表面がビア又はトレンチ等の孔により露出した誘電体表面及び／又は半導体表面等の非金属表面を含む場合に、他の材料又は技術に比べて特に有利である。堆積された、上述した厚さをもつ拡散バリアは、０．５％、１％、１．５％、２％、２．５％、３％、３．５％、４％、４．５％、及び５％、又はこれらの値のいずれか又はそれより小さい値で規定される範囲内の二乗平均平方根（ＲＭＳ）表面粗さを有することが可能である。それに替えて、堆積された、上述した厚さをもつ拡散バリアが、０．５ｎｍ、０．４ｎｍ、０．３ｎｍ、０．２ｎｍ、０．１ｎｍ、又はこれらの値のいずれかもしくはそれより小さい値で規定される範囲内の値よりも小さい二乗平均平方根（ＲＭＳ）表面粗さを有することができる。低減されたＲＭＳ粗さは、ひいては拡散バリア層のコンフォーマリティを向上させることができる。
［用途］
本明細書に開示された多様な実施形態による多様なプロセスパラメータを用いて形成されたＴｉＳｉＮ又はＴｉＳｉＮを含む薄膜は、多様な用途に用いることができる。それは特に、基板が、比較的大面積、比較的高アスペクト比構造、及び／又は、本明細書に開示した多様な有利な特性からの恩恵を受け得る非金属表面を有するトポグラフィーを備える場合である。例示的用途として、例えば上面の幅で割った深さとして定義される比であるアスペクト比をもつビア、ホール、トレンチ、キャビティ、又は類似の構造をライニングするための成膜を含み、そのアスペクト比は１、２、５、１０、２０、５０、１００、２００、又はこれらの値のいずれかにより規定される範囲内の値を超える。
図１１は、ヘビードーピングされ得るアクティブ半導体基板領域上に形成されたソース又はドレインの接点等の接点構造用の拡散バリアを形成する概念における例示的用途の一つを示している。シリコン酸化物又はシリコン窒化物等の誘電体材料を含む層間絶縁膜（ＩＬＤ）層等の誘電体層１１０８がその上に形成される材料１１０４を含む半導体デバイス１１００の一部が示されている。ソース領域及びドレイン領域等の多様なドーピング領域を含む基板１１０４の多様な領域に接点を形成するために、ビア又はトレンチが、誘電体層１１０８を貫通して形成され得る。ビア又はトレンチは、シリコン基板表面等の基板表面を含む露出した底面やビアの誘電体側壁等、様々な非金属表面を露出している場合がある。その後、ビアの底面及び側面を、本明細書に記載した多様な実施形態により、図６Ａ～６Ｃに示したものと同様の態様で、ＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜でコンフォーマルにコーティングすることができる。その後、接点プラグ１１１６を形成するために、ライニングされたビアを、特に、Ｗ、Ａｌ、又はＣｕ等の金属又は金属合金等のより導電性の高い材料で充填することができる。例えば、ビアを、ＷＦ６等を用いてＣＶＤによりタングステンで充填することができる。
実施形態により形成されたバリア層１１１２は、上述した様々な理由から有利となり得る。さらに、バリア層１１１２のコンフォーマル性により、後続の金属充填工程での挟み込みの発生を大幅に抑制することができる。さらに、上述したように、バリア層１１１２は、接点プラグ形成工程における、基板１１０４からのドーパント（Ｂ、Ｐ）外部拡散や、反応物、エッチャント、及び金属（Ｆ、Ｃｌ、Ｗ、又はＣｕ等）の内部拡散等の物質の交差輸送を有効に阻止することができる。バリア効果は、表面粗さの低減、ステップカバレッジの向上、部分的に非晶質のモルフォロジー（部分的にナノ結晶となり得る）、及び／又は、均質な／ナノラミネートモルフォロジーによって強化され得る。これらの有利な効果は、ＴｉＮ薄膜に比べて小さい厚さで達成できる。さらに、上述したように、レイヤーバイレイヤー成長モードは、バリア層１１１２の全体的な接触抵抗を低減することができる。
本明細書に開示された多様な実施形態により形成されたＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜の他の用途は、幾つか挙げると、凹んだ基板（埋込の電極又はライン等）、電極（ＤＲＡＭキャパシタ電極又はゲート電極等）、より高い金属レベルのメタライゼーションバリア（Ｃｕ接点／ライン用のビア／トレンチ内のバリア等）、３次元メモリ用の高アスペクト比鉛直ロッド電極又はビア、及びスルーシリコンビア（ＴＳＶ）等の多様な導電構造を含む。
［Ｓｉ前駆体曝露前のＴｉ表面処理を含むＴｉＳｉＮ膜堆積］
本明細書に記載した多様な実施形態は、例えば図２に関して上述したＴｉＮ系拡散バリアなどの、工業的に使用される改善された拡散バリアに対する要請を解決する。上述した通り、ＴｉＳｉＮを含む薄膜の他の特性の中でも低抵抗率と高ステップカバレッジは、例えば電極及び／又は高アスペクト比のビアやトレンチをライニングする拡散バリアの形成など、多くの用途において望ましい。上述したように、高アスペクト比構造の比較的大きい面積密度をもつ基板をコンフォーマルにコーティングするために、例えば図５Ａ～５Ｄに関して記載したプロセス条件は、特に、堆積中の反応チャンバ圧力もしくは前駆体の分圧、堆積速度、反応チャンバに導入される前駆体の温度もしくは圧力、前駆体の流量、及び曝露時間などを制御することによって最適化することができる。
ＴｉＮなどの他の拡散バリア材料を上回る、ＴｉＳｉＮにより提供された上述した改善に加えて、発明者らは、ＴｉＳｉＮが、進展したテクノロジーノードのための別の利点を提供し得ることを見出した。図１２は、トポグラフィーを有する基板上に原子層堆積法により成長した超薄ＴｉＮ層の断面透過型電子顕微鏡写真を示している。発明者らは、原子層堆積法により成長した場合であっても、超薄（例えば、＜５ｎｍ）ＴｉＮ層が、下にある表面を連続的に被覆せず不連続性を有する場合があることを見出した。このような不連続性は、拡散バリアとしてのＴｉＮ層の有効性を制限する可能性がある。
対照的に、発明者らは、本明細書に記載した所定の堆積条件下で堆積されたとき、ＴｉＳｉＮは、特に進展したテクノロジーノード用の超薄拡散バリアにおける用途において特に重要となり得るこれらの超薄サイズ例えば５ｎｍ未満まで低下した場合であっても連続的かつ均一な被覆をもたらすことを見出した。
本明細書に記載したように、ＴｉＳｉＮ膜のステップカバレッジを増強しかつ／又は電気抵抗率を低減させるために、発明者らは、例えば図５Ａ～５Ｄに関して上述した多様な方法の代替方法及び／又はさらに改善した方法を見出した。特に、本明細書に記載した代替方法又はさらに改善した方法において、半導体基板は、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互にかつ重ならずに曝露される。その場合、半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。そして、半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板をＴｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。すなわち、第２堆積フェーズにおいて、Ｔｉ前駆体への曝露は、Ｓｉ前駆体への曝露に先行し、Ｓｉ前駆体への曝露の後にＮ前駆体への曝露が続く。この代替方法では、粗さがさらに低減されかつレイヤーバイレイヤー成長が強化されることによって、超薄（例えば、＜５ｎｍ）サイズになった場合にもＴｉＳｉＮ膜は連続性を維持する。加えて、発明者らは、その方法によって、成長中の基板表面において１つ以上の前駆体が未飽和であるときでも、Ｔｉ取込量をより精確に制御できることを見出した。その結果、発明者らは、この方法によって、抵抗率の値が大幅に低減できるること及び抵抗率の値の安定性を高められることを見出した。
図１３は、図５Ｂ～５Ｄに関して上述したことと同様に、ＴｉＳｉＮを含む薄膜を形成する方法を示すフロー図である。ＴｉＳｉＮを含む薄膜の堆積方法は、半導体基板を１回以上（ｍ）の第１堆積フェーズに曝露すること５２５と、半導体基板を１回以上（ｎ）の第２堆積フェーズに曝露すること５３０と、を含む。第１堆積フェーズの各々は、Ｔｉ前駆体とＮ前駆体への複数回の交互の曝露を含み、第２堆積フェーズの各々は、Ｓｉ前駆体とＮ前駆体への複数回の交互の曝露を含む。図１３に示した方法のさらなる詳細は図５Ｂ～５Ｄに関して上述しており、簡略のためにここではその詳細を繰り返さない。
図１４～１６は、ＴｉＳｉＮを含む拡散バリアを形成する代替的な又はさらに改善された方法を示しており、超薄厚さにおける粗さと連続性におけるさらなる改善とＴｉ含有量の高精度の制御によって、抵抗率は、ばらつきを少なくして低減することができる。
図１４は、実施形態による、ＴｉＳｉＮを含む拡散バリアの形成方法を示すフロー図である。その方法は、半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露するステップ１４０２を含む。その方法において、半導体基板を１回以上の第１堆積フェーズに曝露すること１４０４は、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。その方法において、半導体基板を１回以上の第２堆積フェーズに曝露すること１４０６は、半導体基板をＴｉ前駆体とシリコン（Ｓｉ）前駆体に、それらの間にＮ前駆体への曝露を介在させずに順次曝露し、その後に半導体基板をＮ前駆体に曝露することを含む。
図１５は、別の実施形態による、ＴｉＳｉＮを含む拡散バリアの形成方法を示すフロー図である。その方法は、半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露するステップ１５０２を含む。その方法において、半導体基板を１回以上の第１堆積フェーズに曝露すること１５０４は、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。その方法において、半導体基板を１回以上の第２堆積フェーズに曝露すること１５０６は、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
図１６は、別の実施形態による、ＴｉＳｉＮを含む拡散バリアの形成方法を示すフロー図である。その方法は、半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露するステップ１６０２を含む。その方法において、半導体基板を１回以上の第１堆積フェーズに曝露すること１６０４は、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。その方法において、半導体基板を１回以上の第２堆積フェーズに曝露すること１６０６は、半導体基板を、Ｔｉ前駆体曝露時間にＴｉ前駆体に、続いてＳｉ前駆体曝露時間にシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に曝露することを含み、Ｓｉ前駆体曝露時間とＴｉ前駆体曝露時間の比は２と１３０との間である。
図１７は、図１４～１６に関して上で説明した実施形態のいずれかと互換性がある前駆体曝露シーケンスを示す実施形態による、ＴｉＳｉＮを含む薄膜の形成方法を示すフロー図である。その場合、図１３に関して上述した方法とは異なり、第２の堆積フェーズにおいて、Ｔｉ前駆体がＳｉ前駆体曝露に先行し、Ｓｉ前駆体曝露の後にＮ前駆体曝露が続く。図示の方法は、各回において半導体基板を１回以上（ｍ）の第１堆積フェーズに曝露すること１７２５と半導体基板を１回以上（ｎ）の第２堆積フェーズに曝露すること１７３０とを含む、１回以上（ｘ）の気相堆積サイクルに基板を曝露すること１７２０を含む。図示の実施形態では、第１堆積フェーズと第２堆積フェーズは、時間的に重ならずに互いに交互に行われる。図示の方法において、半導体基板を１回以上の第１堆積フェーズに曝露すること１７２５は、半導体基板を図５Ｂ～５Ｄ及び１３に関して上で説明した１回以上（ｍ回）の第１堆積フェーズに曝露すること５２５と実質的に同じとし得る。特に、半導体基板を１回以上の第１堆積フェーズに曝露すること１７２５は、図５Ｂ～５Ｄ及び１３に関して上述したことと類似の態様で、半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含んでおり、簡略のためにここではその詳細を繰り返さない。
しかしながら、図１３（及び図５Ｂ～５Ｄ）に関して上述した方法とは異なり、図１７に示した方法において半導体基板を各第２堆積フェーズに曝露することは、基板をチタン（Ｔｉ）前駆体に曝露することをさらに含む。特に、半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
追加的又は代替的に、半導体基板を曝露すること１７３０は、半導体基板をＴｉ前駆体とＳｉ前駆体に、Ｎ前駆体への曝露を介在させずに順次曝露させ、続いて半導体基板をＮ前駆体に曝露することを含む。図１７に示した実施形態では、第２堆積フェーズが第１堆積フェーズの直後に続くとき、半導体基板を第１堆積フェーズに曝露すること１７２５は、半導体基板を最後の前駆体としてＮ前駆体に曝露し、そして半導体基板を第２堆積フェーズの最初の前駆体としてＴｉ前駆体に曝露することを含む。
簡略のためにここでは詳細を省くが、図１７に示した実施形態で用いられる多様なプロセスパラメータは、前駆体、堆積中のチャンバ圧力、及び堆積温度を含め、図１３及び／又は図５Ｂ～５Ｄに関して上で説明した方法で用いたそれらと類似するものとし得る。類似のパラメータの各々は、簡略のためにここでは繰り返さない。
発明者らは、ここで説明した、Ｓｉ前駆体曝露に先行してＴｉ前駆体曝露を行うことは、上述した様々な理由で有利となり得ることを見出した。有利な効果を高めるために、第２堆積フェーズ中のＴｉ前駆体曝露は、他の曝露に対する前駆体流量及び曝露時間を含む様々なパラメータに関して最適化し得る。
Ｓｉ前駆体曝露の前のＴｉ表面処理による堆積プロセスを用いて大表面積かつ／又は高アスペクト比構造をもつ基板上にＴｉＳｉＮ薄膜を堆積するために適した流量を達成するために、Ｔｉ前駆体及びＳｉ前駆体の各々の流量を、１０００標準立方センチメートル／分（ｓｃｃｍ）、８００ｓｃｃｍ、６００ｓｃｃｍ、４００ｓｃｃｍ、２００ｓｃｃｍ又はこれらの値のいずれかにより規定された範囲内の値未満又はそれより大きく調整し得る。Ｎ前駆体の流量は、より大きく調整することができ、例えば１００００標準立方センチメートル／分（ｓｃｃｍ）、８０００ｓｃｃｍ、６０００ｓｃｃｍ、４０００ｓｃｃｍ、２０００ｓｃｃｍ又はこれらの値のいずれかにより規定された範囲内の値未満又はそれより大きく調整し得る。適切な流量が、特にリアクタの容積に依存し得ること、及びこれらの流量が約１～２リットルの容積をもつ単一ウェハリアクタに適切であり得ることは理解されよう。複数の処理ステーションを含むリアクタについては、これらの流量は、各処理ステーションにおいて適切なものとなり得る。
図１７に戻って参照すると、第２堆積フェーズへの曝露１７３０中に半導体基板をＴｉ前駆体に曝露することが、その曝露時間を、Ｓｉ前駆体の曝露時間よりも短くしたときに特に有効となり得ることを発明者らは見出した。有利なことに、特定の実施形態では、第２堆積フェーズ中のＴｉ前駆体の比較的短い曝露時間によって、電気抵抗率及び／又はステップカバレッジにおいて驚くほど大きな改善が得られる。多様な実施形態では、第２堆積フェーズ中の半導体基板のＳｉ前駆体への曝露と半導体基板のＴｉ前駆体への曝露の曝露時間の比が、０．０５、０．１、０．５、１、２、５、１０、２０、５０、１００、１３０、２００、２４０又はこれらの値のいずれかにより規定される範囲内の値を超える。例えば、図１７に示した実施形態では、第２堆積フェーズのＳｉ前駆体曝露時間は１２０秒、９０秒、６０秒、３０秒、１０秒、５秒、３秒、２秒、１秒、０．５秒、０．１秒又はこれらの値のいずれかにより規定される範囲内の値未満とし得るのに対し、第２堆積フェーズのＴｉ曝露時間は、２秒、１．５秒、１．２秒、１．０秒、０．７秒、０．５秒又はこれらの値のいずれかにより規定される範囲内の値未満とし得る。
図１７をさらに参照すると、第２堆積フェーズへの曝露１７３０中に半導体基板をＴｉ前駆体に曝露することは、その曝露時間を、第１堆積フェーズへの曝露１７２５中のＴｉ前駆体の曝露時間よりも長くしたときに、特に有効となり得ることを発明者らは見出した。有利なことに、多様な実施形態では、半導体基板の第２堆積フェーズ中のＴｉ前駆体への曝露と半導体基板の第１堆積フェーズ中のＴｉ前駆体への曝露の曝露時間の比が、０．５、１、３、５、１０、２０、３０、４０又はこれらの値のいずれかにより規定される範囲内の値を超える。例えば、図１７に示す実施形態では、第１堆積フェーズのＴｉ前駆体曝露時間は、１秒、０．５秒、０．２秒、０．１秒、０．０５秒又はこれらの値のいずれかにより規定される範囲内の値未満とし得るのに対し、第２堆積フェーズのＴｉ曝露時間は、２秒、１．５秒、１．２秒、１．０秒、０．７秒、０．５秒又はこれらの値のいずれかにより規定される範囲内の値未満とし得る。
さらに図１７を参照すると、第２堆積フェーズへの曝露１７３０中に半導体基板をＮ前駆体に曝露することは、その曝露時間を、第１堆積フェーズへの曝露１７２５中のＮ前駆体の曝露時間よりも長くしたときに特に有効となり得ることを発明者らはさらに見出した。有利なことに、多様な実施形態では、半導体基板の第２堆積フェーズ中のＮ前駆体への曝露と半導体基板の第１堆積フェーズ中のＮ前駆体への曝露の曝露時間の比が、１、２、５、１０、２０、５０、１００、２００、５００、６００又はこれらの値のいずれかにより規定される範囲内の値を超える。例えば、図１７に示す実施形態では、第１堆積フェーズのＮ前駆体曝露時間は、１秒、０．５秒、０．２秒、０．１秒又はこれらの値のいずれかにより規定される範囲内の値未満し得る一方、第２堆積フェーズのＮ前駆体曝露時間は、６０秒、３０秒、１０秒、５秒、２秒、１秒、０．５秒、０．２秒又はこれらの値のいずれかにより規定される範囲内の値未満とし得る。
さらに図１７を参照すると、例示にすぎないが、第１堆積フェーズのＴｉ前駆体パルス／Ｔｉ前駆体パージ／Ｎ前駆体パルス／Ｎ前駆体パージの典型的な持続時間は、それぞれ０．０５～１秒／０．２～１秒／０．１～１秒／０．２～１秒とし得る一方、第２堆積フェーズのＴｉ前駆体パルス／Ｔｉ前駆体パージ／Ｓｉ前駆体パルス／Ｓｉ前駆体パージ／Ｎ前駆体パルス／Ｎ前駆体パージの典型的な持続時間は、それぞれ０．５～２秒／０．２～１秒／０．２～１２０秒／０．５～５秒／０．２～１２０秒／０．５～５秒とし得る。
本明細書に記載したように第２堆積フェーズにおける多様なＴｉ前駆体曝露条件を制御することによって、実施形態による方法を用いて形成したＴｉＳｉＮ薄膜は、半導体基板を１回以上の第２の堆積フェーズの一部としてＴｉ前駆体に曝露することを除き同じ方法を用いて形成した拡散バリアに比べて、少なくとも２００μΩ・ｃｍ、５００μΩ・ｃｍ、１０００μΩ・ｃｍ、１５００μΩ・ｃｍ又はこれらの値のいずれかにより規定される範囲内の値だけ、より小さい抵抗率を有し得る。このように形成されたＴｉＳｉＮ薄膜は、２５００μΩ・ｃｍ、２０００μΩ・ｃｍ、１５００μΩ・ｃｍ、１０００μΩ・ｃｍ、５００μΩ・ｃｍ又はこれらの値のいずれかにより規定される範囲内の値より小さい抵抗率を有し得る。
曝露時間に加えて、第１堆積フェーズの回数（ｍ）と第２堆積フェーズの回数（ｎ）の比（ｍ／ｎ）は、得られるＴｉＳｉＮ薄膜の多様な特性を調整するために調整することができる。
図１８Ａは、図１７に示した方法によって堆積されたＴｉＳｉＮ薄膜の実験で測定されたＳｉ含有量のグラフである。Ｓｉ含有量は、第１堆積フェーズの回数と第２堆積フェーズの回数の比の関数として表示されている。図示のように、堆積されたＴｉＳｉＮ薄膜のＳｉ含有量は、増大するｍ／ｎ比の関数として減少することが観察された。図示のように、ｍ／ｎ比の関数としてのＳｉ含有量の減少の割合は、ｍ／ｎ比が約７より大きくなるときに予想外に減少している（変曲点を示す）。この減少は、抵抗率の傾向と一致する（図１８Ｃ）。図示の実験結果では、Ｓｉ含有量１５％以下に対応する低抵抗率（例えば約２０００μΩ・ｃｍ未満）のＴｉＳｉＮ薄膜を形成するために、ｍ／ｎ比を７より大きくすることが重要であることが示される。約７より大きいｍ／ｎ比に対応するＳｉ含有量１５％以上では、ＴｉＳｉＮのナノ構造は実質的に、図１８Ｂに示すように非晶質となる。
図１８Ｂは、図１７に示した方法により堆積されたＴｉＳｉＮ薄膜の実験で測定された斜入射Ｘ線回折（ＸＲＤ）スペクトルのグラフである。異なる曲線は、第１堆積フェーズの回数と第２堆積フェーズの回数の比の異なるＴｉＳｉＮ薄膜に対応している。図示のように、（１１１）、（００２）、及び（２２０）ドメインのＸＲＤピーク強度は、ｍ／ｎ比が減少するに伴って減少することが観察された。信号／雑音比から示されるように、ＴｉＳｉＮ薄膜の非晶質相の量は、ｍ／ｎ比が減少すると増大する。
図１８Ｃは、図１８Ａに示したＳｉ含有量について測定されたＴｉＳｉＮ薄膜に対して実験で測定された電気抵抗率のグラフである。図示のように、ＴｉＳｉＮ薄膜の抵抗率は、ｍ／ｎ比が増すと減少することが観察された。図示のようにまた上述した通り、ｍ／ｎ比が７未満に小さくなるとき、抵抗率は予想外に増大する。図示の実験結果では、２０００μΩ・ｃｍの抵抗率をもつＴｉＳｉＮ薄膜を形成するために、ｍ／ｎ比を７より大きく調整することが重要となり得る。この比未満では、大きい抵抗率値に加え、Ｓｉ含有量の小さな変化に対して抵抗率が変動するため、大量生産には適さない。
第２堆積フェーズにおいてＳｉ前駆体曝露より先行させることによって特に、第２堆積フェーズにおけるＴｉ、Ｓｉ及びＮの前駆体への曝露の１回以上が基板表面を未飽和としたときであっても、曝露時間の関数としての抵抗率の変動が比較的小さく、得られるＴｉＳｉＮ薄膜の抵抗率を低くできることを発明者らは見出した。その結果、ＴｉＳｉＮ薄膜の実行と実行の間のばらつきが低減され、その製造性が向上する。これは、多様な前駆体に関して以下に示される。さらに、第２堆積フェーズ中に不要な長い曝露時間の必要性が無いため、スループットを向上させることができる。したがって、実施形態によれば、図１４～１７のいずれかに示したように、１回以上の第２堆積フェーズ中に半導体を１つ以上のＴｉ前駆体、Ｓｉ前駆体及びＮ前駆体に１回以上曝露することは、半導体基板の主表面を未飽和とすることを含む。
本明細書に記載したように、前駆体表面飽和状態とは、特定の前駆体の曝露時間を増してもその前駆体による表面飽和度が実質的に変化しない状態を指す。逆に、未飽和とは、特定の前駆体の曝露時間を増すとその前駆体による表面飽和度が実質的に変化する状態を指す。表面飽和度を絶対的に測定することは難しいが、関係する電気的又は物理的パラメータを測定することによって推定できる。例えば、所定のパラメータについて、ある持続時間の曝露を用いてパラメータの所与の値を得る場合、そして同じか又はより長い持続時間のさらなる曝露によってそのパラメータの値が例えば１０％より大きく変化しない場合、その表面は実質的に飽和されたと推測できる。
図１９Ａ～１９Ｂは、図１４～１７に示した堆積サイクルの第２堆積フェーズにおけるＴｉ前駆体（ＴｉＣｌ４）の曝露時間の関数としてのＴｉＳｉＮ薄膜の実験で測定された電気抵抗率のグラフである。Ｓｉ前駆体としてのジクロロシラン（ＳｉＨ２Ｃｌ２、"ＤＣＳ"）への曝露は、６０秒と９０秒にそれぞれ固定された。図示のように、第２堆積フェーズのＴｉ前駆体曝露時間が増すと、ＴｉＳｉＮ薄膜の電気抵抗率の減少を観測できる。第２堆積フェーズにおいてＴｉ前駆体曝露を省くことを除き同じプロセスを用いて堆積されたＴｉＳｉＮ薄膜と比較して、第２堆積フェーズにおいて０．７秒の短いＴｉ前駆体曝露時間によって堆積されたＴｉＳｉＮ薄膜は、実質的に小さい抵抗率を有することを示し得る。より長い曝露時間はさらに抵抗率を減少させるが、実質的な減少は、０．７秒という短いＴｉ前駆体パルス持続時間によって達成されることがわかる。図示のように、第２堆積フェーズにおける最初のＴｉ曝露無しのとき（ｘ軸上の零値）、ＤＣＳへの６０秒の曝露と比較して、ＤＣＳの９０秒の曝露は、抵抗率を約２８００μΩ・ｃｍから約３２００μΩ・ｃｍへと１０％以上大きくする。すなわち、６０秒のＤＣＳは、表面を実質的に飽和するのに十分ではないと推測できる。しかしながら、ＤＣＳ飽和度に関係なく、０．７秒の短い時間のＴｉ前駆体への曝露は、抵抗率を実質的に減少させるために有効であることが観察された。結局のところ、Ｔｉ前駆体曝露時間をさらに増しても、抵抗率の変化は非常に小さいものであった。図示のように、第２堆積フェーズの０．７秒というＴｉ前駆体曝露時間で得られたＴｉＳｉＮ薄膜に比べて、１．２秒のＴｉ曝露時間で得られたＴｉＳｉＮ薄膜は、例えば約１０％以下の比較的少量だけ変化した電気抵抗率を有する。これらの結果は、第２堆積フェーズにおいてＳｉ前駆体に先立って比較的短いＴｉ前駆体を挿入することによって、２つの有利な技術的効果が得られる、すなわち抵抗率の実質的な減少と、抵抗率のばらつきの実質的な減少であることを示している。
図２０Ａ～２０Ｃは、図１７に示したものと類似する堆積サイクルの第２堆積フェーズにおいて、異なるＴｉ前駆体（ＴｉＣｌ４）曝露時間を用いて形成されたＴｉＳｉＮ薄膜でライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。図２０Ａ～２０Ｃは、平坦な半導体基板上の約４ｎｍの等価厚さのＴｉＳｉＮ薄膜によって５７：１（上面開口の幅を用いて測定）のアスペクト比を有する高比構造をライニングした後に得られたものである。図２０Ａ～２０Ｃの顕微鏡写真で画像化されたＴｉＳｉＮ薄膜は、図１４～１７に示した方法にしたがった方法を用いて形成され、第２堆積フェーズにおいて、Ｓｉ前駆体（ジクロロシラン）曝露時間は９０秒に固定された一方、Ｔｉ前駆体曝露時間はそれぞれ、０秒、０．７秒、及び１．２秒であった。示されるように、ステップカバレッジはそれぞれ、図２０Ａ～２０Ｃの顕微鏡写真から８３％、８５％、及び８７％と測定された。
図２１Ａ～２１Ｃは、図１４～１７に示した堆積サイクルの第２堆積フェーズにおけるＴｉ前駆体（ＴｉＣｌ４）曝露時間の関数として実験で測定された電気抵抗率のグラフである。Ｓｉ前駆体としてのモノクロロシラン（ＳｉＨ３Ｃｌ、"ＭＣＳ"）への曝露時間は、３．５秒、３０秒、及び９０秒にそれぞれ固定された。図示のように、第２堆積フェーズのＴｉ前駆体曝露時間が増すと共にＴｉＳｉＮ薄膜の電気抵抗率が減少することが観察できる。第２堆積フェーズでＴｉ前駆体曝露を省くことを除き同じプロセスを用いて堆積されたＴｉＳｉＮ薄膜に比べて、第２堆積フェーズで０．７秒という短いＴｉ前駆体曝露時間で堆積されたＴｉＳｉＮ薄膜では抵抗率が遙かに小さいことが見てとれる。さらに長い曝露時間によればさらに抵抗率を低減できるが、実質的な減少は０．７秒という短いパルス持続時間によって達成されることが見てとれる。ここで、図１９Ａ及び１９Ｂに関して上述した類似の観察を行い得る。図示のように、第２堆積フェーズにおける最初のＴｉ曝露がなければ（ｘ軸上の零値）、ＭＣＳ飽和度に関係なく、０．７秒という短い持続時間のＴｉ前駆体曝露が抵抗率を大きく減少させるのに有効であることが観察される。結局のところ、Ｔｉ前駆体曝露時間をさらに増すことによる抵抗率の変化は、抵抗率の変化のうちのわずかな変化である。図示のように、第２堆積フェーズにおける０．７秒のＴｉ前駆体曝露時間により得られたＴｉＳｉＮ薄膜に比べて、１．２秒のＴｉ曝露時間により得られたＴｉＳｉＮ薄膜は、電気抵抗率が比較的少量、例えば約１０％以下で変化するだけである。この結果は、第２堆積フェーズにおけるＳｉ前駆体の前の比較的短いＴｉ前駆体の挿入によって、２つの有利な技術的効果、すなわち抵抗率の大幅な減少と抵抗率のばらつきの大幅な減少が得られることを示している。
図２２Ａ～２２Ｃは、図１７に示したものと類似の堆積サイクルの第２堆積フェーズにおける異なるＴｉ前駆体（ＴｉＣｌ４）曝露時間を用いて形成されたＴｉＳｉＮ薄膜によってライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。図２２Ａ～２２Ｃの顕微鏡写真は、平坦な半導体基板上の等価厚さ４ｎｍのＴｉＳｉＮ薄膜によって５７：１（上面開口の幅を用いて測定）のアスペクト比を有する高比構造をライニングした後に得られたものである。図２２Ａ及び２２Ｂの顕微鏡写真で画像化されたＴｉＳｉＮ薄膜は、図１４～１７に示したものと類似の方法を用いて形成されたもので、第２堆積フェーズにおいて、Ｓｉ前駆体（モノクロロシラン）曝露時間が３．５秒に固定される一方、Ｔｉ曝露時間はそれぞれ０秒と１．２秒である。図２２Ｃの顕微鏡写真で画像化されたＴｉＳｉＮ薄膜は、図１４～１７に示したものと類似の方法を用いて形成されたもので、第２堆積フェーズにおいて、Ｓｉ前駆体（モノクロロシラン）曝露時間が９０秒に固定される一方、Ｔｉ曝露時間は１．２秒である。見てとれるように、ステップカバレッジは、図２２Ａ～２２Ｃの顕微鏡写真から８６％、９３％、及び９６％とそれぞれ測定された。
図２３Ａ－２３Ｂは、図１４～１７に示した堆積サイクルの第２堆積フェーズにおけるＴｉ前駆体（ＴｉＣｌ４）曝露時間の関数として実験で測定された電気抵抗率のグラフである。Ｓｉ前駆体としてのモノクロロシラン（ＳｉＨ３Ｃｌ、"ＭＣＳ"）への曝露時間は、５秒と３０秒にそれぞれ固定された。図示のように、第２堆積フェーズにおけるＴｉ前駆体曝露時間を増すとＴｉＳｉＮ薄膜の電気抵抗率が減少することが観察できる。第２堆積フェーズにおいてＴｉ前駆体曝露を省くことを除き同じプロセスを用いて堆積されたＴｉＳｉＮ薄膜に比べて、１．２秒という短いＴｉ前駆体曝露時間で堆積されたＴｉＳｉＮ薄膜は、大幅に小さい抵抗率を有する。ここで、図１９Ａ及び１９Ｂに関して上述した類似の観察を行い得る。図示のように、第２堆積フェーズにおける最初のＴｉ曝露がなければ（ｘ軸上の零値）、ＯＴＣＳ飽和度に関係なく、１．２秒の短い持続時間のＴｉ前駆体曝露時間が、抵抗率を大幅に低減するのに有効であることが観察された。同様に、第２堆積フェーズにおけるＳｉ前駆体の前の比較的短いＴｉ前駆体の挿入によって２つの有利な技術的効果、すなわち抵抗率の大幅な減少と、抵抗率のばらつきの大幅な減少が得られる。
図２４Ａ～２４Ｂは、図１７に示したものと類似の堆積サイクルの第２堆積フェーズにおいて異なるＴｉ前駆体（ＴｉＣｌ４）曝露時間を用いて形成されたＴｉＣｌ４薄膜でライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。図２４Ａ～２４Ｂは、平坦な半導体基板上の等価厚さ４ｎｍのＴｉＳｉＮ薄膜によって５７：１（上面開口の幅を用いて測定）のアスペクト比を有する高比構造をライニングした後に得たものである。図２４Ａ～２４Ｂの顕微鏡写真で画像化されたＴｉＳｉＮ薄膜は、図１４～１７に示したものと類似の方法を用いて形成され、第２堆積フェーズにおいてＳｉ前駆体（ＯＴＣＳ）曝露時間が５秒に固定される一方、Ｔｉ前駆体曝露時間はそれぞれ０秒と１．２秒であった。見てとれるように、ステップカバレッジは、図２４Ａ～２４Ｂの顕微鏡写真から９６％と１００％と測定された。
有利なことに、図２０Ａ～２０Ｃ、２２Ａ～２２Ｃ、２４Ａ～２４Ｂに関して示した透過型電子顕微鏡写真は、ＡＬＤのＴｉＮ薄膜（図１２参照）に比べて、ＴｉＳｉＮが超薄拡散バリアの平滑性を大きく改善することを示している。図２０Ａ～２０Ｃ、２２Ａ～２２Ｃ及び２４Ａ～２４Ｂに示した各透過型電子顕微鏡写真では、ＴｉＳｉＮ薄膜が５ｎｍ未満の厚さで基板表面を連続的に被覆している。
図２０Ａ～２０Ｃ、２２Ａ～２２Ｃ及び２４Ａ～２４Ｂに示した各透過型電子顕微鏡写真では、高さと上面開口の幅の比として５７：１のアスペクト比が測定された。トレンチ構造の全体図は、図２５Ａに示されている。アスペクト比は多様な方法で定義され得ることが理解されるであろう。例えば、高さと底面開口の幅の比は約１７１：１である。
［ＴｉＮ／ＴｉＳｉＮナノラミネート拡散バリア堆積］
図１３～１７に関して上述した方法に戻り参照すると、第１堆積フェーズの回数（ｍ）と第２堆積フェーズの回数（ｎ）の比（ｍ／ｎ）は、ＴｉＳｉＮを含む実質的に均一な膜、又は、ＴｉＮとＴｉＳｉＮを別個の層として含むナノラミネートのいずれかを形成するために調整可能であることを発明者らは見出した。
図２６Ａは、幾つかの実施形態による、ナノラミネート薄膜を形成する方法を示すフロー図である。図２６Ａに示すように、この方法は、半導体基板を１回以上（ｙ１）の第１堆積フェーズに曝露することによってＴｉＮを含む薄膜を堆積することと、半導体基板を１回以上（ｘ）の第２堆積フェーズに曝露することによってＴｉＳｉＮを含む薄膜を堆積することと、半導体基板を１回以上（ｙ２）の第１堆積フェーズに曝露することによってＴｉＮを含む別の薄膜を形成することを含む。幾つかの実施形態では、ｙ１とｙ２は異なる。図２６Ｂは、幾つかの実施形態による、図５Ｂ～５Ｄ及び１３に示したものと類似の気相堆積サイクルを用いてナノラミネート薄膜を形成する方法を示すフロー図である。図２６Ｃは、幾つかの実施形態による、図１４～１７に示したものと類似の気相堆積サイクルを用いてナノラミネート薄膜を形成する方法を示すフロー図である。
多様な実施形態では、薄膜を、例えばＴｉＳｉＮを含む拡散バリア層を形成するとき、実質的に均一な層を形成するためには、第１堆積フェーズ及び／又は第２堆積フェーズの連続実行の回数が、薄膜が上述した温度で堆積されるときは約５０、３０、２５、２０、１５、１０、５回又はこれらの値のいずれかにより規定される範囲内の値より少なくし得る。一方、第１堆積フェーズ及び／又は第２堆積フェーズの連続実行の回数がこれらの値を超えるとき、薄膜はナノラミネート構造を含み得る。
図２７Ａは、幾つかの実施形態による、図２６Ａ及び２６Ｃに示した方法により堆積された様々なナノラミネート薄膜について実験で測定された電気抵抗率のグラフである。測定されたナノラミネート薄膜は、２つのＴｉＮ薄膜の間に介在するＴｉＳｉＮ薄膜を含む。上側と下側のＴｉＮ薄膜の厚さを独立して調整することによって、電気抵抗率を調整可能であることが見てとれる。意外にも、ＴｉＮ薄膜の組合せ全体の厚さは、測定された３つのナノラミネートにおいて同じであったのに対し、下側のＴｉＮ薄膜が上側のＴｉＮ薄膜よりも薄いときに電気抵抗率が予想外に低下した。少なくとも、均一なＴｉＳｉＮ薄膜に関して上述した多様な利点は、実施形態によるナノラミネートでも等しく観察された。
図２７Ｂは、幾つかの実施形態による、図２６Ａ及び２６Ｃに示した方法により堆積した様々なナノラミネート薄膜から実験で測定された斜入射Ｘ線回折スペクトルのグラフである。
図２８Ａ及び２８Ｂは、幾つかの実施形態による、ナノラミネート薄膜によりライニングされた高アスペクト比構造から得られた断面透過型電子顕微鏡写真である。ステップカバレッジは均一なＴｉＳｉＮ薄膜に匹敵するものであることが見てとれる。
［高い弾性率と硬度を含む優れた機械的特性を備えたＴｉＳｉＮ薄膜］
上述したように、ＴｉＳｉＮを含む薄膜は多くの用途において望ましく、例えば高アスペクト比のビアやトレンチをライニングする電極及び／又は拡散バリアを形成するのに望ましい。上記のように、高アスペクト比構造の比較的大きい面積密度をもつ基板をコンフォーマルにコーティングするために、例えば図５Ａ～５Ｄに関して説明したプロセス条件は、特に、堆積中の反応チャンバ圧力や前駆体の分圧、堆積速度、反応チャンバに導入される前駆体の温度や圧力、前駆体の流量及び曝露時間などを制御することによって最適化することができる。
ＴｉＳｉＮの様々な用途は、電気的特性及びバリア特性に加えて、ＴｉＳｉＮを含む薄膜の構造的及び機械的特性の向上を要求する。例えば、集積回路デバイスの特徴がサイズにおいて縮小化し続けかつ／又はアスペクト比において増大し続けるため、拡散バリア及び／又は電極として用いられる薄膜に対する物理的要求も増大し続ける。薄膜の厚さもまた、縮小化する特徴サイズに伴って縮小化し、そして薄膜は、それに対応してより高レベルの熱力学的ストレス下に置かれる可能性がある。ＴｉＮは、多くの用途において先駆的材料の一つであるが、高アスペクト比構造におけるＴｉＮの構造的破損が、集積回路デバイスの信頼性と歩留まりにおける主要な問題である。欠陥、曲げ及び座屈などの破損モードは、硬度や弾性率などのＴｉＮ膜の物理的特性が不十分であることに関連している。よって、複雑な３次元構造への要求が増すにつれて、優れた物理的特性を備えた代替的なバリア材料が必要である。これらの及び他の必要性を解決するために、優れた物理的特性を備えたＴｉＳｉＮを含む薄膜を形成しかつ調整する方法、及びその方法を用いて形成された薄膜をここに記述する。
本明細書で説明したように、発明者らは、ＴｉＳｉＮ膜の電気的及び構造的特性に加えて、その機械的及び構造的特性を向上させるために、上述した様々な方法に対する代替形態及び／又はさらなる改善を見出した。上述したように、発明者らは、原子層堆積法による成長であっても、超薄（例えば、＜５ｎｍ）ＴｉＮ層が下にある表面を連続的に被覆せず不連続となり得ることを発見した。このような不連続性は、拡散バリアとしてのＴｉＮ層の有効性を制限することに加え、ＴｉＮ膜の機械的及び構造的特性を著しく損なう可能性がある。
ＴｉＮ薄膜とは異なり、ここに記載した所定の堆積条件下で堆積した場合、ＴｉＳｉＮは、例えば＜５ｎｍの、これらの超薄寸法に縮小化した場合であっても、連続的で均一なカバレッジを提供し得ることを発明者らは発見した。このことは、先端技術ノードの超薄拡散バリア用途に優れた機械的及び構造的特性を提供するために特に重要である。例えば、図１４～１７に関して説明したものと類似の方式で、半導体基板が、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互にかつ重ならずに曝露される。その場合、半導体基板を１回以上の第１堆積フェーズに曝露することは、半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、半導体基板を１回以上の第２堆積フェーズに曝露することは、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。すなわち、第２堆積フェーズにおいて、Ｔｉ前駆体への曝露は、Ｓ前駆体への曝露に先行し、その後にＮ前駆体への曝露が続く。この方法により機械的完全性が向上し、超薄（例えば、＜５ｎｍ）寸法に縮小化した場合であっても、ＴｉＳｉＮ膜の連続性と構造特性を向上させる。
図２９は、幾つかの実施形態による、機械的及び構造的特性を改善されたＴｉＳｉＮを含む薄膜を形成する方法を示すフロー図である。これらの実施形態では、その方法が、半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによってＴｉＳｉＮを含む拡散バリアを形成すること２９０２を含む。その拡散バリアは：２９０ＧＰａを超える弾性率と２．７原子％を超えるＳｉ含有量とを有するか；又は、２０ＧＰａを超える硬度と２．７原子％を超えるＳｉ含有量とを有するか；又は、拡散バリアの斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４を超える結晶組織と２．７原子％を超えるＳｉ含有量とを有するか；又は、約６．５ｎｍ未満の平均粒径をもつナノ結晶構造と２．７原子％を超えるＳｉ含有量とを有する。
半導体基板を１回以上の第１堆積フェーズに曝露すること２９０４は、半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含む。半導体基板を１回以上の第２堆積フェーズに曝露すること２９０６は、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む。
図２９に示した方法による様々な実施形態は、図５Ｂ～５Ｄ及び１３又は図１４～１７に関して上述した特徴を含み得るので、簡略のためにその詳細はここでは繰り返さない。例えば、実施形態による、第１堆積フェーズのＴｉ前駆体曝露時間、第１堆積フェーズのＮ前駆体曝露時間、及び第２堆積フェーズのＮ前駆体曝露時間の各々の曝露時間は、１．０秒、０．８秒、０．６秒、０．４秒、０．２秒、０．１秒、又はこれらの値のいずれかにより規定される範囲内の値未満とすることができる。
薄膜堆積システムは、前駆体の各々をそれぞれの流量で導入するように構成でき、それによって、これらの曝露時間内に基板の表面が所定の飽和度に到達し、例えば、４０％、６０％、８０％又はこれらの値のいずれかにより規定される範囲内の値より大きい飽和度に到達する。図１７に示した前駆体への曝露に続いて急速パージが行われる実施形態では、急速パージステップの持続時間は、１．０秒、０．８秒、０．６秒、０．４秒、０．２秒、０．１秒、又はこれらの値のいずれかにより規定される範囲内の値未満とし得る。
図１７を参照すると、別の例において、半導体基板を第２堆積フェーズに曝露すること１７３０の間に半導体基板をＴｉ前駆体に曝露することが、その曝露時間をＮ前駆体への曝露時間と同じか又は短くしたときに特に効果的であることを発明者らは発見した。様々な実施形態では、第２堆積フェーズにおいて半導体基板をＴｉ前駆体に曝露する曝露時間と半導体基板をＳｉ前駆体に曝露する曝露時間の比が、１、０．２、０．４、０．６、０．８、及び１．０又はこれらの値により規定される範囲内の値よりも大きい。例えば、図１７に示した実施形態では、第２堆積フェーズのＳｉ前駆体曝露時間は、３０秒、１５秒、１０秒、５秒、１秒、０．５秒、又はこれらの値のいずれかにより規定される範囲内の値未満とし得るのに対し、第２堆積フェーズのＴｉ前駆体曝露時間は、０秒か又は、２秒、１．５秒、１．０秒、０．５秒、０．２秒、もしくはこれらの値のいずれかにより規定される範囲内の値未満とし得る。
さらに図１７に戻って参照すると、例示ためだけであるが、特定の一実施例では、第１堆積フェーズにおけるＴｉ前駆体パルス／Ｔｉ前駆体パージ／Ｎ前駆体パルス／Ｎ前駆体パージの典型的な持続時間をそれぞれ０．１５秒／０．５３秒／０．２秒／０．３２秒とし得るのに対し、第２堆積フェーズにおけるＴｉ前駆体パルス／Ｔｉ前駆体パージ／Ｓｉ前駆体パルス／Ｓｉ前駆体パージ／Ｎ前駆体パルス／Ｎ前駆体パージの典型的な持続時間をそれぞれ０～１．０秒／０．３秒／１～１０秒／０．５秒／０．５秒／０．５秒とし得る。
曝露時間に加えて、得られるＴｉＳｉＮ薄膜の様々な特性を調整するために、第１堆積フェーズの回数（ｍ）と第２堆積フェーズの回数（ｎ）の比（ｍ／ｎ）を調整できる。ｍ／ｎは、５、１０、２０、４０、６０、８０及び１００より大きくできる。
図３０は、実施形態による、前駆体曝露時間及び／又は第１堆積フェーズの回数と第２堆積フェーズの回数の比を用いた調整による、ＴｉＳｉＮ薄膜のＳｉ含有量の調整可能性を示すグラフである。ｘ軸はｍ：ｎの比をプロットし、ｙ軸はＸ線光電子分光（ＸＰＳ）により測定されたＴｉＳｉＮ薄膜中のＳｉ含有量をプロットしている。ｍ／ｎ比が増すにつれてＳｉ含有量が減少することを示す３つの曲線は、Ｔｉ前駆体暴露時間を１秒に固定したときのＳｉ前駆体暴露時間１秒、０．５秒、及び１０秒に対応する。ｍ／ｎ比とＳｉ前駆体暴露時間の異なる組合せによって、約２．７～９原子％の範囲のＳｉ含有量をもつＴｉＳｉＮ薄膜を作製することが見てとれる。この範囲は、特に優れた機械的特性をもたらすのに有効であることが示されている。
斜入射Ｘ線回折スペクトルの所定のピーク下の面積は、実施形態により堆積されたＴｉＳｉＮ薄膜の所定の構造的性能パラメータの指標としてモニタリングすることができる。特に、実施形態により堆積されたＴｉＳｉＮ薄膜は、ＴｉＳｉＮ薄膜の斜入射Ｘ線回折スペクトルが、ＴｉＳｉＮ薄膜の所定の構造的性能パラメータの指標としてモニタリング可能な、（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比（Ｒ）を呈するような結晶構造を有することを発明者らは発見した。いかなる理論にも拘束されないが、その比Ｒは、ＴｉＳｉＮ薄膜のナノ結晶ドメインの優先的な（００２）組織に関係し得る。図３１Ａ～３１Ｉは、実験で測定された、異なるＳｉ含有量をもつＴｉＳｉＮ薄膜の斜入射Ｘ線回折スペクトル（ＸＲＤ）である。
図３２は、図３１Ａ～３１Ｉに示したＸＲＤスペクトルをまとめたグラフである。表１に、異なるＳｉ含有量をもつＴｉＳｉＮ薄膜の比（Ｒ）の結果をまとめている。多様な実施形態によると、Ｓｉ含有量２．７原子％を超えるＴｉＳｉＮ薄膜の（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比（Ｒ）は、０．４、１．０、２．０、３．０、４．０、４．５を超え得るか又は、これらの値のいずれかにより規定される範囲内の値を有し得る。図示のように、Ｓｉ含有量が約７原子％のＴｉＳｉＮ薄膜では、Ｒ比は約４．５でピークに達し、その後予想外に低下した。以下に記載するように、Ｒ比の値が高くなるほど、硬度及び弾性率の向上と相関性があり得ることを発明者らは発見した。
Figure 2024516091000002
図３３は、図３１Ａ～３１Ｉに示した斜入射Ｘ線回折スペクトル（ＸＲＤ）の測定から算出された、Ｓｉ含有量の関数としての推定平均ナノ結晶粒径のグラフである。平均粒径は、技術的に知られたシェラー（Scherrer）法を用いてＸＲＤスペクトルの広がったピークを用いて算出された。ＴｉＳｉＮ薄膜は、約６．５ｎｍ、６．０ｎｍ、５．５ｎｍ、５．０ｎｍ又はこれらの値のいずれかにより規定される範囲内の値未満の平均粒径をもつナノ結晶構造を有する。以下に説明するように、約７原子％のＳｉに対応する約５．５ｎｍより大きい粒径においては、粒径が小さいほど硬度と弾性率が向上することを発明者らは見出した。
図３４は、図３０に示したプロセス条件に対応するＴｉＳｉＮ薄膜で測定されたＳｉ含有量の関数としての硬度値のグラフである。図３５は、図３０に示したプロセス条件に対応するＴｉＳｉＮ薄膜で測定されたＳｉ含有量の関数としての弾性率値のグラフである。硬度と弾性率の値は、ナノインデンテーション技術を用いて測定された。図示のように、硬度と弾性率の値は、一般的に、Ｒ比に比例し同じ一般的傾向に追随する（図３２）。図示のように、硬度と弾性率の値のピークは、Ｒ比のピークと一致し、約７原子％のＳｉ含有量をもつＴｉＳｉＮ薄膜でピークを示し、その後は予想外に低下する。加えて、硬度と弾性率の値は、一般的に、約７原子％のＳｉに対応する約５．５ｎｍの粒径までは粒径に反比例する。
いかなる理論にも拘束されないが、硬度と弾性率の増加は、粒界硬化効果に関連している可能性があり、Ｓｉ含有量の増加は粒径を小さくし、したがって粒界密度を大きくする。粒界は互いに相互作用し合って緻密な粒界の三次元ネットワークを形成することがある。このような状況下では、粒界の三次元ネットワークのために外力下のグレインの動きが極めて制限されるようになり、その結果、硬度と弾性率が大きくなる。しかしながら図示のように、この効果は、Ｓｉ含有量が７原子％の辺りをピークとし、それより上では硬度と弾性率が実際に低下する。いかなる理論にも拘束されないが、これは、粒界硬化効果を低減し得る非晶質相の割合が増加することに帰する可能性がある。よって、硬度と弾性率の値を向上させるためにＳｉ含有量を増すことは、約７原子％の臨界値まで有効であり得る。多様な実施形態では、実施形態によるＴｉＳｉＮ薄膜が、ここで説明した弾性率と硬度を達成するために表１に挙げた値のいずれかを超えるＳｉ含有量を有する。特定の実施形態では、Ｓｉ含有量は７％を超えない。
図３６は、実施形態による、ＴｉＳｉＮ薄膜でライニングされた高アスペクト比構造から得られた低解像度及び高解像度の断面透過型電子顕微鏡写真を示す。高アスペクト比構造は、図２５Ａ～２５Ｂに関して上述したものと類似している。実施形態によれば、ここで説明した高い弾性率と硬度を備えたＴｉＳｉＮ薄膜は、優れた均一性とステップカバレッジも示し、図３６に示す高アスペクト比構造の断面透過型電子顕微鏡写真を用いて測定すると、８５％を超え得る。ステップカバレッジを測定する方法の一例として、（上部上面）ＴＴ、（上部左側面）ＴＳ－Ｌ、（上部右側面）ＴＳ－Ｒ、（底部左側面）ＢＳ－Ｌ、及び（底部右側面）ＢＳ－Ｒで示される距離が、画像処理ソフトウェアプログラムを用いて複数の測定を平均化することによって計測された。図３６に示す特定の高アスペクト比構造については、測定値が、ＴＴ＝１２．８７ｎｍ、ＴＳ－Ｌ＝１１．９６ｎｍ、ＴＳ－Ｒ＝１１．８１ｎｍ、ＢＳ－Ｌ＝１０．６７ｎｍ、ＢＳ－Ｒ＝１１．１１ｎｍであった。ステップカバレッジは、ＳＣ＝（ＢＳ－Ｌ＋ＢＳ－Ｒ）／（ＴＳ－Ｌ＋ＴＳ－Ｒ）＝２１．７８ｎｍ／２３．７７ｎｍ＝９２％と算出された。それに替えて、ステップカバレッジは、（ＢＳ－Ｌ＋ＢＳ－Ｒ）２／（ＴＴ）＝１０．８９／１２．８７ ｎｍ／２３．７７ｎｍ＝８５％のように計算できる。
実施形態による、高弾性率と高硬度のために堆積されたＴｉＳｉＮ拡散バリアは、０．４ｎｍ、０．３ｎｍ、０．２ｎｍ、０．１ｎｍ又はこれらの値のいずれかにより規定される範囲内の値もしくはより小さい値未満の二乗平均平方根（ＲＭＳ）表面粗さを有し得る。ＲＭＳ粗さの低減は、翻ってみると拡散バリア層のコンフォーマリティを向上させ得る。図３７Ａは、実施形態により堆積されたＴｉＳｉＮ薄膜の原子間力顕微鏡画像である。測定されたＲＭＳ粗さは０．２７ｎｍであった。図３７Ｂは、比較例のＴｉＮ薄膜の原子間力顕微鏡画像である。同程度の厚さのＴｉＮ薄膜の場合、ＲＭＳ粗さは０．６７ｎｍと大幅に大きかった。
［別の実施形態Ｉ］
１． 拡散バリアを形成する方法であって、前記方法が、
半導体基板を、１トルより高い反応チャンバ内の圧力下で複数回の気相堆積サイクルに曝露することによってＴｉＳｉＮ又はＴｉＡｌＮの一方又は両方を含む薄膜を形成することを含み、
前記気相堆積サイクルが、チタン（Ｔｉ）前駆体への曝露と、窒素（Ｎ）前駆体への曝露と、シリコン（Ｓｉ）前駆体又はアルミニウム（Ａｌ）前駆体の一方又は両方への曝露とを含み、
前記半導体基板は、１回以上の気相堆積サイクルに曝露される半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるような表面トポグラフィーを有する、方法。
２． 前記表面トポグラフィーとして、５を超えるアスペクト比をもつ複数のトレンチ又はビアを有する、実施形態１に記載の方法。
３． 前記トレンチ又はビアの数及び大きさを、前記表面積の比が２０を超えるようにする、実施形態２に記載の方法。
４． 前記薄膜を形成することが、前記半導体基板を、３～１０トルの反応チャンバ内の圧力下で１回以上の気相堆積サイクルに曝露することを含む、実施形態１に記載の方法。
５． １つ以上の前記Ｔｉ前駆体、前記Ｎ前駆体、及び前記Ｓｉ又はＡｌ前駆体が、室温及び大気圧下で液体である、実施形態１に記載の方法。
６． 前記半導体基板を、１回以上の気相堆積サイクルに曝露することが、
前記半導体基板を、複数回の第１堆積フェーズに曝露することと、
前記半導体基板を、複数回の第２堆積フェーズに曝露することと、を含み、
前記第１堆積フェーズの各々は、前記Ｔｉ前駆体への曝露と前記Ｎ前駆体への曝露とを含み、かつ、
前記第２堆積フェースの各々は、前記Ｓｉ前駆体又は前記Ａｌ前駆体の一方又は両方への曝露を含む、実施形態１に記載の方法。
７． 少なくとも１つの前記第２堆積フェーズが、前記Ｎ前駆体へのさらなる曝露をさらに含む、実施形態６に記載の方法。
８． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比を、前記薄膜が少なくとも部分的に非晶質であるようにする、実施形態６に記載の方法。
９． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が、１５：１に等しいか又はそれより小さい、実施形態８に記載の方法。
１０． 前記薄膜が、約１０原子％を超えるシリコン濃度を有するＴｉＳｉＮを含む、実施形態８に記載の方法。
１１． 前記第１堆積フェーズの回数及び前記第２堆積フェーズの回数を、前記薄膜が層の深さ方向において実質的に均質であるようにする、実施形態６に記載の方法。
１２． 前記第１堆積フェーズの回数又は前記第２堆積フェーズの回数が、約５０サイクルを超えない、実施形態１１に記載の方法。
１３． 前記薄膜がＴｉＳｉＮを含み、かつ、前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ２Ｃｌ、Ｓｉ２Ｃｌ６、及びＳｉ３Ｃｌ８からなる群から選択された化合物である、実施形態１に記載の方法。
１４． 前記薄膜がＴｉＡｌＮを含み、かつ、前記Ａｌ前駆体が、トリメチルアルミニウム、トリイソブチルアルミニウム、及びトリス（ジメチルアミド）アルミニウムからなる群から選択された化合物である、実施形態１に記載の方法。
１５． 前記半導体基板を前記気相堆積サイクルに曝露することが、４５０℃～６５０℃の基板温度で行われる、実施形態１に記載の方法。
１６． 拡散バリアを形成する方法であって、
複数の孔をその上に形成された半導体基板を設けることと、
複数回の気相堆積サイクルに前記半導体基板を曝露することによって少なくとも部分的に非晶質であるＴｉＳｉＮ又はＴｉＡｌＮの一方又は両方を含む拡散バリア層により前記孔の表面をライニングすることと、を含み、
前記孔が、誘電体側壁面と、５を超えるアスペクト比とを有し、
前記気相堆積サイクルが、チタン（Ｔｉ）前駆体への曝露と、窒素（Ｎ）前駆体への曝露と、シリコン（Ｓｉ）前駆体又はアルミニウム（Ａｌ）前駆体の一方又は両方への曝露とを含む、方法。
１７． 前記孔のアスペクト比が５を超える、実施形態１６に記載の方法。
１８． 前記孔の表面をライニングすることが、前記孔の高さの下部２５％と前記孔の高さの上部２５％に形成される拡散バリアの厚さの比が０．６を超える、実施形態１７に記載の方法。
１９． １回以上の前記気相堆積サイクルに曝露される前記半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるように、前記孔の数及び大きさを設定する、実施形態１６に記載の方法。
２０． 前記孔の表面をライニングすることが、３～１０トルの反応チャンバ内の圧力下で前記半導体基板を前記気相堆積サイクルに曝露することを含む、実施形態１６に記載の方法。
２１． 前記孔がさらに、露出した半導体の底面を有する、実施形態１６に記載の方法。
２２． 前記半導体基板を前記気相堆積サイクルに曝露することが、
前記半導体基板を複数回の第１堆積フェーズに曝露することと、
前記半導体基板を複数回の第２堆積フェーズに曝露することと、を含み、
前記第１堆積フェーズは、前記Ｔｉ前駆体への曝露と前記Ｎ前駆体への曝露とを含み、かつ、
前記第２堆積フェースは、前記Ｓｉ前駆体又は前記Ａｌ前駆体の一方又は両方への曝露を含む、実施形態１６に記載の方法。
２３． 前記第２堆積フェーズがさらに、前記Ｎ前駆体へのさらなる曝露を含む、実施形態２２に記載の方法。
２４． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比を、前記拡散バリア層が少なくとも部分的に非晶質であるようにする、実施形態２２に記載の方法。
２５． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が、２：３、３：２、５：４、７：３、７：５、７：１、１０：１、又は１５：１である、実施形態２４に記載の方法。
２６． 前記第１堆積フェーズの回数及び前記第２堆積フェーズの回数を、前記拡散バリア層が層の深さ方向において実質的に均質であるようにする、実施形態２２に記載の方法。
２７． 前記第１堆積フェーズの回数又は前記第２堆積フェーズの回数が、約５０サイクルを超えない、実施形態２６に記載の方法。
２８． 前記第１堆積フェーズの回数及び前記第２堆積フェーズの回数を、前記拡散バリア層がナノラミネート構造を有するようにする、実施形態２２に記載の方法。
２９． 前記拡散バリア層の二乗平均平方根表面粗さが、前記拡散バリア層の平均厚さを基にして約５％未満である、実施形態１６に記載の方法。
３０． 前記拡散バリア層がＴｉＳｉＮを含み、かつ、前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ２Ｃｌ、Ｓｉ２Ｃｌ６、及びＳｉ３Ｃｌ８からなる群から選択された化合物である、実施形態１６に記載の方法。
３１． 前記拡散バリア層がＴｉＡｌＮを含み、かつ、前記Ａｌ前駆体が、トリメチルアルミニウム、トリイソブチルアルミニウム、及びトリス（ジメチルアミド）アルミニウムからなる群から選択された化合物である、実施形態１６に記載の方法。
３２． 前記半導体基板を前記気相堆積サイクルに曝露することが、４５０℃～６５０℃の基板温度で行われる、実施形態１６に記載の方法。
３３． 薄膜の形成方法であって、前記方法が、
半導体基板を、５トルより高い反応チャンバ内の圧力下で複数回の気相堆積サイクルに曝露することによってＴｉＳｉＮ及び／又はＴｉＡｌＮを含む薄膜を形成することを含み、
前記気相堆積サイクルが、前記気相堆積サイクルが、チタン（Ｔｉ）前駆体への曝露と、窒素（Ｎ）前駆体への曝露と、シリコン（Ｓｉ）前駆体又はアルミニウム（Ａｌ）前駆体の一方又は両方への曝露とを含む、方法。
３４． 前記反応チャンバ内の圧力が１０トル未満である、実施形態３３に記載の方法。
３５． １つ以上の前記気相堆積サイクルに曝露される前記半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるように、前記半導体基板がトポグラフィーを有する、実施形態３３に記載の方法。
３６． 前記半導体基板がその上に形成された複数のトレンチ又はビアを有し、前記トレンチ又はビアは誘電体側壁と５を超えるアスペクト比とを有する、実施形態３５に記載の方法。
３７． 前記半導体基板を１回以上の気相堆積サイクルに曝露することが、
前記半導体基板を複数回の第１堆積フェーズに曝露することと、
前記半導体基板を複数回の第２堆積フェーズに曝露することと、を含み、
前記第１堆積フェーズは前記Ｔｉ前駆体への曝露と前記Ｎ前駆体への曝露とを含み、かつ、
前記第２堆積フェーズは前記Ｓｉ前駆体又は前記Ａｌ前駆体の一方又は良王への曝露を含む、実施形態３３に記載の方法。
３８． 前記第２堆積フェーズが、前記Ｎ前駆体へのさらなる曝露をさらに含む、実施形態３７に記載の方法。
３９． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比を、前記薄膜が少なくとも部分的に非晶質であるようにする、実施形態３７に記載の方法。
４０． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が、１５：１に等しいか又はそれより小さい、実施形態３９に記載の方法。
４１． 前記第１堆積フェーズの回数及び前記第２堆積フェーズの回数を、前記拡散バリア層が層の深さ方向において実質的に均質であるようにする、実施形態３７に記載の方法。
４２． 前記第１堆積フェーズの回数及び前記第２堆積フェーズの回数が、約５０サイクルを超えない、実施形態４１に記載の方法。
４３． 前記薄膜がＴｉＳｉＮを含み、かつ、前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ２Ｃｌ、Ｓｉ２Ｃｌ６、及びＳｉ３Ｃｌ８からなる群から選択された化合物である、実施形態３３に記載の方法。
４４． 前記薄膜がＴｉＡｌＮを含み、かつ、前記Ａｌ前駆体が、トリメチルアルミニウム、トリイソブチルアルミニウム、及びトリス（ジメチルアミド）アルミニウムからなる群から選択された化合物である、実施形態３３に記載の方法。
４５． 前記半導体基板を前記気相堆積サイクルに曝露することが、４５０℃～６５０℃の基板温度で行われる、実施形態３３に記載の方法。
４６． 複数のトレンチ又はビアをその上に有し、前記トレンチ又はビアは誘電体側壁表面と５を超えるアスペクト比とを有する半導体基板と、
前記トレンチ又はビアの表面をコンフォーマルにライニングするＴｉＳｉＮ又はＴｉＡｌＮの一方又は両方を含む拡散バリア層であって、前記拡散バリア層が少なくとも部分的に非晶質である、前記拡散バリア層と、を有する半導体構造。
４７． 前記トレンチ又はビアのアスペクト比が５を超える、実施形態４６に記載の半導体構造。
４８． 前記表面をコンフォーマルにライニングする前記拡散バリア層は、前記孔の高さの下部２５％と前記孔の高さの上部２５％に形成される拡散バリア層の厚さの比が０．６を超えるようにされている、実施形態４７に記載の半導体構造。
４９． 前記トレンチ又はビアの面積密度は、前記拡散バリア層が形成されている表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるようにされている、実施形態４６に記載の半導体構造。
５０． 前記表面積の比が１００を超える、実施形態４９に記載の半導体構造。
５１． 前記拡散バリア層が実質的に完全に非晶質である、実施形態４６に記載の半導体構造。
５２． 前記拡散バリア層が、孔の深さ方向において実質的に均質である、実施形態４６に記載の半導体構造。
５３． 前記拡散バリア層が、ナノラミネート構造を有する、実施形態４６に記載の半導体構造。
５４． 前記拡散バリア層の二乗平均平方根表面粗さが、前記拡散バリア層の平均厚さを基にして約５％未満である、実施形態４６に記載の半導体構造。
５５． 前記拡散バリア層が、約１０原子％を超えるシリコン濃度を有するＴｉＳｉＮを含む、実施形態４６に記載の半導体構造。
５６． 前記トレンチ又はビアが半導体底面をさらに有する、実施形態４６に記載の半導体構造。
５７． 前記トレンチ又はビアがタングステン又は銅により充填される、実施形態４６に記載の半導体構造。
５８． 前記拡散バリア層が約１～１０ｎｍの厚さを有する、実施形態４６に記載の半導体構造。
５９． 前記トレンチ又はビアが、約１０～１０００ｎｍの幅を有する、実施形態４６に記載の半導体構造。
６０． 前記拡散バリア層が、約１６００μΩ・ｃｍ未満の電気抵抗率を有する、実施形態２３に記載の半導体構造。
［別の実施形態ＩＩ］
１． ＴｉＳｉＮを含む拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することを含み、
半導体基板を１回以上の前記第１堆積フェーズに曝露することが、半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
半導体基板を１回以上の前記第２堆積フェーズに曝露することが、半導体基板を、Ｔｉ前駆体とシリコン（Ｓｉ）前駆体に、それらの間にＮ前駆体への曝露を介在させずに順次曝露し、続いて半導体基板をＮ前駆体に曝露することを含む、方法。
２． ＴｉＳｉＮを含む拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することを含み、
半導体基板を１回以上の前記第１堆積フェーズに曝露することが、半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
半導体基板を１回以上の前記第２堆積フェーズに曝露することが、半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む、方法。
３． ＴｉＳｉＮを含む拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することを含み、
半導体基板を１回以上の前記第１堆積フェーズに曝露することが、半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
半導体基板を１回以上の前記第２堆積フェーズに曝露することが、半導体基板を、Ｔｉ前駆体曝露時間中にＴｉ前駆体に、続いてＳｉ前駆体曝露時間中にシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に曝露することを含み、かつ、
前記Ｓｉ前駆体曝露時間と前記Ｔｉ前駆体曝露時間の比が２と１３０との間である、方法。
４． 前記方法を用いて形成された前記拡散バリアが、２０００μΩ・ｃｍ以下の抵抗率を有する、上記実施形態のいずれに記載の方法。
５． 前記方法を用いて形成された前記拡散バリアが、前記１回以上の第２堆積フェーズの一部として前記半導体基板をＴｉ前駆体に曝露することを除き同じ方法を用いて形成された拡散バリアに比べて、少なくとも５００μΩ・ｃｍだけ小さい抵抗率を有する、上記実施形態のいずれかに記載の方法。
６． 前記半導体基板が５０を超えるアスペクト比を有し、かつ、前記拡散バリアを形成することが、
拡散バリアを形成するステップは、孔の高さの下部２５％と孔の高さの上部２５％に形成される拡散バリアの厚さの比が０．９を超えるように孔の表面をライニングすることを含む、上記実施形態のいずれかに記載の方法。
７． 前記半導体基板を１回以上の第１堆積フェーズに曝露することは、前記半導体基板を、１回以上の第１堆積フェースの最後の前駆体としてＮ前駆体に曝露することを含む、上記実施形態のいずれかに記載の方法。
８． 前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、１回以上の第２堆積フェーズの最初の前駆体としてＴｉ前駆体に曝露することを含む、上記実施形態のいずれかに記載の方法。
９． 前記第２堆積フェーズにおける最初の前駆体としてのＴｉ前駆体への前記半導体基板の曝露が、前駆体への曝露を介入させずに、前記第１堆積フェーズにおける最後の前駆体としてのＮ前駆体への前記半導体基板の曝露の直後に続く、上記実施形態のいずれかに記載の方法。
１０． 前記第２堆積フェーズにおける前記半導体基板のＳｉ前駆体への曝露と前記半導体基板のＴｉ前駆体への曝露の暴露時間の比が２を超える、上記実施形態のいずれかに記載の方法。
１１． 前記第２堆積フェーズにおける前記半導体基板のＳｉ前駆体への曝露と前記半導体基板のＴｉ前駆体への曝露の暴露時間の比が１３０未満である、上記実施形態のいずれかに記載の方法。
１２． 前記第２堆積フェーズにおける前記半導体基板のＳｉ前駆体への曝露と前記半導体基板のＴｉ前駆体への曝露の暴露時間の比が２と１３０との間である、上記実施形態のいずれかに記載の方法。
１３． 前記第２堆積フェーズにおける前記半導体基板のＴｉ前駆体への曝露と前記第１堆積フェーズにおける前記半導体基板のＴｉ前駆体への曝露の暴露時間の比が３と３４との間である、上記実施形態のいずれかに記載の方法。
１４． 前記第２堆積フェーズにおける前記半導体基板のＮ前駆体への曝露と前記第１堆積フェーズにおける前記半導体基板のＮ前駆体への曝露の暴露時間の比が５と５０との間である、上記実施形態のいずれかに記載の方法。
１５． 第２堆積フェーズにおいて前記半導体基板をＳｉ前駆体に曝露する暴露時間が３秒より長く、かつ前記半導体基板をＴｉ前駆体に曝露する暴露時間が２秒未満である、上記実施形態のいずれかに記載の方法。
１６． 半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに曝露することが、１トルより高い反応チャンバ内の圧力下で曝露することを含む、上記実施形態のいずれかに記載の方法。
１７． 半導体基板が、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに曝露された半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるような表面トポグラフィーを有する、上記実施形態のいずれかに記載の方法。
１８． 前記表面トポグラフィーが、５を超えるアスペクト比を有する複数のトレンチ又はビアを含む、実施形態１７に記載の方法。
１９． 前記トレンチ又はビアの数及び大きさは、前記表面積の比が２０を超えるように設けられてる、実施形態１７又は１８に記載の方法。
２０． 半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに曝露することが、３～１０トルの反応チャンバ内の圧力下で曝露することを含む、上記実施形態のいずれかに記載の方法。
２１． 第１堆積フェーズの回数と第２堆積フェーズの回数の比は、拡散バリアが少なくとも部分的に非晶質であるように設けられてる、上記実施形態のいずれかに記載の方法。
２２． 第１堆積フェーズの回数と第２堆積フェーズの回数の比が３より大きい、上記実施形態のいずれかに記載の方法。
２３． 第１堆積フェーズの回数と第２堆積フェーズの回数の比が３～６０である、上記実施形態のいずれかに記載の方法。
２４． 前記拡散バリアが、５原子％を超えるシリコン含有量を有するＴｉＳｉＮを含む、上記実施形態のいずれかに記載の方法。
２５． 前記拡散バリアが、５～３０原子％のシリコン含有量を有するＴｉＳｉＮを含む、上記実施形態のいずれかに記載の方法。
２６． 前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ２Ｃｌ、Ｓｉ２Ｃｌ６、及びＳｉ３Ｃｌ８からなる群から選択された化合物である、上記実施形態のいずれかに記載の方法。
２７． 前記Ｔｉ前駆体がＴｉＣｌ４を含む、上記実施形態のいずれかに記載の方法。
２８． 前記Ｎ前駆体がＮＨ３である、上記実施形態のいずれかに記載の方法。
２９． 前記半導体基板を気相堆積サイクルに曝露することが、４００℃～６００℃の基板温度で行われる、上記実施形態のいずれかに記載の方法。
３０． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数は、前記拡散バリア層が層の深さ方向において実質的に均一になるように設けられてる、上記実施形態のいずれかに記載の方法。
３１． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数が、約５０を超えない、実施形態３０に記載の方法。
３２． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数は、前記拡散バリア層がＴｉＮ層とＴｉＳｉＮ層を交互に含むナノラミネート構造を有するように設けられてる、上記実施形態のいずれかに記載の方法。
３３． 前記第１堆積フェーズと前記第２堆積フェーズの一方又は両方の回数が約５０を超える、実施形態３２に記載の方法。
３４． 前記ＴｉＮ層及び前記ＴｉＳｉＮ層の一方又は両方の厚さが１．５ｎｍを超える、実施形態３２又は３３に記載の方法。
３５． 前記ナノラミネートがＴｉＮ層の間にＴｉＳｉＮ層を有する、実施形態３２～３４のいずれかに記載の方法。
３６． 前記半導体基板がその上に形成された複数の孔を有し、前記孔は誘電体側壁表面と５を超えるアスペクト比とを有し、かつ、前記拡散バリアを形成することが前記孔の表面をライニングすることを含む、上記実施形態のいずれかに記載の方法。
３７． 前記孔をライニングすることは、前記孔の高さの下部２５％に形成された前記拡散バリア層の厚さと、前記孔の高さの上部２５％に形成された前記拡散バリア層の厚さの比が０．８を超える、実施形態３６に記載の方法。
３８． 前記Ｓｉ前駆体がＳｉＨ２Ｃｌ２であり、かつ前記比が８３％を超える、実施形態３７に記載の方法。
３９． 前記Ｓｉ前駆体がＳｉＨ３Ｃｌであり、かつ前記比が８６％を超える、実施形態３７に記載の方法。
４０． 前記Ｓｉ前駆体がＳｉ３Ｃｌ８であり、かつ前記比が８６％を超える、実施形態３７に記載の方法。
４１． 前記アスペクト比が５０を超える、実施形態３８～４０のいずれかに記載の方法。
４２． 前記孔の数及び大きさは、１回以上の気相堆積サイクルに曝露された半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるように設けられている、上記実施形態のいずれかに記載の方法。
４３． 孔の表面をライニングすることが、前記半導体基板を３～１０トルの反応チャンバ内の圧力下で気相堆積サイクルに曝露することを含む、上記実施形態のいずれかに記載の方法。
４４． 孔がさらに、露出した半導体底部表面を含む、上記実施形態のいずれかに記載の方法。
４５． １回以上の第１堆積フェーズが、１回以上の第２堆積フェーズと重ならない、上記実施形態のいずれかに記載の方法。
４６． １回以上の第２堆積フェーズ中に前記半導体基板を、Ｔｉ前駆体、Ｓｉ前駆体、及びＮ前駆体に曝露することが、前記半導体基板の表面を未飽和とすることを含む、上記実施形態のいずれかに記載の方法。
４７． 前記拡散バリアがＴｉＳｉＮを含み、未飽和であることを除き同じ方法を用いて得られたＴｉＳｉＮを含む基準拡散バリアに対して、１０％を超えて大きい抵抗率を有する、実施形態４２に記載の方法。
４８． ＴｉＮが豊富な領域もしくは層と、Ｓｉが豊富な及び／又はＡｌが豊富な領域もしくは層又はＳｉＮ／ＡｌＮが豊富な領域もしくは層とを交互に含むナノラミネート。
［別の実施形態ＩＩＩ］
１． 拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、２９０ＧＰａを超える弾性率と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含み、
前記半導体基板を１回以上の第１堆積フェーズに曝露することは、前記半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む、方法。
２． 拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、２０ＧＰａを超える硬度と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含み、
前記半導体基板を１回以上の第１堆積フェーズに曝露することは、前記半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む、方法。
３． 拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、拡散バリアの斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４を超える結晶組織と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含み、
前記半導体基板を１回以上の第１堆積フェーズに曝露することは、前記半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む、方法。
４． 拡散バリアを形成する方法であって、前記方法が、
半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによって、約６．５ｎｍ未満の平均粒径と、２．７原子％を超えるＳｉ含有量とを有するＴｉＳｉＮを含む拡散バリアを形成することを含み、
前記半導体基板を１回以上の第１堆積フェーズに曝露することは、前記半導体基板を、チタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に順次曝露することを含む、方法。
５． 前記拡散バリアが２．７～９原子％のＳｉ含有量を有する、上記実施形態のいずれかに記載の方法。
６． 前記拡散バリアが２．７～７原子％のＳｉ含有量を有する、上記実施形態のいずれかに記載の方法。
７． 前記拡散バリアが２９０～３５０ＧＰａの弾性率を有する、上記実施形態のいずれかに記載の方法。
８． 前記拡散バリアが２０～４０ＧＰａの硬度を有する、上記実施形態のいずれかに記載の方法。
９． 前記拡散バリアは、斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４～４．５である結晶組織を有する、上記実施形態のいずれかに記載の方法。
１０． 前記拡散バリアが、約５．０～６．５ｎｍの平均粒径をもつナノ結晶構造を有する、上記実施形態のいずれかに記載の方法。
１１． 前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体とシリコン（Ｓｉ）前駆体に、それらの間にＮ前駆体を介在させることなく順次曝露し、続いて前記半導体基板をＮ前駆体に曝露することを含む、上記実施形態のいずれかに記載の方法。
１２． 前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、最初の前駆体としてＴｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いて最後の前駆体としてＮ前駆体に順次曝露することを含む、上記実施形態のいずれかに記載の方法。
１３． 前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体曝露時間中にＴｉ前駆体に、続いてＳｉ前駆体曝露時間中にシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に曝露することを含み、かつ、Ｔｉ前駆体暴露時間とＳｉ前駆体曝露時間の比が０～１である、上記実施形態のいずれかに記載の方法。
１４． 前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、０～１秒のＴｉ前駆体曝露時間中にＴｉ前駆体に、続いて１～１０秒のＳｉ前駆体曝露時間中にシリコン（Ｓｉ）前駆体に曝露することを含む、上記実施形態のいずれかに記載の方法。
１５． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が１０より大きい、上記実施形態のいずれかに記載の方法。
１６． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が１０～５０である、上記実施形態のいずれかに記載の方法。
１７． 前記半導体基板が、５を超えるアスペクト比の孔を有し、かつ、前記拡散バリアを形成することが、前記孔の高さの下部２５％に形成された拡散バリアの厚さと前記孔の高さの上部２５％に形成された拡散バリアの厚さの比が０．８０を超える、上記実施形態のいずれかに記載の方法。
１８． 前記半導体基板を１回以上の第１堆積フェーズに曝露することは、前記半導体基板を、最後の前駆体としてＮ前駆体に曝露することを含む、上記実施形態のいずれかに記載の方法。
１９． 前記半導体基板を１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、最初の前駆体としてＴｉ前駆体に曝露することを含む、上記実施形態のいずれかに記載の方法。
２０． 前記第２堆積フェーズの最初の前駆体としてのＴｉ前駆体への前記半導体基板の曝露が、Ｎ前駆体への曝露を介在させずに、前記第１堆積フェーズの最後の前駆体としてのＮ前駆体への前記半導体基板の曝露の直後に続く、上記実施形態のいずれかに記載の方法。
２１． 前記半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに曝露することが、１トルより高い反応チャンバ内の圧力下で曝露することを含む、上記実施形態のいずれかに記載の方法。
２２． 前記半導体基板は、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに曝露される前記半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるような表面トポグラフィーを有する、上記実施形態のいずれかに記載の方法。
２３． 前記表面トポグラフィーが、５を超えるアスペクト比を有する複数のトレンチ又はビアを有する、実施形態２２に記載の方法。
２４． 前記トレンチ又はビアの数及び大きさが、前記表面積の比が２０を超えるように設けられている、実施形態２２又は２３に記載の方法。
２５． 前記半導体基板を１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに曝露することが、３～１０トルの反応チャンバ内の圧力下で曝露することを含む、上記実施形態のいずれかに記載の方法。
２６． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比は、前記拡散バリアが少なくとも部分的に非晶質であるように設けられている、上記実施形態のいずれかに記載の方法。
２７． 前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ２Ｃｌ、Ｓｉ２Ｃｌ６、及びＳｉ３Ｃｌ８からなる群から選択された化合物である、上記実施形態のいずれかに記載の方法。
２８． 前記Ｔｉ前駆体がＴｉＣｌ４を含む、上記実施形態のいずれかに記載の方法。
２９． 前記Ｎ前駆体がＮＨ３である、上記実施形態のいずれかに記載の方法。
３０． 前記半導体基板を気相堆積サイクルに曝露することが、４００℃～６００℃の基板温度で行われる、上記実施形態のいずれかに記載の方法。
３１． 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数は、前記拡散バリア層が層の深さ方向において実質的に均一になるように設けられてる、上記実施形態のいずれかに記載の方法。
３２． 前記半導体基板がその上に形成された複数の孔を有し、前記孔は誘電体側壁表面と５を超えるアスペクト比とを有し、かつ、前記拡散バリアを形成することが前記孔の表面をライニングすることを含む、上記実施形態のいずれかに記載の方法。
３３． 前記孔の表面をライニングすることは、前記孔の高さの下部２５％に形成された拡散バリア層の厚さと前記孔の高さの上部２５％に形成された拡散バリア層の厚さの比が０．８を超えるようにコンフォーマルにライニングすることを含む、実施形態３２に記載の方法。
３４． 前記孔の数と大きさは、１回以上の気相堆積サイクルに曝露される前記半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるように設けられている、実施形態３２又は３３に記載の方法。
３５． 前記孔の表面をライニングすることが、前記半導体基板を、３～１０トルの反応チャンバ内の圧力下で気相堆積サイクルに曝露することを含む、実施形態３２～３４のいずれかに記載の方法。
３６． 前記孔がさらに、露出した半導体底部表面を含む、上記実施形態のいずれかに記載の方法。
３７． 半導体構造であって、
複数のトレンチ又はビアをその上に形成され、前記トレンチ又はビアは誘電体側壁表面と、５を超えるアスペクト比とを有する半導体基板と、
ＴｉＳｉＮを含み、前記トレンチ又はビアの表面をコンフォーマルにライニングし、２．７～９原子％をのＳｉ含有量と２９０～３５０ＧＰａの弾性率とを備えた拡散バリア層と、を有する半導体構造。
３８． 半導体構造であって、
複数のトレンチ又はビアをその上に形成され、前記トレンチ又はビアは誘電体側壁表面と、５を超えるアスペクト比とを有する半導体基板と、
ＴｉＳｉＮを含み、前記トレンチ又はビアの表面をコンフォーマルにライニングし、２．７～９原子％をのＳｉ含有量と２０～４０ＧＰａの硬度とを備えた拡散バリア層と、を有する半導体構造。
３９． 半導体構造であって、
複数のトレンチ又はビアをその上に形成され、前記トレンチ又はビアは誘電体側壁表面と、５を超えるアスペクト比とを有する半導体基板と、
ＴｉＳｉＮを含み、前記トレンチ又はビアの表面をコンフォーマルにライニングし、２．７～９原子％をのＳｉ含有量と、斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４～４．５である結晶組織とを備えた拡散バリア層と、を有する半導体構造。
４０． 半導体構造であって、
複数のトレンチ又はビアをその上に形成され、前記トレンチ又はビアは誘電体側壁表面と、５を超えるアスペクト比とを有する半導体基板と、
ＴｉＳｉＮを含み、前記トレンチ又はビアの表面をコンフォーマルにライニングし、２．７～９原子％のＳｉ含有量と約５．０～６．５ｎｍの平均粒径をもつナノ結晶構造とを備えた拡散バリア層と、を有する半導体構造。
４１． 前記Ｓｉ含有量が２．７～７原子％である、実施形態３７～４１のいずれかに記載の半導体構造。
４２． 前記トレンチ又はビアのアスペクト比が１０を超える、実施形態３７～４１のいずれかに記載の半導体構造。
４３． 表面をコンフォーマルにライニングする前記拡散バリア層は、前記トレンチ又はビアの高さの下部２５％に形成された拡散バリア層の厚さと前記トレンチ又はビアの高さの上部２５％に形成された拡散バリア層の厚さの比が０．８を超えるように設けられている、実施形態３７～４２のいずれかに記載の半導体構造。
４４． 前記トレンチ又はビアの面積密度は、前記拡散バリアが形成されている表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるように設けられている、実施形態３７～４３のいずれかに記載の半導体構造。
４５． 前記表面積の比が１００を超える、実施形態３７～４４のいずれかに記載の半導体構造。
４６． 前記拡散バリア層の二乗平均平方根表面粗さが約０．３ｎｍ未満である、実施形態３７～４５のいずれかに記載の半導体構造。
４７． 前記トレンチ又はビアがさらに半導体底部表面を有する、実施形態３７～４６のいずれかに記載の半導体構造。
４８． 前記トレンチ又はビアがタングステン又は銅で充填されている、実施形態３７～４７のいずれかに記載の半導体構造。
４９． 前記拡散バリアが約１～１０ｎｍの厚さを有する、実施形態３７～４４のいずれかに記載の半導体構造。実施形態３７～４８のいずれかに記載の半導体構造。
５０． 前記トレンチ又はビアが約１０～１０００ｎｍの幅を有する、実施形態３７～４９のいずれかに記載の半導体構造。
５１． 前記拡散バリア層が約１６００μΩ・ｃｍ未満の電気抵抗率を有する、実施形態３７～５０のいずれかに記載の半導体構造。
本発明を、特定の実施形態を参照して本明細書に記載したが、これらの実施形態は、本発明を限定する役割を果たすものではなく、説明のために記載されたものである。 本発明の主旨及び範囲から逸脱することなく、変更及び改良を行うことができることは、当業者にとって自明であろう。
本明細書に開示された様々な実施形態のこのような単純な変更及び改良は、開示された技術の範囲内にあり、開示された技術の特定の範囲は、添付の請求項によってさらに定義されるであろう。
以上において、実施形態のいずれか１つの特徴は、実施形態のいずれか他の１つの特徴と組み合わせ又は置換することができることが理解されよう。
文脈上明らかに他の場合を要求されない限り、本明細書及び特許請求の範囲を通じて、"有する（comprise）"、"からなっている（consisting）"、"含む（include）"、"含んでいる（including）"などの語は、排他的又は網羅的意味とは反対に、包括的意味で、すなわち、"含むが限定しない（including but not limited to）" の意味で解釈されるものとする。本明細書で一般的に使用される「結合（coupled）」という言葉は、直接接続されているか、又は１つ以上の中間要素を介して接続されている２つ以上の要素を指す。同様に、本明細書で一般的に使用される「接続された（connected）」という言葉は、直接接続されているか、又は１つ以上の中間要素を介して接続されている２つ以上の要素を指す。また、本明細書において、「本明細書（herein）」、「上（above）」、「下（below）」及びこれらに類する語は、本明細書の特定の部分を指すのではなく、全体としての本明細書を指すものとする。また、上記の、発明を実施するための形態の説明において、単数又は複数を用いた語は、文脈が許す限り、それぞれ複数又は単数を含む場合がある。２つ以上の項目のリストを指す「又は」という語は、その語の次の解釈の全てを包含する：リストの項目のいずれか、リストの全ての項目、及びリストの項目の任意の組合せ。
さらに、本明細書で使用される、特に「できる（can）」、「できた（could）」、「かもしれない（might）」、「場合がある（may）」、「等（e.g.）」、「例えば（for example）」、「など（such as）」などの条件付き語は、特に断りのない限り、又は使用される文脈内で理解されない限り、一般に、特定の実施形態が特定の特徴、要素及び／又は状態を含み、他の実施形態がそれらを含まないことを伝えることを意図している。したがって、このような条件付き語は、特徴、要素及び／又は状態が１つ以上の実施形態に何らかの形で必要であること、又は、これらの特徴、要素及び／又は状態が任意の特定の実施形態に含まれるか又は実行されるか否かを示唆することは一般に意図されていない。
特定の実施形態を説明したが、これらの実施形態は例示としてのみ提示されたものであり、開示の範囲を限定することを意図したものではない。実際、本明細書に記載された新規な装置、方法、及びシステムは、他の様々な形態で具現化されてもよく、さらに、本明細書に記載される方法及びシステムの形態における様々な省略、置換、及び変更を、本開示の主旨から逸脱せずに行うことができる。例えば、機能が所定の機構で示されているが、代替の実施形態では、異なる構成要素及び／又はセンサートポロジーで同様の機能を実行することができ、いくつかの機能は削除、移動、追加、細分化、結合、及び／又は修正されることができる。これらの各機能は、多様な異なる方法で実施することができる。上述した多様な実施形態の要素及び行為の任意の適切な組合せは、さらなる実施形態を提供するために組み合わされ得る。上述した様々な機能及びプロセスは、互いに独立して実施されてもよいし、様々な方法で組み合わされてもよい。本開示の特徴の全ての可能な組合せ及び下位の組合せは、本開示の範囲に入ることを意図されている。

Claims (45)

  1. 拡散バリアを形成する方法であって、前記方法が、
    半導体基板を、１回以上の第１堆積フェーズと１回以上の第２堆積フェーズに交互に曝露することによってＴｉＳｉＮを含む拡散バリアを形成することを含み、
    前記拡散バリアは、
    ２９０ＧＰａを超える弾性率と２．７原子％を超えるＳｉ含有量、
    ２０ＧＰａを超える硬度と２．７原子％を超えるＳｉ含有量、
    前記拡散バリアの斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４を超える結晶組織と２．７原子％を超えるＳｉ含有量、又は、
    約６．５ｎｍ未満の平均粒径をもつナノ結晶構造と２．７原子％を超えるＳｉ含有量、のうち１つ以上を有し、
    前記半導体基板を前記１回以上の第１堆積フェーズに曝露することは、前記半導体基板をチタン（Ｔｉ）前駆体と窒素（Ｎ）前駆体に交互に曝露することを含み、かつ、
    前記半導体基板を前記１回以上の第２堆積フェーズに曝露することは、前記半導体基板をＴｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いてＮ前駆体に曝露することを含む、方法。
  2. 前記拡散バリアは、２．７～９原子％のＳｉ含有量を有する、請求項１に記載の方法。
  3. 前記拡散バリアは、２．７～７原子％のＳｉ含有量を有する、請求項１に記載の方法。
  4. 前記拡散バリアは、２９０～３５０ＧＰａの弾性率を有する、請求項１に記載の方法。
  5. 前記拡散バリアは、２０～４０ＧＰａの硬度を有する、請求項１に記載の方法。
  6. 前記拡散バリアは、斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４～４．５である結晶組織を有する、請求項１に記載の方法。
  7. 前記拡散バリアは、約５．０～６．５ｎｍの平均粒径を有するナノ結晶構造を有する、請求項１に記載の方法。
  8. 前記半導体基板を前記１回以上の第２堆積フェーズに曝露することは、前記半導体基板をＴｉ前駆体とシリコン（Ｓｉ）前駆体に、それらの間にＮ前駆体への曝露を介在させずに順次曝露し、続いて前記半導体基板をＮ前駆体に曝露することを含む、請求項１に記載の方法。
  9. 前記半導体基板を前記１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、最初の前駆体としてＴｉ前駆体に、続いてシリコン（Ｓｉ）前駆体に、続いて最後の前駆体としてＮ前駆体に順次曝露することを含む、請求項１に記載の方法。
  10. 前記半導体基板を前記１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、Ｔｉ前駆体曝露時間中にＴｉ前駆体に、続いてＳｉ前駆体曝露時間中にＳｉ前駆体に、続いてＮ前駆体に曝露することを含み、かつ、Ｔｉ前駆体暴露時間とＳｉ前駆体暴露時間の比が０～１である、請求項１に記載の方法。
  11. 前記半導体基板を前記１回以上の第２堆積フェーズに曝露することは、前記半導体基板を、０～１秒のＴｉ前駆体暴露時間中にＴｉ前駆体に、続いて１～１０秒のＳｉ前駆体曝露時間中にシリコン（Ｓｉ）前駆体に曝露することを含む、請求項１に記載の方法。
  12. 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が１０より大きい、請求項１に記載の方法。
  13. 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比が１０～５０である、請求項１に記載の方法。
  14. 前記半導体基板が５を超えるアスペクト比をもつ孔を有し、かつ、前記拡散バリアを形成することが、前記孔の高さの下部２５％に形成された前記拡散バリアと前記孔の高さの上部２５％に形成された前記拡散バリアの厚さの比が０．８０を超えるように前記孔の表面をライニングすることを含む、請求項１に記載の方法。
  15. 前記半導体基板を前記１回以上の第１堆積フェーズに曝露することは、前記反動阿智基板を、最後の前駆体としてＮ前駆体に曝露することを含む、請求項１に記載の方法。
  16. 前記半導体基板を前記１回以上の第２堆積フェーズに曝露することは、前記反動阿智基板を、最初の前駆体としてＴｉ前駆体に曝露することを含む、請求項１に記載の方法。
  17. 前記第２堆積フェーズの最初の前駆体としてのＴｉ前駆体への前記半導体基板の曝露が、Ｎ前駆体への曝露を介在させずに、前記第１堆積フェーズの最後の前駆体としてのＮ前駆体への前記半導体基板の曝露の直後に続く、請求項１に記載の方法。
  18. 前記半導体基板を前記１回以上の第１堆積フェーズと前記１回以上の第２堆積フェーズに曝露することが、１トルより高い反応チャンバ内の圧力下で曝露することを含む、請求項１に記載の方法。
  19. 前記半導体基板は、前記１回以上の第１堆積フェーズと前記１回以上の第２堆積フェーズに曝露される前記半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるような表面トポグラフィーを有する、請求項１に記載の方法。
  20. 前記表面トポグラフィーが、５を超えるアスペクト比を有する複数のトレンチ又はビアを含む、請求項１９に記載の方法。
  21. 前記トレンチ又はビアの数及び寸法は、表面積の比が２０を超えるように設けられている、請求項２０に記載の方法。
  22. 前記半導体基板を前記１回以上の第１堆積フェーズと前記１回以上の第２堆積フェーズに曝露することが、３～５トルの反応チャンバ内の圧力下で曝露することを含む、請求項１に記載の方法。
  23. 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数の比は、前記拡散バリアが少なくとも部分的に非晶質であるように設けられている、請求項１に記載の方法。
  24. 前記Ｓｉ前駆体は、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ２Ｃｌ、Ｓｉ２Ｃｌ６、及びＳｉ３Ｃｌ８からなる群から選択された化合物である、請求項１に記載の方法。
  25. 前記Ｔｉ前駆体はＴｉＣｌ４である、請求項１に記載の方法。
  26. 前記Ｎ前駆体はＮＨ３である、請求項１に記載の方法。
  27. 前記半導体基板を気相堆積サイクルに曝露することは、４００℃～６００℃の基板温度で行われる、請求項１に記載の方法。
  28. 前記第１堆積フェーズの回数と前記第２堆積フェーズの回数は、拡散バリア層が層の深さ方向において実質的に均質であるように設けられる、請求項１に記載の方法。
  29. 前記半導体基板が複数の孔をその上に形成されており、前記孔は誘電体側壁表面と５を超えるアスペクト比とを有し、かつ、前記拡散バリアを形成することが前記孔の表面をライニングすることを含む、請求項１に記載の方法。
  30. 前記孔の表面をライニングすることは、前記孔の高さの下部２５％に形成される拡散バリアと前記孔の高さの上部２５％に形成される拡散バリアの厚さの比が０．８を超えるようにコンフォーマルにライニングすることを含む、請求項２９に記載の方法。
  31. 前記孔の数及び寸法は、１回以上の気相堆積サイクルに曝露される前記半導体基板の表面積と、対応するパターン化されていない半導体基板の表面積との比が２を超えるように設けられている、請求項３０に記載の方法。
  32. 前記孔の表面をライニングすることは、前記半導体基板を、３～１０トルの反応チャンバ内の圧力下で気相堆積サイクルに曝露することを含む、請求項３０に記載の方法。
  33. 前記孔が、露出した半導体底面をさらに有する、請求項３０に記載の方法。
  34. 半導体構造であって、
    複数のトレンチ又はビアをその上に形成され、前記トレンチ又はビアは誘電体側壁表面と５を超えるアスペクト比とを具備する半導体基板を有し、かつ、
    前記トレンチ又はビアの表面をコンフォーマルにライニングするＴｉＳｉＮを含み、２．７原子％のＳｉ含有量と２９０～３５０ＧＰａの弾性率とを有する拡散バリア層、
    前記トレンチ又はビアの表面をコンフォーマルにライニングするＴｉＳｉＮを含み、２．７原子％のＳｉ含有量と２０～４０ＧＰａの硬度とを有する拡散バリア層、
    前記トレンチ又はビアの表面をコンフォーマルにライニングするＴｉＳｉＮを含み、２．７原子％のＳｉ含有量と斜入射Ｘ線回折スペクトルにおける（００２）ピーク下の面積と（１１１）及び（２２２）ピーク下の面積の和の比が０．４～４．５である結晶組織とを有する拡散バリア層、
    前記トレンチ又はビアの表面をコンフォーマルにライニングするＴｉＳｉＮを含み、２．７原子％のＳｉ含有量と約５．０～６．５ｎｍの平均粒径を有するナノ結晶構造とを有する拡散バリア層、のうち１つ以上を含む半導体構造。
  35. 前記Ｓｉ含有量が２．７～７原子％である、請求項３４に記載の半導体構造。
  36. 前記トレンチ又はビアのアスペクト比が１０を超える、請求項３４に記載の半導体構造。
  37. 前記拡散バリア層が、前記トレンチ又はビアの高さの下部２５％に形成される拡散バリアと前記トレンチ又はビアの高さの上部２５％に形成される拡散バリアの厚さの比が０．８を超えるように表面をコンフォーマルにライニングする、請求項３４に記載の半導体構造。
  38. 前記トレンチ又はビアの面積密度は、前記拡散バリアが形成された表面積と、対応するパターン化されていない半導体基板の表面積の比が２を超えるように設けられている、請求項３４に記載の半導体構造。
  39. 前記表面積の比が１００を超える、請求項３４に記載の半導体構造。
  40. 前記拡散バリア層の二乗平均平方根表面粗さが約０．３未満である、請求項３４に記載の半導体構造。
  41. 前記トレンチ又はビアが半導体底面をさらに有する、請求項３４に記載の半導体構造。
  42. 前記トレンチ又はビアがタングステン又は銅で充填されている、請求項３４に記載の半導体構造。
  43. 前記拡散バリアが約１～１０ｎｍの厚さを有する、請求項３４に記載の半導体構造。
  44. 前記トレンチ又はビアが約１０～１０００ｎｍの幅を有する、請求項３４に記載の半導体構造。
  45. 前記拡散バリアが約１６００μΩ・ｃｍ未満の電気抵抗率を有する、請求項３４に記載の半導体構造。
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