KR20230165332A - 컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법 - Google Patents

컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법 Download PDF

Info

Publication number
KR20230165332A
KR20230165332A KR1020237038164A KR20237038164A KR20230165332A KR 20230165332 A KR20230165332 A KR 20230165332A KR 1020237038164 A KR1020237038164 A KR 1020237038164A KR 20237038164 A KR20237038164 A KR 20237038164A KR 20230165332 A KR20230165332 A KR 20230165332A
Authority
KR
South Korea
Prior art keywords
precursor
semiconductor substrate
exposing
deposition steps
deposition
Prior art date
Application number
KR1020237038164A
Other languages
English (en)
Inventor
해영 김
현철 조
아지트 담데레
번센 비 니에
Original Assignee
유제누스 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유제누스 인크. filed Critical 유제누스 인크.
Publication of KR20230165332A publication Critical patent/KR20230165332A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

개시된 기술은 일반적으로 티타늄 질화물-기반 박막들을 형성하는 것에 관한 것으로서, 보다 구체적으로는 컨포멀하고 평활한 티타늄 질화물-기반 박막들 및 이를 형성하는 방법들에 관한 것이다. 일 측면에서, TiSiN을 포함하는 확산 배리어를 형성하는 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제2 증착 단계들에 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 그 사이에 N 전구체에 대한 중간 노출 없이 Ti 전구체 및 실리콘(Si) 전구체에 순차적으로 노출시키는 단계 다음에, 반도체 기판을 N 전구체에 노출시키는 단계를 포함한다.

Description

컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법
임의의 우선권 출원들을 참조한 통합
외국 또는 국내 우선권 주장이 본 출원과 함께 제출된 바와 같은 출원 데이터 시트에서 식별되는 임의의 및 모든 출원들은 이로써 37 CFR 1.57 하에서 참조로 통합된다.
본 출원은 발명의 명칭이 "CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME"인 2019년 10월 8일자로 출원된 미국 출원 번호 제16/595,916호의 일부 계속 출원이고, 35 U.S.C. § 119(e) 하에서 발명의 명칭이 "CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME"인 2021년 4월 7일자로 출원된 미국 가출원 번호 제63/171,970호에 대한 우선권 이익을 주장하고, 35 U.S.C. § 119(e) 하에서 발명의 명칭이 "CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME"인 2021년 4월 7일자로 출원된 미국 가출원 번호 제63/172,002호에 대한 우선권 이익을 주장하며, 그 각각의 내용은 이로써 전체적으로 참조에 의해 명시적으로 통합된다.
본 개시된 기술은 일반적으로 티타늄 질화물-기반 박막들을 형성하는 것에 관한 것으로서, 보다 구체적으로는 컨포멀하고 평활한 티타늄 질화물-기반 박막들에 관한 것이다.
티타늄 질화물(TiN)에 기초한 박막들은 집적 회로들(integrated circuits; ICs)에서 다양한 구조들의 제조에 널리 사용되었다. 예를 들어, TiN은 확산 배리어들(diffusion barriers), 다양한 전극들 및 금속화 구조들에서 사용되었다. IC 제조에서 TiN의 그러한 광범위한 사용은 그 구조적, 열적 및 전기적 특성들에 기인할 수 있다. 다양한 IC 구조들의 치수들이 줄어들면서, TiN은 점점 더 작은 치수들 및 복잡한 토폴로지들(topologies)을 갖는 피처들 상에 형성된다. 예를 들어, 기술 노드가 10 nm 노드 이상으로 스케일링됨에 따라, 수 나노미터들만큼 작은 치수들을 갖는 높은 종횡비 트렌치들 및 비아들을 컨포멀하게 라이닝할 수 있는 박막들, 예를 들어, 확산 배리어들에 대한 필요성이 존재한다. 물리적 기상 증착(physical vapor deposition; PVD) 및 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 기술들이 TiN 확산 배리어들을 형성하기 위해 IC 산업에서 사용되었지만, 더 작은 트렌치들 또는 비아들에서 증착될 TiN 필름들에 대한 컨포멀성(conformality)에 대한 증가된 필요성은 궁극적으로 그들의 사용을 제한할 수 있다. 다른 한편으로는, 원자층 증착(atomic layer deposition; ALD)이 TiN 필름들의 컨포멀 증착에 대해 입증되었지만, 필름의 일부 전기적 특성들(예를 들어, 전도도) 및 물리적 특성들(예를 들어, 표면 거칠기)이 물리적 기상 증착(PVD)과 같은 다른 방법들을 사용하여 형성되는 TiN 필름들과 비교하여 열등할 수 있다. 따라서, IC 제조에 사용하기 위해, 예를 들어, PVD 및 CVD에 의해 형성되는 TiN 필름에 비해, 배리어 특성, 표면 평활도 및 스텝 커버리지를 포함하는, 우수한 속성들(properties)을 갖는 TiN-기반 필름들을 형성하기 위한 증착 방법들에 대한 필요성이 존재한다.
일 측면에서, TiSiN을 포함하는 확산 배리어를 형성하는 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 그 사이에 N 전구체에 대한 중간 노출 없이 Ti 전구체 및 실리콘(Si) 전구체에 순차적으로 노출시키는 단계 다음에, 반도체 기판을 N 전구체에 노출시키는 단계를 포함한다.
다른 측면에서, TiSiN을 포함하는 확산 배리어를 형성하는 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
다른 측면에서, TiSiN을 포함하는 확산 배리어를 형성하는 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 노출 기간 동안 Ti 전구체 다음에, Si 전구체 노출 기간 동안 실리콘(Si) 전구체 다음에, N 전구체에 노출시키는 단계를 포함한다. Si 전구체 노출 기간 대 Ti 전구체 노출 기간의 비율은 2 내지 130 사이이다.
다른 측면에서, TiSiN을 포함하는 확산 배리어를 형성하는 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체, 실리콘(Si) 전구체 및 N 전구체에 노출시키는 단계를 포함한다. 반도체를 하나 이상의 제2 증착 단계들 동안 Ti 전구체, Si 전구체 및 N 전구체 중 하나 이상에 노출시키는 단계는 반도체 기판의 주표면(major surface)을 과소-포화(under-saturating)시키는 단계를 포함한다.
다른 측면에서, 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 290 GPa를 초과하는 모듈러스(modulus) 및 2.7 원자%를 초과하는 Si 함량을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
다른 측면에서, 다른 측면에서, 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 20 GPa를 초과하는 경도(hardness) 및 2.7 원자%를 초과하는 Si 함량을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
다른 측면에서, 방법은 확산 배리어의 그레이징(grazing) 입사 X-선 회절 스펙트럼이 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계에 노출시킴으로써 0.4를 초과하는 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율 및 2.7 원자%를 초과하는 Si 함량을 나타내도록 결정질 조직(crystalline texture)을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
다른 측면에서, 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 약 6.5 nm 미만의 평균 그레인 크기(grain size) 및 2.7%를 초과하는 Si 함량을 갖는 나노결정 구조를 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함한다. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
다른 측면에서, 반도체 구조는 그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판을 포함하며, 여기서 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함한다. TiSiN을 포함하는 확산 배리어 층은 트렌치들 또는 비아들의 표면들을 컨포멀하게 라이닝하며, 여기서 확산 배리어 층은 2.7-9 원자%의 Si 함량 및 290-350 GPa의 모듈러스를 갖는다.
다른 측면에서, 반도체 구조는 그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판을 포함하며, 여기서 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함한다. TiSiN을 포함하는 확산 배리어 층은 트렌치들 또는 비아들의 표면들을 컨포멀하게 라이닝하며, 여기서 확산 배리어 층은 2.7-9 원자%의 Si 함량 및 20-40 GPa의 경도(경도)를 갖는다.
다른 측면에서, 반도체 구조는 그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판을 포함하며, 여기서 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함한다. TiSiN을 포함하는 확산 배리어 층은 트렌치들 또는 비아들의 표면들을 컨포멀하게 라이닝하며, 여기서 확산 배리어 층은 그레이징 입사 X-선 스펙트럼이 0.4-4.5의 (002) 피크 아래 영역 및 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율을 나타내도록 2.7-9 원자%의 Si 함량 및 결정질 조직을 갖는다.
다른 측면에서, 반도체 구조는 그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판을 포함하며, 여기서 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함한다. TiSiN을 포함하는 확산 배리어 층은 트렌치들 또는 비아들의 표면들을 컨포멀하게 라이닝하며, 여기서 확산 배리어 층은 2.7-9 원자%의 Si 함량 및 약 5.0-6.5 nm의 평균 그레인 크기를 갖는 나노결정 구조를 갖는다.
이제, 본 개시의 실시예들은 첨부 도면을 참조하여 비-제한적 예로서 설명될 것이다.
도 1은 상이한 성장 모드들 하에서 박막들의 상이한 핵생성(nucleation) 및 성장 메커니즘들을 개략적으로 예시한다.
도 2는 토포그래피(topography)를 갖는 실리콘 기판 상에 원자층 증착에 의해 성장되는 TiN 층의 단면 투과 전자 현미경 사진이다.
도 3은 실시예들에 따라 반도체 기판 상에 형성되는 TiSiN 또는 TiAlN을 포함하는 박막을 포함하는 반도체 구조의 단면도를 개략적으로 예시한다.
도 4는 비아(via)의 상이한 부분들에서 상이한 두께들을 갖는 TiSiN 또는 TiAlN을 포함하는 박막으로 라이닝되는 비아의 단면도를 개략적으로 예시한다.
도 5a는 실시예들에 따라 TiSiN 또는 TiAlN을 포함하는 박막을 형성하는 방법을 예시하는 흐름도이다.
도 5b는 실시예들에 따라 TiSiN 또는 TiAlN을 포함하는 박막을 형성하기 위한 증착 사이클을 예시하는 흐름도이다.
도 5c는 실시예들에 따라 TiSiN 또는 TiAlN을 포함하는 박막을 형성하기 위한 증착 사이클을 예시하는 다이어그램이다.
도 5d는 실시예들에 따라 TiSiN 또는 TiAlN을 포함하는 박막을 형성하기 위한 증착 사이클의 순서를 예시하는 다이어그램이다.
도 6a는 실시예들에 따라 높은 종횡비 비아의 상부 부분을 라이닝하는 TiSiN을 포함하는 박막으로부터 획득되는 단면 투과 전자 현미경 사진 및 대응하는 선택 영역 회절 패턴을 도시한다.
도 6b는 실시예들에 따라 도 6a에 도시된 높은 종횡비 비아의 중간 부분을 라이닝하는 TiSiN을 포함하는 박막으로부터 획득되는 단면 투과 전자 현미경 사진 및 대응하는 선택 영역 회절 패턴을 도시한다.
도 6c는 실시예들에 따라 도 6a 및 도 6b에 도시된 높은 종횡비 비아의 하부 부분을 라이닝하는 TiSiN을 포함하는 박막으로부터 획득되는 단면 투과 전자 현미경 사진 및 대응하는 선택 영역 회절 패턴을 도시한다.
도 7a는 실시예들에 따라 높은 종횡비를 라이닝하는 TiSiN을 포함하는 실질적으로 비정질인 박막으로부터 획득되는 선택 영역 회절 패턴을 도시한다.
도 7b는 실시예들에 따라 높은 종횡비를 라이닝하는 TiSiN을 포함하는 부분적으로 결정질인 박막으로부터 획득되는 선택 영역 회절 패턴을 도시한다.
도 7c는 실시예들에 따라 높은 종횡비를 라이닝하는 TiSiN을 포함하는 실질적으로 결정질인 박막으로부터 획득되는 선택 영역 회절 패턴을 도시한다.
도 8은 실시예들에 따라 TiSiN을 포함하는 실질적으로 비정질인 박막으로부터 획득되는 그레이징 입사 X-선 회절 스펙트럼을 도시한다.
도 9는 실시예들에 따라 TiSiN을 포함하는 박막에 대한 실리콘 함량의 함수로서 실험적으로 측정된 저항률(resistivity)의 그래프이다.
도 10a는 실시예들에 따라 TiSiN을 포함하는 실질적으로 균질한(homogenous) 박막으로부터 획득되는 단면 투과 전자 현미경 사진이다.
도 10b는 실시예들에 따라 SiN의 영역들 또는 층들과 교번하는 TiN의 영역들 또는 층들을 포함하는 나노라미네이트 박막으로부터 획득되는 단면 투과 전자 현미경 사진이다.
도 11은 실시예들에 따라 TiSiN 또는 TiAlN을 포함하는 박막으로 라이닝되는 개구를 금속으로 충진함으로써 형성되는 콘택(contact) 또는 금속 라인을 포함하는 반도체 디바이스의 일 부분의 단면도를 개략적으로 예시한다.
도 12는 토포그래피를 갖는 기판 상에 원자층 증착에 의해 성장되는 초박막 TiN 층의 단면 투과 전자 현미경 사진이다.
도 13은 일부 실시예들에 따라 TiSiN을 포함하는 박막을 형성하기 위한 기상 증착 사이클을 예시하는 흐름도이다.
도 14는 실시예들에 따라 TiSiN을 포함하는 박막을 형성하기 위한 기상 증착 사이클을 예시하는 흐름도이다.
도 15는 실시예들에 따라 TiSiN을 포함하는 박막을 형성하기 위한 기상 증착 사이클을 예시하는 흐름도이다.
도 16은 실시예들에 따라 TiSiN을 포함하는 박막을 형성하기 위한 기상 증착 사이클을 예시하는 흐름도이다.
도 17은 실시예들에 따라 TiSiN을 포함하는 박막을 형성하기 위한 기상 증착 사이클을 예시하는 흐름도이다.
도 18a는 TiSiN 박막들의 실험적으로 측정된 Si 함량의 그래프이며, 여기서 Si 함량은 제1 증착 단계들의 수(number)와 제2 증착 단계들의 수(number)의 비율의 함수로서 표시된다.
도 18b는 TiSiN 박막들의 실험적으로 측정된 그레이징 입사 X-선 회절 스펙트럼들의 그래프이며, 여기서 상이한 곡선들은 제1 증착 단계들의 수와 제2 증착 단계들의 수의 상이한 비율들을 갖는 TiSiN 박막들에 대응한다.
도 18c는 도 18a에 예시된 바와 같은 그들의 Si 함량들에 대해 측정되는 TiSiN 박막들로부터 실험적으로 측정되는 전기 저항률의 그래프이다.
도 19a 내지 도 19b는 도 17에 예시되는 증착 사이클의 제2 증착 단계들에서 Ti 노출 시간의 함수로서 실험적으로 측정된 전기 저항률들의 그래프들이며, 여기서 Si 전구체인 디클로로실란에 대한 노출 시간들은 각각 60초 및 90초에 고정되었다.
도 20a 내지 도 20c는 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 상이한 Ti 노출 시간들을 사용하여 형성되는 TiSiN 박막들로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다.
도 21a 내지 도 21c는 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 상이한 Ti 노출 시간의 함수로서 실험적으로 측정된 전기 저항률들의 그래프들이며, 여기서 Si 전구체인 모노클로로실란에 대한 노출 시간들은 각각 3.5초, 30초 및 90초에 고정되었다.
도 22a 내지 도 22c는 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 상이한 Ti 노출 시간들을 사용하여 형성되는 TiSiN 박막들로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다.
도 23a 내지 도 23b는 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 상이한 Ti 노출 시간의 함수로서 실험적으로 측정된 전기 저항률들의 그래프들이며, 여기서 Si 전구체인 디클로로실란에 대한 노출 시간들은 각각 5초 및 30초에 고정되었다.
도 24a 내지 도 24b는 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 상이한 Ti 노출 시간들을 사용하여 형성되는 TiSiN 박막들로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다.
도 25a 및 도 25b는 TiSiN 박막으로 라이닝되는 높은 종횡비 구조들로부터 획득되는 더 낮은 및 더 높은 해상도(resolution) 단면 투과 전자 현미경 사진들이다.
도 26a는 일부 실시예들에 따라 나노라미네이트(nanolaminate) 박막을 형성하는 방법을 예시하는 흐름도이다.
도 26b는 일부 실시예들에 따라 도 13에 예시되는 것과 유사한 기상 증착 사이클들을 사용하여 나노라미네이트 박막을 형성하는 방법을 예시하는 흐름도이다.
도 26c는 일부 실시예들에 따라 도 17에 예시되는 것과 유사한 기상 증착 사이클들을 사용하여 나노라미네이트 박막을 형성하는 방법을 예시하는 흐름도이다.
도 27a는 일부 실시예들에 따른 도 26a 및 도 26c에 예시되는 방법에 따라 증착되는 다양한 나노라미네이트 박막들 상에서 실험적으로 측정되는 전기 저항률들의 그래프이다.
도 27b는 일부 실시예들에 따른 도 26a 및 도 26c에 예시되는 방법에 따라 증착되는 다양한 나노라미네이트 박막들로부터 측정되는 실험적으로 측정된 그레이징 입사 X-선 회절 스펙트럼들의 그래프이다.
도 28a 및 도 28b는 일부 실시예들에 따라 나노라미네이트 박막으로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다.
도 29는 일부 실시예들에 따라 TiSiN을 포함하는 박막을 형성하기 위한 기상 증착 사이클을 예시하는 흐름도이다.
도 30은 실시예들에 따라 전구체 노출 시간들 및/또는 제1 증착 단계들의 수와 제2 증착 단계들의 수의 비율을 튜닝함으로써 TiSiN 박막의 Si 함량의 튜닝가능성(tunability)을 예시하는 그래프이다.
도 31a 내지 도 31i는 실시예들에 따라 TiSiN 박막들의 실험적으로 측정된 그레이징 입사 X-선 회절(XRD) 스펙트럼들이다.
도 32는 실시예들에 따라 TiSiN 박막들로부터 측정되는 Si 함량의 함수로서 (002) 피크 하래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율(R)을 예시하는 그래프이다.
도 33은 도 31a 내지 도 31i의 측정된 그레이징 입사 X-선 회절(XRD) 스펙트럼들로부터 계산되는 Si 함량의 함수로서 추정된 평균 나노결정 그레인 크기의 그래프이다.
도 34는 실시예들에 따라 TiSiN 박막들 상에서 측정되는 Si 함량의 함수로서 경도 값들의 그래프이다.
도 35는 실시예들에 따라 TiSiN 박막들 상에서 측정되는 Si 함량의 함수로서 모듈러스 값들의 그래프이다.
도 36은 실시예들에 따라 TiSiN 박막으로 라이닝되는 높은 종횡비 구조들로부터 획득되는 더 낮은 및 더 높은 해상도 단면 투과 전자 현미경 사진들을 도시한다.
도 37a는 실시예들에 따라 증착되는 TiSiN 박막의 원자력 현미경 이미지이다.
도 37b는 비교예로서 TiN 박막의 원자력 현미경 이미지이다.
상술한 바와 같이, 집적 회로(IC) 산업에서는 우수한 물리적 및 배리어 속성들을 갖는 컨포멀 박막들, 예를 들어, TiN-기반 박막들 뿐만 아니라, 그러한 필름들을 형성하는 방법에 대한 필요성이 존재한다. 이들 및 다른 필요성들을 해결하기 위해, 적어도 부분적으로 비정질일 수 있는 TiSiN 및/또는 TiAlN을 포함하는 박막, 및 ALD에 의해 증착되는 필름의 컨포멀성 특성을 나타내면서, 또한 기존 물리적 기상 증착(PVD) 및 화학적 기상 증착(CVD) 방법들에 의해 형성되는 TiN 필름들의 그것들보다 우수하거나 필적하는 배리어 특성들을 갖는 그러한 박막을 형성하는 원자층 증착(ALD) 방법일 수 있는 순환 기상 증착 방법이 본원에 개시된다. TiSiN 및/또는 TiAlN을 포함하는 박막은 컨포멀 확산 배리어의 역할을 할 수 있다. 박막은 트렌치들 또는 비아들과 같은 토포그래피, 예를 들어, 유전체의 개구들의 존재로 인해 상대적으로 큰 표면적을 갖는 기판에 대해 적응되는 방법에 의해 형성되며, 이는 노출된 표면적이 적어도 2배만큼 평면 기판 표면적을 초과하도록 면적 밀도에서 높은(예를 들어, >1) 종횡비 비아들 및 트렌치들일 수 있다. 방법은 상대적으로 높은 압력(예를 들어, >1 Torr)에서 반도체 기판을 하나 이상의 기상 증착 사이클들에 노출시키는 단계를 포함하며, 여기서 기상 증착 사이클들은 티타늄(Ti) 전구체에 대한 노출들, 질소(N) 전구체에 대한 노출들 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 다에 대한 노출들을 포함한다. 본원에 개시되는 방법들에 따라 증착되는 TiSiN 및/또는 TiAlN을 포함하는 박막은 유리하게는 우수한 컨포멀성, 스텝 높이 커버리지 및 낮은 표면 거칠기를 가지면서 우수한 확산 배리어 특성을 갖는다. 박막의 이들 및 다른 특성들은 공정 조건들을 튜닝함으로써 다양한 정도의 결정도 및/또는 균질성을 갖도록 나노스케일에서 박막의 모폴로지를 제어함으로써 유리하게 튜닝될 수 있다.
본원에 설명되는 바와 같이, 그 특정 화학양론적 비율들 없이 그것의 구성 요소들에 의해 지칭되는 화합물은 명시적으로 제한되지 않는 한 각각의 원소(element)의 모든 가능한 비제로 농도를 포함하는 것으로 이해되어야 한다. 예를 들어, 티타늄 질화물(TiN)은 TiN, Ti3N4, Ti4N3, Ti6N5, Ti2N 및 TiN2 뿐만 아니라 Ti 및 N의 다른 비-화학양론적 조성들을 포함하는 x>0인 일반식 TixN으로 표현될 수 있는 티타늄 질화물의 모든 가능한 화학양론적 및 비화학양론적 조성들을 포함하는 것으로 이해되어야 한다. 유사하게, 실리콘 질화물(SiN)은 y>0인 Si3N4를 포함하는 일반식 SiyN으로 표현될 수 있는 실리콘 질화물의 모든 가능한 화학양론적 및 비화학양론적 조성들을 포함하는 것으로 이해되어야 하고; 알루미늄 질화물(AlN)은 y>0인 AlN을 포함하는 일반식 AlyN으로 표현될 수 있는 알루미늄 질화물의 모든 가능한 화학양론적 및 비화학양론적 조성들을 포함하는 것으로 이해되어야 하고; 티타늄 실리콘 질화물(TiSiN)은 x>0 및 y>0인 일반식 TixSiyN으로 표현될 수 있는 티타늄 실리콘 질화물의 모든 가능한 화학양론적 및 비화학양론적 조성들을 포함하는 것으로 이해되어야 하고; 티타늄 알루미늄 질화물(TiAlN)은 x>0 및 y>0인 일반식 TixAlyN으로 표현될 수 있는 티타늄 알루미늄 질화물의 모든 가능한 화학양론적 및 비화학양론적 조성들을 포함하는 것으로 이해되어야 한다.
상술한 바와 같이, 티타늄 질화물-기반 박막들은 집적 회로(IC) 제조에서 중요한 역할을 한다. 물리적 기상 증착(PVD) 및 화학적 기상 증착(CVD)과 같은 기술들은 TiN을 증착시키기 위해 IC 산업에서 사용되었지만, TiN-기반 필름들, 예를 들어, 전기적 및/또는 물리적 속성들에서 상당한 손상 없이 높은 컨포멀성을 갖는 Ti, N 및 Si 및/또는 Al을 포함하는 하나 이상의 추가 금속들을 포함하는 삼원 또는 사원 합금들을 형성하기 위한 증착 방법들에 대한 필요성이 증가하고 있다.
게다가, 플라즈마 강화 원자층 증착(plasma enhanced atomic layer deposition; PE-ALD)과 같은 플라즈마-강화 공정들이 상대적으로 낮은 종횡비들을 갖는 표면들 상에 컨포멀 필름을 형성 시에 효과적일 수 있지만, 그러한 공정들은 상대적으로 높은 종횡비들을 갖는 비아들 및 캐비티들 내부에 필름들을 증착할 시에 효과적이지 않을 수 있다. 어떠한 이론에도 얽매이지 않고, 이것에 대한 하나의 가능한 이유는 그러한 플라즈마가 일부 상황들 하에서 높은 종횡비 비아들의 더 깊은 부분들에 도달하지 않을 수 있다는 것이다. 이들 상황들에서, 비아들의 상이한 부분들은 플라즈마의 상이한 양들에 노출될 수 있어서, 더 두꺼운 필름들이 더 깊은 부분들과 비교하여 비아의 개구 근처에 증착되는 것과 같은 불균일 증착에서 발생하는 바람직하지 않은 구조적 효과들을 초래할 수 있다(때때로 커스핑(cusping) 또는 키홀 형성으로 칭해짐). 이들 이유들로 인해, 열적 ALD와 같은 열 순환 기상 증착은 그러한 열적 공정들이 증착되는 표면의 부분들 상에 도달하는 플라즈마의 능력에 의존하지 않기 때문에 보다 유리할 수 있다.
그러나, 열적 ALD 기술들이 토포그래피, 특히 상대적으로 높은 종횡비들(예를 들어, 1:1 초과)을 갖는 토포그래피 상에 상대적으로 컨포멀 TiN-기반 박막들을 형성하기에 적합할 수 있지만, 발명자들은 열적 ALD에 의해 형성되는 TiN-기반 박막들이 일부 측면들, 예를 들어, 필름 거칠기 및 전기 저항률에서 PVD 또는 CVD에 의해 형성되는 TiN-기반 박막들보다 열등할 수 있다는 것을 인식하였다. 이와 관련하여, 발명자들은 ALD-성장 TiN-기반 필름들의 일부 전기적 속성들 및/또는 물리적 속성들이 성장 모드에 의해 영향을 받을 수 있다는 것을 발견하였다. 특히, 발명자들은, ALD에서 2-차원 층별(layer-by-layer) 성장 모드로 TiN-기반 필름들을 성장시키는 것이 바람직할 할 수 있지만, 그러한 층별 성장 모드가 일부 상황들 하에서 쉽게 달성되지 않을 수 있다는 것을 발견하였다. 발명자들은 층별 성장 모드에서 ALD에 의해 TiN-기반 박막들을 성장시키는 것이 TiN-기반 필름들이 비-금속 표면들, 특히 절연 표면들 예컨대 산화물 및 질화물 표면들 또는 반도체 표면들 예컨대 도핑된 및 비도핑된 실리콘 표면들 상에 형성되는 IC 제조에서 특별한 과제를 제기한다는 것을 추가로 발견하였다. 발명자들은 TiN-기반 박막들이 층별 성장 모드에서 성장될 수 있는 정도가, 도 1a 내지 도 1d를 참조하여, 어떠한 이론에도 얽매이지 않고 본원에 설명되는 바와 같이, 표면 유형 및 결정화 정도에 의존하는 초기 성장 모드에 차례로 의존할 수 있다는 것을 인식하였다.
도 1a는 TiN-기반 층의 핵생성(nucleation)을 개략적으로 예시하고 도 1b 내지 도 1d는 상이한 표면들 상에서 TiN-기반 층의 상이한 성장 모드들을 예시한다. 도 1a를 참조하면, 일단 전구체 분자들(104)이 기판(100)의 표면에 도달하면, 그들은 그 상에 물리적으로 흡착된다. 흡착된 분자들(104) 중 일부는 그들이 화학적으로 흡착되기에 에너지적으로 유리한 위치에 도달할 때까지 기판(100)의 표면을 따라 확산될 수 있다. 표면 확산은, 그 중에서도, 기판 온도, 기판 재료 및 흡착된 분자들의 운동 에너지에 의해 지배된다. 화학적으로 흡착된 분자들에 의해 형성되는 핵들의 크기가 부피 자유 에너지와 표면 에너지 사이의 트레이드-오프에 의해 결정되는 (때때로 "임계 크기"로서 지칭되는) 특정 크기를 초과할 때, 핵들은 에너지적으로 안정적이 되고, 크기에서 성장하기 시작할 수 있다. 따라서, 안정된 핵들의 형성된 층(108)은 추가적인 전구체 분자들(104)을 통합함으로써 계속해서 성장한다. 후속 필름 성장은, 도 1b 내지 도 1d에 개략적으로 예시되는 바와 같이, 상이한 성장 모드들에 따라 분류될 수 있다.
도 1b는 3차원 아일랜드들의 층(112)의 형성을 야기하는, 때때로 볼모-웨버(Volmer-Weber) 성장 모드로서 지칭되는, 3차원 아일랜드 성장 모드를 개략적으로 예시한다. 어떠한 이론에도 얽매이지 않고, 아일랜드 성장 모드는, 증착된 원자들이 기판보다 서로에 더 강하게 결합되는 것을 나타내는, 3차원 아일랜드들과 연관되는 순 표면 자유 에너지가 포지티브(positive)일 때 지배적일 수 있다. TiN-기반 층들의 ALD 성장의 에너지들은, 예를 들어, 금속성의 TiN-기반 층들이 일부 반도체 및/또는 절연 물질 표면들 상에 증착될 때 아일랜드 성장 모드를 선호할 수 있다는 것이 인식될 것이다.
도 1c는 상대적으로 평활한 2-차원 층(116)을 야기하는, 때때로 프랑크 판 더 머버(Frank-van der Merwe) 성장 모드로서 지칭되는, 층별 성장 모드를 예시한다. 어떠한 이론에도 얽매이지 않고, 층별 성장 모드는, 안정된 2-차원 층(116)이 에너지적으로 선호되도록, 증착된 원자들이 서로보다 기판에 더 강하게 결합될 때 지배적일 수 있다. 층별 성장 모드는 제1 단층에서 TiN-기반 층의 벌크-결정 값까지 층들 사이의 결합 에너지에서 지속적인 감소가 있을 때 지속될 수 있다.
도 1b 및 도 1c는 TiN-기반 박막들의 2개의 상이한 가능한 성정 모드들이지만, 일부 상황들 하에서, 층별 성장 모드와 3-차원 성장 모드 사이의 중간인 성장 모드가 가능하다는 것이 이해될 것이다. 도 1d는 스트란스키 크랜스타노브(Stranski-Krastanov; SK) 성장 모드로서 공지되는 중간 성장 모드의 예를 예시한다. 어떠한 이론에도 얽매이지 않고, SK 성장은 층별 모드에서 시작되는 박막 성장에서 발생할 수 있다. 층별 성장이 하나 이상의 단층들의 형성 후 불리하게 될 때, 아일랜드 성장 모드는 층별 성장 모드에 비해 두드러지기 시작하여, 3차원 아일랜드들이 2-차원 초기 층 상에 형성되는 박막 구조(120)를 야기한다. SK 성장 모드는 변형 완화 메커니즘(변형-유도 거칠기)으로서 발생할 수 있다.
증착된 물질과 기판 사이의 상호작용에 더하여, 기판 온도, 압력 및 증착 속도와 같은 다른 요인들(factors)은 핵생성 및 초기 성장 공정들에 상당히 영향을 미칠 수 있으며, 이는 차례로 결과적 박막의 최종 나노구조 또는 마이크로구조에 영향을 미친다. 예를 들어, 상대적으로 높은 기판 온도들 및/또는 낮은 증착 속도들에서의 증착은 상대적으로 큰 그레인들(grains)의 성장을 촉진할 수 있는 반면, 상대적으로 낮은 기판 온도들 및 높은 증착 속도들은 더 작은 그레인들의 형성을 선호할 수 있다.
TiN-기반 박막이 유전체 및 반도체 표면들과 같은 IC 제조에서의 다양한 관심 표면들 상에 ALD에 의해 성장될 때, ALD 성장은 3차원 아일랜드 성장 모드 또는 SK 성장 모드에서 초기화될 수 있다는 것이 발견되었다. 예를 들어, 일부 상황들 하에서, 도핑된 및 비도핑된 Si, SiO2, Si3N4 및 다른 하이(high) K 또는 로우(low) K 물질들을 포함하는 기판 표면들 상에서의 TiN-기반 박막들의 ALD 성장은 아일랜드 성장 모드 또는 SK 성장 모드에서 진행될 수 있다. 발명자들은, 부분적으로 아일랜드 또는 SK 성장 모드의 초기 성장 모드로 인해, ALD에 의한 TiN-기반 층의 후속 성장이 종종, 도 2에 예시되는 바와 같이, 높은 종횡비 구조들에 대한 초박막(ultrathin) 컨포멀 확산 배리어의 다양한 적용에 바람직하지 않은 필름 모폴로지를 야기한다는 것을 발견하였다.
도 2는 유전체(Si3N4) 표면을 포함하는 토포그래피 상에 열적 ALD에 의해 성장되는 TiN 층의 단면 투과 전자 현미경 사진이다. 3차원 아일랜드 또는 SK 성장 모드에서 성장되는 초기 필름 후, TiN의 ALD 성장은 종종 상이한 방향들을 갖는 인접한 결정들의 경쟁적 성장을 특징으로 하며, 일부 상황들 하에서, 핵생성 층에 가까운 V-형상 그레인들을 야기하고 더 높은 필름 두께들에 원주 모폴로지로 정점에 이른다. 도 2에 예시된 바와 같이, 결과적(resulting) 필름 모폴로지는 상당한 표면 거칠기를 발생시키는 패싯 컬럼(facetted column) 상단 및 그레인들에 비해 더 낮은 밀도를 갖는 컬럼 경계들(column boundaries)을 포함한다. 컬럼 경계들은 그레인들 자체에 비해 상당히 더 나쁜 확산 배리어 속성들을 가질 수 있고, TiN 층을 통해 바람직하지 않은 오염물질의 운반을 위한 최소 저항 경도들의 역할을 할 수 있다는 것이 이해될 것이다. 더욱이, 원주 모폴로지 때문에, 상대적으로 더 두꺼운 TiN 층들은 충분한 확산 배리어 특성들을 관찰하기 위해 증착될 필요가 있을 수 있다. 따라서, 효과적인 TiN 배리어는 허용가능한 전체 콘택 또는 라인 전도도에 대해 너무 두꺼울 수 있어서, W 또는 Cu와 같은 더 낮은 저항 충진제(filler) 물질들에 대한 공간을 거의 남기지 않는다.
발명자들은, 적어도 부분적으로 비정질일 수 있는 TiSiN 및/또는 TiAlN을 포함하는 박막이, 예를 들어, 열적 ALD와 같은 열 순환 기상 증착 공정들에 의해 비-금속 표면 상에 형성될 때, 3-차원 또는 SK 성장 모드가 실질적으로 억제될 수 있고 층별 성장 모드가 촉진될 수 있다는 것을 발견하였다. 다른 이유들 중에서, 이것은 TiN-기반 박막이 합금 원소로서 첨가되는 Si 또는 Al을 갖고/갖거나, 그 안에 존재하는 비정질 상을 가질 때 핵들이 상대적으로 낮은 접촉 각도들로 비-금속 표면을 습윤시킬 수 있기 때문일 수 있다. 결과적 박막은 상술한 바와 같이, 예를 들어, TiN-기반 박막들이 통상적으로 ALD에서 3차원 아일랜드 또는 SK 성장 모드를 선호하는 기판 표면들 상에서 박막의 성장이 층별 성장 모드에서 더 유리하게 진행하는 경향이 있기 때문에, 감소된 아일랜드 형성으로 비-금속 표면의 상대적으로 큰 영역들을 커버한다. 따라서, 상술한 바와 같이 원주 성장을 선호하는 경향이 있는, 일부 비-금속 표면들 상에 직접적으로 ALD에 의해 성장되는 TiN 층과 달리, 실시예들에 따라 비-금속 표면들 상에 형성되는 적어도 부분적으로 비정질 TiSiN 및/또는 TiAlN을 포함하는 박막들은 층별 성장 모드를 선호하는 경향이 있으며, 이는 더 높은 컨포멀성 및 표면 평활도를 야기한다. 더욱이, 비정질 상의 존재는 그레인 경계들(grain boundaries)을 감소시켜, 일부 원소들, 예를 들어, Cu 또는 W에 대한 빠른-확산 경로들을 억제한다. 비정질 상, 더 높은 컨포멀성 및/또는 표면 평활도의 존재는 차례로 확산 배리어의 두께의 감소를 가능하게 할 수 있다. 높은 종횡비 비아들 또는 트렌치들을 라이닝하기 위해 형성될 때, 더 작은 두께는 차례로 콘택 비아를 형성하기 위한 금속으로 비아들 또는 트렌치들의 후속 충진을 위해, 및/또는 콘택 저항의 감소를 위해 상대적으로 더 큰 개구를 허용할 수 있다.
도 3은 본원에 개시되는 다양한 실시예들에 따른 방법들을 사용하여 형성될 수 있는 TiSiN 및/또는 TiAlN을 포함하는 박막(320)을 포함하는 반도체 구조(300)의 단면도를 개략적으로 예시한다. 반도체 박막 구조(300)는 기판(310), 예를 들어, 반도체 기판을 포함한다. 기판(310)은 비-금속 표면, 예를 들어, 유전체 및/또는 반도체 표면을 포함할 수 있으며, 그 상에 적어도 부분적으로 비정질 TiSiN 및/또는 TiAlN을 포함하는 박막(320)이 본원에 개시되는 방법들에 따라 형성된다. 박막(320)은 우수한 확산 배리어 특성을 갖는 동시에 우수한 컨포멀성, 스텝 커버리지 및 낮은 표면 거칠기를 갖는다. 박막의 이들 및 다른 특성들은 나노스케일에서 박막의 결정도 및/또는 균질성을 제어함으로써 유리하게 튜닝될 수 있으며, 이는 차례로 본원에 설명되는 다양한 공정 조건들을 튜닝함으로써 튜닝될 수 있다.
TiSiN 및/또는 TiAlN을 포함하는 박막이 명확성을 위해 평면 기판 상에 형성되는 것으로서 도 3에 예시되었지만, 실시예들은 그렇게 제한되지 않는다. TiSiN 및/또는 TiAlN을 포함하는 박막의 이점들은, 순환 기상 증착, 예를 들어, ALD 동안 전구체들에 노출되는 표면적이 상대적으로 크도록(예를 들어, 2배만큼 평면 기판 표면적을 초과하는 표면적), 토포그래피를 갖는 기판, 예를 들어, 높은(예를 들어, >1) 종횡비 비아들 및 트렌치들을 갖고/갖거나 상대적으로 높은 밀도의 피처들(features)을 갖는 기판 상에 형성될 때 특히 높을 수 있다.
높은 종횡비 구조들의 맥락에서 컨포멀성의 하나의 척도는 본원 및 업계에서 스텝 커버리지로서 지칭된다. 높은 종횡비 구조는, 예를 들어, 비아, 홀, 트렌치, 홀, 캐비티 또는 유사한 구조일 수 있다. 예시적 예로서, 도 4는, 높은 종횡비 구조들 상에 형성되는 박막들의 컨포멀성을 정의하고/하거나 측정하는 일부 예시적 메트릭들(metrics)을 예시하기 위해, 그 안에 형성되는 예시적 높은 종횡비 구조(416)를 갖는 반도체 구조(400)를 개략적으로 예시한다. 예시된 높은 종횡비 구조(416)는 박막(412), 예를 들어, 그것의 상이한 부분들에서 상이한 두께들을 갖는 TiSiN 및/또는 TiAlN을 포함하는 박막으로 라이닝되는 내부 표면들을 갖는다. 본원에 설명되는 바와 같이, 높은 종횡비 구조는 종횡비, 예를 들어, 높은 종횡비 구조(416)의 개구 영역에서 깊이 또는 높이(H)를 폭(W)으로 나눈 것으로서 정의되는 비율을 가지며, 이는 1을 초과한다. 예시된 예에서, 높은 종횡비 구조(416)는 반도체 물질(404) 상에 형성되는 유전체 층(408), 예를 들어, 층간 유전체(interlayer dielectric; ILD) 층을 통해 형성되는 비아(via)이다. 예시된 예에서, 높은 종횡비 구조(416)의 하단 표면은 기저(underlying) 반도체 기판(404)을 노출시킨다. 박막(412)은 상이한 두께들로 높은 종횡비 구조(416)의 상이한 표면들을 코팅할 수 있다. 본원에 설명되는 바와 같이, 스텝 커버리지는 높은 종횡비 구조의 하부 또는 하단 영역에서의 박막의 두께와 높은 종횡비 구조의 상부 또는 상단 영역에서의 박막의 두께 사이의 비율로서 정의될 수 있다. 상부 또는 상단 영역은 상대적으로 작은 깊이, 예를 들어, 개구의 상단으로부터 측정되는 H의 0-10% 또는 0-25%의 높은 종횡비 구조의 영역일 수 있다. 하부 또는 하단 영역은 상대적으로 큰 깊이, 예를 들어, 개구의 상단으로부터 측정되는 H의 90-100% 또는 75-100%의 높은 종횡비 구조의 영역일 수 있다. 일부 높은 종횡비 구조들에서, 스텝 커버리지는 높은 종횡비 구조의 하단 표면에 형성되는 박막(412A)의 두께들 대 상부 또는 상단 측벽 표면들에 형성되는 박막(412C)의 두께의 비율에 의해 정의되거나 측정될 수 있다. 그러나, 일부 높은 종횡비 구조들은 잘-정의된 하단 표면 또는 작은 곡률 반경을 갖는 하단 표면을 갖지 않을 수 있다는 것이 이해될 것이다. 이들 구조들에서, 스텝 커버리지는 높은 종횡비 구조의 하부 또는 하단 측벽 표면에 형성되는 박막(412B)의 두께 대 상부 또는 상단 측벽 표면들에 형성되는 박막(412C)의 두께의 비율에 의해 보다 일관되게 정의되거나 측정될 수 있다.
TiSiN 및/또는 TiAlN을 포함하는 박막의 순환 기상 증착
도 5a는 실시예들에 따라 TiSiN 및/또는 TiAlN을 포함하는 박막을 형성하는 방법(500)의 흐름도를 예시한다. 방법(500)은 기판을 제공하는 단계(510)를 포함한다. 기판은 본원에 설명되는 바와 같이 하나 이상의 기상 증착 사이클들에 노출되는 반도체 기판의 표면적 대 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 표면 토포그래피를 포함하는 평면 반도체 기판 또는 반도체 기판일 수 있다. 상대적으로 큰 표면적을 발생시키는 표면 토포그래피는 본원에 설명되는 바와 같이 기판 상에 형성되는, 복수의 개구들, 예컨대 트렌치들 또는 비아들일 수 있다. 개구들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함할 수 있다.
방법(500)은 추가적으로 티타늄 실리콘 질화물(TiSiN) 또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 확산 배리어의 역할을 할 수 있는 박막을 형성하는 단계(520)를 포함한다. 박막은 1 Torr보다 더 큰 반응 챔버의 압력에서 반도체 기판을 복수의 기상 증착 사이클들에 노출시킴으로써 형성되며, 여기서 기상 증착 사이클들은 티타늄(Ti) 전구체에 대한 노출들, 질소(N) 전구체에 대한 노출들 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 다에 대한 노출들을 포함한다.
본원 및 명세서 전반에 걸쳐 설명되는 바와 같이, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어, 확산 배리어가 형성되는 반도체 기판은 원소 그룹 IV 물질(예를 들어, Si, Ge, C 또는 Sn) 또는 그룹 IV 물질들로 형성되는 합금(예를 들어, SiGe, SiGeC, SiC, SiSn, SiSnC, GeSn 등); 그룹 III-V 화합물 반도체 물질들(예를 들어, GaAs, GaN, InAs 등) 또는 그룹 III-V 물질들로 형성되는 합금; 그룹 II-VI 반도체 물질들(CdSe, CdS, ZnSe 등) 또는 그룹 II-VI 물질들로 형성되는 합금으로 구성될 수 있는 도핑된 반도체 기판을 포함하지만 이에 제한되지 않는 다양한 기판들로 구현될 수 있다는 것이 이해될 것이다.
특정 실시예들에 따르면, 기판은 또한 절연체 상의 반도체, 예컨대 SOI(silicon on insulator) 기판으로서 구현될 수 있다. SOI 기판은 전형적으로 상술한 다양한 구조들이 매립된 SiO2 층(BOX)과 같은 절연체 층을 사용하여 지지 기판으로부터 격리되는 실리콘-절연체-실리콘 구조를 포함한다. 게다가, 본원에 설명되는 다양한 구조들은 표면 영역에 또는 근처에 형성되는 에피택셜 층(epitaxial layer)에 적어도 부분적으로 형성될 수 있다는 것이 이해될 것이다.
계속해서 도 5a를 참조하면, 방법(500)은 프론트 엔드 오브 라인(front-end-of-line)을 통해 처리되고, 다양한 디바이스들, 예를 들어 트랜지스터들을 포함할 수 있는 기판 위에서 수행될 수 있다는 것이 이해될 것이다. 더욱이, 반도체 기판은, 몇 가지 예를 들자면, 그 상에 미리-형성되는 다양한 구조들, 예를 들어, 확산 영역들, 격리 영역들, 전극들, 및 금속화 구조들 예컨대 콘택들 및 금속화 라인들 중 하나 이상을 포함할 수 있으며, 그 상에서 방법(500)이 수행될 수 있다. 따라서, TiSiN 및/또는 TiAlN을 포함하는 확산 배리어는 비아들, 캐비티들, 홀들 또는 트렌치들을 포함하는 다양한 토포그래피적(topographical) 구조들 상에 형성될 수 있다. 실시예들에 따라 TiSiN 및/또는 TiAlN을 포함하는 확산 배리어가 형성될 수 있는 표면들은, 몇 가지 예를 들자면, 금속성 표면, 예를 들어, 금속화 구조 표면; 반도체 표면, 예를 들어, 도핑된 또는 비도핑된 Si 표면; 및/또는 유전체 표면, 예를 들어, 층간 유전체(ILD) 표면, 마스크 또는 하드 마스크 표면 또는 게이트 유전체 표면을 포함한다.
일부 실시예들에서, 확산 배리어로서 형성될 때, TiSiN 및/또는 TiAlN을 포함하는 박막은 유전체 층, 예를 들어, 층간 유전체(예를 들어, 도 4의 408)와 비아 또는 트렌치(예를 들어, 도 4의 416)를 충진함으로써 형성되는 금속화 구조 사이 및/또는 반도체 기판(404)과 비아 또는 트렌치를 충진함으로써 형성되는 금속화 구조 사이에 개재될 수 있어서, 다른 기능들 중에서, 전기 콘택과 같은 그 사이의 확산 배리어 역할을 할 수 있다. 이들 실시예들에서, 유전체 물질은, 몇 가지 예를 들자면, 집적 회로 제조에서 사용되는 임의의 유전체 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 하이(high) K 유전체 또는 로우(low) K 유전체일 수 있다. 금속화 구조는 기저 반도체 물질(404), 예를 들어, 확산 영역을 제조되는 집적 회로 디바이스의 다른 부분들에 전기적으로 연결하기 위한 금속 또는 금속성 물질로 형성되는 금속화 라인, 콘택 구조 또는 다른 전도성 구조들을 포함할 수 있다. 금속화 구조는 몇 가지 예를 들자면, 예를 들어, Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속들; TiN, TaN, WN, 및 TaCN을 포함하는 전도성 금속 질화물들; 탄탈륨 규화물들, 텅스텐 규화물들, 니켈 규화물들, 코발트 규화물들 및 티타늄 규화물들을 포함하는 전도성 금속 규화물들; 및 RuO2를 포함하는 전도성 금속 산화물들을 포함하는 임의의 적합한 금속 또는 금속성 물질로 구성될 수 있다.
계속해서 도 5a를 참조하면, 박막, 예를 들어, 확산 배리어를 형성하는 방법(500)은 반응기 챔버 내의 반도체 기판을 원자층 증착(ALD) 사이클들일 수 있는 복수의 기상 증착 사이클들에 노출시킴으로써 TiSiN 및/또는 TiAlN을 포함하는 박막을 형성하는 단계(520)를 더 포함하며, 여기서 기상 증착 사이클들은 티타늄(Ti) 전구체에 대한 하나 이상의 노출들, 질소(N) 전구체에 대한 하나 이상의 노출들 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체에 대한 하나 이상의 노출들을 포함한다. 기상 증착 사이클들 중 적어도 하나는 약 1 Torr보다 더 큰 압력의 반응 챔버에서 수행될 수 있다.
본원 및 명세서 전반에 걸쳐 설명되는 바와 같이, 반응기 챔버는 원자층 증착(ALD), 예를 들어, 열 순환 기상 증착 또는 ALD일 수 있는 순환 기상 증착에 대해 적합하게 구성되는 단일 웨이퍼 처리 반응 챔버 또는 배치(batch) 웨이퍼 처리 반응 챔버를 포함하는 임의의 반응 챔버를 지칭한다. 열적 순환 증착 반응기 또는 ALD 반응기에서, 기판은 서셉터(susceptor) 또는 캐리어 보트(carrier boat)와 같은 적합한 기판 상에 배치될 수 있다. 기판은 가열된 서셉터를 통한 전도에 의해 직접적으로 가열되거나, 램프와 같은 방사선 소스로부터의 방사선에 의해 또는 가열된 챔버 벽을 통한 대류에 의해 간접적으로 가열될 수 있다.
일반적으로 순환 기상 증착 또는 ALD 공정에서, 반응물들 또는 전구체들, 예를 들어, 산화 및 환원 반응물들은 그 안에 배치된 기판을 갖는 반응 챔버로 교번하면서 도입된다. 하나 이상의 반응물들 또는 전구체들의 도입은 차례로 반응 챔버로부터 과잉 반응물들을 제거하기 위한 퍼지 및/또는 펌프 아웃 공정과 교번될 수 있다. 반응물들은 확산 배리어가 증착될 표면이 반응물들에 노출되도록 적합한 기간에 걸쳐 조건 하에서 반응 챔버로 도입될 수 있어서, 기판의 표면은 전구체들 또는 반응물들 및/또는 반응물들의 반응 생성물로 적어도 부분적으로 포화될 수 있다. 그 다음, 과잉 또는 잔류 전구체들 또는 반응물들은 반응 챔버 밖으로 퍼징되고/되거나 펌핑될 수 있다. 펌프 아웃 공정은 적합한 진공 펌핑 공정에 의해 수행될 수 있고 퍼지 단계는 비-반응성 또는 불활성 가스(inert gas), 예를 들어, 질소 또는 비활성 가스(noble gas)를 반응 챔버로 도입함으로써 수행될 수 있다. 다른 기술들은 또한 상호 반응성 반응물들이 기상에서 혼합되는 것을 방지하기 위해 존재한다.
도 5b는 흐름도이고 도 5c 및 도 5d는 실시예들에 따라 TiSiN 및/또는 TiAlN을 포함하는 확산 배리어를 형성하는 방법을 예시하는 다이어그램들이다. 도 5c는 전구체들에 대한 노출들을 포함하는 증착 단계들, 및 증착 단계들에 대한 노출들을 포함하는 사이클을 예시한다. 도 5d는 다수의 사이클들의 일부로서 순환 증착 단계들의 순서를 예시한다. 도 5b 내지 도 5d를 참조하면, 다양한 실시예들에 따르면, 반도체 기판을 ALD 사이클들일 수 있는 하나 이상의 기상 증착 사이클들에 노출시키는 단계(520)(도 5a)는 기판을 하나 이상의 제1 기상 증착 단계들("제1 증착 단계들")에 노출시키는 단계(525)를 포함하며, 여기서 제1 증착 단계들 중 적어도 하나는 Ti 전구체에 대한 노출 및 N 전구체에 대한 노출을 포함한다. 반도체 기판을 ALD 사이클들일 수 있는 하나 이상의 기상 증착 사이클들에 노출시키는 단계(520)(도 5a)는 추가적으로 기판을 하나 이상의 제2 기상 증착 단계들("제2 증착 단계들")에 노출시키는 단계(530)를 포함하며, 여기서 제2 증착 단계들 중 적어도 하나는 Si 및/또는 Al 전구체에 대한 노출 또는 Si 및/또는 Al 전구체에 대한 노출과 N 전구체에 대한 추가 노출의 조합을 포함한다. 하나 이상의 제1 증착 단계들 및 하나 이상의 제2 증착 단계들은 결합되어 하나의 사이클을 형성할 수 있으며, 이는 차례로 복수의 횟수들(times) 또는 사이클들로 반복될 수 있다. 상이한 사이클들은 동일한 또는 상이한 수의 제1 및 제2 증착 단계들을 가질 수 있다. 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(525) 및 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(530)의 조합은 TiSiN 및/또는 TiAlN 층 또는 영역을 포함하는 확산 배리어 층을 야기한다. 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(525) 및 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(530) 각각은, 차례로, 아래에 설명되는 바와 같이, 펄스들과 같은, 각각의 전구체들에 대한 하나 이상의 노출들을 포함할 수 있다.
계속해서 도 5b 내지 도 5d를 참조하면, 다양한 실시예들에서, 기판을 하나 이상의 제1 증착 단계들 각각에 노출시키는 단계(525)는 기판을 Ti 전구체에 대한 하나 이상의 노출들 및 N 전구체에 대한 하나 이상의 노출들에 적용시키는 단계를 포함한다. Ti 전구체에 대한 각각의 노출은 확산 배리어가 증착될 기판의 표면이 Ti 전구체에 노출되어, 표면이 Ti 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 하는 것이다. 기판을 Ti 전구체에 노출시킨 후, 기판의 표면 상에 흡착되거나 화학적으로 흡착된 상태로 남아 있지 않은 과잉 또는 잔류 Ti 전구체 또는 그 반응 생성물들은, 예컨대 공정 챔버가 펌핑되거나 퍼지 아웃되게 함으로써, 기판 표면으로부터 제거될 수 있다. 유사하게, N 전구체에 대한 각각의 노출은 확산 배리어가 증착될 기판의 표면이 N 전구체에 노출되어, 표면이 N 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 하는 것이다. 기판을 N 전구체에 노출시킨 후, 흡착되거나 화학적으로 흡착된 상태로 남아 있지 않거나 기판의 표면과 반응하지 않은 과잉 또는 잔류 N 전구체 또는 그 반응 생성물들은, 예컨대 공정 챔버가 펌핑되거나 퍼지 아웃되게 함으로써, 기판 표면으로부터 제거될 수 있다. 기판을 Ti 전구체에 대한 하나 이상의 노출들 및 N 전구체에 대한 하나 이상의 노출들을 각각 포함하는 하나 이상의 제1 증착 단계들에 적용시키는 단계는 증착된 바와 같이 실질적으로 TiN으로 형성되는 하나 이상의 단층들 또는 영역을 국부적으로 형성할 수 있다.
일부 실시예들에서, 주어진 제1 증착 단계에서 Ti 전구체에 대한 노출은 순차적으로 복수의 횟수들로 수행될 수 있다. 유사하게, 주어진 제1 증착 단계에서 N 전구체에 대한 노출은 순차적으로 복수의 횟수들로 수행될 수 있다. 유리하게는, 일부 상황들 하에서, 기판을 2회 이상 Ti 및/또는 N 전구체들에 노출시키는 단계는, 예를 들어, 실질적인 스테아릭(stearic) 방해 효과가 존재할 때, 각각의 전구체 흡착 및 반응을 위해 더 많은 반응성 부위들을 노출시킴으로써 더 높은 레벨의 표면 포화를 야기할 수 있다.
계속해서 도 5b 내지 도 5d를 참조하면, 다양한 실시예들에서, 기판을 하나 이상의 제2 증착 단계들 각각에 노출시키는 단계(530)는 기판을 Si 전구체 또는 Al 전구체에 대한 하나 이상의 노출들에 적용시키는 단계를 포함한다. Si 및/또는 Al 전구체에 대한 각각의 노출은 확산 배리어가 증착될 기판의 표면이 Si 및/또는 Al 전구체에 노출되어, 표면이 Si 및/또는 Al 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 하는 것이다. 기판을 Si 및/또는 Al 전구체에 노출시킨 후, 기판의 표면 상에 흡착되거나 화학적으로 흡착된 상태로 남아 있지 않은 과잉 또는 잔류 Si 및/또는 Al 전구체 또는 그 반응 생성물들은, 예컨대 공정 챔버가 펌핑되거나 퍼지 아웃되게 함으로써, 기판 표면으로부터 제거될 수 있다. 기판을 Si 및/또는 Al 전구체에 대한 하나 이상의 노출들을 각각 포함하는 하나 이상의 제1 증착 단계들에 적용시키는 단계는, 증착된 바와 같이, 실질적으로 Si 또는 Al로 형성되는 하나 이상의 단층들 또는 영역을 국부적으로 형성할 수 있다.
일부 실시예들에서, 주어진 제2 증착 단계에서 Si 및/또는 Al 전구체에 대한 노출은 순차적으로 복수의 횟수들로 수행될 수 있다. 유리하게는, 일부 상황들 하에서, 기판을 2회 이상 Si 및/또는 Al 전구체에 노출시키는 단계는, 예를 들어, 실질적인 스테아릭 방해 효과가 존재할 때, 각각의 전구체 흡착 및 반응을 위해 더 많은 반응성 부위들을 노출시킴으로써 더 높은 레벨의 표면 포화를 야기할 수 있다.
계속해서 도 5b 내지 도 5d를 참조하면, 일부 실시예들에서, 기판을 하나 이상의 제2 증착 단계들 각각에 노출시키는 단계(530)는 기판을 Si 및/또는 Al 전구체에 대한 하나 이상의 노출들에 적용시키는 단계 및 추가로 기판을 제1 증착 단계들의 N 전구체와 동일하거나 상이할 수 있는 N 전구체에 대한 하나 이상의 노출들에 적용시키는 단계를 포함한다. Si 및/또는 Al 전구체에 대한 각각의 노출은 확산 배리어가 증착될 기판의 표면이 Si 및/또는 Al 전구체에 노출되어, 표면이 Si 및/또는 Al 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 하는 것이다. 기판을 Si 및/또는 Al 전구체에 노출시킨 후, 기판의 표면 상에 흡착되거나 화학적으로 흡착된 상태로 남아 있지 않은 과잉 또는 잔류 Si 및/또는 Al 전구체 또는 그 반응 생성물들은, 예컨대 공정 챔버가 펌핑되거나 퍼지 아웃되게 함으로써, 기판 표면으로부터 제거될 수 있다. N 전구체에 대한 각각의 노출은 확산 배리어가 증착될 기판의 표면이 N 전구체에 노출되어, 표면이 N 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 하는 것이다. N 전구체에 대한 하나 이상의 추가 노출들 후, 기판의 표면과 반응하지 않은 과잉 또는 잔류 N 전구체 또는 그 반응 생성물들은, 예컨대 공정 챔버가 펌핑되거나 퍼지 아웃되게 함으로써, 기판 표면으로부터 제거될 수 있다. 기판을 Si 전구체에 대한 하나 이상의 노출들 및 N 전구체에 대한 하나 이상의 노출들을 각각 포함하는 하나 이상의 제2 증착 단계들에 적용시키는 단계는, 증착된 바와 같이, 실질적으로 SiN 또는 AlN으로 형성되는 하나 이상의 단층들 또는 영역을 국부적으로 형성할 수 있다.
일부 실시예들에서, 주어진 제2 증착 단계에서 Si 전구체에 대한 노출은 순차적으로 복수의 횟수들로 수행될 수 있다. 유사하게, N 전구체에 대한 추가 노출은 순차적으로 복수의 횟수들로 수행될 수 있다. 유리하게는, 일부 상황들 하에서, 기판을 2회 이상 본원에 논의되는 바와 같이 Si 및/또는 Al 및/또는 N 전구체들에 노출시키는 단계는, 예를 들어, 실질적인 스테아릭 방해 효과가 존재할 때, 각각의 전구체 흡착을 위해 더 많은 반응성 부위들을 노출시킴으로써 더 높은 레벨의 표면 포화를 야기할 수 있다.
다양한 실시예들에서, 본원에 설명되는 바와 같은 제1 및 제2 증착 단계들 중 하나 또는 둘 다를 각각 포함하는 사이클들의 횟수, 제1 증착 단계들의 반복의 빈도 및 횟수 및 제2 증착 단계들의 반복의 빈도 및 횟수, 제1 증착 단계들 동안 Ti 전구체 및 N 전구체에 대한 기판의 노출들의 반복의 빈도 및 횟수, 및 제2 증착 단계들 동안 Si 및/또는 Al 전구체 또는 Si 및/또는 Al 전구체 및 N 전구체에 대한 기판의 노출들의 반복들의 빈도 및 횟수는, 전구체들의 스테아릭 방해 효과들에 대한 민감성을 포함하는 다양한 고려 사항들에 기초하여, TiSiN 및/또는 TiAlN을 포함하는 결과적 확산 배리어 층에서 본원에 설명되는 원하는 두께, 화학양론 및 다른 속성들을 획득하기 위해 가변될 수 있다는 것이 이해될 것이다.
계속해서 도 5b 내지 도 5d를 참조하면, 상황들 또는 추구되는 필름 특성에 따라, 제1 증착 단계 또는 제2 증착 단계에 대한 기판의 노출들 중 하나 또는 다른 다른 하나와 함께 TiSiN 및/또는 TiAlN을 포함하는 확산 배리어의 증착을 개시하는 것이 유리할 수 있다. 예를 들어, 발명자들은 기판을 하나 이상의 제2 증착 단계들(Si 및/또는 Al 전구체 또는 N 전구체)에 먼저 노출시키는 단계(530) 다음에, 기판을 하나 이상의 제1 증착 단계들(Ti 전구체 또는 N 전구체)에 노출시키는 단계(525)가 이어지는 것이 확산 배리어 층의 층별 성장 모드를 향상시켜, 예를 들어, 기판 표면이 비금속성 표면, 예를 들어, 절연성 표면 예컨대 층간 유전체(ILD) 층에 형성되는 트렌치 또는 비아의 측벽들, 또는 반도체 표면 예컨대 Si 확산 영역을 포함할 때, 컨포멀성을 증가시키고 표면 거칠기를 감소시키는 데 특히 유리할 수 있다는 것을 발견하였다.
그러나, 실시예들은 그렇게 제한되지 않고 다른 실시예들에서, 예를 들어, 기판 표면이 금속성 표면(예를 들어, W, Al, 또는 Cu 금속의 금속화)을 포함할 때, 예를 들어, 양호한 컨포멀성 및 표면 거칠기를 유지하면서 콘택 저항을 감소시키기 위해, 기판을 하나 이상의 제1 증착 단계들(Ti 전구체 또는 N 전구체)에 먼저 노출시키는 단계(525) 다음에, 기판을 하나 이상의 제2 증착 단계들(Si 및/또는 Al 전구체 또는 N 전구체)에 노출시키는 단계(530)가 이어지는 것이 보다 유리할 수 있다.
도 5d를 참조하면, 일부 상황들 하에서, 제1 및 제2 증착 단계들의 순서는, 상술한 바와 같은 순서에 따라, TiN 및 Si 및/또는 Al 또는 SiN 및/또는 AlN이 검출가능하게 풍부한 영역들 또는 층들을 갖는 박막을 야기할 수 있다. 그러나, 다른 상황들 하에서, 제1 및 제2 증착 단계들에 대한 노출들의 별개의 순서에도 불구하고, 결과적 박막은, 추가로 아래에(infra) 설명되는 바와 같이, 실질적으로 균질한 TiSiN 및/또는 TiAlN 박막들일 수 있다.
다양한 실시예들에 따르면, 박막, 예를 들어, 확산 배리어 층 또는 영역을 형성하기 위한 Ti 전구체의 비-제한적 예들은 사염화티타늄(TiCl4), 테트라키스(디메틸아미노)티타늄(TDMAT) 또는 테트라키스(디에틸아미노)티타늄(TDEAT)을 포함한다.
다양한 실시예들에 따르면, 박막, 예를 들어, 확산 배리어 층 또는 영역을 형성하기 위한 N 전구체의 비-제한적 예들은 암모니아(NH3), 히드라진(N2H4) 또는 모노메틸히드라진(CH3(NH)NH2, "MMH")을 포함한다. 위에 언급된 바와 같이, 상이한 N 전구체들은 제1 및 제2 증착 단계들에 대해 이용될 수 있고, 실제로 상이한 전구체들은 동일한 단계의 상이한 사이클들에 대해 사용될 수 있다.
다양한 실시예들에 따르면, 퍼징(purging)을 위한 불활성 가스의 비-제한적 예들은 질소 N2 또는 비활성(noble gas) 가스 예컨대 Ar을 포함한다.
일부 실시예들에 따르면, 확산 배리어 층을 형성하기 위한 Si 전구체는 수소화물 전구체일 수 있다. 수소화물 전구체의 예들은 실란(SiH4) 및 디실란(Si2H6)을 포함한다. 일부 다른 실시예들에 따르면, 확산 배리어 층을 형성하기 위한 Si 전구체는 염소-함유 전구체, 예컨대 실리콘 염화물 또는 클로로실란일 수 있다. 예들은 실리콘 사염화물(SiCl4), 모노클로로실란(SiH3Cl, "MCS"), 디클로로실란(SiH2Cl2, "DCS"), 트리클로로실란(SiHCl3), 헥사클로로디실란(Si2Cl6, "HCDS") 및 옥타클로로트리실란(Si3Cl8, "OCTS")을 포함한다. 발명자들은 TiSiN을 포함하는 확산 배리어 층이 전구체에 의한 표면의 더 높은 레벨의 포화가 유기 실리콘 전구체들에 비해 감소된 스테아릭 방해로 인해 매우 다양한 조건들 하에서 요구될 때 실리콘 및 염소-함유 Si 전구체를 사용하여 바람직하게 형성될 수 있다는 것을 발견하였다.
일부 실시예들에 따르면, 확산 배리어 층을 형성하기 위한 Al 전구체는 유기금속성 전구체일 수 있다. 유기금속성 전구체의 예들은 트리-메틸 알루미늄("TMA"), 트리-이소-부틸-알루미늄 및 트리스(디메틸아미노) 알루미늄을 포함한다. 일부 다른 실시예들에 따르면, 확산 배리어 층을 형성하기 위한 Al 전구체는 염소-함유 Al 전구체, 예를 들어 AlCl3일 수 있다.
어떠한 이론에도 얽매이지 않고, 발명자들은 이들 Si 및 Al 전구체들이, 제1 비-질소 전구체인 도입될 때, 다른 Si 또는 Al 전구체들과 비교하여, TiSiN 층 또는 TiAlN 층의 층별 성장 모드를 촉진시키는 데 특히 유리할 수 있다는 것을 발견하였다. 층별 성장 모드는, 핵들과 기판 표면 사이의 작은 접촉 각도를 특징으로 할 수 있는, 성장의 초기 스테이지들(stages) 동안 TiSiN 층 또는 TiAlN 층의 핵들에 의한 기판 표면의 개선된 습윤성(wetting)을 통해 달성된다. 층별 성장 모드의 결과로서, 개선된 컨포멀성 및 감소된 표면 거칠기가 달성될 수 있으며, 이는 작은 치수들을 갖는 높은 종횡비들로 증착됨으로써 확산 배리어를 형성하는 데 특히 유리할 수 있다. 또한, 어떠한 이론에도 얽매이지 않고, 염소-함유 Si 및/또는 Al 전구체들은 흡착을 억제하거나 자체-제한함으로써 성장의 방향에서 조성의 보다 정밀한 제어를 가능하게 할 수 있다.
본원에 개시되는 다양한 이점들을 실현하기 위해, 예를 들어, 효과적인 확산 배리어의 역할을 하기 위해, TiSiN 및/또는 TiAlN을 포함하는 박막은 실시예들에 따라 약 25 nm, 20 nm, 15 nm, 10 nm, 7 nm, 4 nm, 2 nm, 1 nm를 초과하지 않거나 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 이들 값들의 중 외부의 값을 갖는 두께를 가질 수 있다. 이들 두께는 확산 배리어로서 유사한 효과를 갖는 TiN 배리어들과 비교하여 실질적으로 더 낮을 수 있다.
본원에 개시되는 다양한 이점들을 실현하기 위해, 예를 들어, 확산 배리어의 역할을 하기 위해, TiSiN 및/또는 TiAlN을 포함하는 박막은 실시예들에 따라 250℃-300℃, 300℃-400℃, 350℃-400℃, 400℃-450℃, 450℃-500℃, 500℃-550℃, 550℃-600℃, 600℃-650℃의 기판 온도, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 온도, 예를 들어 약 400℃에서 형성될 수 있다.
본원에 개시되는 다양한 이점들을 실현하기 위해, 예를 들어, 효과적인 확산 배리어의 역할을 하기 위해, 다양한 전구체들의 노출 시간들 또는 펄스 기간들(durations)은 실시예들에 따라 약 0.1-5초, 5-10초, 10-20초, 20-30초, 30-40초, 40-50초, 50-60초의 범위이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 기간 또는 그 이상이다.
요약하면, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어, 확산 배리어를 형성하는 단계는 기판을 하나 이상의 제1 증착 단계들 및/또는 하나 이상의 제2 증착 단계들을 각각 포함하는 하나 이상의 사이클들에 노출시키는 단계를 포함한다. 제1 증착 단계들 각각은 차례로 N 전구체에 대한 하나 이상의 노출들과 교번하는 Ti 전구체에 대한 하나 이상의 노출들을 포함한다. 일부 실시예들에 따르면, 제2 증착 단계들 각각은 차례로 Si 또는 Al 전구체에 대한 하나 이상의 노출들을 포함한다. 일부 다른 실시예들에 따르면, 제2 증착 단계들 각각은 N 전구체에 대한 하나 이상의 노출들과 교번하는 Si 전구체 및/또는 Al 전구체에 대한 하나 이상의 노출들을 포함한다. 결과적 확산 배리어 층은 TiSiN 층 또는 영역 또는 TiAlN 층 또는 영역을 포함한다. 다양한 실시예들에 따르면, Ti 전구체, N 전구체 및 Si 및/또는 Al 전구체 각각에 대한 기판의 노출들의 빈도 및 횟수, 그리고 사이클들, 제1 증착 단계들 및 제2 증착 단계들 각각에 대한 기판의 노출들의 빈도 및 횟수는 본원에 설명되는 바와 같이, 노출들의 순서에 더하여, 원하는 화학양론, 두께 및 결정도를 획득하기 위해 맞춤화될 수 있다.
높은 표면적 및/또는 높은 종횡비 구조들을 갖는 기판 상의 증착
발명자들은, 기판이 예를 들어 높은 종횡비 구조들의 상대적으로 높은 면적 밀도에서 발생하는 상대적으로 높은 표면적을 가질 때, 평면 또는 비패터닝된 기판 또는 높은 종횡비 구조들의 상대적으로 낮은 표면적 또는 낮은 면적 밀도를 갖는 기판 상에 형성되는 박막들의 특성화에 기초하여 개발되는 ALD 공정 레시피들을 사용하여 노출된 표면을 박막으로 코팅하는 것이 노출된 표면의 상이한 부분들에서 상이한 특성들을 갖는 박막들을 산출할 수 있다는 것을 발견하였다. 예를 들어, 상술한 바와 같은 컨포멀성 또는 스텝 커버리지는 그것의 상대적으로 높은 면적 밀도를 갖는 기판들의 높은 종횡비 구조들에서 상당히 더 나쁠 수 있다. 노출된 표면의 상이한 부분들에서 또한 상이할 수 있는 다른 특성들은, 몇 가지 예를 들자면, 필름 화학양론, 표면 거칠기, 전기 저항률 및 필름 밀도를 포함한다. 어떠한 이론에도 얽매이지 않고, 특성들 중 낮은 균일성에 대한 하나의 이유는 평면 기판에 비해 기판의 상당히 증가된 노출된 표면적일 수 있다. 증가된 노출된 표면적 때문에, 노출된 표면의 상이한 부분들은, 상이한 양의 전구체들이 노출된 표면의 상이한 부분들 상에 흡착될 수 있도록, 전구체들의 플럭스(flux)의 상이한 크기들을 수신할 수 있다. 단지 단순화된 예로서, 300 mm 반도체 기판이 그 상에 대략 1x1010 이상의 트랜지스터들을 각각 갖는 수백개의 다이들을 형성하고 각각의 트랜지스터가 10-100 nm의 직경 및 1 내지 100의 종횡비를 갖는 하나 이상의 비아들을 가질 때, 박막의 증착 동안 전구체들에 노출되는 표면적은 대응하는 비패터닝된 기판의 표면적을 10, 100, 1000 또는 그 이상을 초과할 수 있다. 게다가, 노출된 표면의 상이한 부분들에서의 국부적 증착 조건들은 상이할 수 있다. 예를 들어, 깊은 트렌치 또는 비아 내부의 국부적 압력은 깊은 트렌치 또는 비아 외부 영역들과 비교하여 상이한, 예를 들어, 더 낮을 수 있다. 게다가, 진공 조건들 하에서, 가스 분자들이 트렌치 또는 비아의 측벽들과 더 많은 충돌들을 겪기 때문에, 깊은 트렌치 또는 비아의 상부 부분들은 더 높은 플럭스를 받는 것으로부터 더 높은 양의 전구체 분자들을 흡착할 수 있다.
본원에 설명되는 다양한 실시예들에 따르면, 발명자들은 본원에 설명되는 증착 방법들이, 몇 가지 예를 들자면, 컨포멀성, 스텝 커버리지, 필름 화학양론, 표면 거칠기, 전기 저항률 및 필름 밀도를 포함하는 다양한 물리적 특성들에 대해 더 높은 균일성을 갖는 노출된 표면의 상이한 부분들에서 TiSiN 및/또는 TiAlN을 포함하는 박막들을 형성하는 데 특히 유리하다는 것을 발견하였다. 따라서, 본원에 개시되는 증착 방법들에 따라 형성되는 TiSiN 및/또는 TiAlN을 포함하는 박막은 이들 물리적 특성들 중 하나 이상에 대해 국부적(예를 들어, 트렌치 또는 비아 내) 및 전체적(예를 들어, 웨이버 내) 레벨들 둘 다에서 더 높은 균일성을 갖는다. 따라서, 실시예들에 따른 증착 방법들은 하나 이상의 기상 증착 사이클들에 노출되는 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2, 5, 10, 20, 50, 100, 200, 500, 1000을 초과하거나 이들 값들 중 임의의 값에 의해 정의되는 범위의 비율, 또는 그 이상을 갖도록 표면 토포그래피를 포함하는 기판 상에 TiSiN 및/또는 TiAlN을 포함하는 박막을 형성하는 데 특히 유리하다.
대안적으로 또는 추가적으로, 실시예들에 따른 증착 방법들은 추가적으로 1 마이크론, 500 nm, 200 nm, 100 nm, 50 nm, 20 nm 미만 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값인 개구 폭, 5, 10, 20, 50, 100, 200 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 초과하는 종횡비, 및 표면적이 상술한 바와 같은 평면 기판의 표면적보다 더 크도록 하는 면적 밀도를 갖는 높은 종횡비 구조들을 포함하는 기판 상에 박막을 형성하는 데 특히 유리하다. 그러한 토포그래피를 갖는 기판들은 50%, 60%, 70%, 80%, 90%, 95%를 초과하거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 그 이상을 갖는 위에 정의된 바와 같은 스텝 커버리지를 갖는 실시예들에 따라 TiSiN 및/또는 TiAlN을 포함하는 박막들로 컨포멀하게 코팅될 수 있다. 상술한 바와 같이, 발명자들은 높은 종횡비 구조들의 상대적으로 높은 면적 밀도를 갖는 기판을 컨포멀하게 코팅하기 위한 공정 조건들이 이들 결과들을 달성하기 위해 실시예들에 따라 최적화될 수 있다는 것을 발견하였다. 발명자들은 이들 결과들이 몇 가지 예를 들자면, 그 중에서도, 기판의 노출들 동안 전구체들의 반응 챔버 압력 또는 부분 압력들, 증착 속도, 반응 챔버로 도입되는 전구체들의 온도 또는 압력, 전구체들의 흐름 속도 및 노출 시간을 제어함으로써 달성될 수 있다는 것을 발견하였다.
발명자들은 실시예들에 따라 상대적으로 더 높은 전체 또는 부분 압력들이 높은 종횡비 구조들의 상대적으로 높은 면적 밀도를 갖는 기판을 코팅할 때 컨포멀성 및 스텝 커버리지의 개선을 초래할 수 있다는 것을 발견하였다. 어떠한 이론에도 얽매이지 않고, 그러한 개선은, 그 중에서도, 높은 종횡비 비아들 또는 트렌치들 내부의 전구체들의 국부적으로 감소된 부분 압력의 효과를 줄이는 것과 연관될 수 있다. 따라서, 실시예들에 따라, 도 5b 및 도 5c를 다시 참조하면, 기판을 하나 이상의 제1 증착 단계들(Ti 전구체 및/또는 N 전구체)에 노출시키는 단계(525) 동안, 및/또는 기판을 하나 이상의 제2 증착 단계들(Si 및/또는 Al 전구체 및/또는 N 전구체)에 노출시키는 단계(530) 동안 개별 전구체들 중 임의의 전구체의 전체 또는 부분 압력들은 1.0-3.0 torr, 3.0-5.0 torr, 5.0-7.0 torr, 7.0-9.0 torr, 9.0-11.0 torr, 11.0-13.0 torr, 13.0-15.0 torr 이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 압력일 수 있다. Ti 전구체, N 전구체 및/또는 Si 및/또는 Al 전구체에 대한 노출들 각각에서, 각각의 전구체는 반응 챔버 내 가스 분자들의 총량의 1-2%, 2-5%, 5-10%, 10-20%, 20-50%, 50-100%, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 백분율을 구성할 수 있다. 발명자들은, 일부 상황들 하에서, 전체 또는 부분 압력이 이들 값들 밖에 있을 때, 그 중에서도, 스텝 커버리지가 저하되기 시작할 수 있다는 것을 발견하였다.
기판을 하나 이상의 제1 증착 단계들(Ti 전구체 및/또는 N 전구체)에 노출시키는 단계(525) 동안, 및/또는 기판을 하나 이상의 제2 증착 단계들(Si 및/또는 Al 전구체 및/또는 N 전구체)에 노출시키는 단계(530) 동안 상대적으로 높은 전체 압력 또는 부분 압력들은, 각각의 전구체들 및 불활성 가스의 흐름 속도들, 및 반응 챔버의 펌핑 전력과 함께, 증착 속도가 실시예들에 따라, 제1 및/또는 제2 증착 단계들에 대하여, 0.20-0.30 Å/증착 단계, 0.30-0.40 Å/증착 단계, 0.40-0.50 Å/증착 단계, 0.50-0.60 Å/증착 단계, 0.60-0.70 Å/증착 단계, 0.60-0.70 Å/증착 단계, 0.70-0.80 Å/증착 단계 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값에서 상대적으로 높도록 제어된다.
발명자들은, 상대적으로 높은 양들의 전구체들을 상대적으로 높은 전체 또는 부분 압력들에서 증착을 위해 반응 챔버에 전달하면서 상대적으로 높은 처리량(throughput)을 부분적으로 가능하게 하기 위해, 반응 챔버로의 전구체들의 흐름 속도들이 낮은(예를 들어, <1) 종횡비 구조들을 갖는 평면 기판들 및/또는 기판들 상에 박막들을 형성하기 위한 공정 조건들에서 사용되는 것들보다 상당히 더 높아야 한다는 것을 발견하였다. 높은 흐름 속도들은 차례로 반응 챔버로의 도입 전에 전구체들의 온도들 또는 압력들 중 하나 또는 둘 다를 증가시킴으로써 달성될 수 있다. 예를 들어, 제조 조건들 하에서 액체 형태의 전구체들의 경우, 전구체 병들(bottles)은 증기 생성 비율을 증가시키기 위해 실온보다 더 높은 온도들, 예를 들어, 30-60℃, 60-80℃, 80-100℃, 100-120℃, 120-150℃, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 온도로 가열될 수 있다. 이들 범위들의 더 낮은 및 더 높은 병들의 온도들은 각각 전구체의 증기 압력 및 전구체의 분해 온도에 기초하여 부분적으로 결정될 수 있다. 예로서, TiCl4는 약 60-80℃로 가열될 수 있다. 다른 한편으로는, 제조 조건들 하에서 가스 형태의 전구체들의 경우, 높은 흐름 속도는 낮은(예를 들어, <1) 종횡비 구조들을 갖는 상대적으로 낮은 표면적 또는 평면 기판들 및/또는 기판들 상에 박막들을 형성하기 위해 사용되는 가스 라인 압력들에 비해 훨씬 더 높은 값들로 전달 압력들을 증가시키도록 가스 라인 압력들을 증가시킴으로써 달성될 수 있다. 본원에 설명되는 다양한 이점들을 달성하기 위한 상대적으로 높은 흐름 속도는, 그 중에서도, 펌핑 속도, 노출 시간, 및 반응기 부피에 의존할 수 있다는 것이 이해될 것이다. 높은 표면적 및/또는 높은 종횡비 구조들을 갖는 기판들 상에 박막을 증착시키기 위해 적응되는 흐름 속도들을 달성하기 위해, 다른 파라미터들 중에서, 전구체의 온도 및 또는 압력은 Ti, N, Si 및 Al 전구체들 각각의 흐름 속도가, 예를 들어, 분 당 100-1000 표준 입방 센티미터(sccm), 1000-2000 sccm, 2000-5000 sccm, 5000-10,000 sccm, 10,000-15,000 sccm, 15,000-20,000 sccm, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 그 이상일 수 있도록 조정될 수 있다. 적합한 흐름 속도는, 그 중에서도, 반응기의 부피에 의존할 수 있고, 이들 흐름 속도들 중 일부는 약 1-2 리터의 부피를 갖는 단일 웨이퍼 반응기들에 적합할 수 있다는 것이 이해될 것이다.
도 6a 내지 도 6c는 본원에 설명되는 증착 기술들에 따라 형성되는 높은 종횡비 비아들을 라이닝하는 컨포멀 TiSiN 필름의 실험적 투과 전자 현미경(transmission electron microcopy; TEM) 이미지들을 예시한다. 높은 종횡비 비아들은 증착된 실리콘 산화물 표면을 갖는다. 도 6a, 도 6b 및 도 6c는 각각 약 40의 종횡비를 갖는 비아에 형성되는 얇은 TiSiN 필름의 상부, 중간 및 하부 부분들에서 촬영되는 TEM 이미지들이다. 도 6a 내지 도 6c 각각에서, 좌측 이미지는 높은 종횡비 비아의 각각의 부분의 명시야(bright field) 이미지이고 우측 이미지는 얇은 TiSiN 필름의 두께에 필적하는 스폿 크기를 갖는 전자빔을 사용하여 높은 종횡비 비아의 각각의 부분 상에 형성되는 박막으로부터 획득되는 선택적 영역 회절(selective area diffraction; SAD) 패턴을 도시한다. 도 2에 도시된 바와 같은 원주 성장으로 인해 거친 표면을 갖는 다결정 TiN과 달리, 도 6a 내지 도 6c의 명시야 TEM 이미지들은 증착된 TiSiN이 훨씬 더 평활하고 컨포멀한 것을 도시한다. 발명자들은 그러한 및 다른 개선들이, SAD 패턴들에 의해 표시되는 바와 같이, TiSiN의 일부 나노결정질 상과 함께 존재할 수 있는 TiSiN의 적어도 일부 비정질 상의 존재에 부분적으로 기여할 수 있다는 것을 발견하였다. 얇은 TiSiN 필름은 실질적으로 비정질이고 양호한 스텝 높이 커버리지(~60%)를 갖는 비아의 깊이 전체에 걸쳐 실질적으로 컨포멀하다.
나노스케일에서 박막 모폴로지의 제어
유리하게는, 본원에 설명되는 다양한 공정 파라미터들을 사용하여 서브-단층 레벨에서 전구체들의 흡착을 제어하는 능력으로 인해, ALD 공정들일 수 있는 본원에 개시되는 순환 기상 증착 공정들의 다양한 실시예들은 나노스케일에서 TiSiN 및/또는 TiAlN을 포함하는 박막들의 필름 모폴로지(morphology) 및 구조 제어 및 개선을 가능하게 할 수 있다. 제어된 모폴로지 및 구조는 결정도, 균질성 및 표면 거칠기를 포함한다. 특히, 발명자들은 나노스케일의 결정도 및/또는 균질성이 본원에 설명되는 바와 같이 노출 사이클들의 다양한 파라미터들을 제어함으로써 TiSiN 및/또는 TiAlN을 포함하는 박막들에서 유리하게 제어될 수 있다는 것을 발견하였다.
다양한 실시예들에 따르면, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어, 확산 배리어 층을 형성할 때, 필름 모폴로지는, 상술한 다양한 파라미터들에 더하여, 제1 증착 단계들(Ti 전구체 및 N 전구체에 대한 노출들의 조합을 포함함)에 대한 기판의 노출들의 수(number) 대 제2 증착 단계들(Si 및/또는 Al 전구체에 대한 노출 또는 Si 및/또는 Al 전구체 및 N 전구체에 대한 노출들의 조합을 포함함)에 대한 기판의 노출들의 수의 특정 비율들을 사용하여 제어될 수 있다. 비율은 약 1:30-1:15, 1:15-1:6, 1:6-1:3, 1:3-1:2, 1:2-2:3, 2:3-5:6, 5:6-1:1, 1:1-6:5, 6:5-3:2, 3:2-2:1, 2:1-3:1, 3:1-6:1, 6:1-15:1, 15:1-30:1, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 비율일 수 있다. 예를 들어, 비율은 2:3, 3:2, 5:4, 7:3, 7:5, 7:1, 10:1 및 15:1 중 하나일 수 있다. 대안적으로, Ti 전구체 및 Si 및/또는 Al 전구체에 대한 노출들은 이들 비율들을 가질 수 있다. TiSiN 및/또는 TiAlN을 포함하는 확산 배리어를 형성하기 위해 본원에 설명되는 공정 조건들의 조합 하에서, 제1 증착 단계들에 대한 노출들 대 제2 증착 단계들에 대한 노출들의 비율은 Si 또는 Al이, 확산 배리어의 원자들의 총수에 기초하여, 약 3%, 10%, 20%, 30%, 40%, 50%, 60%, 70%, 80%, 90%, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 초과하는 평균 농도에서 확산 배리어에 존재하도록 하는 것이다.
발명자들은, 제1 증착 단계들(또는 Ti 전구체)에 대한 기판의 노출들의 수(number) 대 제2 증착 단계들(또는 Si 또는 Al 전구체)에 대한 기판의 노출들의 수의 비율을 조정함으로써, TiSiN 및/또는 TiAlN을 포함하는 결과적 박막의 결정도가, 도 7a 내지 도 7c에 예시된 바와 같이, 연속적으로 튜닝될 수 있다는 것을 발견하였다. 도 7a 내지 도 7는 다양한 정도의 결정도를 갖는 도 6a 내지 도 6c에 예시되는 것과 유사한 높은 종횡비 비아의 측벽들 상에 증착되는 TiSiN을 포함하는 컨포멀 박막들로부터 획득되는 선택 영역 회절(selected area diffraction; SAD) 패턴들을 도시한다. 도 7a 내지 도 7c는 각각 실질적으로 완전히 비정질인 TiSiN 박막의 SAD 패턴, 부분적으로 비정질이고 부분적으로 결정질이거나 나노결정질인 TiSiN 박막의 SAD 패턴 및 실질적으로 다결정질이거나 나노결정질인 TiSiN 박막의 SAD 패턴을 도시한다. 나노결정질이거나 다결정질인 도메인들의 존재 및 결정화의 질적(qualitative) 정도는 도 7c에 표시되는 바와 같이 결정질 TiSiN의 (111), (200) 및 (220) 결정 평면들에 색인될 수 있는 회절 스폿들 및/또는 링들의 위치들 및 상대적 첨예도(sharpness)로부터 결정될 수 있다는 것이 이해될 것이다. 예를 들어, 주로 확산 링들을 갖는 SAD 패턴은 실질적으로 비정질인 TiSiN과 연관될 수 있는 반면, 주로 스폿들을 갖는 SAD 패턴은 SAD 패턴을 획득하기 위해 사용되는 선택된 영역에 필적하는 도메인 크기들을 갖는 실질적으로 다결정인 TiSiN과 연관될 수 있다. TiSiN의 나노결정질 및 비정질 상들을 갖는 SAD 패턴은 확산 링들 및 스폿들 둘 단의 혼합을 가질 수 있다. 발명자들은, 그 중에서도, 비정질 상의 증가하는 분율(fraction)이 TiSiN 박막의 증가하는 평활도, 컨포멀성 및 스텝 커버리지에 기인할 수 있다는 것을 발견하였다.
도 8은 실시예들에 따른 실질적으로 완전히 비정질인 Si 기판 상에 형성되는 블랭킷(blanket) TiSiN 층의 그레이징 입사 X-선 회절 패턴이다. 측정된 TiSiN 층은 도 7a 및 도 6a 내지 도 6c에서 SAD 패턴들에 대해 이미지화된 TiSiN 층과 유사하다. TiSiN 층의 결정질 상에 기인하는 별개의 결정학적 피크들의 부족은 TiSiN 층의 실질적으로 완전한 비정질 특성(nature)을 나타낸다.
본원에 설명되는 바와 같이, TiSiN 및/또는 TiAlN을 포함하는 박막의 상대적 결정도(crystallinity)는 다양한 물질 특성들, 예를 들어, 확산 배리어 특성들을 최적화하도록 튜닝될 수 있다. 일부 상황들 하에서, 더 낮은 정도의 결정도는, 예를 들어, 그레인 경계들(grain boundaries)을 감소시키기 위해 선호될 수 있다. 감소된 그레인 경계들은 박막을 통한 특정 원소들의 확산을 억제하고 평활도를 개선할 수 있다. 그러나, 다른 상황들 하에서, 더 높은 정도의 결정도는, 예를 들어, 박막의 전기 저항률을 감소시키기 위해 선호될 수 있다. 도 9는 실시예들에 따른 TiSiN을 포함하는 박막들에 대한 실리콘 함량의 함수로서 실험적으로 측정된 저항률(resistivity)의 그래프이다. 그래프는 TiSiN 박막의 저항률이 박막에서 상대적인 Si 함량(원자%)을 튜닝함으로써 광범위한 값들에 걸쳐 튜닝될 수 있다는 것을 예시하며, 이는 차례로 순환 기상 증착 또는 ALD 사이클에서 Si 전구체에 대한 노출들의 수(number)를 튜닝함으로써 튜닝될 수 있다. 발명자들은 TiSiN 층의 저항률이 상대적으로 낮은 Si 함량에서 Si 함량의 함수로서 상대적으로 느리게 증가하는 반면, 저항률이 상대적으로 높은 Si 함량에서 Si 함량의 함수로서 상대적으로 빠르게 증가한다는 것을 발견하였다. 발명자들은, 상술한 바와 같은 투과 전자 현미경에 의해 실험적으로 검증된 바와 같이, Si 함량의 함수로서 저항률의 상대적으로 빠른 증가가 일반적으로 TiSiN의 비정질 상의 출현의 개시(onset)(910)와 일치한다는 것을 발견하였다. 개시(910) 및 전기 저항률은, 그 중에서도, 사용되는 증착 온도 및 전구체들에 의존할 수 있다는 것이 이해될 것이다. 위에 논의된 바와 같이, 적어도 부분적으로 비정질 TiSiN 층을 형성하기 위해, 약 10%보다 더 높은 Si가 바람직할 수 있다. 저항률이 결과적으로 증가할 수 있지만, 전체 두께는 TiN 층들과 같은 완전히 결정질인 층들에 비해 감소될 수 있다.
따라서, 상대적으로 높은 확산 배리어 능력 및/또는 상대적으로 낮은 표면 거칠기를 갖는 박막을 갖는 것이 유리한 상황들에서, 전극층의 조성은 TiSiN 및/또는 TiAlN을 포함하는 박막이 적어도 부분적으로 비정질이도록 유리하게 튜닝될 수 있다. 이들 구현예들에서, 박막은 실질적으로 완전히 비정질이거나 비정질 매트릭스(matrix)에 의해 둘러싸이는 나노결정질 영역들을 포함할 수 있다. 예를 들어, 전극은 Ti, Al/Si 및 N을 포함하는 비정질 매트릭스에 TiSi/TiAl, TiN, 및 TiAlN/TiSiN 나노결정들 중 하나 이상을 포함할 수 있다. 예시된 구현예에서, 약 1600 μΩ-cm에서의 개시(910)는 약 10%의 Si의 평균 원자 농도에 대응한다. 그러나, 다른 구현예들에서, 개시는, 사용되는 증착 조건들 및 전구체들에 따라, 약 10%, 15%, 20% 또는 25%, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값의 평균 Si 농도에 대응할 수 있다. 대안적으로, 개시(910)는 1:1-2:1, 2:1-3:1, 3:1-6:1, 6:1-15:1, 15:1-30:1의 하나 이상의 제1 증착 단계들(Si 및/또는 Al 전구체들에 대한 노출들 없이, Ti 전구체 및 N 전구체에 대한 노출들의 조합을 각각 포함함)에 대한 기판의 노출들의 수 대 하나 이상의 제2 증착 단계들(Si 및/또는 Al 전구체에 대한 노출 또는 Si 및/또는 Al 전구체 및 N 전구체에 대한 노출들의 조합을 각각 포함함)에 대한 기판의 노출들의 수의 비율, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 비율에 대응한다. 대안적으로, 이들 비율들은 Ti 전구체에 대한 노출들의 수 대 N 전구체에 대한 노출들의 수의 비율을 나타낼 수 있다.
TiSiN 및/또는 TiAlN을 포함하는 박막들의 조성은 <1000 μΩ-cm, 1000-2000 μΩ-cm, 2000-3000 μΩ-cm, 3000-4000 μΩ-cm, 4000-5000 μΩ-cm, 5000-6000 μΩ-cm, 6000-7000 μΩ-cm, 7000-8000 μΩ-cm, 8000-9000 μΩ-cm, 9000-10000 μΩ-cm, 또는 10000 μΩ-cm 초과, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값의 전기 저항률을 갖도록 튜닝될 수 있다.
결정도의 정도에 더하여, 발명자들은 나노스케일에서 균질성의 정도가 또한 제1 증착 단계에 대한 노출들의 수 및/또는 제2 증착 단계에 대한 노출들의 수를 제어함으로써 제어될 수 있다는 것을 발견하였다. 일부 상황들 하에서, 제1 및 제2 증착 단계들의 순서는 TiN 및 Si 및/또는 Al 또는 SiN 및/또는 AlN이 풍부한 영역들 또는 층들을 갖는 박막, 예를 들어, Si-풍부 및/또는 Al-풍부 영역들 또는 층들 또는 SiN/AlN-풍부 영역들 또는 층들과 교번하는 TiN-풍부 영역들 또는 층들을 포함하는 나노라미네이트를 형성하기 위해 제어될 수 있다. 일부 다른 상황들 하에서, 제1 및 제2 증착 단계들에 대한 노출의 경우 별개의 순서에도 불구하고, 결과적 박막은, 아래에서 더 상세히 설명되는 바와 같이, 실질적으로 균질한 TiSiN 및/또는 TiAlN 박막들일 수 있다. 예시적 구현예들은 도 10a 및 도 10b에 대하여 예시된다. 도 10a는 실질적으로 균질한 TiSiN 층의 TEM 이미지를 예시하는 반면, 도 10b는 SiN-풍부 영역들 또는 층들과 교번하는 TiN-풍부 영역들 또는 층들을 포함하는 나노라미네이트의 형태인 TiSiN 층의 TEM 이미지를 예시한다.
다양한 실시예들에 따르면, 도 10a에 도시된 바와 같이, 실질적으로 균질한 층을 형성하기 위해, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어, 확산 배리어 층을 형성할 때, 제1 증착 단계들 및/또는 제2 증착 단계들의 백 투 백(back-to-back) 수행들의 수는, 박막이 위에 개시된 온도들에서 증착될 때, 약 50, 30, 25, 20, 15, 10, 5 미만, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다. 박막은 제1 증착 단계들 및/또는 제2 증착 단계들의 백 투 백 수행들의 수가 이들 값들을 초과할 때 나노라미네이트 구조를 포함할 수 있다. 실질적으로 균질한 또는 나노라미네이트 구조를 형성하기 위한 제1 및/또는 제2 증착 단계들의 백 투 백 수행들의 수는 사용되는 온도, 압력 및 전구체들을 포함하는 다양한 요인들에 의존할 수 있다는 것이 이해될 것이다. 예를 들어, 상대적으로 높은 온도에서, 원자들의 더 높은 확산 혼합은 균질한 조성을 선호할 수 있는 반면, 상대적으로 낮은 온도에서, 원자들의 더 낮은 확산 혼합은 나노라미네이트 형성을 선호할 수 있다.
발명자들은, 유리하게는, TiSiN 및/또는 TiAlN을 포함하는 박막이 본원에 개시되는 실시예들에 따라 형성될 때, 표면 거칠기가 또한 다른 기술들, 예를 들어, CVD 또는 PVD를 사용하여 형성되는 다른 확산 배리어 물질들, 예를 들어, TiN, 또는 TiSiN과 비교하여 감소될 수 있다는 것을 발견하였다. 감소된 표면 거칠기는 확산 배리어가 증착되는 표면이 비금속성 표면, 예를 들어, 비아 또는 트렌치와 같은 개구에 의해 노출되는 유전체 표면 및/또는 반도체 표면을 포함할 때 다른 물질들 또는 기술들과 비교하여 특히 유리하다. 증착된 바와 같이, 상기-표시된 두께들을 갖는 확산 배리어는, 확산 배리어의 평균 두께에 기초하여, 0.5%, 1%, 1.5%, 2%, 2.5%, 3%, 3.5%, 4%, 4.5% 및 5%, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 더 낮은 값의 제곱 평균(root-mean square; RMS) 표면 거칠기를 가질 수 있다. 대안적으로, 증착된 바와 같이, 상기-표시된 두께들을 갖는 확산 배리어는 0.5 nm, 0.4 nm, 0.3 nm, 0.2 nm, 0.1 nm 미만, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 더 낮은 값인 제곱 평균(RMS) 표면 거칠기 값을 가질 수 있다. 감소된 RMS 거칠기는 차례로 확산 배리어 층들의 컨포멀성을 개선할 수 있다.
적용들
본원에 개시되는 다양한 실시예들에 따른 다양한 공정 파라미터들를 사용하여 형성되는 TiSiN 또는 TiSiN을 포함하는 박막들은 다양한 적용들, 특히 기판이 본원에 개시되는 다양한 유리한 특성들로부터 이익을 얻을 수 있는 상대적으로 높은 표면적, 상대적으로 높은 종횡비 구조들 및/또는 비-금속 표면을 갖는 토포그래피를 포함하는 경우에서 사용될 수 있다. 예시적 적용들은 1, 2, 5, 10, 20, 50, 100, 200 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 초과하는, 종횡비, 예를 들어 깊이를 상단 폭으로 나눈 것으로서 정의되는 비율을 갖는 비아, 홀, 트렌치, 캐비티 또는 유사한 구조를 라이닝하기 위한 증착을 포함한다.
도 11은 고도로 도핑될 수 있는 활성 반도체 기판 영역 상에 형성되는 콘택 구조, 예를 들어, 소스 또는 드레인 콘택에 대한 확산 배리어를 형성하는 맥락에서 하나의 예시적 적용을 예시한다. 반도체 디바이스(1100)의 일부가 예시되며, 이는 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함하는 유전체 층(1108), 예를 들어, 층간 유전체(interlayer dielectric; ILD) 층이 형성되는 물질(1104)을 포함한다. 다양한 도핑된 영역들, 예를 들어, 소스 및 드레인 영역들을 포함하는 기판(1104)의 다양한 영역들에 대한 콘택들을 형성하기 위해, 비아 또는 트렌치가 유전체 층(1108)을 통해 형성될 수 있다. 비아 또는 트렌치는 다양한 비-금속 표면들, 예를 들어, 기판 표면, 예를 들어, 실리콘 기판 표면을 포함하는 노출된 하단 표면 뿐만 아니라, 비아들의 유전체 측벽들을 노출시킬 수 있다. 그 후에, 비아의 하단 및 측면 표면들은, 도 6a 내지 도 6c에 도시된 바와 같은 유사한 방식으로, 본원에 설명되는 다양한 실시예들에 따라 TiSiN 및/또는 TiAlN을 포함하는 박막으로 컨포멀하게 코팅될 수 있다. 그 후에, 라이닝된 비아는 보다 전도성인 물질, 특히 금속 또는 금속 합금, 예를 들어, W, Al 또는 Cu로 충진되어 콘택 플러그(1116)를 형성할 수 있다. 예를 들어, 비아는, 예를 들어, WF6를 사용하여 CVD에 의해 텅스턴으로 충진될 수 있다.
실시예들에 따라 형성되는 배리어 층(1112)은 상술한 다양한 이유들에 대해 유리할 수 있다. 게다가, 배리어 층(1112)의 컨포멀 특성으로 인해, 후속 금속 충진 공정 동안 핀치 오프(pinching off)에 대한 경향이 실질적으로 감소될 수 있다. 게다가, 상술한 바와 같이, 배리어 층(1112)은 그것을 가로지르는 물질 수송, 예를 들어, 기판(1104)으로부터의 도펀트(B, P) 외부-확산(out-diffusion) 뿐만 아니라, 콘택 플러그 형성 공정으로부터의 반응물들, 에천트들 및 금속들(예를 들어, F, Cl, W 또는 Cu)의 내부-확산(in-diffusion)의 효과적인 방해를 제공할 수 있다. 배리어 효과는 감소된 표면 거칠기, 증가된 스텝 커버리지, 부분적으로 비정질인 모폴로지(부분적으로 나노결정질일 수 있음) 및/또는 균질한/나노라미네이트 모폴로지에 의해 향상될 수 있다. 이들 유리한 효과들은 TiN 박막에 비해 더 낮은 두께들에서 달성될 수 있다. 더욱이, 상술한 바와 같이, 층별 성장 모드는 배리어 층(1112)의 전체 콘택 저항을 감소시킬 수 있다.
본원에 개시되는 다양한 실시예들에 따라 형성되는 TiSiN 및/또는 TiAlN을 포함하는 박막들의 다른 적용들은, 몇 가지 예를 들자면, 오목한 기판들에 형성되는 다양한 전도성 구조들(예를 들어, 매립된 전극들 또는 라인들), 전극들(예를 들어, DRAM 커패시터 전극들 또는 게이트 전극들), 더 높은 금속 레벨들의 위한 금속화 배리어들(예를 들어, Cu 콘택들/라인들을 위한 비아들/트렌치들의 배리어들), 3-차원 메모리를 위한 높은 종횡비 수직 로드 전극들 또는 비아들 및 쓰루-실리콘 비아들(through-silicon vias; TSVs)을 포함한다.
Si 전구체 노출 전 Ti-표면 처리를 포함하는 TiSiN 필름 증착
본원에 설명되는 다양한 실시예들은 산업에서 사용되는 확산 배리어들, 예를 들어, 도 2와 관련하여 상술한 바와 같은 TiN-기반 확산 배리어들의 개선에 대한 필요성을 다룬다. 상술한 바와 같이, 낮은 저항률 및 높은 스텝 커버리지는, TiSiN을 포함하는 박막들의 다른 특성들 중에서, 많은 적용들에 대해, 예를 들어, 높은 종횡비 비아들 또는 트렌치들을 라이닝하는 전극들 및/또는 확산 배리어들을 형성하는 데 바람직하다. 위에 논의된 바와 같이, 예를 들어, 높은 종횡비 구조들의 상대적으로 높은 면적 밀도를 갖는 기판을 컨포멀하게 코팅하기 위한 도 5a 내지 도 5d와 관련하여 상술한 공정 조건들은, 그 중에서도, 몇 가지 예를 들자면, 증착 동안 전구체들의 반응 챔버 압력 또는 부분 압력들, 증착 속도, 반응 챔버로 도입되는 전구체들의 온도 또는 압력, 전구체들의 흐름 속도 및 노출 시간을 제어함으로써 최적화될 수 있다.
TiN과 같은 다른 확산 배리어 물질들에 비해 TiSiN에 의해 제공되는 상술한 개선들에 더하여, 발명자들은 TiSiN이 첨단 기술 노드들에 대해 다른 이점들을 제공할 수 있다는 것을 발견하였다. 도 12는 토포그래피를 갖는 기판 상에 원자층 증착에 의해 성장되는 초박막 TiN 층의 단면 투과 전자 현미경 사진들을 도시한다. 발명자들은, 원자층 증착에 의해 성장될 때에도, 초박막(예를 들어, 5 nm 미만) TiN 층들이 기저 표면을 연속적으로 커버하지 않고 불연속성들을 가질 수 있다는 것을 발견하였다. 그러한 불연속성들은 확산 배리어들로서의 TiN 층들의 효율성을 제한할 수 있다. 대조적으로, 발명자들은, 본원에 설명되는 특정 증착 조건들 하에서 증착될 때, TiSiN이 첨단 기술 노드들에 대해 초박막 확산 배리어들에 적용하는 데 특히 중요할 수 있는, 예를 들어, 5 nm 미만 만큼 낮은, 이들 초박막 치수들에 이르기까지도 연속적이고 균일한 커버리지를 제공할 수 있다는 것을 발견하였다. 본원에 설명되는 바와 같이, 발명자들은 TiSiN 필름들의 스텝 커버리지를 증가시키고/시키거나 전기 저항률을 감소시키기 위해, 예를 들어, 도 5a 내지 도 5d와 관련하여 상술한 다양한 방법들에 대한 대안적인 및/또는 추가적인 개선을 발견하였다. 특히, 본원에 설명되는 대안적인 또는 추가적인 개선된 방법들에서, 반도체 기판은 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출되며 여기서: 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고; 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다. 즉, 제2 증착 단계에서, Ti 전구체에 대한 노출은 Si 전구체 노출에 선행하며, Si 전구체 노출 다음에 N 전구체 노출이 이어진다. 이러한 대안적인 방법은 TiSiN 필름들이 초박막(예를 들어, 5 nm 미만) 치수들에 이르기까지도 연속적으로 남아 있도록 추가적으로 거칠기를 감소시키고 층별 성장을 향상시킨다. 게다가, 발명자들은 방법이, 하나 이상의 전구체들이 성장 동안 기판의 표면을 과소-포화시키는 때에도, Ti 혼입량의 보다 정밀한 제어를 허용한다는 것을 발견하였다. 결과적으로, 발명자들은 방법이 실질적으로 감소된 저항률 값들 및 저항률 값들의 더 높은 안정성을 허용한다는 것을 발견하였다.
도 13은 TiSiN을 포함하는 박막을 형성하는 방법을 예시하는 흐름도이며, 이는 도 5b 내지 도 5d와 관련하여 상술한 것과 유사하다. TiSiN을 포함하는 박막을 증착시키는 예시된 방법은 반도체 기판을 하나 이상의(m) 제1 증착 단계들에 노출시키는 단계(525) 및 반도체 기판을 하나 이상의(n) 제2 증착 단계들에 노출시키는 단계(530)를 포함한다. 제1 증착 단계들 각각은 차례로 Ti 전구체 및 N 전구체에 대한 복수의 교번하는 노출들을 포함하고, 제2 증착 단계들 각각은 차례로 Si 전구체 및 N 전구체에 대한 복수의 교번하는 노출들을 포함한다. 도 13에 예시되는 방법의 추가적인 상세들은 도 5b 내지 도 5d와 관련하여 상술되었으며, 그 상세들은 간결성을 위해 본원에서 반복되지 않는다.
도 14 내지 도 16은, 저항률이 더 적은 변동성으로 낮춰질 수 있도록, Ti 함량을 제어할 시 더 높은 정밀도 뿐만 아니라, 초저 두께들에서 거칠기 및 연속성의 추가적인 개선을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 대안적인 또는 추가 개선된 방법들을 예시한다.
도 14는 실시예에 따라 TiSiN을 포함하는 확산 배리어를 형성하는 방법을 예시하는 흐름도이다. 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시키는 단계(1402)를 포함한다. 방법에서, 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(1404)는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 방법에서, 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(1406)는 반도체 기판을 그 사이에 N 전구체에 대한 중간 노출 없이 Ti 전구체 및 실리콘(Si) 전구체에 순차적으로 노출시키는 단계 다음에, 반도체 기판을 N 전구체에 노출시키는 단계를 포함한다.
도 15는 다른 실시예에 따라 TiSiN을 포함하는 확산 배리어를 형성하는 방법을 예시하는 흐름도이다. 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시키는 단계(1502)를 포함한다. 방법에서, 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(1504)는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 방법에서, 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(1506)는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
도 16은 다른 실시예에 따라 TiSiN을 포함하는 확산 배리어를 형성하는 방법을 예시하는 흐름도이다. 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시키는 단계(1602)를 포함한다. 방법에서, 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(1604)는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 방법에서, 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(1608)는 반도체 기판을 Ti 전구체 노출 기간 동안 Ti 전구체 다음에, Si 전구체 노출 기간 동안 실리콘(Si) 전구체 다음에, N 전구체에 노출시키는 단계를 포함하며, 여기서 Si 전구체 노출 기간 대 Ti 전구체 노출 기간의 비율은 2 내지 130 사이에 있다.
도 17은 도 14 내지 도 16과 관련하여 위에 예시되는 실시예들 중 임의의 실시예와 호환가능한 전구체 노출의 순서를 예시하는 실시예에 따라 TiSiN을 포함하는 박막을 형성하기 위한 방법을 예시하는 흐름도이며 여기서, 도 13에 관하여 상술한 방법과는 달리, 제2 증착 단계에서, Ti 전구체는 Si 전구체 노출에 선행하고 Si 전구체 노출 다음에 N 전구체 노출이 이어진다. 예시된 방법은 반도체 기판을 하나 이상의(m) 제1 증착 단계들에 노출시키는 단계(1725) 및 반도체 기판을 하나 이상의(n) 제2 증착 단계들에 노출시키는 단계(1730)를 각각 포함하는 하나 이상의(x) 기상 증착 사이클들(1720)에 기판을 노출시키는 단계를 포함한다. 제1 및 제2 증착 단계들은 예시된 실시예에서 일시적으로 중첩하는 것 없이 서로 교번한다. 예시된 방법에서, 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(1725)의 순서는 도 5b 내지 도 5d 및 13과 관련하여 상술한 반도체 기판을 하나 이상의(m) 제1 증착 단계들에 노출시키는 단계(525)와 실실적으로 동일할 수 있다. 특히, 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(1725)는, 그 상세들이 간결성을 위해 반복되지 않는, 도 5b 내지 도 5d 및 13과 관련하여 상술한 바와 같은 유사한 방식으로, 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다.
그러나, 도 13(및 도 5b 내지 도 5d)과 관련하여 상술한 방법과 달리, 도 17에 예시되는 방법에서, 반도체 기판을 제2 증착 단계들 각각에 노출시키는 단계는 추가적으로 기판을 티타늄(Ti) 전구체에 노출시키는 단계를 포함한다. 특히, 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(1730)는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
추가적으로 또는 대안적으로, 반도체 기판을 노출시키는 단계(1730)는 반도체 기판을 N 전구체에 대한 중간 노출 없이 Ti 전구체 및 Si 전구체에 순차적으로 노출시키는 단계 다음에, 반도체 기판을 N 전구체에 노출시키는 단계를 포함한다. 도 17의 예시된 실시예에서, 제2 증착 단계가 제1 증착 단계 직후에 이어질 때, 반도체 기판을 제1 증착 단계에 노출시키는 단계(1725)는 반도체 기판을 마지막 전구체인 N 전구체에 노출시키는 단계, 및 반도체 기판을 제2 증착 단계의 제1 전구체인 Ti 전구체에 노출시키는 단계를 포함한다.
상세들은 간결성을 위해 본원에서 생략되었지만, 도 17의 예시된 실시예에서 사용되는 다양한 공정 파라미터들은, 전구체들, 증착 동안의 챔버 압력 및 증착 온도를 포함하는, 도 13 및/또는 도 5b 내지 도 5d와 관련하여 상술한 방법들에서 사용되는 것들과 유사할 수 있다. 파라미터들 중 유사한 것들은 간결성을 위해 본원에서 반복되지 않는다.
발명자들은 본원에 설명되는 바와 같이 Si 전구체 노출에 앞서 Ti 전구체 노출을 선행하는 것이 위에 언급된 다양한 이유들로 유리할 수 있다는 것을 발견하였다. 유리한 효과들을 향상시키기 위해, 제2 증착 단계 동안 Ti 전구체 노출은, 다른 노출들에 비해 전구체 흐름 속도 및 노출 기간을 포함하는, 다양한 파라미터들에 관하여 최적화될 수 있다.
Si 전구체 노출 전에 Ti-표면 처리를 갖는 증착 공정들을 사용하여 높은 표면적 및/또는 높은 종횡비 구조들을 갖는 기판들 상에 TiSiN 박막들을 증착시키도록 적응되는 흐름 속도들을 달성하기 위해, Ti 전구체 및 Si 전구체 각각의 흐름 속도는 분(minute) 당 1000 표준 입방 센티미터(sccm), 800 sccm, 600 sccm, 400 sccm, 200 sccm 미만 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 그 이상으로 조정될 수 있다. N 전구체의 흐름 속도는 더 높도록, 예를 들어, 분 당 10,000 표준 입방 센티미터(sccm), 8,000 sccm, 6,000 sccm, 4,000 sccm, 2.000 sccm 미만 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 그 이상으로 조정될 수 있다. 적합한 흐름 속도는, 그 중에서도, 반응기의 부피에 의존할 수 있고, 이들 흐름 속도들은 약 1-2 리터의 부피를 갖는 단일 웨이퍼 반응기들에 대해 적합할 수 있다는 것이 이해될 것이다. 복수의 처리 스테이션들을 포함하는 반응기들의 경우, 이들 흐름 속도들은 처리 스테이션들 각각에 대해 적합할 수 있다.
도 17을 다시 참조하면, 발명자들은 제2 증착 단계에 대한 노출 단계(1730) 동안 반도체 기판을 Ti 전구체에 노출시키는 것이 그것의 노출 시간이 Si 전구체의 노출 시간에 비해 더 짧을 때 특히 효과적일 수 있다는 것을 발견하였다. 유리하게는, 특히 실시예들에서, 제2 증착 단계들에서 Ti 전구체의 상대적으로 짧은 노출 시간들은 전기 저항률 및/또는 스텝 커버리지에서 놀라울 정도로 큰 개선을 야기한다. 다양한 실시예들에서, 제2 증착 단계들에서 반도체 기판을 Si 전구체에 노출시키는 노출 시간과 반도체 기판을 Ti 전구체에 노출시키는 노출 시간의 비율은 0.05, 0.1, 0.5, 1, 2, 5, 10, 20, 50, 100, 130, 200, 240 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 초과한다. 예를 들어, 도 17에 예시되는 실시예에서, 제2 증착 단계의 Si 전구체 노출 시간은 120초, 90초, 60초, 30초, 10초, 5초, 3초, 2초, 1초, 0.5초, 0.1초 미만이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있는 반면, 제2 증착 단계의 Ti 노출 시간은 2초, 1.5초, 1.2초, 1.0초, 0.7초, 0.5초 미만이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다.
계속해서 도 17을 참조하면, 발명자들은 제2 증착 단계에 대한 노출 단계(1730) 동안 반도체 기판을 Ti 전구체에 노출시키는 것이 그것의 노출 시간이 제1 증착 단계에 대한 노출 단계(1725) 동안 Ti 전구체의 노출 시간에 비해 더 길 때 특히 효과적일 수 있다는 것을 추가로 발견하였다. 유리하게는, 다양한 실시예들에서, 제2 증착 단계들에서 반도체 기판을 Ti 전구체에 노출시키는 노출 시간과 제1 증착 단계들에서 반도체 기판을 Ti 전구체에 노출시키는 노출 시간의 비율은 0.5, 1, 3, 5, 10, 20, 30, 40 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 초과한다. 예를 들어, 도 17에 예시되는 실시예에서, 제1 증착 단계의 Ti 전구체 노출 시간은 1초, 0.5초, 0.2초, 0.1초, 0.05초 미만이거나 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있는 반면, 제2 증착 단계의 Ti 노출 시간은 2초, 1.5초, 1.2초, 1.0초, 0.7초, 0.5초 미만이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다.
계속해서 도 17을 참조하면, 발명자들은 제2 증착 단계에 대한 노출 단계(1730) 동안 반도체 기판을 N 전구체에 노출시키는 것이 그것의 노출 시간이 제1 증착 단계에 대한 노출 단계(1725) 동안 N 전구체의 노출 시간에 비해 더 길 때 특히 효과적일 수 있다는 것을 추가로 발견하였다. 유리하게는, 다양한 실시예들에서, 제2 증착 단계들에서 반도체 기판을 N 전구체에 노출시키는 노출 시간과 제1 증착 단계들 반도체 기판을 N 전구체에 노출시키는 노출 시간의 비율은 1, 2, 5, 10, 20, 50, 100, 200, 500, 600 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 초과한다. 예를 들어, 도 17의 예시된 실시예에서, 제1 증착 단계의 N 전구체 노출 시간은 1초, 0.5초, 0.2초, 0.1초 미만이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있는 반면, 제2 증착 단계의 N 노출 시간은 60초, 30초, 10초, 5초, 2초, 1초, 0.5초, 0.2초 미만이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다.
계속해서 도 17을 참조하면, 단지 예시로서, 제1 증착 단계에서 Ti 전구체 펄스/Ti 전구체 퍼지/N 전구체 펄스/N 전구체 퍼지의 전형적인 기간들은 각각 0.05-1 초/0.2-1초/0.1-1초/0.2-1초일 수 있는 반면, 제2 증착 단계에서 Ti 전구체 펄스/Ti 전구체 퍼지/Si 전구체 펄스/Si 전구체 퍼지/N 전구체 펄스/N 전구체 퍼지의 전형적인 기간들은 각각 0.5-2초/0.2-1초/0.2-120초/0.5-5초/0.2-120초/0.5-5초일 수 있다.
본원에 설명되는 바와 같이 제2 증착 단계에서 다양한 Ti 전구체 노출 조건들을 제어함으로써, 실시예들에 따른 방법을 사용하여 형성되는 TiSiN 박막은 하나 이상의 제2 증착 단계들의 일부로서 반도체 기판을 Ti 전구체에 노출시키는 단계를 제외하고 동일한 방법을 사용하여 형성되는 확산 배리어와 비교하여 적어도 200 μΩ-cm, 500 μΩ-cm, 1000 μΩ-cm, 1500 μΩ-cm 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값만큼 더 낮은 저항률을 가질 수 있다. 따라서, 형성된 TiSiN 박막들은 2500 μΩ-cm, 2000 μΩ-cm, 1500 μΩ-cm, 1000 μΩ-cm, 500 μΩ-cm 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값보다 더 낮은 저항률을 가질 수 있다.
노출 시간들에 더하여, 제1 증착 단계들의 수(m) 대 제2 증착 단계들의 수(n)의 비율(m/n)은 결과적 TiSiN 박막의 다양한 특성들을 튜닝하기 위해 조정될 수 있다.
도 18a는 도 17에 예시되는 방법에 따라 증착되는 TiSiN 박막들의 실험적으로 측정된 Si 함량의 그래프이며, 여기서 Si 함량은 제1 증착 단계들의 수및 제2 증착 단계들의 수의 비율의 함수로서 표시된다. 도시된 바와 같이, 증착된 TiSiN 박막의 Si 함량은 증가하는 m/n 비율의 함수로서 감소하는 것으로 관찰되었다. 도시된 바와 같이, m/n 비율의 함수로서 Si 함량의 감소의 비율은 m/n 비율이 약 7 이상으로 증가할 때 예기치 않게 감소한다(변곡점을 나타냄). 이러한 감소는 저항률 경향과 일치한다(도 18c). 예시된 실험적 결과들에서, 15% 이하의 Si 함량에 대응하는 낮은 저항률(예를 들어, 약 2000 μΩ-cm 이하)을 갖는 TiSiN 박막들을 형성하는 경우, m/n을 7보다 더 크도록 조정하는 것이 매우 중요한 것으로 보인다. 약 7보다 더 큰 m/n 비율 비율에 대응하는 15% 이상의 Si 함량 이상에서, TiSiN의 나노구조는, 도 18b에 도시된 바와 같이, 실질적으로 비정질이 된다.
도 18b는 도 17에 예시되는 방법에 따라 증착되는 TiSiN 박막들의 실험적으로 측정된 그레이징 입사 X-선 회절(XRD) 스펙트럼들의 그래프이며, 여기서 상이한 곡선들은 제1 증착 단계들의 수 및 제2 증착 단계들의 수의 상이한 비율들을 갖는 TiSiN 박막들에 대응한다. 도시된 바와 같이, (111), (002), 및(220) 도메인들의 XRD 피크 강도들은 감소하는 m/n 비율의 함수로서 감소하는 것으로 관찰되었다. 신호/잡음 비율로부터 도시되는 바와 같이, TiSiN 필름들의 비정질 상의 양은 m/n 비율이 감소됨에 따라 증가한다.
도 18c는 도 18a에 예시되는 바와 같이 그들의 Si 함량들에 대해 측정되는 TiSiN 박막들 상에서 실험적으로 측정되는 전기 저항률들의 그래프이다. 도시된 바와 같이, TiSiN 필름의 저항률은 증가하는 m/n 비율의 함수로서 감소하는 것으로 관찰되었다. 위에서 도시되고 논의되는 바와 같이, 저항률의 증가의 비율은 m/n 비율이 7 아래로 떨어질 때 예기치 않게 증가한다. 예시된 실험적 결과들에서, 2000 μΩ-cm 이하의 저항률을 갖는 TiSiN 박막들을 형성하는 경우, m/n을 7보다 더 크도록 조정하는 것이 매우 중요할 수 있다. 이러한 비율 아래에서, 높은 저항률 값들에 더하여, Si 함량의 작은 변화들에 대한 저항률의 가변성은 공정을 다량의 제조에 대해 적합하지 않게 만들 수 있다.
발명자들은 제2 증착 단계에서 Si 전구체 노출을 선행하는 것이, 그 중에서도, 제2 증착 단계들에서 Ti, Si 및 N 전구체들에 대한 노출들 중 하나 이상이 기판 표면을 과소-포화시키는 때에도, 노출 시간들의 함수로서 저항률의 상대적으로 작은 가변성과 함께 결과적 TiSiN 필름의 더 낮은 저항률을 가능하게 한다는 것을 발견하였다. 결과적으로, TiSiN 박막들의 실행간(run-to-run) 가변성은 감소되고, 그것의 제조성은 향상된다. 이것은 다양한 전구체들과 관련하여 다음에 예시된다. 더욱이, 처리량은 제2 증착 단계 동안 불필요하게 긴 노출 시간들에 대한 필요성이 없기 때문에 향상될 수 있다. 따라서, 실시예들에 따르면, 예를 들어, 도 14 내지 도 17 중 임의의 것에 예시되는 바와 같이, 하나 이상의 제2 증착 단계들 동안 반도체를 Ti 전구체, Si 전구체 및 N 전구체 중 하나 이상에 노출시키는 단계는 반도체 기판의 주표면을 과소-포화시키는 단계를 포함한다.
본원에 설명되는 바와 같이, 전구체 표면 포화 조건은 특정 전구체에 대한 노출 시간을 증가시키는 것이 전구체에 의한 표면 포화도에서 실질적인 변화를 야기하지 않는 조건을 지칭한다. 반대로, 과소-포화는 특정 전구체에 대한 노출 시간을 증가시키는 것이 전구체에 의한 표면 포화도에서 실질적인 변화를 야기하는 조건을 지칭한다. 표면 포화도는 절대적으로 측정하기 어렵지만, 그것은 관련된 전기적 또는 물리적 파라미터들을 측정함으로써 추론될 수 있다. 예를 들어, 주어진 파라미터에 대해, 기간에 대한 노출이 파라미터의 주어진 값을 달성하기 위해 사용되는 경우, 그리고 동일한 또는 더 긴 기간에 대한 추가적인 노출이, 파라미터의 값을, 예를 들어, 10% 보다 더 크게 변경하지 않는 경우, 표면이 실질적으로 포화된 것으로 추론될 수 있다.
도 19a 내지 도 19b는 도 14 내지 도 17에 예시되는 제2 증착 단계에서 Ti 전구체(TiCl4) 노출 시간의 함수로서 TiSiN 박막들의 실험적으로 측정된 전기 저항률들의 그래프들이며, 여기서 Si 전구체인 디클로로실란(SiH2Cl2, "DCS")에 대한 노출 시간들은 각각 60초 및 90초에 고정되었다. 예시된 바와 같이, TiSiN 박막의 전기 저항률의 감소는 제2 증착 단계에서 증가하는 Ti 전구체 노출 시간과 함께 관찰되었다. 제2 증착 단계에서 Ti 전구체 노출을 생략하는 것을 제외하고 동일한 공정을 사용하여 증착되는 TiSiN 박막과 비교하여, 제2 증착 단계에서 0.7초만큼 짧은 Ti 전구체 노출 시간으로 증착되는 TiSiN 박막들은 실질적으로 더 낮은 저항률들을 갖는다는 것을 알 수 있다. 더 긴 노출 시간들이 저항률을 추가로 감소시키지만, 실질적인 감소는 0.7초만큼 짧은 Ti 전구체 펄스 기간으로 달성된다는 것을 알 수 있다. 도시된 바와 같이, 제2 증착 단계에서 선행하는 Ti 노출 없이(x-축의 제로 값), DCS에 대한 60초의 노출과 비교하여, DCS의 90초의 노출은 저항률을 약 2800 μΩ-cm에서 약 3200 μΩ-cm까지 증가시키며, 이는 10%보다 더 크다. 즉, 60초의 DCS는 표면을 실질적으로 포화시키기에 충분하지 않을 수 있다는 것이 추론될 수 있다. 그러나, DCS 포화 레벨에 관계없이, 0.7초만큼 짧은 기간을 갖는 Ti 전구체 노출은 저항률을 실질적으로 감소시키는 데 효과적인 것으로 관찰된다. 그 후, Ti 전구체 노출 시간의 추가적인 증가에 따른 저항률의 변화는 저항률에서 실질적으로 더 적은 변화를 야기한다. 도시된 바와 같이, 제2 증착 단계에서 0.7초의 Ti 전구체 노출 기간으로 획득되는 TiSiN 박막과 비교하여, 1.2초의 Ti 노출 기간으로 획득되는 TiSiN 박막은 상대적으로 작은 양, 예를 들어, 약 10% 이하에 의해 변경되는 전기 저항률을 갖는다. 결과들은, 제2 증착 단계에서 Si 전구체 전에 상대적으로 짧은 Ti 전구체의 삽입에 의해, 2개의 유리한 기술적 효과들, 즉 저항률의 실질적인 감소 뿐만 아니라 저항률의 가변성의 실질적인 감소가 획득된다는 것을 예시한다.
도 20a 내지 도 20c 도 17에 예시되는 것과 유사한 증착 사이클의 제2 증착 단계에서 상이한 Ti 전구체(TiCl4) 노출 시간들을 사용하여 형성되는 TiSiN 박막들로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다. 도 20a 내지 도 20c의 현미경 사진들은 평면 반도체 기판 상에 약 4 nm의 등가 두께를 갖는 TiSiN 박막으로 (상단에서 개구의 폭을 사용하여 측정되는) 57:1의 종횡비를 갖는 높은 비율 구조들을 라이닝한 후 획득되었다. 도 20a 내지 도 20c의 현미경 사진들에 이미지화되는 TiSiN 박막들은 도 14 내지 도 17에 예시되는 것들에 따른 방법을 사용하여 형성되었으며, 제2 증착 단계에서, Si 전구체(디클로로실란) 노출 시간은 90초에 고정된 반면 Ti 전구체 노출 시간들은 각각 0초, 0.7초 및 1.2초이었다. 알 수 있는 바와 같이, 스텝 커버리지는 각각 도 20a 내지 도 20c로부터 83%, 85% 및 87%인 것으로 측정되었다.
도 21a 내지 도 21c는 도 14 내지 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 Ti 전구체(TiCl4) 노출 시간의 함수로서 실험적으로 측정된 전기 저항률들의 그래프들이며, 여기서 Si 전구체인 모노클로로실란(SiH3Cl, "MCS")에 대한 노출 시간들은 각각 3.5초, 30초 및 90초에 고정되었다. 예시된 바와 같이, TiSiN 필름의 전기 저항률의 감소는 제2 증착 단계에서 증가하는 Ti 전구체 노출 시간과 함께 관찰될 수 있다. 제2 증착 단계에서 Ti 전구체 노출을 생략하는 것을 제외하고 동일한 공정을 사용하여 증착되는 TiSiN 박막과 비교하여, 제2 증착 단계에서 0.7초만큼 짧은 Ti 전구체 노출 시간으로 증착되는 TiSiN 박막들이 실질적으로 더 낮은 저항률을 갖는다는 것을 알 수 있다. 더 긴 노출 시간들이 저항률을 추가로 감소시키지만, 실질적인 감소는 0.7초만큼 펄스 기간으로 달성된다는 것을 알 수 있다. 여기서, 도 19a 및 도 19b와 관련하여 상술한 유사한 관찰들이 이루어질 수 있다. 도시된 바와 같이, 제2 증착 단계에서 선행하는 Ti 노출 없이(x-축의 제로 값), MCS 포화 레벨에 관계없이, 0.7초만큼 짧은 기간을 갖는 Ti 전구체 노출은 저항률을 실질적으로 감소시키는 데 효과적인 것으로 관찰되었다. 그 후, Ti 전구체 노출 시간의 추가적인 증가에 따른 저항률의 변화는 저항률에서 실질적으로 더 적은 변화를 야기한다. 도시된 바와 같이, 제2 증착 단계에서 0.7초의 Ti 전구체 노출 기간으로 획득되는 TiSiN 박막과 비교하여, 1.2초의 Ti 노출 기간으로 획득되는 TiSiN 박막은 상대적으로 작은 양, 예를 들어, 약 10% 이하에 의해 변경되는 전기 저항률을 갖는다. 결과들은, 제2 증착 단계에서 Si 전구체 전에 상대적으로 짧은 Ti 전구체의 삽입에 의해, 2개의 유리한 기술적 효과들, 즉 저항률의 실질적인 감소 뿐만 아니라 저항률의 가변성의 실질적인 감소가 획득된다는 것을 예시한다.
도 22a 내지 도 22c는 도 17에 예시되는 것과 유사한 증착 사이클의 제2 증착 단계에서 상이한 Ti 전구체(TiCl4) 노출 시간들을 사용하여 형성되는 TiSiN 박막들로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다. 도 22a 내지 도 22c의 현미경 사진들은 평면 반도체 기판 상에 약 4 nm의 등가 두께를 갖는 TiSiN 박막으로 (상단에서 개구의 폭을 사용하여 측정되는) 57:1의 종횡비를 갖는 높은 비율 구조들을 라이닝한 후 획득되었다. 도 22a 및 도 22b의 현미경 사진들에 이미지화되는 TiSiN 박막들은 도 14 내지 도 17에 예시되는 것과 유사한 방법을 사용하여 형성되었으며, 제2 증착 단계에서, Si 전구체(모노클로로실란) 노출 시간은 3.5초에 고정된 반면 Ti 전구체 노출 시간들은 각각 0초 및 1.2초이었다. 도 22c의 현미경 사진들에 이미지화되는 TiSiN 박막들은 도 14 내지 도 17에 예시되는 것과 유사한 방법을 사용하여 형성되었으며, 제2 증착 단계에서, Si 전구체(모노클로로실란) 노출 시간은 90초인 반면 Ti 전구체 노출 시간들은 1.2초이었다. 알 수 있는 바와 같이, 스텝 커버리지는 각각 도 22a 내지 도 22c의 현미경 사진들로부터 86%, 93% 및 96%인 것으로 측정되었다.
도 23a 내지 도 23b는 도 14 내지 도 17에 예시되는 증착 사이클의 제2 증착 단계에서 Ti 전구체(TiCl4) 노출 시간의 함수로서 실험적으로 측정된 전기 저항률들의 그래프들이며, 여기서 Si 전구체인 트리실리콘 옥토클로라이드(Si3Cl8, "OTCS")에 대한 노출 시간들은 각각 5초 및 30초에 고정되었다. 예시된 바와 같이, TiSiN 필름의 전기 저항률의 감소는 제2 증착 단계에서 증가하는 Ti 전구체 노출 시간과 함께 관찰될 수 있다. 제2 증착 단계에서 Ti 전구체 노출을 생략하는 것을 제외하고 동일한 공정을 사용하여 증착되는 TiSiN 박막과 비교하여, 제2 증착 단계에서 1.2초만큼 짧은 Ti 전구체 노출 시간으로 증착되는 TiSiN 박막들이 실질적으로 더 낮은 저항률을 갖는다는 것을 알 수 있다. 여기서, 도 19a 및 도 19b와 관련하여 상술한 유사한 관찰들이 이루어질 수 있다. 도시된 바와 같이, 제2 증착 단계에서 선행하는 Ti 노출 없이(x-축의 제로 값), OTCS 포화 레벨에 관계없이, 1.2초만큼 짧은 기간을 갖는 Ti 전구체 노출은 저항률을 실질적으로 감소시키는 데 효과적인 것으로 관찰된다. 유사하게, 제2 증착 단계에서 Si 전구체 전에 상대적으로 짧은 Ti 전구체의 삽입에 의해, 2개의 유리한 기술적 효과들, 즉 저항률의 실질적인 감소 뿐만 아니라 저항률의 가변성의 실질적인 감소가 획득된다.
도 24a 내지 도 24b는 도 17에 예시되는 것과 유사한 증착 사이클의 제2 증착 단계에서 상이한 Ti 전구체(TiCl4) 노출 시간들을 사용하여 형성되는 TiSiN 박막들로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다. 도 24a 내지 도 24b의 현미경 사진들은 평면 반도체 기판 상에 약 4 nm의 등가 두께를 갖는 TiSiN 박막으로 (상단에서 개구의 폭을 사용하여 측정되는) 57:1의 종횡비를 갖는 높은 비율 구조들을 라이닝한 후 획득되었다. 도 24a 내지 도 24b의 현미경 사진들에 이미지화되는 TiSiN 박막들은 도 14 내지 도 17에 예시되는 것들에 따른 방법을 사용하여 형성되었으며, 제2 증착 단계에서, Si 전구체(OTCS) 노출 시간은 5초에 고정된 반면 Ti 전구체 노출 시간들은 각각 0초 및 1.2초이었다. 알 수 있는 바와 같이, 스텝 커버리지는 각각 도 24a 내지 도 24b의 현미경 사진들로부터 96% 및 100%인 것으로 측정되었다.
유리하게는, 도 20a 내지 도 20c, 도 22a 내지 도 22c 및 24a 내지 도 24b와 관련하여 예시되는 투과 전자 현미경 사진들은 ALD TiN 박막들과 비교하여 초박막 확산 배리어들의 평활도를 크게 개선한다는 것을 입증한다(예를 들어, 도 12 참조). 도 20a 내지 도 20c, 도 22a 내지 도 22c 및 24a 내지 도 24b와 관련하여 예시되는 투과 전자 현미경 사진들 각각에서, TiSiN 박막들은 5 nm 미만의 두께에서 기판 표면을 연속적으로 커버한다.
도 20a 내지 도 20c, 도 22a 내지 도 22c 및 24a 내지 도 24b와 관련하여 예시되는 투과 전자 현미경 사진들에서, 57:1의 종횡비는 상기 개구의 높이 대 폭의 비율로서 측정되었다. 트렌치 구조의 전체 뷰(view)가 도 25a에 도시된다. 종횡비는 다양한 방식들로 정의될 수 있다는 것이 이해될 것이다. 예를 들어, 하단 개구의 높이 대 폭의 비율은 약 171:1이다.
TiN/TiSiN 나노라미네이트 확산 배리어 증착
도 13 및 도 17과 관련하여 상술한 방법들을 다시 참조하면, 발명자들은 제1 증착 단계들의 수(m) 대 제2 증착 단계들의 수(n)의 비율(m/n)이 TiSiN을 포함하는 실질적으로 균질한 필름 또는 별개의 층들로서 TiN 및 TiSiN을 포함하는 나노라미네이트를 형성하도록 조정될 수 있다는 것을 발견하였다.
도 26a은 일부 실시예들에 따라 나노라미네이트 박막을 형성하는 방법을 예시하는 흐름도이다. 도 26a에 예시되는 바와 같이, 방법은 반도체 기판을 하나 이상의(y1) 제1 증착 단계들에 노출시킴으로써 TiN을 포함하는 박막을 증착시키는 단계, 반도체 기판을 하나 이상의(x) 제2 증착 단계들에 노출시킴으로써 TiSiN을 포함하는 박막을 증착시키는 단계 및 반도체 기판을 하나 이상의(y2) 제1 증착 단계들에 노출시킴으로써 TiN을 포함하는 다른 박막을 형성하는 단계를 포함한다. 일부 실시예들에서, y1 및 y2는 상이하다. 도 26b는 일부 실시예들에 따라 도 5b 내지 도 5d 및 도 13에 예시되는 것과 유사한 기상 증착 사이클들을 사용하여 나노라미네이트 박막을 형성하는 방법을 예시하는 흐름도이다. 도 26c는 일부 실시예들에 따라 도 14 내지 도 17에 예시되는 것과 유사한 기상 증착 사이클들을 사용하여 나노라미네이트 박막을 형성하는 방법을 예시하는 흐름도이다.
다양한 실시예들에 따르면, 실질적 균질 층을 형성하기 위해 박막, 예를 들어, TiSiN을 포함하는 확산 배리어 층을 형성할 때, 제1 증착 단계들 및/또는 제2 증착 단계들의 백 투 백 수행들의 수(number)는, 박막이 상술한 온도들에서 증착될 때, 약 50, 30, 25, 20, 15, 10, 5 미만, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다. 다른 한편으로는, 박막은 제1 증착 단계들 및/또는 제2 증착 단계들의 백 투 백(back-to-back) 수행들의 수가 이들 값들을 초과할 때 나노라미네이트 구조를 포함할 수 있다.
도 27a는 일부 실시예들에 따른 도 26a 및 도 26c에 예시되는 방법에 따라 증착되는 다양한 나노라미네이트 박막들 상에서 실험적으로 측정되는 전기 저항률들의 그래프이다. 측정된 나노라미네이트 박막들은 2개의 TiN 박막들 사이에 개재되는 TiSiN 박막을 포함한다. 상부 및 하부 TiN 박막들의 두께를 독립적으로 조정함으로써, 전기 저항률이 튜닝될 수 있다는 것을 알 수 있다. 예상외로, TiN 박막들의 총 결합된 두께들이 측정된 3개의 나노라미네이트 필름들에서 동일한 반면, 전기 저항률은 하부 TiN 박막이 상부 TiN 박막보다 더 얇을 때 예상외로 더 낮아졌다. 균질한 TiSiN 필름들과 관련하여 상술한 적어도 다양한 이점들은 실시예들에 따른 나노라미네이트들에서 동일하게 관찰되었다는 것이 이해될 것이다.
도 27b는 일부 실시예들에 따른 도 26a 및 도 26c에 예시되는 방법에 따라 증착되는 다양한 나노라미네이트 박막들로부터 측정되는 실험적으로 측정된 그레이징 입사 X-선 회절 스펙트럼들의 그래프이다.
도 28a 및 28b는 일부 실시예들에 따라 나노라미네이트 박막으로 라이닝되는 높은 종횡비 구조들로부터 획득되는 단면 투과 전자 현미경 사진들이다. 스텝 커버리지는 균질한 TiSiN 박막과 비슷했다는 것을 알 수 있다.
높은 모듈러스 및 경도를 포함하는 우수한 기계적 속성들을 갖는 TiSiN 박막들
상술한 바와 같이, TiSiN을 포함하는 박막들은, 예를 들어, 높은 종횡비 비아들 또는 트렌치들을 라이닝하는 전극들 및/또는 확산 배리어들을 형성하는 많은 적용들에 대해 바람직하다. 위에 논의된 바와 같이, 예를 들어, 높은 종횡비 구조들의 상대적으로 높은 면적 밀도를 갖는 기판을 컨포멀하게 코팅하기 위한 도 5a 내지 도 5d와 관련하여 상술한 공정 조건들은, 몇 가지 예를 들자면, 그 중에서도, 증착 동안 전구체들의 반응 챔버 압력 또는 부분 압력들, 증착 속도, 반응 챔버로 도입되는 전구체들의 온도 또는 압력, 전구체들의 흐름 속도 및 노출 시간을 제어함으로써 최적화될 수 있다.
TiSiN의 다양한 적용들은, 전기 및 배리어 속성들에 더하여, TiSiN을 포함하는 박막들의 개선된 구조적 및 기계적 속성들을 점점 더 요구한다. 예를 들어, 집적 회로 디바이스들의 피처들이 계속해서 크기에서 수축되고/되거나 종횡비에서 증가함에 따라, 확산 배리어 및/또는 전극들의 역할을 하는 박막들에 대한 물리적 요구들이 계속해서 증가한다. 박막들의 두께들은 또한 수축되는 피처 크기들과 함께 수축될 수 있고, 박막들은 대응하여 더 높은 레벨들의 열기계적 응력 하에 배치될 수 있다. TiN이 많은 적용들에 대한 선두 물질들 중 하나이지만, 높은-종횡비 구조들에서 TiN의 구조적 실패(failure)는 집적 회로 디바이스들의 신뢰성 및 수율에 대한 주요 관심사이다. 결함들, 굽힘 및 좌굴(buckling)과 같은 실패 모드들은 경도(hardness) 및 탄성 모듈러스(elastic modulus)와 같은 TiN 필름의 부적합한 물리적 속성들과 연관되어 있다. 따라서, 복잡한 3-차원 구조들에 대한 증가하는 요구와 함께, 우수한 물리적 속성들을 갖는 대안적인 배리어 물질들에 대한 필요성이 존재한다. 이들 및 다른 필요성들을 해결하기 위해, 우수한 기계적 속성들을 갖는 TiSiN을 포함하는 박막들을 형성하고 튜닝하는 방법, 및 그러한 방법들을 사용하여 형성되는 박막들이 본원에 설명된다.
본원에 설명되는 바와 같이, 발명자들은, 그것의 전기적 및 구조적 속성들에 더하여, TiSiN 필름들의 기계적 및 구조적 속성들을 개선하기 위한 상술한 다양한 방법들에 대한 대안 및/또는 추가 개선을 발견하였다. 상술한 바와 같이, 발명자들은, 원자층 증착에 의해 성장될 때에도, 초박막(예를 들어, 5 nm 미만) TiN 층들이 기저 표면을 연속적으로 커버하지 않고 불연속성들을 가질 수 있다는 것을 발견하였다. 그러한 불연속성들은, 확산 배리어들로서 TiN 층들의 효율성을 제한하는 것에 더하여, TiN 필름들의 기계적 및 구조적 속성들을 심각하게 손상시킬 수 있다.
TiN 박막들과는 달리, 발명자들은 본원에 설명되는 특정 증착 조건들 하에서 증착될 때, TiSiN이 첨단 기술 노드들을 위한 초박막 확산 배리어들에 적용하기 위한 우수한 기계적 및 구조적 속성들을 제공하는 데 특히 매우 중요할 수 있는, 예를 들어, 5 nm 미만 만큼 낮은, 이들 초박막 치수들에 이르기까지도 연속적이고 균일한 커버리지를 제공할 수 있다는 것을 발견하였다. 예를 들어, 도 14 내지 도 17과 관련하여 상숭한 바와 같은 유사한 방식에서, 반도체 기판은 하나 이상의 제2 증착 단계들과 교번하고 중첩하는 것 없이 하나 이상의 제1 증착 단계들에 노출되며 여기서: 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고; 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다. 즉, 제2 증착 단계에서, Ti 전구체에 대한 노출은 Si 전구체 노출에 선행하고, Si 전구체 노출 다음에 N 전구체 노출이 이어진다. 방법은 개선된 기계적 무결성(integrity)과 함께 심지어 초박막(예를 들어, 5 nm 미만) 치수들에 이르기까지 TiSiN 필름들의 연속성 및 구조적 속성들을 추가로 개선한다.
도 29는 일부 실시예들에 따라 개선된 기계적 및 구조적 속성들을 갖는 TiSiN을 포함하는 박막을 형성하기 위한 방법을 예시하는 흐름도이다. 이들 실시예들에서, 방법은 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 TiSiN을 포함하는 확산 배리어를 형성하는 단계(2902)를 포함한다. 확산 배리어는 다음을 갖는다: 290 GPa를 초과하는 모듈러스 및 2.7 원자%를 초과하는 Si 함량; 또는 20 GPa를 초과하는 경도 및 2.7 원자%를 초과하는 Si 함량; 또는 확산 배리어의 그레이징 입사 X-선 회절 스펙트럼이 0.4를 초과하는 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율 및 2.7 원자%를 초과하는 Si 함량을 나타내는 것과 같은 결정질 조직; 또는 약 6.5 nm 미만인 평균 그레인 크기 및 2.7%를 초과하는 Si 함량을 갖는 나노결정 구조. 반도체 기판을 하나 이상의 제1 증착 단계들에 노출시키는 단계(2904)는 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함한다. 반도체 기판을 하나 이상의 제2 증착 단계들에 노출시키는 단계(2906)는 반도체 기판을 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, N 전구체에 순차적으로 노출시키는 단계를 포함한다.
도 29에 예시되는 방법에 따른 다양한 실시예들은 도 5b 내지 도 5d 및 도 13 또는 도 14 내지 도 17과 관련하여 상술한 특징들을 포함할 수 있으며, 그 상세들은 간결성을 위해 본원에서 반복되지 않는다. 예를 들어, 실시예들에 따르면, 제1 증착 단계의 Ti 전구체 노출 시간, 제1 증착 단계의 N 전구체 노출 시간 및 제2 증착 단계의 N 전구체 노출 시간 중 각각의 하나의 노출 시간들은 1.0초, 0.8초, 0.6초, 0.4초, 0.2초, 0.1초 미만, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다. 박막 증착 시스템은 기판의 표면이 이들 노출 시간들 내에서 포화 레벨, 예를 들어, 40%, 60%, 80% 초과 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값인 포화 레벨에 실질적으로 도달할 수 있도록 각각의 흐름 속도에서 전구체들 각각을 도입하도록 구성될 수 있다. 신속한 퍼지(purge)가 도 17에 예시된 바와 같이 전구체에 대한 노출 다음에 이어지는 실시예들에서, 신속한 퍼지 단계들의 기간은 1.0초, 0.8초, 0.6초, 0.4초, 0.2초, 0.1초 미만, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다.
도 17을 다시 참조하면, 다른 예에서, 발명자들은 제2 증착 단계에 대한 노출 단계(1730) 동안 반도체 기판을 Ti 전구체에 노출시키는 것이 그것의 노출 시간이 N 전구체의 노출 시간에 비해 동일하거나 더 짧을 때 특히 효과적일 수 있다는 것을 발견하였다. 다양한 실시예들에서, 제2 증착 단계들에서 반도체 기판을 Ti 전구체에 노출시키고 반도체 기판을 Si 전구체에 노출시키는 노출 시간들의 비율은 1, 0.2, 0.4, 0.6, 0.8 및 1.0보다 더 크거나 이들 값들 중 임의의 값에 의해 정의되는 범위의 값이다. 예를 들어, 도 17에 예시된 실시예에서, 제2 증착 단계의 Si 전구체 노출 시간은 30초, 15초, 10초, 5초, 1초, 0.5초 미만이거나 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있는 반면, 제2 증착 단계의 Ti 전구체 노출 시간은 0 또는 2초, 1.5초, 1.0초, 0.5초, 0.2초 미만이거나, 이들 값들 중 임의의 값에 의해 정의되는 범위의 값일 수 있다.
계속해서 도 17을 다시 참조하면, 단지 예시로서, 하나의 특정 예에서, 제1 증착 단계에서 Ti 전구체 펄스/Ti 전구체 퍼지/N 전구체 펄스/N 전구체 퍼지의 전형적인 기간은 각각 0.15초/0.53초/0.2초/0.32초일 수 있는 반면, 제2 증착 단계에서 Ti 전구체 펄스/Ti 전구체 퍼지/Si 전구체 펄스/Si 전구체 퍼지/N 전구체 펄스/N 전구체 퍼지의 전형적인 기간은 각각 0-1.0초/0.3초/1-10초/0.5초/0.5초/0.5초일 수 있다.
노출 시간들에 더하여, 1 증착 단계들의 수(m) 대 제2 증착 단계들의 수(n)의 비율(m/n)은 결과적 TiSiN 박막의 다양한 특성들을 튜닝함으로써 조정될 수 있다. m/n은 5, 10, 20, 40, 60, 80 및 100보다 더 클 수 있다.
도 30은 실시예들에 따라 전구체 노출 시간들 및/또는 제1 증착 단계들의 수와 제2 증착 단계들의 수의 비율에 의해 튜닝함으로써 TiSiN 박막의 Si 함량의 튜닝가능성을 예시하는 그래프이다. x-축은 m:n 비율을 플롯팅하고 y-축은 X-선 광분자 분광법(XPS)에 측정되는 바와 같은 TiSiN 박막의 Si 함량을 플롯팅한다. 증가하는 m/n 비율과 함께 감소하는 Si 함량을 도시하는 3개의 곡선들은 1초의 고정된 Ti 전구체 노출 시간에 대한, 1초, 5초, 및 10초의 Si 전구체 노출 시간들에 대응한다. m/n 비율들과 Si 전구체 노출 시간들의 상이한 조합들은 범위가 약 2.7 원자%에서 9 원자%에 이르는 Si 함량을 갖는 TiSiN 필름들을 생성하며, 이 범위는 우수한 기계적 속성들을 제공하는 데 특히 효과적인 것으로 보인다는 것을 알 수 있다.
그레이징 입사 X-선 회절 스펙트럼들에서 특정 피크들 아래의 영역들은 실시예들에 따라 증착되는 TiSiN 박막들의 특정 구조적 성능 파라미터들의 지표로서 모니터링될 수 있다. 특히, 발명자들은 실시예들에 따라 증착되는 TiSiN 박막들이 TiSiN 박막의 그레이징 입사 X-선 회절 스펙트럼이 TiSiN 박막들의 특정 구조적 성능 파라미터들의 지표로서 모니터링될 수 있는 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율(R)을 나타내도록 결정질 구조를 갖는다는 것을 발견하였다. 어떠한 이론에도 얽매이지 않고, 비율 R은 TiSiN 박막들의 나노결정질 도메인들의 우선적인 (002) 텍스처링(texturing)과 연관될 수 있다. 도 31a 내지 도 31i는 상이한 Si 함량을 갖는 TiSiN 박막들의 실험적으로 측정된 그레이징 입사 X-선 회절(XRD) 스펙트럼들이다.
도 32는 도 31a 내지 도 31i에 도시된 XRD 스펙트럼들을 요약하는 그래프이다. 상이한 Si 함량을 갖는 TiSiN 박막들의 비율들(R)의 결과들이 하기 표 1에 요약된다. 다양한 실시예들에 따르면, 2.7 원자%를 초과하는 Si 함량을 갖는 TiSiN 박막들의 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율(R)은 0.4, 1.0, 2.0, 3.0, 4.0, 4.5를 초과하거나 이들 값들 중 임의의 값에 의해 정의되는 범위의 값을 가질 수 있다. 예시된 바와 같이, R 비율은 약 7 원자%의 Si 함량을 갖는 TiSiN 박막에 대해 대략 4.5 주위의 값에서 정점을 이루고 그 후에 예상치 않게 강하한다. 발명자들은 R 비율의 더 높은 값들이 아래에 설명되는 바와 같이 개선되 경도 및 모듈러스에 상관될 수 있다는 것을 발견하였다.
TiSiN의 X-선 피크 영역들 및 비율들 대 Si 함량
Si
함량		 평균
결정
크기		 [111]
아래
영역		 [002]
아래
영역		 [022]
아래
영역		 [113]
아래
영역		 [222]
아래
영역		 R=
[002]/([111]+[222])
2.7 63 1635 644 817 330 162 0.4
3.5 62 1224 745 483 348 228 0.5
3.8 60 907 912 411 350 278 0.8
4.5 59 245 1208 618 204 104 3.5
5.5 58 182 1388 656 233 170 4.0
5.8 58 159 1226 644 207 146 4.0
6.0 57 183 1411 744 213 143 4.3
6.8 56 117 987 559 163 104 4.5
9.0 54 108 1038 627 187 220 3.2
도 33은 도 31a 내지 도 31i에 도시된 측정된 그레이징 입사 X-선 회절(XRD) 스펙트럼들로부터 계산되는 Si 함량의 함수로서 추정된 평균 나노결정 그레인 크기의 그래프이다. 평균 그레인 크기는 기술 분야에 공지된 Scherrer 방법을 사용한 XRD 스펙트럼들의 넓어진 피크들을 사용하여 계산되었다. TiSiN 박막들은 약 6.5 nm, 6.0 nm, 5.5 nm, 5.0 nm 미만 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값인 평균 그레인 크기를 갖는 나노결정 구조를 갖는다. 발명자들은 아래에 설명되는 바와 같이 더 작은 그레인 크기가 약 7 원자% Si에 대응하는 약 5.5 nm보다 더 큰 그레인 크기에 대한 개선된 경도 및 모듈러스에 상관될 수 있다는 것을 발견하였다.도 34는 도 30에 예시되는 공정 조건들에 대응하는 TiSiN 박막들 상에서 측정되는 Si 함량의 함수로서 경도 값들의 그래프이다. 도 35는 도 30에 예시되는 공정 조건들에 대응하는 TiSiN 박막들의 Si 함량의 함수로서 모듈러스 값들의 그래프이다. 경도 및 모듈러스 값들은 나노압입 기술을 사용하여 측정되었다. 예시된 바와 같이, 경도 및 모듈러스 값들은 일반적으로 R 비율에 비례하고 이와 동일한 일반적인 경향을 따른다(도 32). 예시된 바와 같이, 경도 및 모듈러스 값들의 피크들은 일반적으로 R 비율의 피크 및 약 7 원자%의 Si 함량을 갖는 TiSiN 박막에 대한 피크들과 일치하고 그 후에 예기치 못하게 강하한다. 게다가, 경도 및 모듈러스 값4들은 일반적으로 약 7 원자% Si에 대응하는 약 5.5 nm의 그레인 크기에 이르기까지 그레인 크기에 반비례한다.
어떠한 이론에도 얽매이지 않고, 증가하는 경도 및 모듈러스는 그레인-경계 경화 효과와 관련될 수 있으며, 여기서 증가하는 Si 함량은 더 작은 그레인 크기들, 및 따라서 더 높은 밀도의 그레인 경계들을 초래한다. 그레인 경계들은 서로 상호작용하여 그레인 경계들의 조밀한 3-차원 네트워크를 형성할 수 있다. 그러한 조건들 하에서, 외력 하에서의 그레인들의 이동은 그레인 경계들의 3-차원 네트워크 때문에 극도로 제한되어, 더 높은 경도 및 모듈러스 값들을 야기한다. 그러나, 예시된 바와 같이, 이러한 효과는 7 원자%의 Si 함량 주위에서 정점을 이루며, 그 위에서 경도 및 모듈러스는 실제로 감소한다. 어떠한 이론에도 얽매이지 않고, 이것은 비정질 상의 증가하는 분율에 기인할 수 있으며, 이는 그레인 경계 경화 효과를 감소시킬 수 있다. 따라서, 경도 및 모듈러스 값들을 개선하기 위해 Si 함량을 증가시키는 것은 약 7 원자%의 임계값까지 효과적일 수 있다. 다양한 실시예들에 따르면, 실시예들에 따른 TiSiN 박막들은 본원에 개시되는 모듈러스 및 경도를 달성하기 위해 표 1에 나열되는 값들 중 임의의 값을 초과하는 Si 함량을 갖는다. 특정 실시예에서, Si 함량은 7%를 초과하지 않는다.
도 36은 실시예들에 따른 TiSiN 박막으로 라이닝되는 높은 종횡비 구조들로부터 획득되는 더 낮은 또는 더 높은 해상도 단면 투과 전자 현미경 사진들을 도시한다. 높은 종횡비 구조들은 도 25a 내지 도25b와 관련하여 상술한 것들과 유사하다. 실시예들에 따르면, 본원에 설명되는 바와 같은 높은 모듈러스 및 경도를 갖는 TiSiN 박막들은 또한 우수한 균일성 및 스텝 커버리지를 나타내며, 이는 도 36에 도시된 바와 같은 높은 종횡비 구조의 단면 TEM 이미지들을 사용하여 측정된 바와 같은 > 85%를 초과할 수 있다. 스텝 커버리지를 측정하는 하나의 예시적 방법으로서, (상부 상면) TT, (상부 좌측면) TS-L, (상부 우측면) TS-R, (하부 좌측면) BS-L 및 BS-R(하부 우측면)으로서 표시되는 거리들은 이미지 처리 소프트웨어 프로그램을 사용하여 다수의 측정들에 걸쳐 평균화함으로써 측정되었다. 도 36에 도시된 특정의 높은 종횡비 구조의 경우, 측정 값들은 다음과 같았다: TT=12.87 nm, TS-L=11.96 nm, TS-R = 11.81 nm, BS-L= 10.67 nm, BS-R=11.11 nm. 스텝 커버리지는 다음과 같이 계산되었다: SC=(BS-L+BS-R)/(TS-L+TS-R) = 21.78 nm/23.77 nm = 92%. 대안적으로, 스텝 커버리지는 다음과 같이 계산될 수 있다:(BS-L+BS-R)2/(TT)= 10.89/12.87 nm/23.77 nm = 85%.
실시예들에 따라 높은 모듈러스 및 경도에 대해 증착되는 TiSiN 확산 배리어는 0.4 nm, 0.3 nm, 0.2 nm, 0.1 nm 미만, 또는 이들 값들 중 임의의 값에 의해 정의되는 범위의 값 또는 더 낮은 값인 제곱 평균(RMS) 표면 거칠기 값을 가질 수 있다. 감소된 RMS 거칠기는 차례로 확산 배리어 층들의 컨포멀성을 개선할 수 있다. 도 37a는 실시예들에 다라 증착되는 TiSiN 박막의 원자력 현미경 이미지이다. 측정된 RMS 거칠기는 0.27 nm이었다. 도 37b는 비교예로서 TiN 박막의 원자력 현미경 이미지이다. 비슷한 두께를 갖는 TiN 박막의 경우, RMS 거칠기는 0.67 nm에서 실질적으로 더 높았다.
추가적인 실시예들 I
1. 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 1 torr보다 더 큰 반응 챔버의 압력에서 복수의 기상 증착 사이클들에 노출시킴으로써 TiSiN 또는 TiAlN 중 하나 또는 둘 다를 포함하는 박막을 형성하는 단계 - 상기 기상 증착 사이클들은 티타늄(Ti) 전구체에 대한 노출들, 질소(N) 전구체에 대한 노출들 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 다에 대한 노출들을 포함함 -를 포함하며,
상기 반도체 기판은 상기 하나 이상의 기상 증착 사이클들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 표면 토포그래피(topography)를 포함하는, 방법.
2. 실시예 1에 있어서, 상기 표면 토포그래피는 5를 초과하는 종횡비를 갖는 복수의 트렌치들 또는 비아들을 포함하는, 방법.
3. 실시예 2에 있어서, 상기 트렌치들 또는 비아들의 수 및 치수들은 상기 표면적들의 상기 비율이 20을 초과하도록 하는 것인, 방법.
4. 실시예 1에 있어서, 상기 박막을 형성하는 단계는 3-10 torr의 상기 반응 챔버의 압력에서 상기 반도체 기판을 하나 이상의 기상 증착 사이클들에 노출시키는 단계를 포함하는, 방법.
5. 실시예 1에 있어서, 상기 Ti 전구체, 상기 N 전구체 및 상기 Si 또는 Al 전구체 중 하나 이상은 실온 및 대기압에서 액체인, 방법.
6. 실시예 1에서, 상기 반도체 기판을 상기 하나 이상의 기상 증착 사이클들에 노출시키는 단계는:
상기 반도체 기판을 복수의 제1 증착 단계들에 노출시키는 단계 - 상기 제1 증착 단계들 각각은 상기 Ti 전구체에 대한 상기 노출 및 상기 N 전구체에 대한 상기 노출을 포함함 -; 및
상기 반도체 기판을 복수의 제2 증착 단계들에 노출시키는 단계 - 상기 제2 증착 단계들 각각은 상기 Si 전구체 또는 상기 Al 전구체 중 하나 또는 둘 다에 대한 노출을 포함함 -를 포함하는, 방법.
7. 실시예 6에 있어서, 상기 제2 증착 단계들 중 적어도 하나는 상기 N 전구체에 대한 추가 노출을 더 포함하는, 방법.
8. 실시예 6에서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 상기 박막이 적어도 부분적으로 비정질이도록 하는 것인, 방법.
9. 실시예 8에서, 상기 제1 증착 단계들의 상기 수 대 상기 제2 증착 단계들의 상기 수의 상기 비율은 15:1 이하인, 방법.
10. 실시예 8에 있어서, 상기 박막은 약 10 원자%를 초과하는 실리콘 농도를 갖는 TiSiN을 포함하는, 방법.
11. 실시예 6에서, 상기 제1 증착 단계들의 수 및 상기 제2 증착 단계들의 수는 상기 박막이 층 깊이 방향에서 실질적으로 균질하도록 하는 것인, 방법.
12. 실시예 11에 있어서, 상기 제1 증착 단계들의 상기 수 또는 상기 제2 증착 단계들의 상기 수는 약 50 사이클을 초과하지 않는, 방법.
13. 실시예 1에 있어서, 상기 박막은 TiSiN을 포함하고, 상기 Si 전구체는 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 구성되는 군으로부터 선택되는 화합물인, 방법.
14. 실시예 1에 있어서, 상기 박막은 TiAlN을 포함하고, 상기 Al 전구체는 트리-메틸 알루미늄, 트리-이소-부틸-알루미늄 및 트리스(디메틸아미노) 알루미늄으로 구성되는 군으로부터 선택되는 화합물인, 방법.
15. 실시예 1에 있어서, 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계는 450℃ 내지 650℃의 기판 온도에서 수행되는, 방법.
16. 확산 배리어를 형성하는 방법으로서,
그 상에 형성되는 복수의 개구들을 포함하는 반도체 기판을 제공하는 단계 - 상기 개구들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함함 -; 및
상기 반도체 기판을 복수의 기상 증착 사이클들에 노출시킴으로써 적어도 부분적으로 비정질인 TiSiN 또는 TiAlN 중 하나 또는 둘 다를 포함하는 확산 배리어 층으로 상기 개구들의 표면들을 라이닝하는 단계 - 상기 기상 증착 사이클들은 티타늄(Ti) 전구체에 대한 노출들, 질소(N) 전구체에 대한 노출들 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 다에 대한 노출들을 포함함 -를 포함하는, 방법.
17. 실시예 16에 있어서, 상기 개구들의 상기 종횡비들은 5를 초과하는, 방법.
18. 실시예 17에 있어서, 상기 개구들의 표면들을 라이닝하는 단계는 상기 개구들의 높이의 하부 25% 및 상기 개구들의 상기 높이의 상부 25% 상에 형성되는 상기 확산 배리어 층의 두께들의 비율이 0.6을 초과하도록 컨포멀하게 라이닝하는 단계를 포함하는, 방법.
19. 실시예 16에 있어서, 상기 개구들의 상기 수 및 치수들은 상기 하나 이상의 기상 증착 사이클들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 하는 것인, 방법.
20. 실시예 16에 있어서, 개구들의 표면들을 라이닝하는 단계는 상기 반도체 기판을 3-10 torr의 반응 챔버의 압력에서 상기 기상 증착 사이클들에 노출시키는 단계를 포함하는, 방법.
21. 실시예 16에 있어서, 상기 개구들은 노출된 반도체 하단 표면을 더 포함하는, 방법.
22. 실시예 16에 있어서, 상기 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계는:
상기 반도체 기판을 복수의 제1 증착 단계들에 노출시키는 단계 - 상기 제1 증착 단계들은 상기 Ti 전구체에 대한 상기 노출 및 상기 N 전구체에 대한 상기 노출을 포함함 -; 및
상기 반도체 기판을 복수의 제2 증착 단계들에 노출시키는 단계 - 상기 제2 증착 단계들은 상기 Si 전구체 또는 상기 Al 전구체 중 하나 또는 둘 다에 대한 상기 노출들을 포함함 -를 포함하는, 방법.
23. 실시예 22에 있어서, 상기 제2 증착 단계들은 상기 N 전구체에 대한 추가 노출을 더 포함하는, 방법.
24. 실시예 22에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 상기 확산 배리어 층이 적어도 부분적으로 비정질이도록 하는 것인, 방법.
25. 실시예 24에 있어서, 상기 제1 증착 단계들의 상기 수 대 상기 제2 증착 단계들의 상기 수의 상기 비율은 2:3, 3:2, 5:4, 7:3, 7:5, 7:1, 10:1 또는 15:1인, 방법.
26. 실시예 22에 있어서, 상기 제1 증착 단계들의 수 및 상기 제2 증착 단계들의 수는 상기 확산 배리어 층이 층 깊이 방향에서 실질적으로 균질하도록 하는, 방법.
27. 실시예 26에 있어서, 상기 제1 증착 단계들의 상기 수 또는 상기 제2 증착 단계들의 상기 수는 약 50 사이클을 초과하지 않는, 방법.
28. 실시예 22에 있어서, 상기 제1 증착 단계들의 수 및 상기 제2 증착 단계들의 수는 상기 확산 배리어 층이 나노라미네이트 구조를 갖도록 하는, 방법.
29. 실시예 16에 있어서, 상기 확산 배리어 층의 제곱 평균 표면 거칠기는 상기 확산 배리어 층의 평균 두께에 기초하여 약 5% 미만인, 방법.
30. 실시예 16에 있어서, 상기 확산 배리어 층은 TiSiN을 포함하고, 상기 Si 전구체는 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 구성되는 군으로부터 선택되는 화합물인, 방법.
31. 실시예 16에 있어서, 상기 확산 배리어 층은 TiAlN을 포함하고, 상기 Al 전구체는 트리-메틸 알루미늄, 트리-이소-부틸-알루미늄 및 트리스(디메틸아미노) 알루미늄으로 구성되는 군으로부터 선택되는 화합물인, 방법.
32. 실시예 16에 있어서, 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계는 450℃ 내지 650℃의 기판 온도에서 수행되는, 방법.
33. 박막을 형성하는 방법으로서, 상기 방법은:
반도체 기판을 5 torr보다 더 큰 반응 챔버의 압력에서 복수의 기상 증착 사이클들에 노출시킴으로써 TiSiN 또는 TiAlN 증 하나 또는 둘 다를 포함하는 박막을 형성하는 단계를 포함하며, 상기 기상 증착 사이클들은 티타늄(Ti) 전구체에 대한 노출들, 질소(N) 전구체에 대한 노출들 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 다에 대한 노출들을 포함하는, 방법.
34. 실시예 33에 있어서, 상기 반응 챔버의 상기 압력은 10 torr 미만인, 방법.
35. 실시예 33에 있어서, 상기 반도체 기판은 상기 하나 이상의 기상 증착 사이클들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 표면 토포그래피를 포함하는, 방법.
36. 실시예 35에 있어서, 상기 반도체 기판은 그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하며, 상기 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함하는, 방법.
37. 실시예 33에 있어서, 상기 반도체 기판을 상기 하나 이상의 기상 증착 사이클들에 노출시키는 단계는:
상기 반도체 기판을 복수의 제1 증착 단계들에 노출시키는 단계 - 상기 제1 증착 단계들은 상기 Ti 전구체에 대한 상기 노출 및 상기 N 전구체에 대한 상기 노출을 포함함 -; 및
상기 반도체 기판을 복수의 제2 증착 단계들에 노출시키는 단계 - 상기 제2 증착 단계들은 상기 Si 전구체 또는 상기 Al 전구체 중 하나 또는 둘 다에 대한 상기 노출을 포함하는, 방법.
38. 실시예 37에 있어서, 상기 제2 증착 단계들은 상기 N 전구체에 대한 추가 노출을 더 포함하는, 방법.
39. 실시예 37에 있어서, 상기 제1 증착 단계들의 수 대 제2 증착 단계들의 수의 비율은 상기 박막이 적어도 부분적으로 비정질이도록 하는 것인, 방법.
40. 실시예 39에서, 상기 제1 증착 단계들의 상기 수 대 상기 제2 증착 단계들의 상기 수의 상기 비율은 15:1 이하인, 방법.
41. 실시예 37에 있어서, 상기 제1 증착 단계들의 수 및 상기 제2 증착 단계들의 수는 상기 박막이 층 깊이 방향에서 실질적으로 균질하도록 하는, 방법.
42. 실시예 41에 있어서, 상기 제1 증착 단계들의 상기 수 및 상기 제2 증착 단계들의 상기 수는 약 50 사이클을 초과하지 않는, 방법.
43. 실시예 33에 있어서, 상기 박막은 TiSiN을 포함하고, 상기 Si 전구체는 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 구성되는 군으로부터 선택되는 화합물인, 방법.
44. 실시예 33에 있어서, 상기 박막은 TiAlN을 포함하고, 상기 Al 전구체는 트리-메틸 알루미늄, 트리-이소-부틸-알루미늄 및 트리스(디메틸아미노) 알루미늄으로 구성되는 군으로부터 선택되는 화합물인, 방법.
45. 실시예 33에 있어서, 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계는 450℃ 내지 650℃의 기판 온도에서 수행되는, 방법.
46. 반도체 구조로서,
그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판 - 상기 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함함 -; 및
상기 트렌치들 또는 비아들의 표면들을 컨포멀하게 라이닝하는 TiSiN 또는 TiAlN 중 하나 또는 둘 다를 포함하는 확산 배리어 층 - 상기 확산 배리어 층은 적어도 부분적으로 비정질임 -을 포함하는, 반도체 구조.
47. 실시예 46에 있어서, 상기 트렌치들 또는 비아들의 상기 종횡비는 5를 초과하는, 반도체 구조.
48. 실시예 47에 있어서, 상기 확산 배리어 층은 상기 트렌치들 또는 비아들의 높이의 하부 25% 및 상기 트렌치들 또는 비아들의 상기 높이의 상부 25% 상에 형성되는 상기 확산 배리어 층의 두께들의 비율이 0.6을 초과하도록 상기 표면들을 컨포멀하게 라이닝하는, 반도체 구조.
49. 실시예 46에 있어서, 상기 트렌치들 또는 비아들의 면적 밀도는 상기 확산 배리어 층이 형성되는 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 하는, 반도체 구조.
50. 실시예 49에 있어서, 상기 표면적들의 상기 비율은 100을 초과하는, 반도체 구조.
51. 실시예 46에 있어서, 상기 확산 배리어는 실질적으로 완전히 비정질인, 반도체 구조.
52. 실시예 46에 있어서, 상기 확산 배리어 층은 층 깊이 방향에서 실질적으로 균질한, 반도체 구조.
53. 실시예 46에 있어서, 상기 확산 배리어 층은 나노라미네이트 구조를 갖는, 반도체 구조.
54. 실시예 46에 있어서, 상기 확산 배리어 층의 제곱 평균 표면 거칠기는 상기 확산 배리어 층의 평균 두께에 기초하여 약 5% 미만인, 반도체 구조.
55. 실시예 46에 있어서, 상기 확산 배리어 층은 약 10 원자%를 초과하는 실리콘 농도를 갖는 TiSiN을 포함하는, 반도체 구조.
56. 실시예 46에 있어서, 상기 트렌치들 또는 비아들은 반도체 하단 표면을 더 포함하는, 반도체 구조.
57. 실시예 46에 있어서, 상기 트렌치들 또는 비아들은 텅스텐 또는 구리로 충진되는, 반도체 구조.
58. 실시예 46에 있어서, 상기 확산 배리어 층은 약 1-10 nm의 두께를 갖는, 반도체 구조.
59. 실시예 46에 있어서, 상기 트렌치들 또는 비아들은 약 10-1000 nm의 폭을 갖는, 반도체 구조.
60. 실시예 23에 있어서, 상기 확산 배리어 층은 약 1600 μΩ-cm 미만의 전기 저항률을 갖는, 반도체 구조.
추가적인 실시예들 II
1. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는상기 반도체 기판을 그 사이에 상기 N 전구체에 대한 중간 노출 없이 상기 Ti 전구체 및 실리콘(Si) 전구체에 순차적으로 노출시키는 단계 다음에, 상기 반도체 기판을 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
2. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계에 노출시키는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
3. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계에 노출시키는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 Ti 전구체 노출 기간 동안 상기 Ti 전구체 다음에, Si 전구체 노출 기간 동안 실리콘(Si) 전구체 다음에, 상기 N 전구체에 노출시키는 단계를 포함하고,
상기 Si 전구체 노출 기간 대 상기 Ti 전구체 노출 기간의 비율은 2 내지 130 사이인, 방법.
4. 실시예 1 내지 실시예 3 중 어느 한 실시예에 있어서, 상기 방법을 사용하여 형성되는 상기 확산 배리어는 2000 μΩ-cm 이하의 저항률을 갖는, 방법.
5. 실시예 1 내지 실시예 4 중 어느 한 실시예에 있어서, 상기 방법을 사용하여 형성되는 상기 확산 배리어는 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들의 일부로서 상기 Ti 전구체에 노출시키는 것을 제외하고 동일한 방법을 사용하여 형성되는 확산 배리어와 비교하여 적어도 500 μΩ-cm만큼 더 낮은 저항률을 갖는, 방법.
6. 실시예 1 내지 실시예 5 중 어느 한 실시예에 있어서, 상기 반도체 기판은 50을 초과하는 종횡비를 갖는 개구(opening)를 포함하고, 상기 확산 배리어를 형성하는 단계는 상기 개구의 높이의 하부 25% 및 상기 개구의 상기 높이의 상부 25% 상에 형성되는 상기 확산 배리어의 두께들의 비율이 0.9를 초과하도록 상기 개구의 표면들을 라이닝하는 단계를 포함하는, 방법.
7. 실시예 1 내지 실시예 6 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들의 마지막 전구체인 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
8. 실시예 1 내지 실시예 7 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계를 포함하는, 방법.
9. 실시예 1 내지 실시예 8 중 어느 한 실시예에 있어서, 상기 제2 증착 단계의 상기 제1 전구체인 상기 Ti 전구체에 대한 상기 반도체 기판의 노출은 상기 N 전구체에 대한 중간 노출 없이 상기 제1 증착 단계의 마지막 전구체인 상기 N 전구체에 대한 상기 반도체 기판의 노출 즉시 이어지는, 방법.
10. 실시예 1 내지 실시예 9 중 어느 한 실시예에 있어서, 상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Si 전구체에 노출시키고 상기 반도체 기판을 Ti 전구체에 노출시키는 노출 시간들의 비율은 2를 초과하는, 방법.
11. 실시예 1 내지 실시예 10 중 어느 한 실시예에 있어서, 상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Si 전구체에 노출시키고 상기 반도체 기판을 Ti 전구체에 노출시키는 노출 시간들의 비율은 130 미만인, 방법.
12. 실시예 1 내지 실시예 11 중 어느 한 실시예에 있어서, 상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Si 전구체에 노출시키고 상기 반도체 기판을 Ti 전구체에 노출시키는 노출 시간들의 비율은 2 내지 130 사이인, 방법.
13. 실시예 1 내지 실시예 12 중 어느 한 실시예에 있어서, 상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Ti 전구체에 노출시키고 상기 제1 증착 단계들에서 상기 반도체 기판을 상기 Ti 전구체에 노출시키는 노출 시간들의 비율은 3 내지 34 사이인, 방법.
14. 실시예 1 내지 실시예 13 중 어느 한 실시예에 있어서, 상기 제2 증착 단계들에서 상기 반도체 기판을 상기 N 전구체에 노출시키고 상기 제1 증착 단계들에서 상기 반도체 기판을 상기 N 전구체에 노출시키는 노출 시간들의 비율은 5 내지 50 사이인, 방법.
15. 실시예 1 내지 실시예 14 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 Si 전구체에 노출시키는 노출 시간은 3초를 초과하고, 상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Ti 전구체에 노출시키는 노출 시간은 2초보다 더 짧은, 방법.
16. 실시예 1 내지 실시예 15 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 1 torr보다 더 큰 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
17. 실시예 1 내지 실시예 16 중 어느 한 실시예에 있어서, 상기 반도체 기판은 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 표면 토포그래피를 포함하는, 방법.
18. 실시예 17에 있어서, 상기 표면 토포그래피는 5를 초과하는 종횡비를 갖는 복수의 트렌치들 또는 비아들을 포함하는, 방법.
19. 실시예 17 또는 실시예 18에 있어서, 상기 트렌치들 또는 비아들의 수 및 치수들은 상기 표면적의 상기 비율이 20을 초과하도록 하는, 방법.
20. 실시예 1 내지 실시예 19 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 3-10 torr의 상기 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
21. 실시예 1 내지 실시예 20 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 상기 확산 배리어가 적어도 부분적으로 비정질이도록 하는, 방법.
22. 실시예 1 내지 실시예 21 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 3보다 더 큰, 방법.
23. 실시예 1 내지 실시예 22 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 3-60인, 방법.
24. 실시예 1 내지 실시예 23 중 어느 한 실시예에 있어서, 상기 확산 배리어는 5 원자%를 초과하는 실리콘 농도를 갖는 TiSiN을 포함하는, 방법.
25. 실시예 1 내지 실시예 24 중 어느 한 실시예에 있어서, 상기 확산 배리어는 5-30 원자%의 실리콘 농도를 갖는 TiSiN을 포함하는, 방법.
26. 실시예 1 내지 실시예 25 중 어느 한 실시예에 있어서, 상기 Si 전구체는 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 구성되는 군으로부터 선택되는 화합물인, 방법.
27. 실시예 1 내지 실시예 26 중 어느 한 실시예에 있어서, 상기 Ti 전구체는 TiCl4를 포함하는, 방법.
28. 실시예 1 내지 실시예 27 중 어느 한 실시예에 있어서, 상기 N 전구체는 NH3인 방법.
29. 실시예 1 내지 실시예 28 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계는 400℃ 내지 600℃의 기판 온도에서 수행되는, 방법.
30. 실시예 1 내지 실시예 28 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 및 상기 제2 증착 단계들의 수는 상기 확산 배리어 층이 층 깊이 방향에서 실질적으로 균질하도록 하는 것인, 방법.
31. 실시예 30에 있어서, 상기 제1 증착 단계들의 상기 수 및 상기 제2 증착 단계들의 상기 수는 약 50을 초과하지 않는, 방법.
32. 실시예 1 내지 실시예 31 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 및 제2 증착 단계들의 수는 상기 확산 배리어 층이 TiSiN 층들과 교번하는 TiN 층들을 포함하는 나노라미네이트 구조를 갖도록 하는 것인, 방법.
33. 실시예 32에 있어서, 상기 제1 증착 단계들 중 하나 또는 둘 다의 상기 수 및 상기 제2 증착 단계들의 상기 수는 약 50을 초과하는, 방법.
34. 실시예 32 또는 실시예 33에 있어서, 상기 TiN 층들 및 상기 TiSiN 층들 중 하나 또는 둘 다의 두께는 1.5 nm를 초과하는, 방법.
35. 실시예 32 내지 실시예 34 중 어느 한 실시예에 있어서, 상기 나노라미네이트는 TiN 층들 사이에 TiSiN 층을 포함하는, 방법.
36. 실시예 1 내지 실시예 35 중 어느 한 실시예에 있어서, 상기 반도체 기판은 그 상에 형성되는 복수의 개구들을 포함하며, 상기 개구들은 유전체 측벽 표면 및 5를 초과하는 종횡비을 포함하고; 상기 확산 배리어를 형성하는 단계는 상기 개구들의 표면들을 라이닝하는 단계를 포함하는, 방법.
37. 실시예 36에 있어서, 상기 개구들의 표면들을 라이닝하는 단계는 상기 개구들의 높이의 하부 25% 및 상기 개구들의 높이의 상부 25% 상에 형성되는 상기 확산 배리어 층의 두께들의 비율이 0.8을 초과하도록 컨포멀하게 라이닝하는 단계를 포함하는, 방법.
38. 실시예 37에 있어서, 상기 Si 전구체는 SiH2Cl2이고, 상기 비율은 83%를 초과하는, 방법.
39. 실시예 37에 있어서, 상기 Si 전구체는 SiH3Cl이고, 상기 비율은 86%를 초과하는, 방법.
40. 실시예 37에 있어서, 상기 Si 전구체는 Si3Cl8이고, 상기 비율은 86%를 초과하는, 방법.
41. 실시예 38 내지 실시예 40 중 어느 한 실시예에 있어서, 상기 종횡비는 50을 초과하는, 방법.
42. 실시예 1 내지 실시예 41 중 어느 한 실시예에 있어서, 상기 개구들의 상기 수 및 치수들은 상기 하나 이상의 기상 증착 사이클들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 하는 것인, 방법.
43. 실시예 1 내지 실시예 42 중 어느 한 실시예에 있어서, 개구들의 표면들을 라이닝하는 단계는 3-10 torr의 반응 챔버의 압력에서 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계를 포함하는, 방법.
44. 실시예 1 내지 실시예 43 중 어느 한 실시예에 있어서, 상기 개구들은 노출된 반도체 하단 표면을 더 포함하는, 방법.
45. 실시예 1 내지 실시예 44 중 어느 한 실시예에 있어서, 상기 하나 이상의 제1 증착 단계들은 하나 이상의 제2 증착 단계과 중첩하지 않는, 방법.
46. 실시예 1 내지 실시예 45 중 어느 한 실시예에 있어서, 상기 하나 이상의 제2 증착 단계들 동안 상기 반도체 기판을 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 반도체 기판의 표면을 과소-포화시키는 단계를 포함하는, 방법.
47. 실시예 42에 있어서, TiSiN을 포함하는 상기 확산 배리어는, 과소-포화 단계를 제외하고 동일한 방법을 사용하여 획득되는 TiSiN을 포함하는 기준 확산 배리어와 비교하여, 10% 보다 더 높은 저항률을 갖는, 방법.
48. Si-풍부 및/또는 Al-풍부 영역들 또는 층들 또는 SiN/AlN-풍부 영역들 또는 층들과 교번하는 TiN-풍부 영역들 또는 층들을 포함하는 나노라미네이트.
추가적인 실시예들 III
1. 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 290 GPa를 초과하는 모듈러스 및 2.7 원자%를 초과하는 Si 함량을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
2. 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 20 GPa를 초과하는 경도 및 2.7 원자%를 초과하는 Si 함량을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
3. 확산 배리어를 형성하는 방법으로서, 상기 방법은:
상기 확산 배리어의 그레이징 입사 X-선 회절 스펙트럼이 반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계에 노출시킴으로써 0.4를 초과하는 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율 및 2.7 원자%를 초과하는 Si 함량을 나타내도록 결정질 조직을 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
4. 확산 배리어를 형성하는 방법으로서, 상기 방법은:
반도체 기판을 하나 이상의 제2 증착 단계들과 교번하는 하나 이상의 제1 증착 단계들에 노출시킴으로써 약 6.5 nm 미만의 평균 그레인 크기 및 2.7%를 초과하는 Si 함량을 갖도록 나노결정 구조를 갖는 TiSiN을 포함하는 확산 배리어를 형성하는 단계를 포함하며,
상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
5. 실시예 1 내지 실시예 4 중 어느 한 실시예에 있어서, 상기 확산 배리어는 2.7-9 원자%의 상기 Si 함량을 갖는, 방법.
6. 실시예 1 내지 실시예 5 중 어느 한 실시예에 있어서, 상기 확산 배리어는 2.7-7 원자%의 Si 함량을 갖는, 방법.
7. 실시예 1 내지 실시예 6 중 어느 한 실시예에 있어서, 상기 확산 배리어는 290-350 GPa의 모듈러스를 갖는, 방법.
8. 실시예 1 내지 실시예 7 중 어느 한 실시예에 있어서, 상기 확산 배리어는 20-40 GPa의 경도를 갖는, 방법.
9. 실시예 1 내지 실시예 8 중 어느 한 실시예에 있어서, 상기 확산 배리어는 그레이징 입사 X-선 스펙트럼이 0.4-4.5의 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율을 나타내도록 결정질 조직을 갖는, 방법.
10. 실시예 1 내지 실시예 9 중 어느 한 실시예에 있어서, 상기 확산 배리어는 약 5.0-6.5 nm의 평균 그레인 크기를 갖는 나노결정 구조를 갖는, 방법.
11. 실시예 1 내지 실시예 10 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 그 사이에 상기 N 전구체에 대한 중간 노출 없이 상기 Ti 전구체 및 실리콘(Si) 전구체에 순차적으로 노출시키는 단계 다음에, 상기 반도체 기판을 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
12. 실시예 1 내지 실시예 11 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 제1 전구체인 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 마지막 전구체인 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
13. 실시예 1 내지 실시예 12 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 Ti 전구체 노출 기간 동안 상기 Ti 전구체 다음에, Si 전구체 노출 기간 동안 실리콘(Si) 전구체 다음에, 상기 N 전구체에 노출시키는 단계를 포함하고, 상기 Ti 전구체 노출 기간 대 상기 Si 전구체 노출 기간의 비율은 0-1인, 방법.
14. 실시예 1 내지 실시예 13 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 0-1초의 Ti 전구체 노출 기간 동안 상기 Ti 전구체 다음에, 1-10초의 Si 전구체 노출 기간 동안 실리콘(Si) 전구체에 노출시키는 단계를 포함하는, 방법.
15. 실시예 1 내지 실시예 14 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 10보다 더 큰, 방법.
16. 실시예 1 내지 실시예 15 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 10-50인, 방법.
17. 실시예 1 내지 실시예 16 중 어느 한 실시예에 있어서, 상기 반도체 기판은 5를 초과하는 종횡비를 갖고, 상기 확산 배리어를 형성하는 단계는 상기 개구의 높이의 하부 25% 및 상기 개구의 상기 높이의 상부 25% 상에 형성되는 상기 확산 배리어 층의 두께들의 비율이 0.80을 초과하도록 상기 개구의 표면들을 라이닝하는 단계를 포함하는, 방법.
18. 실시예 1 내지 실시예 17 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 마지막 전구체인 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
19. 실시예 1 내지 실시예 18 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 제1 전구체인 상기 Ti 전구체에 노출시키는 단계를 포함하는, 방법.
20. 실시예 1 내지 실시예 19 중 어느 한 실시예에 있어서, 상기 제2 증착 단계의 상기 제1 전구체인 상기 Ti 전구체에 대한 상기 반도체 기판의 노출은 상기 N 전구체에 대한 중간 노출 없이 상기 제1 증착 단계의 마지막 전구체인 상기 N 전구체에 대한 상기 반도체 기판의 노출 즉시 이어지는, 방법.
21. 실시예 1 내지 실시예 20 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 1 torr보다 더 큰 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
22. 실시예 1 내지 실시예 21 중 어느 한 실시예에 있어서, 상기 반도체 기판은 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 표면 토포그래피를 포함하는, 방법.
23. 실시예 22에 있어서, 상기 표면 토포그래피는 5를 초과하는 종횡비를 갖는 복수의 트렌치들 또는 비아들을 포함하는, 방법.
24. 실시예 22 또는 실시예 23에 있어서, 상기 트렌치들 또는 비아들의 수 및 치수들은 상기 표면적들의 상기 비율이 20을 초과하도록 하는 것과 같은, 방법.
25. 실시예 1 내지 실시예 24 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 3-10 torr의 상기 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
26. 실시예 1 내지 실시예 25 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 대 상기 제2 증착 단계들의 수의 비율은 상기 확산 배리어가 적어도 부분적으로 비정질이도록 하는 것과 같은, 방법.
27. 실시예 1 내지 실시예 26 중 어느 한 실시예에 있어서, 상기 Si 전구체는 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 구성되는 군으로부터 선택되는 화합물인, 방법.
28. 실시예 1 내지 실시예 27 중 어느 한 실시예에 있어서, 상기 Ti 전구체는 TiCl4를 포함하는, 방법.
29. 실시예 1 내지 실시예 28 중 어느 한 실시예에 있어서, 상기 N 전구체는 NH3를 포함하는, 방법.
30. 실시예 1 내지 실시예 29 중 어느 한 실시예에 있어서, 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계는 400℃ 내지 600℃의 기판 온도에서 수행되는, 방법.
31. 실시예 1 내지 실시예 30 중 어느 한 실시예에 있어서, 상기 제1 증착 단계들의 수 및 상기 제2 증착 단계들의 수는 상기 확산 배리어 층이 층 깊이 방향으로 실질적으로 균질하도록 하는 것인, 방법.
32. 실시예 1 내지 실시예 31 중 어느 한 실시예에 있어서, 상기 반도체 기판은 그 상에 형성되는 복수의 복수의 개구들을 포함하며, 상기 개구들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함하고, 상기 확산 배리어를 형성하는 단계는 상기 개구들의 표면들을 라이닝하는 단계를 포함하는, 방법.
33. 실시예 32에 있어서, 상기 개구들의 상기 표면들을 라이닝하는 단계는 상기 개구들의 높이의 하부 25% 및 상기 개구들의 상기 높이의 상부 25% 상에 형성되는 상기 확산 배리어 층의 두께들의 비율이 0.8을 초과하도록 컨포멀하게 라이닝하는 단계를 포함하는, 방법.
34. 실시예 32 또는 실시예 33에 있어서, 상기 개구들의 상기 수 및 치수들은 상기 하나 이상의 기상 증착 사이클들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 하는 것인, 방법.
35. 실시예 32 내지 실시예 34 중 어느 한 실시예에 있어서, 상기 개구들의 표면들을 라이닝하는 단계는 3-10 torr의 반응 챔버의 압력에서 상기 반도체 기판을 상기 기상 증착 사이클들에 노출시키는 단계를 포함하는, 방법.
36. 실시예 32 내지 실시예 35 중 어느 한 실시예에 있어서, 상기 개구들은 노출된 반도체 하단 표면을 더 포함하는, 방법.
37. 반도체 구조로서,
그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판 - 상기 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함함 -; 및
상기 트렌치들 또는 비아들의의 표면들을 컨포멀하게 라이닝하는 TiSiN을 포함하는 확산 배리어 층 - 상기 확산 배리어 층은 2.7-9 원자%의 Si 함량 및 290-350 GPa의 모듈러스를 가짐 -을 포함하는, 반도체 구조.
38. 반도체 구조로서,
그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판 - 상기 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함함 -; 및
상기 트렌치들 또는 비아들의의 표면들을 컨포멀하게 라이닝하는 TiSiN을 포함하는 확산 배리어 층 - 상기 확산 배리어 층은 2.7-9 원자%의 Si 함량 및 20-40 GPa의 경도를 가짐 -을 포함하는, 반도체 구조.
39. 반도체 구조로서,
그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판 - 상기 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함함 -; 및
상기 트렌치들 또는 비아들의의 표면들을 컨포멀하게 라이닝하는 TiSiN을 포함하는 확산 배리어 층 - 상기 확산 배리어 층은 그레이징 입사 X-선 스펙트럼이 0.4-4.5의 (002) 피크 아래 영역과 (111) 피크 및 (222) 피크 아래 영역들의 합의 비율을 나타내도록 2.7-9 원자%의 Si 함량 및 결정질 조직을 가짐 -을 포함하는, 반도체 구조.
40. 반도체 구조로서,
그 상에 형성되는 복수의 트렌치들 또는 비아들을 포함하는 반도체 기판 - 상기 트렌치들 또는 비아들은 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함함 -; 및
상기 트렌치들 또는 비아들의의 표면들을 컨포멀하게 라이닝하는 TiSiN을 포함하는 확산 배리어 층 - 상기 확산 배리어 층은 2.7-9 원자%의 Si 함량 및 약 5.0-6.5 nm의 평균 그레인 크기를 갖는 나노결정 구조를 가짐 -을 포함하는, 반도체 구조.
41. 실시예 37 내지 실시예 40 중 어느 한 실시예에 있어서, 상기 Si 함량은 2.7-7 원자%인, 반도체 구조.
42. 실시예 37 내지 실시예 41 중 어느 한 실시예에 있어서, 상기 트렌치들 또는 비아들의 상기 종횡비는 10을 초과하는, 반도체 구조.
43. 실시예 37 내지 실시예 42 중 어느 한 실시예에 있어서, 상기 확산 배리어 층은 상기 트렌치들 또는 비아들의 높이의 하부 25% 및 상기 트렌치들 또는 비아들의 상기 높이의 상부 25% 상에 형성되는 상기 확산 배리어 층의 두께들의 비율이 0.8을 초과하도록 상기 표면들을 컨포멀하게 라이닝하는, 반도체 구조.
44. 실시예 37 내지 실시예 43 중 어느 한 실시예에 있어서, 상기 트렌치들 또는 비아들의 면적 밀도는 상기 확산 배리어 층이 형성되는 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 하는, 반도체 구조.
45. 실시예 37 내지 실시예 44 중 어느 한 실시예에 있어서, 상기 표면적들의 상기 비율은 100을 초과하는, 반도체 구조.
46. 실시예 37 내지 실시예 45 중 어느 한 실시예에 있어서, 상기 확산 배리어 층의 제곱 평균 표면 거칠기는 약 0.3 nm 미만인, 반도체 구조.
47. 실시예 37 내지 실시예 46 중 어느 한 실시예에 있어서, 상기 트렌치들 또는 비아들은 반도체 하단 표면을 더 포함하는, 반도체 구조.
48. 실시예 37 내지 실시예 47 중 어느 한 실시예에 있어서, 상기 트렌치들 또는 비아들은 텅스텐 또는 구리로 충진되는, 반도체 구조.
49. 실시예 37 내지 실시예 48 중 어느 한 실시예에 있어서, 상기 확산 배리어는 약 1-10 nm의 두께를 갖는, 반도체 구조.
50. 실시예 37 내지 실시예 49 중 어느 한 실시예에 있어서, 상기 트렌치들 또는 비아들은 약 10-1000 nm의 폭을 갖는, 반도체 구조.
51. 실시예 37 내지 실시예 50 중 어느 한 실시예에 있어서, 상기 확산 배리어 층은 약 1600 μΩ-cm에의 전기 저항률을 갖는, 반도체 구조.
본 발명은 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 본 발명을 제한하는 역할을 하지 않고 예시적 목적을 위해 제시된다. 수정들 및 개선들은 본 발명의 사상 및 범위로부터 벗어나는 것 없이 이루어질 수 있다는 것이 당업자에게 명백할 것이다.
본원에 개시되는 다양한 실시예들의 그러한 단순한 수정들 및 개선들은 본 개시된 기술의 범위 내에 있고, 본 개시된 기술의 특정 범위는 첨부된 청구범위에 의해 추가적으로 정의될 것이다.
전술한 내용에서, 실시예들 중 임의의 실시예의 임의의 특징은 실시예들 중 임의의 다른 실시예의 임의의 다른 특징과 조합되거나 대체될 수 있다는 것이 이해될 것이다.
맥락이 명확하게 달리 요구하지 않는 한, 설명 및 청구범위 전반에 걸쳐, 단어 "포함하다(comprise)", "포함하는(comprising)", "구비하다(include)", "구비하는(including)" 등은 배타적인 또는 총망라적인 의미가 아닌, 포괄적인 의미로 해석될 수 있으며; 다시 말해서, "포함하지만, 이에 제한되지 않는다(including, but not limited to)"라는 의미로 해석될 수 있다. 단어 "결합된(coupled)"은, 본원에서 일반적으로 사용되는 바와 같이, 직접적으로 연결되거나, 하나 이상의 중간 요소에 의해 연결될 수 있는 2개 이상의 요소를 지칭한다. 마찬가지로, 단어 "연결된(connected)"은, 본원에서 일반적으로 사용되는 바와 같이, 직접적으로 연결되거나, 하나 이상의 중간 요소에 의해 연결될 수 있는 2개 이상의 요소를 지칭한다. 추가적으로, 단어 "여기(herein)", "위(above)", "아래(below)", 및 유사한 의미(import)의 단어는, 본 출원에서 사용될 때, 전체로서 본 출원을 지칭하고 본 출원의 임의의 특정 부분을 지칭하지 않는다. 맥락이 허용하는 경우, 단수 또는 복수를 사용하는 상기 상세한 설명의 단어는 또한 복수 또는 단수 각각을 포함할 수 있다. 단어 "또는(or)"은 2개 이상의 항목의 리스트와 관련되며, 그러한 단어는 단어의 다음 해석을 모두 커버한다: 리스트의 임의의 항목, 리스트의 모든 항목, 및 리스트의 항목의 임의의 조합.
더욱이, 본원에 사용되는 조건부 언어, 예컨대, 그 중에서도, "할 수 있다(can)", "할 수도 있다(could)", "일 수도 있다(might)", "일 수 있다(may)", "예를 들어(e.g.)", "예를 들어(for example)", "~와 같은(such as)" 등은, 구체적으로 달리 언급되지 않거나, 사용되는 바와 같은 맥락 내에서 달리 이해되지 않는 한, 일반적으로 특정 실시예가 특정 특징, 요소 및/또는 상태를 포함하는 반면, 다른 실시예가 이들을 포함하지 않는다는 점을 전달하도록 의도된다. 따라서, 그러한 조건부 언어는 일반적으로 특징, 요소 및/또는 상태가 하나 이상의 실시예에 대해 임의의 방식으로 요구된다는 것을 암시하거나 이들 특징, 요소 및/또는 상태가 임의의 특정 실시예에 포함되거나 수행될지 여부를 암시하도록 의도되지 않는다.
특정 실시예가 설명되었지만, 이들 실시예는 예로서만 제시되었고, 본 개시의 범위를 제한하도록 의도되지 않는다. 실제로, 본원에 설명되는 신규한 장치, 방법, 및 시스템은 다양한 다른 형태로 구체화될 수 있다; 더욱이, 본원에 설명되는 방법 및 시스템의 형태에서 다양한 생략, 치환 및 변경은 본 개시의 사상으로부터 벗어나는 것 없이 이루어질 수 있다. 예를 들어, 특징이 주어진 배열로 제시되지만, 대안적인 실시예는 상이한 구성요소 및/또는 센서 토폴로지로 유사한 기능을 수행할 수 있고, 일부 특징은 삭제, 이동, 추가, 세분화, 조합, 및/또는 수정될 수 있다. 이들 특징 각각은 다양한 상이한 방식으로 구현될 수 있다. 상술한 다양한 실시예의 요소(element) 및 액트(act)의 임의의 적절한 조합은 조합되어 추가 실시예를 제공할 수 있다. 상술한 다양한 특징 및 프로세스는 서로 독립적으로 수행될 수 있거나, 다양한 방식으로 조합될 수 있다. 본 개시의 특징의 모든 가능한 조합 및 하위조합은 본 개시의 범위 내에 속하도록 의도된다.

Claims (37)

  1. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
    반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함하며,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
    상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 그 사이에 상기 N 전구체에 대한 중간 노출 없이 상기 Ti 전구체 및 실리콘(Si) 전구체에 순차적으로 노출시키는 단계 다음에, 상기 반도체 기판을 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 반도체 기판을 상기 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제1 증착 단계들 각각의 마지막 전구체인 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계는 상기 반도체 기판을 임의의 다른 전구체에 대한 중간 노출 없이 직전의 제1 증착 단계의 마지막 전구체인 상기 N 전구체에 노출시키는 단계 즉시 이어지는, 방법.
  5. 제4항에 있어서,
    상기 반도체를 상기 하나 이상의 제2 증착 단계들 동안 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 반도체 기판의 표면을 과소-포화시키는 단계를 포함하는, 방법.
  6. 제1항에 있어서,
    상기 방법은 플라즈마의 도움 없이 수행되는, 방법.
  7. 제6항에 있어서,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 1 torr보다 더 큰 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Si 전구체에 노출시키고 상기 반도체 기판을 상기 Ti 전구체에 노출시키는 노출 시간들의 비율은 2 내지 130 사이인, 방법.
  9. 제1항에 있어서,
    상기 제2 증착 단계들에서 상기 반도체 기판을 상기 Ti 전구체에 노출시키고 상기 제1 증착 단계들에서 상기 반도체 기판을 상기 Ti 전구체에 노출시키는 노출 시간들의 비율은 3 내지 34 사이인, 방법.
  10. 제1항에 있어서,
    상기 제2 증착 단계들에서 상기 반도체 기판을 상기 N 전구체에 노출시키고 상기 제1 증착 단계들에서 상기 반도체 기판을 상기 N 전구체에 노출시키는 노출 시간들의 비율은 5 내지 50 사이인, 방법.
  11. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
    반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함하며,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
    상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체 다음에, 실리콘(Si) 전구체 다음에, 상기 N 전구체에 순차적으로 노출시키는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 방법은 플라즈마의 도움 없이 수행되는, 방법.
  13. 제12항에 있어서,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 1 torr보다 더 큰 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
  14. 제11항에 있어서,
    상기 반도체 기판을 상기 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제1 증착 단계들 각각의 마지막 전구체인 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계는 상기 반도체 기판을 임의의 다른 전구체에 대한 중간 노출 없이 직전의 제1 증착 단계의 마지막 전구체인 상기 N 전구체에 노출시키는 단계 즉시 이어지는, 방법.
  17. 제16항에 있어서,
    상기 반도체를 상기 하나 이상의 제2 증착 단계들 동안 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 반도체 기판의 표면을 과소-포화시키는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 반도체를 상기 하나 이상의 제2 증착 단계들 동안 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 반도체 기판의 표면을 과소-포화시키는 단계를 포함하는, 방법.
  19. 제11항에 있어서,
    상기 반도체 기판은 50을 초과하는 종횡비를 갖는 개구를 포함하고, 상기 확산 배리어를 형성하는 단계는 상기 개구의 높이의 하부 25% 및 상기 개구의 높이의 상부 25% 상에 형성되는 상기 확산 배리어의 두께들의 비율이 0.9를 초과하도록 상기 개구의 표면들을 라이닝하는 단계를 포함하는, 방법.
  20. 제11항에 있어서,
    상기 방법을 사용하여 형성되는 상기 확산 배리어는 2000 μΩ-cm 이하의 저항률을 갖는, 방법.
  21. 제11항에 있어서,
    상기 방법을 사용하여 형성되는 상기 확산 배리어는 상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들의 일부로서 상기 Ti 전구체에 노출시키는 단계를 제외하고 동일한 방법을 사용하여 형성되는 확산 배리어와 비교하여 적어도 500 μΩ-cm만큼 더 낮은 저항률을 갖는, 방법.
  22. 제11항에 있어서,
    상기 반도체를 상기 Si 전구체에 노출시키는 노출 시간은 3초를 초과하고, 상기 제2 증착 단계들에서 상기 반도체를 상기 Ti 전구체에 노출시키는 노출 시간은 2초보다 더 짧은, 방법.
  23. 제11항에 있어서,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 1 torr보다 더 큰 반응 챔버의 압력에서 노출시키는 단계를 포함하는, 방법.
  24. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
    반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함하며,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
    상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 Ti 전구체 노출 기간 동안 상기 Ti 전구체 다음에, Si 전구체 노출 기간 동안 실리콘(Si) 전구체 다음에, 상기 N 전구체에 노출시키는 단계를 포함하고,
    상기 Si 전구체 노출 기간 대 상기 Ti 전구체 노출 기간의 비율은 2 내지 130 사이이고,
    상기 방법은 플라즈마의 도움 없이 수행되는, 방법.
  25. 제23항에 있어서,
    상기 반도체 기판을 상기 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제1 증착 단계들 각각의 마지막 전구체인 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
  26. 제24항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계를 포함하는, 방법.
  27. 제25항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계는 상기 반도체 기판을 임의의 다른 전구체에 대한 중간 노출 없이 직전의 제1 증착 단계의 마지막 전구체인 상기 N 전구체에 노출시키는 단계 즉시 이어지는, 방법.
  28. 제27항에 있어서,
    상기 반도체를 상기 하나 이상의 제2 증착 단계들 동안 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 반도체 기판의 표면을 과소-포화시키는 단계를 포함하는, 방법.
  29. 제24항에 있어서,
    상기 반도체 기판은 상기 하나 이상의 제1 증착 단계들 및 상기 하나 이상의 제2 증착 단계들에 노출되는 상기 반도체 기판의 표면적 대 대응하는 비패터닝된 반도체 기판의 표면적의 비율이 2를 초과하도록 표면 토포그래피를 포함하는, 방법.
  30. 제29항에 있어서,
    트렌치들 또는 비아들의 수 및 치수들은 상기 표면적들의 상기 비율이 20을 초과하도록 하는 것인, 방법.
  31. 제24항에 있어서,
    상기 반도체 기판은 50을 초과하는 종횡비를 갖는 개구를 포함하고, 상기 확산 배리어를 형성하는 단계는 상기 개구의 높이의 하부 25% 및 상기 개구의 높이의 상부 25% 상에 형성되는 상기 확산 배리어의 두께들의 비율이 0.9를 초과하도록 상기 개구의 표면들을 라이닝하는 단계를 포함하는, 방법.
  32. TiSiN을 포함하는 확산 배리어를 형성하는 방법으로서, 상기 방법은:
    반도체 기판을 하나 이상의 제2 증착 단계들과 교번하고 중첩하지 않는 하나 이상의 제1 증착 단계들에 노출시키는 단계를 포함하며,
    상기 반도체 기판을 상기 하나 이상의 제1 증착 단계에 노출시키는 단계는 상기 반도체 기판을 티타늄(Ti) 전구체 및 질소(N) 전구체에 교번하면서 노출시키는 단계를 포함하고,
    상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 Ti 전구체, 실리콘(Si) 전구체 및 상기 N 전구체에 노출시키는 단계를 포함하고,
    상기 반도체 기판을 상기 하나 이상의 제2 증착 단계들 동안 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 반도체 기판의 주표면을 과소-포화시키는 단계를 포함하는, 방법.
  33. 제32항에 있어서,
    상기 반도체 기판을 상기 제1 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제1 증착 단계들 각각의 마지막 전구체인 상기 N 전구체에 노출시키는 단계를 포함하는, 방법.
  34. 제33항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들에 노출시키는 단계는 상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계를 포함하는, 방법.
  35. 제34항에 있어서,
    상기 반도체 기판을 상기 제2 증착 단계들 각각의 제1 전구체인 상기 Ti 전구체에 노출시키는 단계는 상기 반도체 기판을 임의의 다른 전구체에 대한 중간 노출 없이 직전의 제1 증착 단계의 마지막 전구체인 상기 N 전구체에 노출시키는 단계 즉시 이어지는, 방법.
  36. 제35항에 있어서,
    상기 반도체를 상기 하나 이상의 제2 증착 단계들 동안 상기 Ti 전구체, 상기 Si 전구체 및 상기 N 전구체 중 하나 이상에 노출시키는 단계는 상기 Si 전구체에 대해 상기 반도체 기판의 주표면을 실질적으로 과소-포화시키는 단계를 포함하는, 방법.
  37. 제36항에 있어서,
    TiSiN을 포함하는 상기 확산 배리어는, 과소-포화 단계를 제외하고 동일한 방법을 사용하여 획득되는 TiSiN을 포함하는 기준 확산 배리어와 비교하여, 10% 보다 더 높은 저항률을 갖는, 방법.
KR1020237038164A 2021-04-07 2022-04-06 컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법 KR20230165332A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202163172002P 2021-04-07 2021-04-07
US202163171970P 2021-04-07 2021-04-07
US63/171,970 2021-04-07
US63/172,002 2021-04-07
PCT/US2022/071574 WO2022217240A1 (en) 2021-04-07 2022-04-06 Conformal titanium silicon nitride-based thin films and methods of forming same

Publications (1)

Publication Number Publication Date
KR20230165332A true KR20230165332A (ko) 2023-12-05

Family

ID=83546628

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237038164A KR20230165332A (ko) 2021-04-07 2022-04-06 컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법
KR1020237038165A KR20230165841A (ko) 2021-04-07 2022-04-06 컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020237038165A KR20230165841A (ko) 2021-04-07 2022-04-06 컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법

Country Status (4)

Country Link
JP (2) JP2024517581A (ko)
KR (2) KR20230165332A (ko)
TW (2) TW202307250A (ko)
WO (2) WO2022217240A1 (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911391B2 (en) * 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6784096B2 (en) * 2002-09-11 2004-08-31 Applied Materials, Inc. Methods and apparatus for forming barrier layers in high aspect ratio vias
US7833906B2 (en) * 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
KR101189642B1 (ko) * 2012-04-09 2012-10-12 아익스트론 에스이 원자층 증착법을 이용한 ＴｉＳｉＮ 박막의 형성방법
US10355139B2 (en) * 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US11942365B2 (en) * 2017-06-02 2024-03-26 Eugenus, Inc. Multi-region diffusion barrier containing titanium, silicon and nitrogen

Also Published As

Publication number Publication date
WO2022217240A1 (en) 2022-10-13
WO2022217241A1 (en) 2022-10-13
JP2024516091A (ja) 2024-04-12
JP2024517581A (ja) 2024-04-23
TW202307250A (zh) 2023-02-16
TW202307249A (zh) 2023-02-16
KR20230165841A (ko) 2023-12-05

Similar Documents

Publication Publication Date Title
US11361992B2 (en) Conformal titanium nitride-based thin films and methods of forming same
KR101024449B1 (ko) 티탄실리콘나이트라이드막의 성막방법 및 반도체장치의 제조방법
US9659814B2 (en) Doping control of metal nitride films
TW202305163A (zh) 層形成方法
US20230395369A1 (en) Smooth titanium nitride layers and methods of forming the same
JP2020029618A (ja) 周期的堆積プロセスによって基材の誘電体表面上にモリブデン金属膜を堆積させる方法および関連する半導体デバイス構造
JP2023528465A (ja) 誘電体選択性改善のためのフッ素を含有しないタングステンの原子層堆積
US20230215725A1 (en) Conformal and smooth titanium nitride layers and methods of forming the same
US20220301929A1 (en) Conformal titanium silicon nitride-based thin films and methods of forming same
US20220301928A1 (en) Conformal titanium silicon nitride-based thin films and methods of forming same
KR20230165332A (ko) 컨포멀 티타늄 실리콘 질화물-기반 박막 및 이를 형성하는 방법
CN117377792A (zh) 保形的氮化钛硅基薄膜及其形成方法
US20220172988A1 (en) Conformal and smooth titanium nitride layers and methods of forming the same
US20220216060A1 (en) Conformal and smooth titanium nitride layers and methods of forming the same
WO2022125820A1 (en) Conformal and smooth titanium nitride layers and methods of forming the same
JP2024511050A (ja) コンフォーマルかつ平滑な窒化チタン層及びその形成方法
CN117355631A (zh) 保形且平滑的氮化钛层及其形成方法