CN117377792A - 保形的氮化钛硅基薄膜及其形成方法 - Google Patents

Abstract

所公开的技术总体上涉及形成氮化钛基薄膜，且更特别来说，涉及保形且平滑的氮化钛基薄膜及其形成方法。在一个方面，方法包括通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成具有超过290GPa的模量及超过2.7原子％的Si含量的包括TiSiN的扩散阻挡物。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

Description

保形的氮化钛硅基薄膜及其形成方法

任何优先权申请的援引并入

根据37CFR 1.57，与本申请一起提交的申请数据表中确定的外国或本国优先权要求的任何和所有申请特此通过援引并入。

本申请是2019年10月8日提交的标题为“保形的氮化钛基薄膜及其形成方法(CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THESAME)”的美国申请号16/595,916的部分继续申请，并根据35U.S.C.§119(e)要求2021年4月7日提交的标题为“保形的氮化钛基薄膜及其形成方法(CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OF FORMING THE SAME)”的美国临时申请号63/171970的优先权权益，并且根据35U.S.C.§119(e)要求2021年4月7日提交的标题为“保形的氮化钛基薄膜及其形成方法(CONFORMAL TITANIUM NITRIDE-BASED THIN FILMS AND METHODS OFFORMING THE SAME)”的美国临时申请号63/172,002的优先权权益，其每篇的内容均特此明确地以其整体通过援引并入。

背景技术

技术领域

所公开的技术总体上涉及形成氮化钛基薄膜，且更特别来说，涉及保形且平滑的氮化钛基薄膜。

相关技术的描述

基于氮化钛(TiN)的薄膜已被广泛用于集成电路(IC)中的各种结构的制造。例如，TiN已用于扩散阻挡物(diffusion barriers)、各种电极及金属化结构。TiN在IC制造中的此广泛使用可归因于其结构、热及电性质。随着各种IC结构的尺寸缩小，TiN形成于具有越来越小的尺寸及复杂拓扑的特征物上。例如，随着技术节点按比例调整到10nm节点且甚至更小，需要可保形地加衬里于具有小到几纳米的尺寸的高纵横比沟槽及通孔的薄膜(例如，扩散阻挡物)。尽管在IC产业中已使用技术诸如物理气相沉积(PVD)及化学气相沉积(CVD)来形成TiN扩散阻挡物，但对将沉积于较小沟槽或通孔中的TiN膜的保形性的增加需求可最终限制其使用。另一方面，虽然已证实原子层沉积(ALD)用于TiN膜的保形沉积，但膜的一些电性质(例如，电导率)及物理性质(例如，表面粗糙度)相较于使用其他方法诸如物理气相沉积(PVD)形成的TiN膜可能较差。因此，需要用于形成用于IC制造中的相对于通过例如PVD及CVD形成的TiN膜具有优越性质(包括阻挡特性、表面平滑度及阶梯覆盖率)的TiN基膜的沉积方法。

发明内容

在一个方面，形成包括TiSiN的扩散阻挡物的方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替且不重叠的一个或多个第一沉积阶段。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体及硅(Si)前体，而在其间未介入暴露于所述N前体，接着使所述半导体衬底暴露于所述N前体。

在另一方面，形成包括TiSiN的扩散阻挡物的方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替且不重叠的一个或多个第一沉积阶段。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

在另一方面，形成包括TiSiN的扩散阻挡物的方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替且不重叠的一个或多个第一沉积阶段。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体持续Ti前体暴露持续时间，接着硅(Si)前体持续Si前体暴露持续时间，接着所述N前体。所述Si前体暴露持续时间与所述Ti前体暴露持续时间的比率是在2与130之间。

在另一方面，形成包括TiSiN的扩散阻挡物的方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替且不重叠的一个或多个第一沉积阶段。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体、硅(Si)前体及所述N前体。在所述一个或多个第二沉积阶段期间使所述半导体暴露于所述Ti前体、所述Si前体及所述N前体中的一者或多者包括使所述半导体衬底的主表面欠饱和。

在另一方面，方法包括通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成具有超过290GPa的模量及超过2.7原子％的Si含量的包括TiSiN的扩散阻挡物。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

在另一方面，方法包括通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成具有超过20GPa的硬度及超过2.7原子％的Si含量的包括TiSiN的扩散阻挡物。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

在另一方面，方法包括通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成包括TiSiN的扩散阻挡物，所述扩散阻挡物具有使得所述扩散阻挡物的掠入射X射线衍射光谱展现超过0.4的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构及超过2.7原子％的Si含量。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

在另一方面，方法包括通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成包括TiSiN的扩散阻挡物，所述扩散阻挡物具有拥有小于约6.5nm的平均晶粒大小的纳米晶结构及超过2.7％的Si含量。使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

在另一方面，半导体结构包括半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比。包括TiSiN的扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及290-350GPa的模量。

在另一方面，半导体结构包括半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比。包括TiSiN的扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及20-40GPa的硬度。

在另一方面，半导体结构包括半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比。包括TiSiN的扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及使得掠入射X射线光谱展现0.4-4.5的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构。

在另一方面，半导体结构包括半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比。包括TiSiN的扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及具有约5.0-6.5nm的平均晶粒大小的纳米晶结构。

附图说明

现在将参考附图，通过非限制性实例来描述本公开的实施方式。

图1A-1D示意性地说明在不同生长模式下的薄膜的不同成核及生长机制。

图2是通过原子层沉积在具有形貌的硅衬底上生长的TiN层的截面透射电子显微照片。

图3示意性地说明根据实施方式的包括形成于半导体衬底上的包括TiSiN或TiAlN的薄膜的半导体结构的截面视图。

图4示意性地说明用包括TiSiN或TiAlN的薄膜加衬里的通孔的截面视图，在通孔的不同部分处具有不同厚度。

图5A是说明根据实施方式的形成包括TiSiN或TiAlN的薄膜的方法的流程图。

图5B是说明根据实施方式的用于形成包括TiSiN或TiAlN的薄膜的沉积循环的流程图。

图5C是说明根据实施方式的用于形成包括TiSiN或TiAlN的薄膜的沉积循环的图。

图5D是说明根据实施方式的用于形成包括TiSiN或TiAlN的薄膜的沉积循环的顺序的图。

图6A示出根据实施方式的从加衬里于高纵横比通孔的上部分的包括TiSiN的薄膜获得的截面透射电子显微照片及对应选定区域衍射图案。

图6B示出根据实施方式的图6A中所示出的从加衬里于高纵横比通孔的中间部分的包括TiSiN的薄膜获得的截面透射电子显微照片及对应选定区域衍射图案。

图6C示出根据实施方式的图6A及6B中所示出的从加衬里于高纵横比通孔的下部分的包括TiSiN的薄膜获得的截面透射电子显微照片及对应选定区域衍射图案。

图7A示出根据实施方式的从加衬里于高纵横比的包括TiSiN的基本上非晶薄膜获得的选定区域衍射图案。

图7B示出根据实施方式的从加衬里于高纵横比的包括TiSiN的部分结晶薄膜获得的选定区域衍射图案。

图7C示出根据实施方式的从加衬里于高纵横比的包括TiSiN的基本上结晶薄膜获得的选定区域衍射图案。

图8示出根据实施方式的从包括TiSiN的基本上非晶薄膜获得的掠入射X射线衍射光谱。

图9是对于根据实施方式的包括TiSiN的薄膜，随硅含量而变的实验测量的电阻率的图表。

图10A是根据实施方式的从包括TiSiN的基本上均匀薄膜获得的截面透射电子显微照片。

图10B是根据实施方式的从包括与SiN区域或层交替的TiN区域或层的纳米层压材料薄膜获得的截面透射电子显微照片。

图11示意性地说明根据实施方式的包括通过用金属填充用包括TiSiN或TiAlN的薄膜加衬里的开口而形成的接触件或金属线的半导体装置的一部分的截面视图。

图12是通过原子层沉积在具有形貌的衬底上生长的超薄TiN层的截面透射电子显微照片。

图13是说明根据一些实施方式的用于形成包括TiSiN的薄膜的气相沉积循环的流程图。

图14是说明根据实施方式的用于形成包括TiSiN的薄膜的气相沉积循环的流程图。

图15是说明根据实施方式的用于形成包括TiSiN的薄膜的气相沉积循环的流程图。

图16是说明根据实施方式的用于形成包括TiSiN的薄膜的气相沉积循环的流程图。

图17是说明根据一些其他实施方式的用于形成包括TiSiN的薄膜的气相沉积循环的流程图。

图18A是TiSiN薄膜的实验测量的Si含量的图表，其中Si含量被显示为随第一沉积阶段的数目与第二沉积阶段的数目的比率而变。

图18B是TiSiN薄膜的实验测量的掠入射X射线衍射光谱的图表，其中不同曲线对应于具有不同的第一沉积阶段的数目与第二沉积阶段的数目的比率的TiSiN薄膜。

图18C是从如图18A中所说明针对其Si含量测量的TiSiN薄膜实验测量的电阻率的图表。

图19A-19B是随图17中所说明的沉积循环的第二沉积阶段中的Ti暴露时间而变的实验测量的电阻率的图表，其中于作为Si前体的二氯硅烷的暴露时间分别固定于60秒及90秒。

图20A-20C是从用使用图17中所说明的沉积循环的第二沉积阶段中的不同Ti暴露时间形成的TiSiN薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。

图21A-21C是随图17中所说明的沉积循环的第二沉积阶段中的Ti暴露时间而变的实验测量的电阻率的图表，其中于作为Si前体的一氯硅烷的暴露时间分别固定于3.5秒、30秒及90秒。

图22A-22C是从用使用图17中所说明的沉积循环的第二沉积阶段中的不同Ti暴露时间形成的TiSiN薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。

图23A-23B是随图17中所说明的沉积循环的第二沉积阶段中的Ti暴露时间而变的实验测量的电阻率的图表，其中于作为Si前体的二氯硅烷的暴露时间分别固定于5秒及30秒。

图24A-24B是从用使用图17中所说明的沉积循环的第二沉积阶段中的不同Ti暴露时间形成的TiSiN薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。

图25A和25B是从用TiSiN薄膜加衬里的高纵横比结构获得的较低及较高分辨率的截面透射电子显微照片。

图26A是说明根据一些实施方式的形成纳米层压材料薄膜的方法的流程图。

图26B是说明根据一些实施方式的使用类似于根据一些实施方式的图13中说明的气相沉积循环的气相沉积循环形成纳米层压材料薄膜的方法的流程图。

图26C是说明根据一些实施方式的使用类似于根据一些实施方式的图17中说明的气相沉积循环的气相沉积循环形成纳米层压材料薄膜的方法的流程图。

图27A是根据一些实施方式的在根据图26A和26C中所说明的方法沉积的各种纳米层压材料薄膜上实验测量的电阻率的图表。

图27B是根据一些实施方式的从根据图26A和26C中所说明的方法沉积的各种纳米层压材料薄膜测量的实验测量的掠入射X射线衍射光谱的图表。

图28A和28B是根据一些实施方式的从用纳米层压材料薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。

图29是说明根据一些实施方式的用于形成包括TiSiN的薄膜的气相沉积循环的流程图。

图30是说明根据实施方式的通过调节前体暴露时间和/或第一沉积阶段的数目与第二沉积阶段的数目的比率而对TiSiN薄膜的Si含量的可调性的图表。

图31A-31I是根据实施方式的TiSiN薄膜的实验测量的掠入射X射线衍射(XRD)光谱。

图32是说明根据实施方式的随从TiSiN薄膜测量的Si含量而变的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率(R)的图表。

图33是随Si含量而变的从图31A-31I的测量的掠入射X射线衍射(XRD)光谱计算的估计的平均纳米晶晶粒大小的图表。

图34是根据实施方式的随Si含量而变的在TiSiN薄膜上测量的硬度值的图表。

图35是根据实施方式的随TiSiN薄膜的Si含量而变的模量值的图表。

图36示出根据实施方式的从用TiSiN薄膜加衬里的高纵横比结构获得的较低及较高分辨率的截面透射电子显微照片。

图37A是根据实施方式的沉积的TiSiN薄膜的原子力显微图像。

图37B是作为比较例的TiN薄膜的原子力显微图像。

具体实施方式

如上文所描述，集成电路(IC)产业中需要具有优越物理及阻挡性质的保形薄膜(例如，TiN基薄膜)，以及形成此类膜的方法。为解决这些及其他需求，本文中公开可为至少部分非晶的包括TiSiN和/或TiAlN的薄膜，及形成这种薄膜的周期性气相沉积方法(其可为原子层沉积(ALD)方法)，该薄膜显示通过ALD沉积的膜的保形性特性，同时还具有优于或匹配通过现存物理气相沉积(PVD)及化学气相沉积(CVD)方法形成的TiN膜的阻挡性质的阻挡性质。包括TiSiN和/或TiAlN的薄膜可充当保形扩散阻挡物。通过适合于由于形貌(例如，电介质中的开口，诸如沟槽或通孔，其可为高(例如，>1)纵横比的通孔及沟槽，面积密度使得暴露的表面积超过平面衬底表面积至少2倍)的存在而具有相对大的表面积的衬底的方法来形成薄膜。方法包括在相对高压力(例如，>1托)下使半导体衬底暴露于一个或多个气相沉积循环，其中气相沉积循环包括暴露于钛(Ti)前体、暴露于氮(N)前体及暴露于硅(Si)前体或铝(Al)前体中的一者或两者。根据本文中所公开的方法而沉积的包括TiSiN和/或TiAlN的薄膜有利地具有优异扩散阻挡特性，同时具有优异保形性、阶梯高度覆盖率及低表面粗糙度。可通过凭借调节工艺条件来控制薄膜的纳米级的形态以具有不同程度的结晶度和/或均匀性而有利地调节薄膜的这些及其他特性。

如本文中所描述，除非明确限制，否则由其构成元素所指的不具有其特定化学计量比的化合物应被理解为涵盖每一元素的所有可能非零浓度。例如，氮化钛(TiN)应被理解为涵盖可由通式Ti_xN表达的氮化钛的所有可能化学计量及非化学计量组合物，其中x>0，包括TiN、Ti₃N₄、Ti₄N₃、Ti₆N₅、Ti₂N及TiN₂以及Ti及N的其他非化学计量组合物。类似地，氮化硅(SiN)应被理解为涵盖可由通式Si_yN表达的氮化硅的所有可能化学计量及非化学计量组合物，包括Si₃N₄，其中y>0；氮化铝(AlN)应被理解为涵盖可由通式Al_yN表达的氮化铝的所有可能化学计量及非化学计量组合物，包括AlN，其中y>0；氮化钛硅(TiSiN)应被理解为涵盖可由通式Ti_xSi_yN表达的氮化钛硅的所有可能化学计量及非化学计量组合物，其中x>0且y>0；氮化钛铝(TiAlN)应被理解为涵盖可由通式Ti_xAl_yN表达的氮化钛铝的所有可能化学计量及非化学计量组合物，其中x>0且y>0。

如上文所描述，氮化钛基薄膜在集成电路(IC)制造中发挥重要作用。虽然在IC产业中已使用技术诸如物理气相沉积(PVD)及化学气相沉积(CVD)来沉积TiN，但对用于形成具有高保形性而不会显著损害电和/或物理性质的TiN基膜(例如，包括Ti、N及包括Si和/或Al中的一种或多种额外金属的三元或四元合金)的沉积方法的需求已日益增加。

另外，虽然等离子体增强工艺诸如等离子体增强原子层沉积(PE-ALD)可有效地在具有相对低纵横比的表面上形成保形膜，但此类工艺可能无法有效地在具有相对高纵横比的通孔及腔内部沉积膜。在不受理论约束的情况下，针对此的一个可能原因在于，在一些境况下，等离子体可能无法到达高纵横比通孔的较深部分。在这些境况下，通孔的不同部分可暴露于不同量的等离子体，从而导致由非均匀沉积引起的非所要结构效应，诸如相较于较深部分(有时被称为尖化或键孔形成)，在通孔的开口附近沉积较厚膜。由于这些原因，热周期性气相沉积诸如热ALD可更为有利，因为这样的热工艺不取决于等离子体到达所沉积的表面的部分的能力。

然而，虽然热ALD技术可适于在形貌(尤其具有相对高纵横比(例如，超过1:1)的形貌)上形成相对保形TiN基薄膜，但发明人已认识到，通过热ALD形成的TiN基薄膜在一些方面(例如，膜粗糙度及电阻率)可不如通过PVD或CVD形成的TiN基薄膜。在此方面，发明人已发现，ALD生长的TiN基膜的一些电性质和/或物理性质可受生长模式影响。特别地，发明人已发现，虽然可期望在ALD中以二维逐层生长模式生长TiN基膜，但在一些境况下可能不容易实现此逐层生长模式。发明人已进一步发现，通过ALD以逐层生长模式生长TiN基薄膜在IC制造中提出特定挑战，其中在非金属表面(特别是绝缘表面(诸如氧化物及氮化物表面)或半导体表面(诸如掺杂的及无掺杂的硅表面))上形成TiN基膜。发明人已认识到，可以逐层生长模式生长TiN基薄膜的程度可又取决于初始生长模式，该初始生长模式取决于表面的类型以及结晶度的程度，如本文中参考图1A-1D所描述，而不受任何理论约束。

图1A示意性地说明TiN基层的成核且图1B-1D说明TiN基层在不同表面上的不同生长模式。参考图1A，一旦前体分子104到达衬底100的表面，其便物理地吸附于所述表面上。一些吸附分子104可沿着衬底100的表面扩散直到其到达待化学吸附的能量上有利位置。表面扩散尤其由衬底温度、衬底材料及吸附分子的动能来管理。当通过化学吸附分子形成的核的大小超过通过体积自由能与表面能之间的权衡而确定的特定大小(有时被称为“临界大小”)时，核可变得能量上稳定，且开始在大小上生长。稳定核的如此形成的层108通过掺入额外前体分子104而继续生长。后续膜生长可根据如在图1B-1D中示意性地说明的不同生长模式分类。

图1B示意性地说明导致三维岛状物的层112的形成的三维岛状生长模式(有时被称为Volmer–Weber生长模式)。在不受任何理论约束的情况下，当与三维岛状物相关联的净表面自由能为正时，岛状生长模式可占主导地位，从而指示与结合到衬底相比，沉积原子更牢固地彼此结合。将了解，例如，当TiN基金属层沉积在一些半导体和/或绝缘材料表面上时，TiN基层的ALD生长的能量学可有利于岛状生长模式。

图1C说明导致相对平滑二维层116的形成的逐层生长模式(有时被称为Frank-vander Merwe生长模式)。在不受任何理论约束的情况下，当与彼此结合相比，沉积原子更牢固地结合到衬底时，逐层生长模式可占主导地位，使得能量上有利于稳定二维层116。当层之间的结合能量从第一单层到TiN基层的体晶值连续降低时，可维持逐层生长模式。

虽然图1B及1C是TiN基薄膜的两种不同可能生长模式，但将了解，在一些境况下，在逐层生长模式与三维生长模式之间中间的生长模式是可能的。图1D说明被称为Stranski-Krastanov(SK)生长模式的中间生长模式的实例。在不受任何理论约束的情况下，SK生长可发生在以逐层模式开始的薄膜生长中。当逐层生长在形成一个或多个单层之后变得不利时，岛状生长模式开始主导优势高于逐层生长模式，从而导致其中在二维初始层上形成三维岛状物的薄膜结构120。SK生长模式可作为应变松弛机制(应变引发的粗糙化)发生。

除了沉积材料与衬底之间的相互作用之外，其他因素(诸如衬底温度、压力及沉积速率)可显著影响成核及早期生长过程，此又影响所得薄膜的最终纳米结构或微结构。例如，在相对高的衬底温度和/或低沉积速率下的沉积可促进相对大晶粒的生长，而相对低的衬底温度及高沉积速率可有利于形成较小晶粒。

据发现，当通过ALD在IC制造中所关注的各种表面(诸如电介质及半导体表面)上生长TiN基薄膜时，ALD生长可以三维岛状生长模式或SK生长模式初始化。例如，在一些境况下，在包括掺杂及无掺杂的Si、SiO₂、Si₃N₄及其他高K或低K材料的衬底表面上的TiN基薄膜的ALD生长可以岛状生长模式或SK生长模式继续进行。发明人已发现，部分归因于岛状生长模式或SK生长模式的初始生长模式，通过ALD的TiN基层的后续生长通常导致对于用于高纵横比结构的超薄保形扩散阻挡物的各种应用非所要的膜形态，如图2中所说明。

图2是通过热ALD在包括电介质(Si₃N₄)表面的形貌上生长的TiN层的截面透射电子显微照片。在以三维岛状或SK生长模式生长的初始膜之后，TiN的ALD生长通常特征为具有不同取向的相邻晶体的竞争性生长，在一些境况下，其导致接近于成核层的V形晶粒且最终以较高膜厚度形成柱状形态。如图2中所说明，所得膜形态包括引起显著表面粗糙度的琢面柱顶及相对于晶粒具有较低密度的柱边界。将了解，所述柱边界相对于晶粒本身可具有显著更差的扩散阻挡性质，且可用作用于将非所要污染物输送通过TiN层的最小电阻的路径。此外，由于柱状形态，可需要沉积相对较厚TiN层以观察足够扩散阻挡特性。因此，有效TiN阻挡物对于可接受的总接触或线电导率而言可能太厚，从而为较低电阻率的填充材料(诸如W或Cu)留下小空间。

发明人已发现，当例如通过热周期性气相沉积工艺(诸如热ALD)在非金属表面上形成可至少部分非晶的包括TiSiN和/或TiAlN的薄膜时，可基本上抑制三维或SK生长模式且可促进逐层生长模式。除其他原因外，这可能是因为，当TiN基薄膜具有作为合金元素添加的Si或Al和/或具有其中存在的非晶相时，核可以相对低接触角润湿非金属表面。所得薄膜以减少的岛状物形成覆盖非金属表面的相对大区域，例如，因为薄膜的生长倾向于以逐层生长模式在衬底表面上更有利地进行，在衬底表面上TiN基薄膜在ALD中通常将有利于三维岛状或SK生长模式，如上文所描述。因此，不同于通过ALD直接生长于一些非金属表面上的TiN层(其倾向于有利于如上所述的柱状生长)，根据实施方式的形成于非金属表面上的包括至少部分非晶的TiSiN和/或TiAlN的薄膜倾向于有利于逐层生长模式，这导致更高保形性及表面平滑度。此外，非晶相的存在减少晶界，从而抑制一些元素(例如，Cu或W)的快速扩散路径。非晶相的存在、更高保形性和/或表面平滑度进而可实现扩散阻挡物的厚度减小。当形成以加衬里于高纵横比通孔或沟槽时，较小厚度进而可允许相对较大开口以用金属后续填充通孔或沟槽以形成接触通孔，和/或降低接触电阻。

图3示意性地说明可使用根据本文中所公开的各种实施方式的方法形成的包括包括TiSiN和/或TiAlN的薄膜320的半导体结构300的截面视图。半导体薄膜结构300包括衬底310，例如，半导体衬底。衬底310可以包括非金属表面(例如，电介质和/或半导体表面)，根据本文中所描述的方法在其上形成包括至少部分非晶的TiSiN和/或TiAlN的薄膜320。薄膜320具有优异扩散阻挡特性，同时具有优异保形性、阶梯覆盖率及低表面粗糙度。可以通过控制纳米级的薄膜的结晶度和/或均匀性(其进而可通过调节本文中所描述的各种工艺条件来调节)来有利地调节薄膜的这些及其他特性。

虽然为清楚起见在图3中将包括TiSiN和/或TiAlN的薄膜说明为形成于平面衬底上，但实施方式并不限于此。当形成于具有形貌的衬底(例如，具有高(例如，>1)纵横比通孔及沟槽和/或具有相对高特征密度的衬底)上使得在周期性气相沉积(例如，ALD)期间暴露于前体的表面积相对大(例如，超过平面衬底表面积2倍的表面积)时，包括TiSiN和/或TiAlN的薄膜的益处可特别高。

在高纵横比结构的上下文中，保形性的一种量度在本文和在行业中被称为阶梯覆盖率。例如，高纵横比结构可为通孔、孔、沟槽、孔、腔或类似结构。通过说明性实例，图4示意性地说明具有形成于其中的示例性高纵横比结构416的半导体结构400，以说明定义和/或测量形成于高纵横比结构上的薄膜的保形性的一些示例性度量。所说明的高纵横比结构416具有内表面，内表面是用薄膜412(例如，包括TiSiN和/或TiAlN的薄膜)加衬里，在其不同部分处具有不同厚度。如本文中所描述，高纵横比结构具有超过1的纵横比，例如，定义为高纵横比结构416的深度或高度(H)除以开口区域处的宽度(W)的比率。在所说明实例中，高纵横比结构416是形成穿过形成于半导体材料404上的电介质层408(例如，层间电介质(ILD)层)的通孔。在所说明实例中，高纵横比结构416的底表面暴露下面的半导体衬底404。薄膜412可以不同厚度涂覆高纵横比结构416的不同表面。如本文所描述，阶梯覆盖率可定义为薄膜在高纵横比结构的下或底部区域处的厚度与所述薄膜在所述高纵横比结构的上或顶部区域处的厚度之间的比率。所述上或顶部区域可为高纵横比结构的在相对小深度处(例如，在从开口的顶部测量的H的0-10％或0-25％处)的区域。所述下或底部区域可为高纵横比结构的在相对大深度处(例如，在从开口的顶部测量的H的90-100％或75-100％处)的区域。在一些高纵横比结构中，可通过形成于高纵横比结构的底表面处的薄膜412A的厚度与形成于高纵横比结构的上或顶部侧壁表面处的薄膜412C的厚度的比率来定义或测量阶梯覆盖率。然而，将了解，一些高纵横比结构可能不具有明确定义的底表面或具有小曲率半径的底表面。在这些结构中，可通过形成于高纵横比结构的下或底部侧壁表面处的薄膜412B的厚度与形成于高纵横比结构的上或顶部侧壁表面处的薄膜412C的厚度的比率来更一致地定义或测量阶梯覆盖率。

包括TiSiN和/或TiAlN的薄膜的周期性气相沉积

图5A说明根据实施方式的形成包括TiSiN和/或TiAlN的薄膜的方法500的流程图。方法500包括提供510衬底。衬底可为平面半导体衬底或包括表面形貌的半导体衬底，该表面形貌使得暴露于一个或多个气相沉积循环的半导体衬底的表面积与未图案化的半导体衬底的表面积的比率超过2，如本文中所描述。引起相对大表面积的表面形貌可为形成于衬底上的多个开口(诸如沟槽或通孔)，如本文中所描述。开口可包括电介质侧壁表面及超过5的纵横比。

此外，方法500包括形成520可充当扩散阻挡物的包括氮化钛硅(TiSiN)或氮化钛铝(TiAlN)的薄膜。通过在反应室中大于1托的压力下使半导体衬底暴露于多个气相沉积循环来形成薄膜，其中，气相沉积循环包括暴露于钛(Ti)前体、暴露于氮(N)前体及暴露于硅(Si)前体或铝(Al)前体中的一者或两者。

如在本文中及贯穿说明书所描述，将了解，其上形成包括TiSiN和/或TiAlN的薄膜(例如，扩散阻挡物)的半导体衬底可以各种衬底实施，包括(但不限于)可由以下形成的掺杂半导体衬底：IV族元素材料(例如，Si、Ge、C或Sn)或由IV族材料形成的合金(例如，SiGe、SiGeC、SiC、SiSn、SiSnC、GeSn等)；III-V族化合物半导体材料(例如，GaAs、GaN、InAs等)或由III-V族材料形成的合金；II-VI族半导体材料(CdSe、CdS、ZnSe等)或由II-VI族材料形成的合金。

根据某些实施方式，衬底还可实施为绝缘体上半导体，诸如绝缘体上硅(SOI)衬底。SOI衬底通常包括其中上文所描述的各种结构是使用诸如埋藏式SiO₂层(BOX)的绝缘体层与支撑衬底隔离的硅-绝缘体-硅结构。另外，将了解，本文中所描述的各种结构可至少部分形成于在表面区域处或附近形成的外延层中。

仍参考图5A，将理解，方法500可在已通过前道工序(front-end-of-line)处理且可包括各种装置(例如，晶体管)的衬底上进行。此外，半导体衬底可包括预先形成在其上的各种结构中的一种或多种，例如扩散区域、隔离区域、电极和金属化结构诸如触点和金属化线(仅举几例)，方法500可在其上进行。包括TiSiN和/或TiAlN的扩散阻挡物因此可形成于包括通孔、腔、孔或沟槽的各种形貌结构上。其上可形成根据实施方式的包括TiSiN和/或TiAlN的扩散阻挡物的表面包括：金属表面，例如，金属化结构的表面；半导体表面，例如，掺杂或无掺杂Si表面；和/或电介质表面，例如，层间电介质(ILD)表面、掩模或硬掩模表面或栅极电介质表面，仅举几例。

在一些实施方式中，当形成为扩散阻挡物时，包括TiSiN和/或TiAlN的薄膜可插入于电介质层(例如，层间电介质(例如，图4中的408))与通过填充通孔或沟槽(例如，图4中的416)而形成的金属化结构之间，和/或于半导体衬底404与通过填充通孔或沟槽而形成的金属化结构之间，从而(除了其他功能性外，诸如电接触件)充当其间的扩散阻挡物。在这些实施方式中，电介质材料可以是用于集成电路制造中的任何电介质材料，仅举几例，例如，氧化硅、氮化硅、高K电介质或低K电介质。金属化结构可包括由金属或金属材料形成的用于将下面的半导体材料404(例如，扩散区域)电连接至制造的集成电路装置的其他部分的金属化线、接触结构或其他导电结构。金属化结构可由任何合适金属或金属材料形成，仅举几例，例如，包括：金属，包括Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；导电金属氮化物，包括TiN、TaN、WN及TaCN；导电金属硅化物，包括硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；以及导电金属氧化物，包括RuO₂。

仍参考图5A，形成薄膜(例如，扩散阻挡物)的方法500进一步包括通过使反应器室中的半导体衬底暴露于可为原子层沉积(ALD)循环的多个气相沉积循环来形成520包括TiSiN和/或TiAlN的薄膜，其中，气相沉积循环包括一次或多次暴露于钛(Ti)前体、一次或多次暴露于氮(N)前体以及一次或多次暴露于硅(Si)前体或铝(Al)前体。可在反应室中在大于约1托的压力下进行气相沉积循环中的至少一者。

如在本文中及贯穿说明书所描述，反应器室是指包括单个晶片处理反应室或批次晶片处理反应室的适当地被配置用于周期性气相沉积(其可为原子层沉积(ALD)，例如，热周期性气相沉积或ALD)的任何反应室。在热周期性沉积反应器或ALD反应器中，衬底可放置于合适基底诸如基座或运搬舟(carrier boat)上。衬底可借助于通过加热的基座的传导来直接加热，或通过来自辐射源(诸如灯)的辐射或借助于通过加热的室壁的对流来间接加热。

通常，在周期性气相沉积或ALD工艺中，将反应物或前体(例如，氧化及还原反应物)交替地引入到其中设置有衬底的反应室中。一种或多种反应物或前体的引入又可与用于从反应室移除过量反应物或前体的吹扫和/或泵抽出过程交替。可在适当时间段内在条件下将反应物引入到反应室中，使得其上将沉积扩散阻挡物的表面暴露于反应物，从而可用前体或反应物和/或反应物的反应产物使衬底的表面变得至少部分饱和。然后过量或残余前体或反应物可以被吹扫和/或泵抽出反应室。可通过合适真空泵抽过程来进行泵抽出过程且可通过将非反应性或惰性气体(例如，氮气或稀有气体)引入到反应室中来进行吹扫步骤。还存在用于防止相互反应的反应物在气相中混合的其他技术。

图5B是说明根据实施方式的形成包括TiSiN和/或TiAlN的扩散阻挡物的方法的流程图且图5C及图5D是说明根据实施方式的形成包括TiSiN和/或TiAlN的扩散阻挡物的方法的图。图5C说明包括暴露于前体的沉积阶段，以及包括暴露于沉积阶段的循环。图5D说明作为多个循环的部分的周期性沉积阶段的顺序。参考图5B-5D，根据各种实施方式，使半导体衬底暴露520(图5A)于一个或多个气相沉积循环(其可为ALD循环)包括使衬底暴露525于一个或多个第一气相沉积阶段(“第一沉积阶段”)，其中第一沉积阶段的至少一个包括暴露于Ti前体及暴露于N前体。此外，使半导体衬底暴露520(图5A)于一个或多个气相沉积循环(其可为ALD循环)包括使衬底暴露530于一个或多个第二气相沉积阶段(“第二沉积阶段”)，其中第二沉积阶段的至少一个包括暴露于Si和/或Al前体或暴露于Si和/或Al前体以及进一步暴露于N前体的组合。一个或多个第一沉积阶段以及一个或多个第二沉积阶段可组合以形成一个循环，这进而可重复多次或多个循环。不同循环可具有相同或不同数目个第一以及第二沉积阶段。使衬底暴露525于一个或多个第一沉积阶段以及暴露530于一个或多个第二沉积阶段的组合导致包括TiSiN和/或TiAlN层或区域的扩散阻挡层。使衬底暴露525于一个或多个第一沉积阶段以及使衬底暴露530于一个或多个第二沉积阶段的每一个进而可包括一次或多次暴露于相应前体(诸如以脉冲)，如下文所描述。

仍参考图5B-5D，在各种实施方式中，使衬底暴露525于一个或多个第一沉积阶段中的每一个包括使衬底经受一次或多次暴露于Ti前体以及一次或多次暴露于N前体。每次暴露于Ti前体使得使其上将沉积扩散阻挡物的衬底的表面暴露于Ti前体，从而可用Ti前体使表面变得基本上或部分饱和。在使衬底暴露于Ti前体之后，未保持吸附或化学吸附在衬底表面上的过量或残余Ti前体或其反应产物可从衬底表面移除，诸如通过从处理室泵抽出或吹扫出。类似地，每次暴露于N前体使得使其上将沉积扩散阻挡物的衬底暴露于N前体，从而可用N前体使表面变得基本上或部分饱和。在使衬底暴露于N前体之后，未保持吸附或化学吸附或与衬底表面反应的过量或残余N前体或其反应产物可从衬底表面移除，诸如通过从处理室泵抽出或吹扫出。使衬底经受各自包括一次或多次暴露于Ti前体以及一次或多次暴露于N前体的一个或多个第一沉积阶段可局部地形成基本上由原样沉积的TiN形成的一个或多个单层或区域。

在一些实施方式中，在给定的第一沉积阶段中暴露于Ti前体可以依次进行多次。类似地，在给定的第一沉积阶段中暴露于N前体可以依次进行多次。有利的是，在一些境况下，例如，在存在实质空间位阻效应时，通过暴露多个用于相应前体吸附或反应的反应位点，使衬底不止一次暴露于Ti和/或N前体可导致更高表面饱和水平。

仍参考图5B-5D，在各种实施方式中，使衬底暴露530于一个或多个第二沉积阶段中的每一个包括使衬底经受一次或多次暴露于Si前体或Al前体。每次暴露于Si和/或Al前体使得使其上将沉积扩散阻挡物的衬底的表面暴露于Si和/或Al前体，从而可用Si和/或Al前体使表面变得基本上或部分饱和。在使衬底暴露于Si和/或Al前体之后，未保持吸附或化学吸附在衬底表面上的过量或残余Si和/或Al前体或其反应产物可从衬底表面移除，诸如通过从处理室泵抽出或吹扫出。使衬底经受各自包括一次或多次暴露于Si和/或Al前体的一个或多个第二沉积阶段可局部地形成基本上由原样沉积的Si或Al形成的一个或多个单层或区域。

在一些实施方式中，在给定的第二沉积阶段中暴露于Si和/或Al前体可以依次进行多次。有利的是，在一些境况下，例如，在存在实质空间位阻效应时，通过暴露多个用于相应前体吸附或反应的反应位点，使衬底不止一次暴露于Si和/或Al前体可导致更高表面饱和水平。

仍参考图5B-5D，在一些实施方式中，使衬底暴露530于一个或多个第二沉积阶段的每一个包括使衬底经受一次或多次暴露于Si和/或Al前体以及使衬底进一步经受一次或多次暴露于N前体(其可与第一沉积阶段的N前体相同或不同)。每次暴露于Si和/或Al前体使得使其上将沉积扩散阻挡物的衬底的表面暴露于Si和/或Al前体，从而可用Si和/或Al前体使表面变得基本上或部分饱和。在使衬底暴露于Si和/或Al前体之后，未保持吸附或化学吸附在衬底表面上的过量或残余Si和/或Al前体或其反应产物可从衬底表面移除，诸如通过从处理室泵抽出或吹扫出。每次暴露于N前体使得使其上将沉积扩散阻挡物的衬底的表面暴露于N前体，从而可用N前体使表面变得基本上或部分饱和。在一次或多次进一步暴露于N前体之后，未与衬底表面反应的过量或残余N前体或其反应产物可从衬底表面移除，诸如通过从处理室泵抽出或吹扫出。使衬底经受各自包括一次或多次暴露于Si前体以及一次或多次暴露于N前体的一个或多个第二沉积阶段可局部地形成基本上由原样沉积的SiN或AlN形成的一个或多个单层或区域。

在一些实施方式中，在给定的第二沉积阶段中暴露于Si前体可以依次进行多次。类似地，进一步暴露于N前体可以依次进行多次。有利的是，在一些境况下，例如，在存在实质空间位阻效应时，通过暴露多个用于相应前体吸附的反应位点，如本文讨论的，使衬底不止一次暴露于Si和/或Al和/或N前体可导致更高表面饱和水平。

将了解，在各种实施方式中，基于包括对前体的空间位阻效应的易感性的各种考虑，如本文所述的各自包括第一和第二沉积阶段中的一者或两者的循环数、第一沉积阶段的重复频率和次数和第二沉积阶段的重复频率和次数、在第一沉积阶段期间衬底暴露于Ti前体和N前体的重复频率和次数、以及在第二沉积阶段期间衬底暴露于Si和/或Al前体或者Si和/或Al前体和N前体的重复频率和次数可以被改变以在所得包括TiSiN和/或TiAlN的扩散阻挡层中获得期望的厚度、化学计量和本文所述的其他性质。

仍参考图5B-5D，取决于境况或所寻求的膜特性，用使衬底暴露于第一沉积阶段或第二沉积阶段的一者或另一者来引发包括TiSiN和/或TiAlN的扩散阻挡物的沉积可为有利的。例如，发明人已发现，例如，在衬底表面包括非金属表面(例如，绝缘表面，诸如形成于层间电介质(ILD)层中的沟槽或通孔的侧壁，或半导体表面，诸如Si扩散区域)时，可特别有利的是首先使衬底暴露530于一个或多个第二沉积阶段(Si和/或Al前体或N前体)，接着使衬底暴露525于一个或多个第一沉积阶段(Ti前体或N前体)，以增强扩散阻挡层的逐层生长模式，从而增加保形性并降低表面粗糙度。

然而，实施方式并不限于此，且在其他实施方式中，例如，在衬底表面包括金属表面(例如，W、Al或Cu金属金属化)时，可更有利的是首先使衬底暴露525于一个或多个第一沉积阶段(Ti前体或N前体)，接着使衬底暴露530于一个或多个第二沉积阶段(Si和/或Al前体或N前体)，例如，以减小接触电阻同时维持良好保形性及表面粗糙度。

参考图5D，在一些境况下，取决于如上所述的顺序，第一及第二沉积阶段的顺序可导致具有可检测地富TiN及Si和/或Al或SiN和/或AlN的区域或层的薄膜。然而，在其他境况下，尽管不同的暴露于第一及第二沉积阶段的顺序，所得薄膜可为基本上均匀的TiSiN和/或TiAlN薄膜，如下文进一步描述的。

根据各种实施方式，用于形成薄膜(例如，扩散阻挡层或区域)的Ti前体的非限制性实例包括四氯化钛(TiCl₄)、四(二甲基氨基)钛(TDMAT)或四(二乙基氨基)钛(TDEAT)。

根据各种实施方式，用于形成薄膜(例如，扩散阻挡层或区域)的N前体的非限制性实例包括氨(NH₃)、肼(N₂H₄)或单甲基肼(CH₃(NH)NH₂，“MMH”)。如上所述，可对第一及第二沉积阶段采用不同N前体，且可对相同阶段的不同循环使用实际上不同前体。

根据各种实施方式，用于吹扫的惰性气体的非限制性实例包括氮气N₂或稀有气体(诸如Ar)。

根据一些实施方式，用于形成扩散阻挡层的Si前体可为氢化物前体。氢化物前体的实例包括硅烷(SiH₄)和二硅烷(Si₂H₆)。根据一些其他实施方式，用于形成扩散阻挡层的Si前体可为含氯前体，诸如氯化硅或氯硅烷。实例包括四氯化硅(SiCl₄)、一氯硅烷(SiH₃Cl，“MCS”)、二氯硅烷(SiH₂Cl₂，“DCS”)、三氯硅烷(SiHCl₃)、六氯二硅烷(Si₂Cl₆、“HCDS”)以及八氯三硅烷(Si₃Cl₈，“OCTS”)。发明人已发现，当由于相对于有机硅前体减小的空间位阻而在各种各样条件下期望通过前体的表面的较高饱和水平时，可期望地使用含硅及氯的Si前体来形成包括TiSiN的扩散阻挡层。

根据一些实施方式，用于形成扩散阻挡层的Al前体可为有机金属前体。有机金属前体的实例包括三甲基铝(“TMA”)、三异丁基铝以及三(二甲基酰胺基)铝。根据一些其他实施方式，用于形成扩散阻挡层的Al前体可为含氯的Al前体，例如，AlCl₃。

不受任何理论束缚，发明人已发现，相对于其他Si或Al前体，这些Si及Al前体在作为第一非氮前体引入时，对于促进TiSiN层或TiAlN层的逐层生长模式可特别有利。逐层生长模式是通过在生长的早期阶段期间通过TiSiN层或TiAlN层的核改进对衬底表面的润湿来实现，这可通过核与衬底表面之间的小接触角来表征。由于逐层生长模式，可实现改进的保形性及降低的表面粗糙度，这对于通过沉积于具有小尺寸的高纵横比中来形成扩散阻挡物可特别有利。此外，不受任何理论束缚，含氯的Si和/或Al前体可通过抑制或自限制吸附而在生长方向上更精确控制组成。

根据实施方式，为实现本文中所公开的各种优点(例如，为充当有效扩散阻挡物)，包括TiSiN和/或TiAlN的薄膜可具有不超过约25nm、20nm、15nm、10nm、7nm、4nm、2nm、1nm或具有在通过这些值中的任一者界定的范围内或超出这些值的值的厚度。相对于具有与扩散阻挡物类似的有效性的TiN阻挡物，这些厚度可基本上更低。

根据实施方式，为实现本文中所公开的各种优点(例如，为充当扩散阻挡物)，可在250℃-300℃、300℃-400℃、350℃-400℃、400℃-450℃、450℃-500℃、500℃-550℃、550℃-600℃、600℃-650℃的衬底温度或在通过这些值中的任一者界定的范围内的温度(例如，约400℃)下形成包括TiSiN和/或TiAlN的薄膜。

根据实施方式，为实现本文中所公开的各种优点(例如，为充当有效扩散阻挡物)，各种前体的暴露时间或脉冲持续时间是在约0.1-5秒、5-10秒、10-20秒、20-30秒、30-40秒、40-50秒、50-60秒的范围内，或在通过这些值中的任一者界定的范围内或更高的持续时间。

总之，形成包括TiSiN和/或TiAlN的薄膜(例如，扩散阻挡物)包括使衬底暴露于各自包括一个或多个第一沉积阶段和/或一个或多个第二沉积阶段的一个或多个循环。第一沉积阶段的每一个进而包括与一次或多次暴露于N前体交替的一次或多次暴露于Ti前体。根据一些实施方式，第二沉积阶段的每一个进而包括一次或多次暴露于Si或Al前体。根据一些其他实施方式，第二沉积阶段的每一个包括与一次或多次暴露于N前体交替的一次或多次暴露于Si前体和/或Al前体。所得扩散阻挡层包括TiSiN层或区域或者TiAlN层或区域。根据各种实施方式，可定制衬底暴露于Ti前体、N前体及Si和/或Al前体的每一者的频率和次数，及衬底暴露于循环、第一沉积阶段及第二沉积阶段的每一者的频率和次数，以及暴露的顺序以获得所要化学计量、厚度及结晶度程度，如本文中所描述。

在具有高表面积和/或高纵横比结构的衬底上的沉积

本发明人已发现，当衬底具有相对高表面积(例如，由相对高面积密度的高纵横比结构引起)时，使用ALD工艺配方以薄膜涂覆暴露表面可以产生在暴露表面的不同部分具有不同特性的薄膜，工艺配方的开发是基于在平面或未图案化衬底或具有相对低表面积或低面积密度的高纵横比结构的衬底上形成的薄膜的表征。例如，如上述的保形性或阶梯覆盖率在其具有相对高面积密度的衬底的高纵横比结构中可以是显著更差的。在暴露表面的不同部分也可不同的其他特性包括膜化学计量、表面粗糙度、电阻率和膜密度，仅举几例。不受任何理论束缚，特性的低均匀性的一个原因可以是衬底相对于平面衬底显著增加的暴露表面积。因为暴露表面积增加，所以暴露表面的不同部分可接收不同量值的前体通量，使得不同量的前体可吸附于暴露表面的不同部分上。仅通过简化实例，当300mm半导体衬底在其上已形成数百个各自具有约1x10¹⁰或更多个晶体管的晶粒(dies)并且每个晶体管具有一个或多个具有的直径为10-100nm和纵横比为1至100的通孔时，在薄膜的沉积期间，暴露于前体的表面积可超过对应未图案化衬底的表面积的10、100、1000或更大。另外，暴露表面的不同部分处的局部沉积条件可以是不同的。例如，相较于深沟槽或通孔外部的区域，深沟槽或通孔内部的局部压力可以是不同的，例如，较低。另外，在真空条件下，因为气体分子与沟槽或通孔的侧壁发生更多的碰撞，所以深沟槽或通孔的上部部分因受较高通量而可吸附较高量的前体分子。

根据本文描述的各种实施方式，本发明人已发现本文描述的沉积方法特别有利于在暴露表面的不同部分形成关于各种物理特性(包括保形性、阶梯覆盖率、膜化学计量、表面粗糙度、电阻率和膜密度，仅举几例)具有较高均匀性的包括TiSiN和/或TiAlN的薄膜。因此，根据本文公开的沉积方法形成的包括TiSiN和/或TiAlN的薄膜在局部(例如，在沟槽或通孔内)和整体(例如，在晶片内)水平两者上关于这些物理特性中的一个或多个均具有较高均匀性。因此，根据实施方式的沉积方法特别有利于在包括表面形貌的衬底上形成包括TiSiN和/或TiAlN的薄膜，使得暴露于一个或多个气相沉积循环的半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2、5、10、20、50、100、200、500、1000或具有在通过这些值中的任一者界定的范围内或更高的比率。

替代地或另外，根据实施方式的沉积方法另外特别有利于在衬底上形成薄膜，该衬底包括高纵横比结构，该结构具有小于1微米、500nm、200nm、100nm、50nm、20nm或在通过这些值中的任一者界定的范围内的值的开口宽度，超过5、10、20、50、100、200或在通过这些值中的任一者界定的范围内的值的纵横比，以及使得表面积大于如上述的平面衬底的表面积的面积密度。具有此形貌的衬底可用根据实施方式的包括TiSiN和/或TiAlN的薄膜保形涂覆，具有如上文定义的超过50％、60％、70％、80％、90％、95％，或具有在通过这些值中的任一者界定的范围内的值或更高的阶梯覆盖率。如上文讨论的，本发明人已发现用于保形涂覆具有相对高面积密度的高纵横比结构的衬底的工艺条件可根据实施方式优化以实现这些结果。本发明人已发现这些结果可以尤其通过控制在衬底的暴露期间反应室压力或前体的分压力、沉积速率、引入到反应室中的前体的温度或压力、前体的流量和暴露时间(仅举几例)来实现。

本发明人已发现根据实施方式，当涂覆具有相对高面积密度的高纵横比结构的衬底时，相对较高的总压力或分压力可导致保形性和阶梯覆盖率的改进。不受任何理论束缚，这样的改进尤其可以与高纵横比的通孔或沟槽内部的前体的局部降低的分压力的效应减小相关联。因此，根据实施方式，再次参考图5B和5C，在使衬底暴露525于一个或多个第一沉积阶段(Ti前体和/或N前体)期间，和/或在使衬底暴露530于一个或多个第二沉积阶段(Si和/或Al前体和/或N前体)期间，单独前体中的任一者的总压力或分压力可为1.0-3.0托、3.0-5.0托、5.0-7.0托、7.0-9.0托，9.0-11.0托、11.0-13.0托、13.0-15.0托或在通过这些值中的任一者界定的范围内的压力。在暴露于Ti前体、N前体和/或Si和/或Al前体的每一者中，相应前体可构成反应室中气体分子的总量的1-2％、2-5％、5-10％、10-20％、20-50％、50-100％或在通过这些值中的任一者界定的范围内的百分比。本发明人已发现，在一些情况下，当总压力或分压力在这些值外时，尤其阶梯覆盖率可以开始下降。

根据实施方式，控制在使衬底暴露525于一个或多个第一沉积阶段(Ti前体和/或N前体)期间和/或在使衬底暴露530于一个或多个第二沉积阶段(Si和/或Al前体和/或N前体)期间的相对高的总压力或分压力连同相应前体及惰性气体的流量以及反应室的泵抽功率，使得每第一和/或第二沉积阶段，沉积速率是以/沉积阶段、/>/沉积阶段、/>/沉积阶段、/>/沉积阶段、/>/沉积阶段、/沉积阶段、/>/沉积阶段或在通过这些值中的任一者界定的范围内的值而相对高。

本发明人已发现，在某种程度上，为实现相对高处理量，同时将相对高量前体递送至反应室以在相对高的总压力或分压力下沉积，前体进入反应室中的流量应显著高于用于在平面衬底和/或具有低(例如，<1)纵横比结构的衬底上形成薄膜的工艺条件中使用的那些流量。高流量进而可通过在引入到反应室中之前增加前体的温度或压力中的一个或两个来实现。例如，对于在制造条件下呈液体形式的前体，可将前体瓶加热至高于室温的温度，例如，30-60℃、60-80℃、80-100℃、100-120℃、120-150℃，或在通过这些值中的任一者界定的范围内的温度，以增加蒸气产生率。这些范围的下限和上限瓶温度可分别部分基于前体的蒸气压力和前体的分解温度确定。通过实例，可将TiCl₄加热至约60-80℃。另一方面，对于在制造条件下呈气体形式的前体，高流量可通过增加气体管线压力以将递送压力增加至相对于在相对低表面积或平面衬底和/或具有低(例如，<1)纵横比结构的衬底上形成薄膜中所使用的气体管线压力高得多的值来实现。将了解实现本文描述的各种优点的相对高流量可取决于，尤其，泵抽速率、暴露时间和反应器的体积。为实现适合在具有高表面积和/或高纵横比结构的衬底上沉积薄膜的流量，可调整前体的温度和或压力以及其他参数，使得Ti、N、Si和Al前体中的每一者的流量可以是，例如，100-1000标准立方厘米/分钟(sccm)、1000-2000sccm、2000-5000sccm、5000-10,000sccm、10,000-15,000sccm、15,000-20,000sccm，或在通过这些值中的任一者界定的范围内的值或更高。将了解合适流量可取决于，尤其，反应器的体积，且这些流量中的一些可适用于具有的体积约1-2升的单晶片反应器。

图6A-6C说明根据本文中所描述的沉积技术形成的加衬里于高纵横比通孔的保形TiSiN膜的实验透射电子显微术(TEM)图像。高纵横比通孔具有沉积的氧化硅表面。图6A、6B及6C分别是在形成于具有约40的纵横比的通孔中的TiSiN薄膜的上部分、中间部分及下部分处获取的TEM图像。在图6A-6C的每一个中，左图像是高纵横比通孔的相应部分的明场图像且右图像示出从使用具有与TiSiN薄膜的厚度可比较的斑大小的电子束形成于高纵横比通孔的相应部分上的薄膜获得的选择性区域衍射(SAD)图案。不同于由于如图2中所示出的柱状生长而具有粗糙表面的多晶TiN，图6A-6C的明场TEM图像示出沉积的TiSiN更平滑及保形。发明人已发现，这些及其他改进可部分归因于TiSiN的至少一些非晶相的存在，这可与TiSiN的一些纳米晶相一起存在，如通过SAD图案所示。TiSiN薄膜是基本上非晶的且基本上保形的，在通孔的整个深度具有良好阶梯高度覆盖率(～60％)。

控制纳米级的薄膜形态

有利的是，由于使用本文中所描述的各种工艺参数控制亚单层水平的前体的吸附的能力，本文中所公开的周期性气相沉积工艺(其可为ALD工艺)的各种实施方式能够对在纳米级的包括TiSiN和/或TiAlN的薄膜的膜形态及结构控制及改进。受控的形态及结构包括结晶度的程度、均匀性及表面粗糙度。特别地，发明人已发现，在包括TiSiN和/或TiAlN的薄膜中通过控制暴露循环的各种参数而可有利地控制在纳米级的结晶度的程度和/或均匀性，如本文中所描述。

根据各种实施方式，当形成包括TiSiN和/或TiAlN的薄膜(例如，扩散阻挡层)时，除了上文所描述的各种参数之外，也可使用衬底暴露于第一沉积阶段(包括暴露于Ti前体及N前体的组合)的次数与衬底暴露于第二沉积阶段(包括暴露于Si和/或Al前体或暴露于Si和/或Al前体及N前体的组合)的次数的具体比率来控制膜形态。比率可以为约1:30-1:15、1:15-1:6、1:6-1:3、1:3-1:2、1:2-2:3、2:3-5:6、5:6-1:1、1:1-6:5、6:5-3:2、3:2-2:1、2:1-3:1、3:1-6:1、6:1-15:1、15:1-30:1，或在通过这些值中的任一者界定的范围内的比率。例如，比率可以为2:3、3:2、5:4、7:3、7:5、7:1、10:1和15:1之一。替代地，暴露于Ti前体及Si和/或Al前体可具有这些比率。在本文中所描述的用于形成包括TiSiN和/或TiAlN的扩散阻挡物的工艺条件的组合下，暴露于第一沉积阶段与暴露于第二沉积阶段的比率使得Si或Al以超过基于扩散阻挡物中的原子总数的约3％、10％、20％、30％、40％、50％、60％、70％、80％、90％或在通过这些值中的任一者界定的范围内的值的平均浓度存在于扩散阻挡物中。

发明人已发现，通过控制衬底暴露于第一沉积阶段(或Ti前体)的次数与衬底暴露于第二沉积阶段(或Si或Al前体)的次数的比率，可连续调节包括TiSiN和/或TiAlN的所得薄膜的结晶度的程度，如图7A-7C中所说明。图7A-7C示出从沉积于高纵横比通孔的侧壁上的包括TiSiN的保形薄膜(类似于图6A-6C中所说明的薄膜，具有不同结晶度的程度)获得的选定区域衍射(SAD)图案。图7A-7C分别示出基本上完全非晶的TiSiN薄膜的SAD图案、部分非晶且部分结晶或纳米晶的TiSiN薄膜的SAD图案以及基本上多晶或纳米晶的TiSiN薄膜的SAD图案。将了解，可从可被索引至如图7C中所指示的结晶TiSiN的(111)、(200)和(220)晶面的衍射斑和/或环的位置及相对锐度确定纳米晶域或多晶域的存在以及定性结晶度的我程度。例如，主要具有扩散环的SAD图案可与基本上非晶TiSiN相关联，而主要具有斑的SAD图案可与具有与用于获得SAD图案的选定区域可比较的域大小的基本上多晶TiSiN相关联。具有TiSiN的纳米晶相以及非晶相的SAD图案可具有扩散环及斑两者的混合物。发明人已发现，非晶相的增加分数可尤其归因于TiSiN薄膜的增加的平滑度、保形性以及阶梯覆盖率。

图8是根据实施方式的基本上完全非晶的形成于Si衬底上的毯覆式(blanket)TiSiN层的掠入射X射线衍射图案。测量的TiSiN层类似于对于图7A以及图6A-6C中的SAD图案成像的TiSiN层。缺乏归因于TiSiN层的结晶相的不同结晶峰指示TiSiN层的基本上完全非晶性质。

如本文中所描述，可调节包括TiSiN和/或TiAlN的薄膜的相对结晶度以优化各种材料特性(例如，扩散阻挡物特性)。在一些境况下，较低结晶度的程度可以优选，例如，用于减少晶界。减少的晶界可抑制特定元素通过薄膜的扩散并且改进平滑度。然而，在其他境况下，较高结晶度的程度可以优选，例如，用于降低薄膜的电阻率。图9是对于根据实施方式的包括TiSiN的薄膜，随硅含量而变的实验测量的电阻率的图表。图表说明可通过调节薄膜中的相对Si含量(原子％)而在值的广泛范围内调节TiSiN薄膜的电阻率，相对Si含量进而可通过调节周期性气相沉积或ALD循环中的暴露于Si前体的次数来调节。发明人已发现，虽然在相对低Si含量下TiSiN层的电阻率随Si含量而变相对缓慢地增加，但在相对高Si含量下电阻率随Si含量而变相对快速地增加。发明人已发现，如通过如上所述的透射电子显微镜实验上验证的，随Si含量而变的电阻率的相对快速地增加通常与TiSiN的非晶相出现的开始910一致。将了解，开始910及电阻率可尤其取决于所使用的沉积温度及前体。如上文所讨论，为形成至少部分非晶的TiSiN层，可需要高于约10％的Si。虽然电阻率可因此而增加，但总厚度可相对于完全结晶层(诸如TiN层)减小。

因此，在其中具有拥有相对高扩散阻挡能力和/或相对低表面粗糙度的薄膜是有利的境况中，可有利地调节电极层的组成使得包括TiSiN和/或TiAlN的薄膜是至少部分非晶的。在这些实现方式中，薄膜可基本上完全非晶或包括由非晶基质围绕的纳米晶区域。例如，电极可以包括在包括Ti、Al/Si及N的非晶基质中的TiSi/TiAl、TiN及TiAlN/TiSiN纳米晶中的一种或多种。在所说明实现方式中，在约1600μΩ-cm的开始910对应于约10％的Si的平均原子浓度。然而，在其他实现方式中，取决于所使用的沉积条件及前体，开始可对应于约10％、15％、20％或25％或在通过这些值中的任一者界定的范围内的值的平均Si浓度。替代地，开始910对应于衬底暴露于一个或多个第一沉积阶段(各自包括暴露于Ti前体及N前体的组合，而无暴露于Si和/或Al前体)的次数与衬底暴露于一个或多个第二沉积阶段(各自包括暴露于Si和/或Al前体或暴露于Si和/或Al前体及N前体的组合)的次数的比率为1:1-2:1、2:1-3:1、3:1-6:1、6:1-15:1、15:1-30:1，或比率在通过这些值中的任一者界定的范围内，替代地，这些比率可表示暴露于Ti前体的次数与暴露于N前体的次数的比率。

可调节包括TiSiN和/或TiAlN的薄膜的组成以具有<1000μΩ-cm、1000-2000μΩ-cm、2000-3000μΩ-cm、3000-4000μΩ-cm、4000-5000μΩ-cm、5000-6000μΩ-cm、6000-7000μΩ-cm、7000-8000μΩ-cm、8000-9000μΩ-cm、9000-10000μΩ-cm或大于10000μΩ-cm，或在通过这些值中的任一者界定的范围内的值的电阻率。

除了结晶度的程度之外，发明人已发现，还可通过控制暴露于第一沉积阶段的次数和/或暴露于第二沉积阶段的次数来控制纳米级的均匀性的程度。在一些境况下，可控制第一及第二沉积阶段的顺序以形成具有富TiN及Si和/或Al或SiN和/或AlN的区域或层的薄膜，例如，包括与富Si和/或富Al区域或层或者富SiN/AlN区域或层交替的富TiN区域或层的纳米层压材料。在一些其他境况下，尽管不同的暴露于第一及第二沉积阶段的顺序，所得薄膜可为基本上均匀的TiSiN和/或TiAlN薄膜，如下文进一步详细描述的。关于图10A和10B说明示例性实现方式。图10A说明基本上均匀的TiSiN层的TEM图像，而图10B说明呈包括与富SiN区域或层交替的富TiN区域或层的纳米层压材料的形式的TiSiN层的TEM图像。

根据各种实施方式，当形成包括TiSiN和/或TiAlN的薄膜(例如，扩散阻挡层)以形成如图10A中所示出的基本上均匀的层时，在上文所公开的温度下沉积薄膜时，第一沉积阶段和/或第二沉积阶段的接连(连续，back-to-back)进行的次数可小于约50、30、25、20、15、10、5或在通过这些值中的任一者界定的范围内的值。当第一沉积阶段和/或第二沉积阶段的接连进行的次数超过这些值时，薄膜可以包括纳米层压材料结构。将了解，用于形成基本上均匀或纳米层压材料结构的第一和/或第二沉积阶段的接连进行的次数可取决于各种因素，包括所使用的温度、压力及前体。例如，在相对高温度下，原子的较高扩散混合可以有利于均匀组成，而在相对低温度下，原子的较低扩散混合可以有利于纳米层压材料形成。

发明人已发现，有利的是，当根据本文中所公开的实施方式形成包括TiSiN和/或TiAlN的薄膜时，相对于使用其他技术(例如，CVD或PVD)形成的其他扩散阻挡材料(例如，TiN或TiSiN)，还可降低表面粗糙度。当其上沉积扩散阻挡物的表面包括通过开口诸如通孔或沟槽暴露的非金属表面(例如，电介质表面和/或半导体表面)时，相对于其他材料或技术，降低的表面粗糙度特别有利。在沉积时，具有上述厚度的扩散阻挡物可具有基于扩散阻挡物的平均厚度的0.5％、1％、1.5％、2％、2.5％、3％、3.5％、4％、4.5％和5％，或在通过这些值中的任一者界定的范围内的值或更低值的均方根(RMS)表面粗糙度。替代地，在沉积时，具有上述厚度的扩散阻挡物可具有小于0.5nm、0.4nm、0.3nm、0.2nm、0.1nm或在通过这些值中的任一者界定的范围内的值或更低值的均方根(RMS)表面粗糙度值。降低的RMS粗糙度进而可改进扩散阻挡层的保形性。

应用

根据本文中所公开的各种实施方式的使用各种工艺参数形成的包括TiSiN或TiSiN的薄膜可用于各种应用中，尤其在衬底包括具有可受益于本文中所公开的各种有利特性的相对高表面积、相对高纵横比结构和/或非金属表面的形貌的情况下。示例性应用包括沉积以加衬里于具有超过1、2、5、10、20、50、100、200或在通过这些值中的任一者界定的范围内的值的纵横比(例如，定义为深度除以顶部宽度的比率)的通孔、孔、沟槽、腔或类似结构。

图11说明在形成用于接触结构(例如，源极或漏极触点)的形成于可重度掺杂的有源半导体衬底区域上的扩散阻挡物的上下文中的一种示例性应用。说明半导体装置1100的部分，其包括材料1104，包括电介质材料(诸如氧化硅或氮化硅)的电介质层1108(例如，层间电介质(ILD)层)形成于该材料上。为形成到衬底1104的各种区域(包括各种掺杂区域，例如，源极及漏极区域)的触点，可形成穿过电介质层1108的通孔或沟槽。通孔或沟槽可暴露各种非金属表面，例如，通孔的包括衬底表面(例如，硅衬底表面)的暴露的底表面，以及电介质侧壁。此后，可根据本文中所描述的各种实施方式以与图6A-6C中所示出的类似的方式用包括TiSiN和/或TiAlN的薄膜保形地涂覆通孔的底表面及侧表面。此后，可用更具导电性的材料(特别金属或金属合金，例如，W、Al或Cu)填充加衬里的通孔以形成接触插塞1116。例如，可通过CVD使用(例如)WF₆用钨填充通孔。

出于上述各种原因，根据实施方式形成的阻挡层1112可为有利的。此外，由于阻挡层1112的保形性质，可基本上减小在后续金属填充工艺期间的夹断(pinching off)的倾向。另外，如上文所描述，阻挡层1112可提供跨其有效材料输送阻碍，例如，掺杂物(B、P)从衬底1104向外扩散，以及来自接触插塞形成过程的反应物、蚀刻剂及金属(例如，F、Cl、W或Cu)向内扩散。可通过降低的表面粗糙度、增加的阶梯覆盖率、部分非晶的形态(其可为部分纳米晶)和/或均匀/纳米层压材料形态来增强阻挡效应。相对于TiN薄膜，可以较低厚度实现这些有利效应。此外，如上文所描述，逐层生长模式可减小阻挡层1112的总体接触电阻。

根据本文中所公开的各种实施方式形成的包括TiSiN和/或TiAlN的薄膜的其他应用包括(仅举几例)形成于凹入衬底中的各种导电结构(例如，埋藏式电极或线)、电极(例如，DRAM电容器电极或栅极电极)、用于较高金属层级的金属化阻挡物(例如，用于Cu触点/线的通孔/沟槽中的阻挡物)、高纵横比竖直棒状电极或用于三维存储器的通孔及硅穿孔(TSV)。

在Si前体暴露之前包括Ti表面处理的TiSiN膜沉积

本文中所描述的各种实施方式解决对改进产业中使用的扩散阻挡物(例如，如上文关于图2所描述的TiN基扩散阻挡物)的需求。如上文所描述，包括TiSiN的薄膜的低电阻率及高阶梯覆盖率以及其他特性对于许多应用(例如，用于形成加衬里于高纵横比通孔或沟槽的电极和/或扩散阻挡物)是可期望的。如上文讨论的，可通过尤其控制，仅举几例，在沉积期间的反应室压力或前体的分压力、沉积速率、引入到反应室中的前体的温度或压力、前体的流量及暴露时间来优化上文关于例如图5A-5D所描述的用于保形地涂覆具有相对高面积密度的高纵横比结构的衬底的工艺条件。

除了由TiSiN提供的超过其他扩散阻挡物材料(诸如TiN)的上述改进之外，发明人已发现，TiSiN可对先进的技术节点提供其他优点。图12示出通过原子层沉积在具有形貌的衬底上生长的超薄TiN层的截面透射电子显微照片。发明人已发现，即使通过原子层沉积生长时，超薄(例如，<5nm)TiN层仍可能不连续覆盖下面的表面且具有不连续性。这样的不连续性可限制TiN层作为扩散阻挡物的有效性。相比之下，发明人已发现，当在本文中所描述的特定沉积条件下沉积时，TiSiN甚至低至这些超薄尺寸(例如，低至<5nm)仍可提供连续且均匀的覆盖，这对于先进的技术节点的超薄扩散阻挡物中的应用可以是特别关键的。如本文中所描述，发明人已发现上文例如关于图5A-5D所描述的的各种方法的替代方案和/或进一步改进，用于增加TiSiN膜的阶梯覆盖率和/或降低电阻率。特别地，在本文中所描述的替代或进一步改进方法中，使半导体衬底暴露于与一个或多个第二沉积阶段交替且不重叠的一个或多个第一沉积阶段，其中：使半导体衬底暴露于一个或多个第一沉积阶段包括使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体；以及使半导体衬底暴露于一个或多个第二沉积阶段包括使半导体衬底依次暴露于Ti前体，接着硅(Si)前体，接着N前体。即，在第二沉积阶段中，暴露于Ti前体在Si前体暴露之前，Si前体暴露之后接着是N前体暴露。此替代方法进一步降低粗糙度且增强逐层生长，使得TiSiN膜甚至低至超薄(例如，<5nm)尺寸仍保持连续。另外，发明人已发现，即使在生长期间一种或多种前体使衬底的表面欠饱和时，方法还允许更精确控制Ti掺入量。因此，发明人已发现，方法允许基本上降低的电阻率值及电阻率值的更高稳定性。

图13是说明形成包括TiSiN的薄膜的方法的流程图，其类似于上文关于图5B-5D所描述的流程图。沉积包括TiSiN的薄膜的所说明方法包括使半导体衬底暴露525于一个或多个(m个)第一沉积阶段以及使半导体衬底暴露530于一个或多个(n个)第二沉积阶段。第一沉积阶段的每一个进而包括多次交替暴露于Ti前体及N前体，且第二沉积阶段的每一个进而包括多次交替暴露于Si前体及N前体。图13中所说明的方法的额外细节已在上文关于图5B-5D进行描述，在本文中为简洁起见不重复其细节。

图14-16说明形成包括TiSiN的扩散阻挡物的替代或进一步改进的方法，在超低厚度下具有粗糙度及连续性的进一步改进，以及控制Ti含量的更高精确度，使得可以更少可变性降低电阻率。

图14是说明根据实施方式的形成包括TiSiN的扩散阻挡物的方法的流程图。方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段的步骤1402。在该方法中，使半导体衬底暴露1404于一个或多个第一沉积阶段1404包括使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。在该方法中，使半导体衬底暴露1406于一个或多个第二沉积阶段包括使半导体衬底依次暴露于Ti前体及硅(Si)前体，而在其间未介入暴露于N前体，接着使半导体衬底暴露于N前体。

图15是说明根据另一实施方式的形成包括TiSiN的扩散阻挡物的方法的流程图。方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段的步骤1502。在该方法中，使半导体衬底暴露1504于一个或多个第一沉积阶段包括使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。在该方法中，使半导体衬底暴露1506于一个或多个第二沉积阶段包括使半导体衬底依次暴露于Ti前体，接着硅(Si)前体，接着N前体。

图16是说明根据另一实施方式的形成包括TiSiN的扩散阻挡物的方法的流程图。方法包括使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段的步骤1602。在该方法中，使半导体衬底暴露1604于一个或多个第一沉积阶段包括使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。在该方法中，使半导体衬底暴露1606于一个或多个第二沉积阶段包括使半导体衬底暴露于Ti前体持续Ti前体暴露持续时间，接着硅(Si)前体持续Si前体暴露持续时间，接着N前体，其中，Si前体暴露持续时间与Ti前体暴露持续时间的比率是在2与130之间。

图17是说明根据实施方式的用于形成包括TiSiN的薄膜的方法的流程图，说明了与上文关于图14-16所说明的任一实施方式兼容的前体暴露的顺序，其中不同于上文关于图13所描述的方法，在第二沉积阶段中，Ti前体在Si前体暴露之前，Si前体暴露之后接着是N前体暴露。所说明方法包括使衬底暴露于一个或多个(x个)气相沉积循环1720，各自包括使半导体衬底暴露1725于一个或多个(m个)第一沉积阶段以及使半导体衬底暴露1730于一个或多个(n个)第二沉积阶段。在所说明的实施方式中，第一及第二沉积阶段彼此交替，在时间上不重叠。在所说明方法中，使半导体衬底暴露1725于一个或多个第一沉积阶段的顺序可基本上与上文关于图5B-5D以及图13所描述的使半导体衬底暴露525于一个或多个(m个)第一沉积阶段相同。特别地，使半导体衬底暴露1725于一个或多个第一沉积阶段包括以与上文关于图5B-5D及图13所描述的类似方式使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，在本文中为简洁起见不重复其细节。

然而，不同于上文关于图13(以及图5B-5D)所描述的方法，在图17中所说明的方法中，使半导体衬底暴露于第二沉积阶段的每一个另外包括使衬底暴露于钛(Ti)前体。特别地，使半导体衬底暴露1730于一个或多个第二沉积阶段包括使半导体衬底依次暴露于Ti前体，接着硅(Si)前体，接着N前体。

此外或替代地，使半导体衬底暴露1730包括使半导体衬底依次暴露于Ti前体及Si前体，而未介入暴露于N前体，接着使半导体衬底暴露于N前体。在图17的所说明实施方式中，当第二沉积阶段紧接在第一沉积阶段之后时，使半导体衬底暴露1725于第一沉积阶段包括使半导体衬底暴露于作为最后前体的N前体，以及使半导体衬底暴露于作为第二沉积阶段的第一前体的Ti前体。

虽然在本文中为简洁起见省略细节，但图17的所说明实施方式中使用的各种工艺参数可类似于上文关于图13和/或图5B-5D所描述的方法中使用的那些工艺参数，包括前体、沉积期间的室压力及沉积温度。在本文中为简洁起见不重复相似参数。

发明人已发现，出于上文所述的各种原因，如本文中所描述的使Ti前体暴露在Si前体暴露之前可为有利的。为增强有利效应，可相对于其他暴露关于各种参数(包括前体流量及暴露持续时间)优化在第二沉积阶段期间的Ti前体暴露。

为实现适合在使用在Si前体暴露之前具有Ti表面处理的沉积工艺在具有高表面积和/或高纵横比结构的衬底上沉积TiSiN薄膜的流量，可将Ti前体及Si前体的每一者的流量调整为小于1000标准立方厘米/分钟(sccm)、800sccm、600sccm、400sccm、200sccm，或在通过这些值中的任一者界定的范围内值或更高。可将N前体的流量调整为更高，例如，小于10,000标准立方厘米/分钟(sccm)、8,000sccm、6,000sccm、4,000sccm、2,000sccm，或在通过这些值中的任一者界定的范围内的值或更高。将了解合适流量可取决于，尤其，反应器的体积，且这些流量可适用于具有的体积约1-2升的单晶片反应器。对于包括多个处理站的反应器，这些流量可适于每个处理站。

再次参考图17，发明人已发现，当在暴露1730于第二沉积阶段期间使半导体衬底暴露于Ti前体的暴露时间相对于Si前体的暴露时间更短时，其可特别有效。有利的是，在特定实施方式中，第二沉积阶段中的Ti前体的相对短的暴露时间导致电阻率和/或阶梯覆盖率的令人惊讶地大的改进。在各种实施方式中，在第二沉积阶段中使半导体衬底暴露于Si前体及使半导体衬底暴露于Ti前体的暴露时间的比率超过0.05、0.1、0.5、1、2、5、10、20、50、100、130、200、240，或在通过这些值中的任一者界定的范围内的值。例如，在图17中的所说明实施方式中，第二沉积阶段的Si前体暴露时间可小于120秒、90秒、60秒、30秒、10秒、5秒、3秒、2秒、1秒、0.5秒、0.1秒，或在通过这些值中的任一者界定的范围内的值，而第二沉积阶段的Ti暴露时间可小于2秒、1.5秒、1.2秒、1.0秒、0.7秒、0.5秒，或在通过这些值中的任一者界定的范围内的值。

仍参考图17，发明人已进一步发现，当在暴露1730于第二沉积阶段期间使半导体衬底暴露于Ti前体的暴露时间相对于在暴露1725于第一沉积阶段期间Ti前体的暴露时间更长时，其可特别有效。有利的是，在各种实施方式中，在第二沉积阶段中使半导体衬底暴露于Ti前体及在第一沉积阶段中使半导体衬底暴露于Ti前体的暴露时间的比率超过0.5、1、3、5、10、20、30、40，或在通过这些值中的任一者界定的范围内的值。例如，在图17中的所说明实施方式中，第一沉积阶段的Ti前体暴露时间可小于1秒、0.5秒、0.2秒、0.1秒、0.05秒，或在通过这些值中的任一者界定的范围内的值，而第二沉积阶段的Ti暴露时间可小于2秒、1.5秒、1.2秒、1.0秒、0.7秒、0.5秒，或在通过这些值中的任一者界定的范围内的值。

仍参考图17，发明人已进一步发现，当在暴露1730于第二沉积阶段期间使半导体衬底暴露于N前体的暴露时间相对于在暴露1725于第一沉积阶段期间N前体的暴露时间更长时，其可特别有效。有利的是，在各种实施方式中，在第二沉积阶段中使半导体衬底暴露于N前体及在第一沉积阶段中使半导体衬底暴露于N前体的暴露时间的比率超过1、2、5、10、20、50、100、200、500、600，或在通过这些值中的任一者界定的范围内的值。例如，在图17中的所说明实施方式中，第一沉积阶段的N前体暴露时间可小于1秒、0.5秒、0.2秒、0.1秒，或在通过这些值中的任一者界定的范围内的值，而第二沉积阶段的N暴露时间可小于60秒、30秒、10秒、5秒、2秒、1秒、0.5秒、0.2秒，或在通过这些值中的任一者界定的范围内的值。

仍参考图17，仅通过说明，在第一沉积阶段中的Ti前体脉冲/Ti前体吹扫/N前体脉冲/N前体吹扫的典型持续时间可分别为0.05-1秒/0.2-1秒/0.1-1秒/0.2-1秒，而在第二沉积阶段中的Ti前体脉冲/Ti前体吹扫/Si前体脉冲/Si前体吹扫/N前体脉冲/N前体吹扫的典型持续时间可分别为0.5-2秒/0.2-1秒/0.2-120秒/0.5-5秒/0.2-120秒/0.5-5秒。

通过如本文中所描述的控制第二沉积阶段中的各种Ti前体暴露条件，使用根据实施方式的方法形成的TiSiN薄膜可具有相对于使用相同方法(除了使半导体衬底暴露于Ti前体作为一个或多个第二沉积阶段的部分之外)形成的扩散阻挡物低至少200μΩ·cm、500μΩ·cm、1000μΩ·cm、1500μΩ·cm或在通过这些值中的任一者界定的范围内的值的电阻率。因此，形成的TiSiN薄膜可具有低于2500μΩ·cm、2000μΩ·cm、1500μΩ·cm、1000μΩ·cm、500μΩ·cm或在通过这些值中的任一者界定的范围内的值的电阻率。

除了暴露时间之外，还可调整第一沉积阶段的数目(m)与第二沉积阶段的数目(n)的比率(m/n)以用于调节所得TiSiN薄膜的各种特性。

图18A是根据图17中所说明的方法沉积的TiSiN薄膜的实验测量的Si含量的图表，其中Si含量被显示为随第一沉积阶段的数目与第二沉积阶段的数目的比率而变。如所示出，观察到沉积的TiSiN薄膜中的Si含量随m/n比率增加而变而降低。如所示出，当m/n比率增加超过约7时，随m/n比率而变的Si含量的降低率出乎意料地降低(示出为拐点)。该降低与电阻率趋势(图18C)一致。在所说明的实验结果中，为形成具有对应于15％或更少的Si含量的低电阻率(例如，低于约2000μΩ·cm)的TiSiN薄膜，将m/n调整为大于7被示出为关键的。超过对应于大于约7的m/n比率的15％或更大的Si含量，TiSiN的纳米结构成为基本上非晶的，如图18B中所示出。

图18B是根据图17中所说明的方法沉积的TiSiN薄膜的实验测量的掠入射X射线衍射(XRD)光谱的图表，其中不同曲线对应于具有不同的第一沉积阶段的数目与第二沉积阶段的数目的比率的TiSiN薄膜。如所示出，观察到(111)、(002)及(220)域的XRD峰强度随m/n比率降低而变而降低。如从信号/噪声比示出，TiSiN膜中的非晶相的量随着m/n比率降低而增加。

图18C是在如图18A中所说明针对其Si含量测量的TiSiN薄膜上实验测量的电阻率的图表。如所示出，观察到TiSiN膜的电阻率随m/n比率增加而变而降低。如上文所示出及讨论的，当m/n比率下降低于7时，电阻率的增加率出乎意料地增加。在所说明的实验结果中，为形成具有2000μΩ·cm更低的电阻率的TiSiN薄膜，将m/n调整为大于7可为关键的。低于该比率，除了高电阻率值之外，针对Si含量的小变化的电阻率的可变性可使工艺不适于大批量制造。

发明人已发现，即使在第二沉积阶段中的暴露于Ti、Si及N前体的一者或多者使衬底表面欠饱和时，在第二沉积阶段中的Si前体暴露之前，尤其能够使所得TiSiN膜的较低电阻率具有随暴露时间而变的电阻率的相对小的可变性。因此，减少TiSiN薄膜的运行间可变性，且增强其可制造性。这在下文关于各种前体进行说明。此外，由于在第二沉积阶段期间缺乏对不必要长暴露时间的需要，因此可增强处理量。因此，根据实施方式，在一个或多个第二沉积阶段期间使半导体暴露于Ti前体、Si前体及N前体中的一者或多者(例如，如图14-17的任一者中所说明)包括使半导体衬底的主表面欠饱和。

如本文中所描述，前体表面饱和条件是指其中增加特定前体的暴露时间不导致通过前体的表面饱和度的实质变化的条件。相反地，欠饱和是指其中增加特定前体的暴露时间确实导致通过前体的表面饱和度的实质变化的条件。虽然表面饱和度难以绝对测量，但其可通过测量相关电或物理参数来推断。例如，对于给定参数，若使用持续时间内的暴露来实现参数的给定值，且若相同或更长持续时间内的额外暴露未改变参数的值超过例如10％，则可推断表面基本上饱和。

图19A-19B是随图14-17中所说明的沉积循环的第二沉积阶段中的Ti前体(TiCl₄)暴露时间而变的TiSiN薄膜的实验测量的电阻率的图表，其中于作为Si前体的二氯硅烷(SiH₂Cl₂，“DCS”)的暴露时间分别固定于60秒及90秒。如所说明，随着第二沉积阶段中的Ti前体暴露时间增加，可观察到TiSiN薄膜的电阻率的降低。可见，相对于使用相同的工艺(除了在第二沉积阶段中省略Ti前体暴露之外)沉积的TiSiN薄膜，在第二沉积阶段中用短至0.7秒的Ti前体暴露时间沉积的TiSiN薄膜具有基本上较低电阻率。虽然较长暴露时间进一步降低电阻率，但可见用短至0.7秒的Ti前体脉冲持续时间实现大量降低。如所示出，在第二沉积阶段中无引导Ti暴露(x轴上的零值)的情况下，相对于60秒暴露于DCS，90秒暴露于DCS将电阻率从约2800μΩcm增加至约3200μΩcm，其大于10％。即，可推断60秒的DCS可能不足以使表面基本上饱和。然而，不论DCS饱和水平，观察到用短至0.7秒的持续时间的Ti前体暴露在大量降低电阻率上是有效的。之后，随着Ti前体暴露时间的额外增加的电阻率变化导致基本上更小电阻率变化。如所示出，相对于在第二沉积阶段中用0.7秒的Ti前体暴露持续时间获得的TiSiN薄膜，用1.2秒的Ti暴露持续时间获得的TiSiN薄膜具有已改变相对小量(例如，约10％或更小)的电阻率。结果说明，通过在第二沉积阶段中在Si前体之前插入相对短Ti前体，获得两个有利技术效果，即，电阻率的大量降低以及电阻率可变性的大量降低。

图20A-20C是从用使用类似于图17中所说明的沉积循环的沉积循环的第二沉积阶段中的不同Ti前体(TiCl₄)暴露时间形成的TiSiN薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。图20A-20C中的显微照片是在平面半导体衬底上用具有约4nm的等效厚度的TiSiN薄膜加衬里于具有57:1的纵横比(使用顶部处的开口的宽度测量的)的高比率结构之后获得的。在图20A-20C的显微照片中成像的TiSiN薄膜是使用根据图14-17中所说明的方法的方法形成，其中在第二沉积阶段中，Si前体(二氯硅烷)暴露时间是固定于90秒，而Ti前体暴露时间分别是0秒、0.7秒及1.2秒。如可见，从图20A-20C中的显微照片测量的阶梯覆盖率分别为83％、85％及87％。

图21A-21C是随图14-17中所说明的沉积循环的第二沉积阶段中的Ti前体(TiCl₄)暴露时间而变的实验测量的电阻率的图表，其中于作为Si前体的一氯硅烷(SiH₃Cl，“MCS”)的暴露时间分别固定于3.5秒、30秒及90秒。如所说明，随着第二沉积阶段中的Ti前体暴露时间增加，可观察到TiSiN膜的电阻率的降低。可见，相对于使用相同的工艺(除了在第二沉积阶段中省略Ti前体暴露之外)沉积的TiSiN薄膜，在第二沉积阶段中用短至0.7秒的Ti前体暴露时间沉积的TiSiN薄膜具有基本上较低电阻率。虽然较长暴露时间进一步降低电阻率，但可见用短至0.7秒的脉冲持续时间实现大量降低。此处，可进行上文关于图19A和图19B所描述的类似观察。如所示出，在第二沉积阶段中无引导Ti暴露(x轴上的零值)的情况下，不论MCS饱和水平，观察到用短至0.7秒的持续时间的Ti前体暴露在大量降低电阻率上是有效的。之后，随着Ti前体暴露时间的额外增加的电阻率变化导致基本上更小电阻率变化。如所示出，相对于在第二沉积阶段中用0.7秒的Ti前体暴露持续时间获得的TiSiN薄膜，用1.2秒的Ti暴露持续时间获得的TiSiN薄膜具有已改变相对小量(例如，约10％或更小)的电阻率。结果说明，通过在第二沉积阶段中在Si前体之前插入相对短Ti前体，获得两个有利技术效果，即，电阻率的大量降低以及电阻率可变性的大量降低。

图22A-22C是从用使用类似于图17中所说明的沉积循环的沉积循环的第二沉积阶段中的不同Ti前体(TiCl₄)暴露时间形成的TiSiN薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。图22A-22C中的显微照片是在平面半导体衬底上用具有4nm的等效厚度的TiSiN薄膜加衬里于具有57:1的纵横比(使用顶部处的开口的宽度测量的)的高比率结构之后获得的。在图22A和22B的显微照片中成像的TiSiN薄膜是使用类似于图14-17中所说明的方法的方法形成，其中在第二沉积阶段中，Si前体(一氯硅烷)暴露时间是固定于3.5秒，而Ti暴露时间分别是0秒及1.2秒。在图22C的显微照片中成像的TiSiN薄膜是使用类似于图14-17中所说明的方法的方法形成，其中在第二沉积阶段中，Si前体(一氯硅烷)暴露时间是90秒，而Ti暴露时间是1.2秒。如可见，从图22A-22C中的显微照片测量的阶梯覆盖率分别为86％、93％及96％。

图23A-23B是随图14-17中所说明的沉积循环的第二沉积阶段中的Ti前体(TiCl₄)暴露时间而变的实验测量的电阻率的图表，其中于作为Si前体的八氯化三硅(Si₃Cl₈,“OTCS”)的暴露时间分别固定于5秒及30秒。如所说明，随着第二沉积阶段中的Ti前体暴露时间增加，可观察到TiSiN膜的电阻率的降低。可见，相对于使用相同的工艺(除了在第二沉积阶段中省略Ti前体暴露之外)沉积的TiSiN薄膜，在第二沉积阶段中用短至1.2秒的Ti前体暴露时间沉积的TiSiN薄膜具有基本上较低电阻率。此处，可进行上文关于图19A和图19B所描述的类似观察。如所示出，在第二沉积阶段中无引导Ti暴露(x轴上的零值)的情况下，不论OTCS饱和水平，观察到用短至1.2秒的持续时间的Ti前体暴露在大量降低电阻率上是有效的。类似地，通过在第二沉积阶段中在Si前体之前插入相对短Ti前体，获得两个有利技术效果，即，电阻率的大量降低以及电阻率可变性的大量降低。

图24A-24B是从用使用类似于图17中所说明的沉积循环的沉积循环的第二沉积阶段中的不同Ti前体(TiCl₄)暴露时间形成的TiSiN薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。图24A-24B中的显微照片是在平面半导体衬底上用具有4nm的等效厚度的TiSiN薄膜加衬里于具有57:1的纵横比(使用顶部处的开口的宽度测量的)的高比率结构之后获得的。在图24A-24B的显微照片中成像的TiSiN薄膜是使用类似于图14-17中所说明的方法的方法形成，其中在第二沉积阶段中，Si前体(OTCS)暴露时间是固定于5秒，而Ti前体暴露时间分别是0秒及1.2秒。如可见，从图24A-24B中的显微照片测量的阶梯覆盖率分别为96％及100％。

有利的是，关于图20A-20C、图22A-22C以及图24A-24B所说明的透射电子显微照片证实，相对于ALD TiN薄膜(例如，参见图12)，TiSiN极大地改进超薄扩散阻挡物的平滑度，在关于图20A-20C、图22A-22C以及图24A-24B所说明的透射电子显微照片的每一个中，TiSiN薄膜以小于5nm的厚度连续覆盖衬底表面。

在关于图20A-20C、图22A-22C以及图24A-24B所说明的透射电子显微照片中，57:1的纵横比已经被测量为顶部开口的高度与宽度的比率。图25A中示出沟槽结构的全视图。将了解，可以各种方式定义纵横比。例如，底部开口的高度与宽度的比率是约171:1。

TiN/TiSiN纳米层压材料扩散阻挡物沉积

再次参考上文关于图13及图17所描述的方法，发明人已发现，可调整第一沉积阶段的数目(m)与第二沉积阶段的数目(n)的比率(m/n)以形成包括TiSiN的基本上均匀膜或包括TiN及TiSiN作为不同层的纳米层压材料。

图26A是说明根据一些实施方式的形成纳米层压材料薄膜的方法的流程图。如图26A中所说明，方法包括通过使半导体衬底暴露于一个或多个(y1个)第一沉积阶段来沉积包括TiN的薄膜，通过使半导体衬底暴露于一个或多个(x个)第二沉积阶段来沉积包括TiSiN的薄膜及通过使半导体衬底暴露于一个或多个(y2个)第一沉积阶段来形成包括TiN的另一薄膜。在一些实施方式中，y1与y2是不同的。图26B是说明根据一些实施方式的使用类似于图5B-5D和13中说明的气相沉积循环的气相沉积循环形成纳米层压材料薄膜的方法的流程图。图26C是说明根据一些实施方式的使用类似于根据一些实施方式的图14-17中说明的气相沉积循环的气相沉积循环形成纳米层压材料薄膜的方法的流程图。

根据各种实施方式，当形成包括TiSiN的薄膜(例如，扩散阻挡层)以形成基本上均匀的层时，在上文所公开的温度下沉积薄膜时，第一沉积阶段和/或第二沉积阶段的接连进行的次数可小于约50、30、25、20、15、10、5或在通过这些值中的任一者界定的范围内的值。另一方面，当第一沉积阶段和/或第二沉积阶段的接连进行的次数超过这些值时，薄膜可以包括纳米层压材料结构。

图27A是根据一些实施方式的在根据图26A和26C中所说明的方法沉积的各种纳米层压材料薄膜上实验测量的电阻率的图表。测量的纳米层压材料薄膜包括插入于两个TiN薄膜之间的TiSiN薄膜。可见，通过独立地调整上和下TiN薄膜的厚度，可调节电阻率。出乎意料的是，虽然在测量的三个纳米层压材料膜中，TiN薄膜的总组合厚度相同，但当下TiN薄膜比上TiN薄膜薄时，电阻率出乎意料地降低。将了解，已在根据实施方式的纳米层压材料中至少同样观察到上文关于均匀TiSiN膜描述的各种优点。

图27B是根据一些实施方式的从根据图26A和26C中所说明的方法沉积的各种纳米层压材料薄膜测量的实验测量的掠入射X射线衍射光谱的图表。

图28A和28B是根据一些实施方式的从用纳米层压材料薄膜加衬里的高纵横比结构获得的截面透射电子显微照片。可见阶梯覆盖率与均匀TiSiN薄膜可比较。

具有包括高模量及硬度的优越机械性质的TiSiN薄膜

如上文所描述，包括TiSiN的薄膜对于许多应用(例如，用于形成加衬里于高纵横比通孔或沟槽的电极和/或扩散阻挡物)是可期望的。如上文讨论的，可通过尤其控制，仅举几例，在沉积期间的反应室压力或前体的分压力、沉积速率、引入到反应室中的前体的温度或压力、前体的流量及暴露时间来优化上文关于例如图5A-5D所描述的用于保形地涂覆具有相对高面积密度的高纵横比结构的衬底的工艺条件。

除了电及阻挡性质之外，TiSiN的各种应用越来越需要包括TiSiN的薄膜的改进的结构及机械性质。例如，随着集成电路装置的特征在大小上继续缩小和/或在纵横比上增加，对充当扩散阻挡物和/或电极的薄膜的物理要求继续增加。薄膜的厚度还可以随着特征大小缩小而缩小，且薄膜可以被放置在对应更高水平的热机械应力下。虽然TiN是许多应用的主导材料之一，但高纵横比结构中的TiN的结构失效是集成电路装置的可靠性及产率的主要忧虑。失效模式(诸如缺陷、弯曲及屈曲)已与TiN膜的不足物理性质(诸如硬度及弹性模量)相关联。因此，随着对复杂三维结构的需求增加，需要具有优越物理性质的替代阻挡材料。为解决这些及其他需求，本文中描述形成和调节具有优越机械性质的包括TiSiN的薄膜的方法，以及使用这样的方法形成的薄膜。

如本文中所描述，发明人已发现上文描述的的各种方法的替代方案和/或进一步改进，用于改进除了TiSiN膜的电及结构性质之外的TiSiN膜的机械及结构性质。如上文所描述，发明人已发现，即使通过原子层沉积生长时，超薄(例如，<5nm)TiN层仍可能不连续覆盖下面的表面且具有不连续性。除了限制TiN层作为扩散阻挡物的有效性之外，这样的不连续性也可严重损害TiN膜的机械及结构性质。

不同于TiN薄膜，发明人已发现，当在本文中所描述的特定沉积条件下沉积时，TiSiN甚至在低至这些超薄尺寸(例如，低至<5nm)仍可提供连续及均匀的覆盖，这对于针对先进的技术节点的超薄扩散阻挡物中的应用提供优越机械及结构性质可以是特别关键的。例如，以与上文关于图14-17所描述的类似方式，使半导体衬底暴露于与一个或多个第二沉积阶段交替且不重叠的一个或多个第一沉积阶段，其中：使半导体衬底暴露于一个或多个第一沉积阶段包括使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体；以及使半导体衬底暴露于一个或多个第二沉积阶段包括使半导体衬底依次暴露于Ti前体，接着硅(Si)前体，接着N前体。即，在第二沉积阶段中，暴露于Ti前体在Si前体暴露之前，Si前体暴露之后接着是N前体暴露。方法进一步改进具有改进的机械完整性的甚至低至超薄(例如，<5nm)尺寸的TiSiN膜的连续性及结构性质。

图29是说明根据一些实施方式的用于形成具有改进的机械及结构性质的包括TiSiN的薄膜的方法的流程图。在这些实施方式中，方法包括通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成2902包括TiSiN的扩散阻挡物。扩散阻挡物具有：超过290GPa的模量及超过2.7原子％的Si含量；或超过20GPa的硬度及超过2.7原子％的Si含量；或使得扩散阻挡物的掠入射X射线衍射光谱展现超过0.4的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构及超过2.7原子％的Si含量；或具有小于约6.5nm的平均晶粒大小的纳米晶结构及超过2.7％的Si含量。使半导体衬底暴露2904于一个或多个第一沉积阶段包括使半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体。使半导体衬底暴露2906于一个或多个第二沉积阶段包括使半导体衬底依次暴露于Ti前体，接着硅(Si)前体，接着N前体。

根据图29中所说明的方法的各种实施方式可包括上文关于图5B-5D及图13或图14-17所描述的特征，在本文中为简洁起见不重复其细节。例如，根据实施方式，第一沉积阶段的Ti前体暴露时间、第一沉积阶段的N前体暴露时间以及第二沉积阶段的N前体暴露时间的每一者的暴露时间可小于1.0秒、0.8秒、0.6秒、0.4秒、0.2秒、0.1秒，或在通过这些值中的任一者界定的范围内的值。薄膜沉积系统可被配置成以相应流量引入前体的每一者，使得衬底的表面在这些暴露时间内基本上达到饱和水平，例如，大于40％、60％、80％或在通过这些值中的任一者界定的范围内的值的饱和水平。在其中如图17中所说明的在暴露于前体之后进行快速吹扫的实施方式中，快速吹扫步骤的持续时间可小于1.0秒、0.8秒、0.6秒、0.4秒、0.2秒、0.1秒，或在通过这些值中的任一者界定的范围内的值。

再次参考图17，在另一实例中，发明人已发现，当在暴露1730于第二沉积阶段期间使半导体衬底暴露于Ti前体的暴露时间相对于N前体的暴露时间相同或更短时，其可特别有效。在各种实施方式中，在第二沉积阶段中使半导体衬底暴露于Ti前体及使半导体衬底暴露于Si前体的暴露时间的比率大于1、0.2、0.4、0.6、0.8及1.0，或在通过这些值中的任一者界定的范围内的值。例如，在图17中的所说明实施方式中，第二沉积阶段的Si前体暴露时间可小于30秒、15秒、10秒、5秒、1秒、0.5秒，或在通过这些值中的任一者界定的范围内的值，而第二沉积阶段的Ti暴露时间可为0或小于2秒、1.5秒、1.0秒、0.5秒、0.2秒，或在通过这些值中的任一者界定的范围内的值。

仍再次参考图17，仅通过说明，在一个特定实例中，在第一沉积阶段中的Ti前体脉冲/Ti前体吹扫/N前体脉冲/N前体吹扫的典型持续时间可分别为0.15秒/0.53秒/0.2秒/0.32秒，而在第二沉积阶段中的Ti前体脉冲/Ti前体吹扫/Si前体脉冲/Si前体吹扫/N前体脉冲/N前体吹扫的典型持续时间可分别为0-1.0秒/0.3秒/1-10秒/0.5秒/0.5秒/0.5秒。

除了暴露时间之外，还可调整第一沉积阶段的数目(m)与第二沉积阶段的数目(n)的比率(m/n)以用于调节所得TiSiN薄膜的各种特性。m/n可大于5、10、20、40、60、80及100。

图30是说明根据实施方式的通过调节前体暴露时间和/或第一沉积阶段的数目与第二沉积阶段的数目的比率而对TiSiN薄膜的Si含量的可调性的图表。x轴绘制m:n比率且y轴绘制如由X射线光电子能谱法(XPS)测量的TiSiN薄膜中的Si含量。示出随着m/n比率增加而Si含量降低的三个曲线对应于针对1秒的固定Ti前体暴露时间的1秒、5秒及10秒的Si前体暴露时间。可见，m/n比率及Si前体暴露时间的不同组合产生具有范围为约2.7至9原子％的Si含量的TiSiN膜，该范围已特别示出为对于提供优越机械性质有效。

可监测在掠入射X射线衍射光谱中的特定峰下的面积作为根据实施方式沉积的TiSiN薄膜的特定结构性能参数的指标。特别地，发明人已发现，根据实施方式沉积的TiSiN薄膜具有晶体结构，使得TiSiN薄膜的掠入射X射线衍射光谱展现在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率(R)，该比率可作为TiSiN薄膜的特定结构性能参数的指标进行监测。不受任何理论束缚，比率R可与TiSiN薄膜的纳米晶域的优先(002)织构化相关联。图31A-31I是具有不同Si含量的TiSiN薄膜的实验测量的掠入射X射线衍射(XRD)光谱。

图32是概述图31A-31I中所示出的XRD光谱的图表。具有不同Si含量的TiSiN薄膜的比率(R)的结果是在下文表1中概述。根据各种实施方式，具有超过2.7原子％的Si含量的TiSiN薄膜的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率(R)可超过0.4、1.0、2.0、3.0、4.0、4.5，或具有在通过这些值中的任一者界定的范围内的值。如所说明，对于具有约7原子％的Si含量的TiSiN薄膜，R比率在约4.5的值处达到峰值且此后出乎意料地下降。发明人已发现，R比率的较高值可与改进的硬度及模量相关，如下文所描述。

表1.TiSiN中的X射线峰面积及比率对比Si含量

图33是随Si含量而变的从图31A-31I示出的测量的掠入射X射线衍射(XRD)光谱计算的估计的平均纳米晶晶粒大小的图表。平均晶粒大小已使用本领域已知的谢乐(Scherrer)方法使用XRD光谱的加宽峰来计算。TiSiN薄膜具有拥有小于约6.5nm、6.0nm、5.5nm、5.0nm或在通过这些值中的任一者界定的范围内的值的平均晶粒大小的纳米晶结构。发明人已发现，对于对应于约7原子％Si的大于约5.5nm的晶粒大小，较小晶粒大小可与改进的硬度及模量相关，如下文所描述。

图34是随Si含量而变的在对应于图30中说明的工艺条件的TiSiN薄膜上测量的硬度值的图表。图35是随Si含量而变的对应于图30中说明的工艺条件的TiSiN薄膜的模量值的图表。硬度及模量值是使用纳米压痕技术测量。如所说明，硬度及模量值通常与R比率(图32)成比例并遵循与R比率相同的总体趋势。如所说明，硬度及模量值的峰通常与R比率的峰一致且针对具有约7原子％的Si含量的TiSiN薄膜达到峰值且此后出乎意料地下降。另外，硬度及模量值通常与低至对应于约7原子％Si的约5.5nm的晶粒大小的晶粒大小成反比。

不受任何理论束缚，增加硬度及模量可与晶界硬化效应有关，其中增加Si含量导致较小晶粒大小，以及因此较高晶界密度。晶界可彼此相互作用以形成晶界的致密三维网络。在这样的条件下，由于晶界的三维网络，晶粒在外力下的移动变得极其受限，从而导致更高硬度及模量值。然而，如所说明，此效应在7原子％的Si含量附近达到峰值，超过此，硬度及模量实际上降低。不受任何理论束缚，此可归因于非晶相的分数的增加，这可降低晶界硬化效应。因此，增加Si含量以改进硬度及模量值可为有效的，直至约7原子％的临界值。根据各种实施方式，根据实施方式的TiSiN薄膜具有超过在表1中列出的值的任一者的Si含量以实现本文中所公开的模量及硬度。在特定实施方式中，Si含量不超过7％。

图36示出根据实施方式的从用TiSiN薄膜加衬里的高纵横比结构获得的较低及较高分辨率的截面透射电子显微照片。高纵横比结构类似于上文关于图25A-25B所描述的那些。根据实施方式，如本文中所描述的具有高模量及硬度的TiSiN薄膜也示出优异均匀性及阶梯覆盖率，其可超过>85％，如使用如图36中所示出的高纵横比结构的截面TEM图像测量的。作为测量阶梯覆盖率的一种示例性方法，通过使用图像处理软件程序对多次测量进行平均化来测量指示为(顶部部分顶表面)TT、(顶部部分左侧表面)TS-L、(顶部部分右侧表面)TS-R、(底部部分左侧表面)BS-L及BS-R(底部部分右侧表面)的距离。对于图36中所示出的特定高纵横比结构，测量值是：TT＝12.87nm，TS-L＝11.96nm，TS-R＝11.81nm，BS-L＝10.67nm，BS-R＝11.11nm。阶梯覆盖率被计算为：SC＝(BS-L+BS-R)/(TS-L+TS-R)＝21.78nm/23.77nm＝92％。替代地，阶梯覆盖率可被计算为：(BS-L+BS-R)2/(TT)＝10.89/12.87nm/23.77nm＝85％。

根据实施方式的针对高模量及硬度沉积的TiSiN扩散阻挡物可具有小于0.4nm、0.3nm、0.2nm、0.1nm，或在通过这些值中的任一者界定的范围内的值或更低值的均方根(RMS)表面粗糙度值。降低的RMS粗糙度进而可改进扩散阻挡层的保形性。图37A是根据实施方式的沉积的TiSiN薄膜的原子力显微图像。测量的RMS粗糙度是0.27nm。图37B是作为比较例的TiN薄膜的原子力显微图像。对于具有可比较厚度的TiN薄膜，RMS粗糙度显著更高，为0.67nm。

额外实施方式I

1.一种形成扩散阻挡物的方法，所述方法包括：

通过在反应室中大于1托的压力下使半导体衬底暴露于多个气相沉积循环来形成包括TiSiN或TiAlN中的一者或两者的薄膜，其中，所述气相沉积循环包括暴露于钛(Ti)前体、暴露于氮(N)前体及暴露于硅(Si)前体或铝(Al)前体中的一者或两者，

其中，所述半导体衬底包括使得暴露于所述一个或多个气相沉积循环的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2的表面形貌。

2.根据实施方式1所述的方法，其中，所述表面形貌包括具有超过5的纵横比的多个沟槽或通孔。

3.根据实施方式2所述的方法，其中，所述沟槽或通孔的数目及尺寸使得所述表面积的所述比率超过20。

4.根据实施方式1所述的方法，其中，形成所述薄膜包括在所述反应室中3-10托的压力下使所述半导体衬底暴露于一个或多个气相沉积循环。

5.根据实施方式1所述的方法，其中，所述Ti前体、所述N前体及所述Si或Al前体中的一者或多者在室温及大气压下是液体。

6.根据实施方式1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个气相沉积循环包括：

使所述半导体衬底暴露于多个第一沉积阶段，其中，所述第一沉积阶段的每一个包括所述暴露于所述Ti前体及所述暴露于所述N前体；以及

使所述半导体衬底暴露于多个第二沉积阶段，其中，所述第二沉积阶段的每一个包括所述暴露于所述Si前体或所述Al前体中的一者或两者。

7.根据实施方式6所述的方法，其中，所述第二沉积阶段的至少一个进一步包括进一步暴露于所述N前体。

8.根据实施方式6所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率使得所述薄膜至少部分非晶。

9.根据实施方式8所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的所述比率等于或小于15:1。

10.根据实施方式8所述的方法，其中，所述薄膜包括具有超过约10原子％的硅浓度的TiSiN。

11.根据实施方式6所述的方法，其中，所述第一沉积阶段的数目以及所述第二沉积阶段的数目使得所述薄膜在层深度方向上基本上均匀。

12.根据实施方式11所述的方法，其中，所述第一沉积阶段的所述数目或所述第二沉积阶段的所述数目不超过约50个循环。

13.根据实施方式1所述的方法，其中，所述薄膜包括TiSiN，并且其中，所述Si前体是选自由SiH₄、Si₂H₆、SiH₂Cl₂、SiH₃Cl、Si₂Cl₆和Si₃Cl₈组成的组中的化合物。

14.根据实施方式1所述的方法，其中，所述薄膜包括TiAlN，并且其中，所述Al前体是选自由三甲基铝、三异丁基铝及三(二甲基酰胺基)铝组成的组中的化合物。

15.根据实施方式1所述的方法，其中，使所述半导体衬底暴露于所述气相沉积循环是在450℃至650℃的衬底温度下进行。

16.一种形成扩散阻挡物的方法，包括：

提供半导体衬底，所述半导体衬底包括形成于其上的多个开口，其中，所述开口包括电介质侧壁表面及超过5的纵横比；以及

通过使所述半导体衬底暴露于多个气相沉积循环而用至少部分非晶的包括TiSiN或TiAlN中的一者或两者的扩散阻挡层加衬里于所述开口的表面，其中，所述气相沉积循环包括暴露于钛(Ti)前体、暴露于氮(N)前体及暴露于硅(Si)前体或铝(Al)前体中的一者或两者。

17.根据实施方式16所述的方法，其中，所述开口的所述纵横比超过5。

18.根据实施方式17所述的方法，其中，加衬里于所述开口的表面包括保形地加衬里使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的所述扩散阻挡层的厚度的比率超过0.6。

19.根据实施方式16所述的方法，其中，所述开口的数目及尺寸使得暴露于一个或多个气相沉积循环的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

20.根据实施方式16所述的方法，其中，加衬里于开口的表面包括在反应室中3-10托的压力下使所述半导体衬底暴露于所述气相沉积循环。

21.根据实施方式16所述的方法，其中，所述开口进一步包括暴露的半导体底表面。

22.根据实施方式16所述的方法，其中，使所述半导体衬底暴露于所述气相沉积循环包括：

使所述半导体衬底暴露于多个第一沉积阶段，其中，所述第一沉积阶段包括所述暴露于所述Ti前体及所述暴露于所述N前体；以及

使所述半导体衬底暴露于多个第二沉积阶段，其中，所述第二沉积阶段包括所述暴露于所述Si前体或所述Al前体中的一者或两者。

23.根据实施方式22所述的方法，其中，所述第二沉积阶段进一步包括进一步暴露于所述N前体。

24.根据实施方式22所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率使得所述扩散阻挡层至少部分非晶。

25.根据实施方式24所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的所述比率是2:3、3:2、5:4、7:3、7:5、7:1、10:1或15:1。

26.根据实施方式22所述的方法，其中，所述第一沉积阶段的数目及所述第二沉积阶段的数目使得所述扩散阻挡层在层深度方向上基本上均匀。

27.根据实施方式26所述的方法，其中，所述第一沉积阶段的所述数目或所述第二沉积阶段的所述数目不超过约50个循环。

28.根据实施方式22所述的方法，其中，所述第一沉积阶段的数目及所述第二沉积阶段的数目使得所述扩散阻挡层具有纳米层压材料结构。

29.根据实施方式16所述的方法，其中，所述扩散阻挡层的均方根表面粗糙度小于基于所述扩散阻挡层的平均厚度的约5％。

30.根据实施方式16所述的方法，其中，所述扩散阻挡层包括TiSiN，并且其中，所述Si前体是选自由SiH₄、Si₂H₆、SiH₂Cl₂、SiH₃Cl、Si₂Cl₆和Si₃Cl₈组成的组中的化合物。

31.根据实施方式16所述的方法，其中，所述扩散阻挡层包括TiAlN，并且其中，所述Al前体是选自由三甲基铝、三异丁基铝及三(二甲基酰胺基)铝组成的组中的化合物。

32.根据实施方式16所述的方法，其中，使所述半导体衬底暴露于所述气相沉积循环是在450℃至650℃的衬底温度下进行。

33.一种形成薄膜的方法，所述方法包括：

通过在反应室中大于5托的压力下使半导体衬底暴露于多个气相沉积循环来形成包括TiSiN或TiAlN中的一者或两者的薄膜，其中，所述气相沉积循环包括暴露于钛(Ti)前体、暴露于氮(N)前体及暴露于硅(Si)前体或铝(Al)前体中的一者或两者。

34.根据实施方式33所述的方法，其中，所述反应室中的所述压力小于10托。

35.根据实施方式33所述的方法，其中，所述半导体衬底包括使得暴露于一个或多个气相沉积循环的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2的表面形貌。

36.根据实施方式35所述的方法，其中，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比。

37.根据实施方式33所述的方法，其中，使所述半导体衬底暴露于一个或多个气相沉积循环包括：

使所述半导体衬底暴露于多个第一沉积阶段，其中，所述第一沉积阶段包括所述暴露于所述Ti前体及所述暴露于所述N前体；以及

使所述半导体衬底暴露于多个第二沉积阶段，其中，所述第二沉积阶段包括所述暴露于所述Si前体或所述Al前体中的一者或两者。

38.根据实施方式37所述的方法，其中，所述第二沉积阶段进一步包括进一步暴露于所述N前体。

39.根据实施方式37所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率使得所述薄膜至少部分非晶。

40.根据实施方式39所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的所述比率等于或小于15:1。

41.根据实施方式37所述的方法，其中，所述第一沉积阶段的数目以及所述第二沉积阶段的数目使得所述薄膜在层深度方向上基本上均匀。

42.根据实施方式41所述的方法，其中，所述第一沉积阶段的所述数目和所述第二沉积阶段的所述数目不超过约50个循环。

43.根据实施方式33所述的方法，其中，所述薄膜包括TiSiN，并且其中，所述Si前体是选自由SiH₄、Si₂H₆、SiH₂Cl₂、SiH₃Cl、Si₂Cl₆和Si₃Cl₈组成的组中的化合物。

44.根据实施方式33所述的方法，其中，所述薄膜包括TiAlN，并且其中，所述Al前体是选自由三甲基铝、三异丁基铝及三(二甲基酰胺基)铝组成的组中的化合物。

45.根据实施方式33所述的方法，其中，使所述半导体衬底暴露于所述气相沉积循环是在450℃至650℃的衬底温度下进行。

46.一种半导体结构，包括：

半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比；以及

包括TiSiN或TiAlN中的一者或两者的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层至少部分非晶。

47.根据实施方式46所述的半导体结构，其中，所述沟槽或通孔的所述纵横比超过5。

48.根据实施方式47所述的半导体结构，其中，所述扩散阻挡层保形地加衬里于所述表面使得形成于所述沟槽或通孔的高度的下25％与所述沟槽或通孔的所述高度的上25％上的所述扩散阻挡层的厚度的比率超过0.6。

49.根据实施方式46所述的半导体结构，其中，所述沟槽或通孔的面积密度使得其上形成所述扩散阻挡层的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

50.根据实施方式49所述的半导体结构，其中，所述表面积的所述比率超过100。

51.根据实施方式46所述的半导体结构，其中，扩散阻挡物是基本上完全非晶。

52.根据实施方式46所述的半导体结构，其中，所述扩散阻挡层在层深度方向上基本上均匀。

53.根据实施方式46所述的半导体结构，其中，所述扩散阻挡层具有纳米层压材料结构。

54.根据实施方式46所述的半导体结构，其中，所述扩散阻挡层的均方根表面粗糙度小于基于所述扩散阻挡层的平均厚度的约5％。

55.根据实施方式46所述的半导体结构，其中，所述扩散阻挡层包括具有超过约10原子％的硅浓度的TiSiN。

56.根据实施方式46所述的半导体结构，其中，所述沟槽或通孔进一步包括半导体底表面。

57.根据实施方式46所述的半导体结构，其中，所述沟槽或通孔用钨或铜填充。

58.根据实施方式46所述的半导体结构，其中，扩散阻挡物具有约1-10nm的厚度。

59.根据实施方式46所述的半导体结构，其中，所述沟槽或通孔具有约10-1000nm的宽度。

60.根据实施方式23所述的半导体结构，其中，所述扩散阻挡层具有小于约1600μΩ-cm的电阻率。

额外实施方式II

1.一种形成包括TiSiN的扩散阻挡物的方法，所述方法包括：

使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体及硅(Si)前体，而在其间未介入暴露于所述N前体，接着使所述半导体衬底暴露于所述N前体。

2.一种形成包括TiSiN的扩散阻挡物的方法，所述方法包括：

使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

3.一种形成包括TiSiN的扩散阻挡物的方法，所述方法包括：

使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体持续Ti前体暴露持续时间，接着硅(Si)前体持续Si前体暴露持续时间，接着所述N前体，以及

其中，所述Si前体暴露持续时间与所述Ti前体暴露持续时间的比率是在2与130之间。

4.根据上述实施方式中任一项所述的方法，其中，使用所述方法形成的所述扩散阻挡物具有2000μΩ·cm或更低的电阻率。

5.根据上述实施方式中任一项所述的方法，其中，使用所述方法形成的所述扩散阻挡物相对于使用除了使所述半导体衬底暴露于所述Ti前体作为所述一个或多个第二沉积阶段的部分之外相同的方法形成的扩散阻挡物具有低至少500μΩ·cm的电阻率。

6.根据上述实施方式中任一项所述的方法，其中，所述半导体衬底包括具有超过50的纵横比的开口，并且其中，形成所述扩散阻挡物包括加衬里于所述开口的表面，使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的所述扩散阻挡物的厚度的比率超过0.9。

7.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底暴露于作为所述一个或多个第一沉积阶段的最后前体的所述N前体。

8.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于作为所述一个或多个第二沉积阶段的第一前体的所述Ti前体。

9.根据上述实施方式中任一项所述的方法，使所述半导体衬底暴露于作为所述第二沉积阶段中的所述第一前体的所述Ti前体紧接在使所述半导体衬底暴露于作为所述第一沉积阶段中的最后前体的所述N前体之后，而未介入暴露于所述N前体。

10.根据上述实施方式中任一项所述的方法，其中，在所述第二沉积阶段中使所述半导体衬底暴露于所述Si前体及使所述半导体衬底暴露于所述Ti前体的暴露时间的比率超过2。

11.根据上述实施方式中任一项所述的方法，其中，在所述第二沉积阶段中使所述半导体衬底暴露于所述Si前体及使所述半导体衬底暴露于所述Ti前体的暴露时间的比率小于130。

12.根据上述实施方式中任一项所述的方法，其中，在所述第二沉积阶段中使所述半导体衬底暴露于所述Si前体及使所述半导体衬底暴露于所述Ti前体的暴露时间的比率是在2与130之间。

13.根据上述实施方式中任一项所述的方法，其中，在所述第二沉积阶段中使所述半导体衬底暴露于所述Ti前体及在所述第一沉积阶段中使所述半导体衬底暴露于所述Ti前体的暴露时间的比率是在3与34之间。

14.根据上述实施方式中任一项所述的方法，其中，在所述第二沉积阶段中使所述半导体衬底暴露于所述N前体及在所述第一沉积阶段中使所述半导体衬底暴露于所述N前体的暴露时间的比率是在5与50之间。

15.根据上述实施方式中任一项所述的方法，其中，使所述半导体暴露于所述Si前体的暴露时间超过3秒，并且在所述第二沉积阶段中使所述半导体暴露于所述Ti前体的暴露时间短于2秒。

16.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段包括在反应室中大于1托的压力下暴露。

17.根据上述实施方式中任一项所述的方法，其中，所述半导体衬底包括使得暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2的表面形貌。

18.根据实施方式17所述的方法，其中，所述表面形貌包括具有超过5的纵横比的多个沟槽或通孔。

19.根据实施方式17或18所述的方法，其中，沟槽或通孔的数目及尺寸使得所述表面积的所述比率超过20。

20.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段包括在反应室中3-10托的压力下暴露。

21.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率使得所述扩散阻挡物至少部分非晶。

22.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率大于3。

23.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率是3-60。

24.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物包括具有超过5原子％的硅浓度的TiSiN。

25.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物包括具有5-30原子％的硅浓度的TiSiN。

26.根据上述实施方式中任一项所述的方法，其中，所述Si前体是选自由SiH₄、Si₂H₆、SiH₂Cl₂、SiH₃Cl、Si₂Cl₆和Si₃Cl₈组成的组中的化合物。

27.根据上述实施方式中任一项所述的方法，其中，所述Ti前体包括TiCl4。

28.根据上述实施方式中任一项所述的方法，其中，所述N前体是NH₃。

29.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于气相沉积循环是在400℃至600℃的衬底温度下进行。

30.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目及所述第二沉积阶段的数目使得扩散阻挡层在层深度方向上基本上均匀。

31.根据实施方式30所述的方法，其中，所述第一沉积阶段的所述数目和所述第二沉积阶段的所述数目不超过约50。

32.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目及所述第二沉积阶段的数目使得扩散阻挡层具有包括与TiSiN层交替的TiN层的纳米层压材料结构。

33.根据实施方式32所述的方法，其中，所述第一沉积阶段中的一者或两者的数目及所述第二沉积阶段的所述数目超过约50。

34.根据实施方式32或33所述的方法，其中，所述TiN层及所述TiSiN层中的一者或两者的厚度超过1.5nm。

35.根据实施方式32-34中任一项所述的方法，其中，纳米层压材料包括在TiN层之间的TiSiN层。

36.根据上述实施方式中任一项所述的方法，其中，所述半导体衬底包括形成于其上的多个开口，其中，所述开口包括电介质侧壁表面及超过5的纵横比；并且其中，形成所述扩散阻挡物包括加衬里于所述开口的表面。

37.根据实施方式36所述的方法，其中，加衬里于所述开口的表面包括保形地加衬里使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的所述扩散阻挡层的厚度的比率超过0.8。

38.根据实施方式37所述的方法，其中，所述Si前体是SiH₂Cl₂，并且所述比率超过83％。

39.根据实施方式37所述的方法，其中，所述Si前体是SiH₃Cl，并且所述比率超过86％。

40.根据实施方式37所述的方法，其中，所述Si前体是Si₃Cl₈，并且所述比率超过86％。

41.根据实施方式38-40中任一项所述的方法，其中，所述纵横比超过50。

42.根据上述实施方式中任一项所述的方法，其中，所述开口的数目及尺寸使得暴露于一个或多个气相沉积循环的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

43.根据上述实施方式中任一项所述的方法，其中，加衬里于开口的表面包括在反应室中3-10托的压力下使所述半导体衬底暴露于气相沉积循环。

44.根据上述实施方式中任一项所述的方法，其中，所述开口进一步包括暴露的半导体底表面。

45.根据上述实施方式中任一项所述的方法，其中，所述一个或多个第一沉积阶段不与一个或多个第二沉积阶段重叠。

46.根据上述实施方式中任一项所述的方法，其中，在所述一个或多个第二沉积阶段期间使所述半导体暴露于所述Ti前体、所述Si前体及所述N前体中的一者或多者包括使所述半导体衬底的表面欠饱和。

47.根据实施方式42所述的方法，其中，所述包括TiSiN的扩散阻挡物相对于使用除了欠饱和之外相同的方法获得的包括TiSiN的参考扩散阻挡物具有高超过10％的电阻率。

48.一种纳米层压材料，包括与富Si和/或富Al区域或层或者富SiN/AlN区域或层交替的富TiN区域或层。

额外实施方式III

1.一种形成扩散阻挡物的方法，所述方法包括：

通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成具有超过290GPa的模量及超过2.7原子％的Si含量的包括TiSiN的扩散阻挡物，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

2.一种形成扩散阻挡物的方法，所述方法包括：

通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成具有超过20GPa的硬度及超过2.7原子％的Si含量的包括TiSiN的扩散阻挡物，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

3.一种形成扩散阻挡物的方法，所述方法包括：

通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成包括TiSiN的扩散阻挡物，所述扩散阻挡物具有使得所述扩散阻挡物的掠入射X射线衍射光谱展现超过0.4的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构及超过2.7原子％的Si含量，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

4.一种形成扩散阻挡物的方法，所述方法包括：

通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段来形成包括TiSiN的扩散阻挡物，所述扩散阻挡物具有拥有小于约6.5nm的平均晶粒大小的纳米晶结构及超过2.7％的Si含量，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

5.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物具有2.7-9原子％的所述Si含量。

6.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物具有2.7-7原子％的所述Si含量。

7.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物具有290-350GPa的模量。

8.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物具有20-40GPa的硬度。

9.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物具有使得掠入射X射线光谱展现0.4-4.5的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构。

10.根据上述实施方式中任一项所述的方法，其中，所述扩散阻挡物具有拥有约5.0-6.5nm的平均晶粒大小的纳米晶结构。

11.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体及硅(Si)前体，而在其间未介入暴露于所述N前体，接着使所述半导体衬底暴露于所述N前体。

12.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于作为第一前体的所述Ti前体，接着硅(Si)前体，接着作为最后前体的所述N前体。

13.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体持续Ti前体暴露持续时间，接着硅(Si)前体持续Si前体暴露持续时间，接着所述N前体，并且其中，所述Ti前体暴露持续时间与所述Si前体暴露持续时间的比率是0-1。

14.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体持续0-1秒的Ti前体暴露持续时间，接着硅(Si)前体持续1-10秒的Si前体暴露持续时间。

15.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率大于10。

16.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率是10-50。

17.根据上述实施方式中任一项所述的方法，其中，所述半导体衬底包括具有超过5的纵横比的开口，并且其中，形成所述扩散阻挡物包括加衬里于所述开口的表面，使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的所述扩散阻挡物的厚度的比率超过0.80。

18.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底暴露于作为最后前体的所述N前体。

19.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于作为第一前体的所述Ti前体。

20.根据上述实施方式中任一项所述的方法，使所述半导体衬底暴露于作为所述第二沉积阶段的所述第一前体的所述Ti前体紧接在使所述半导体衬底暴露于作为所述第一沉积阶段的最后前体的所述N前体之后，而未介入暴露于所述N前体。

21.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段包括在反应室中大于1托的压力下暴露。

22.根据上述实施方式中任一项所述的方法，其中，所述半导体衬底包括使得暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2的表面形貌。

23.根据实施方式22所述的方法，其中，所述表面形貌包括具有超过5的纵横比的多个沟槽或通孔。

24.根据实施方式22或23所述的方法，其中，沟槽或通孔的数目及尺寸使得所述表面积的所述比率超过20。

25.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段包括在反应室中3-10托的压力下暴露。

26.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率使得所述扩散阻挡物至少部分非晶。

27.根据上述实施方式中任一项所述的方法，其中，所述Si前体是选自由SiH₄、Si₂H₆、SiH₂Cl₂、SiH₃Cl、Si₂Cl₆和Si₃Cl₈组成的组中的化合物。

28.根据上述实施方式中任一项所述的方法，其中，所述Ti前体包括TiCl4。

29.根据上述实施方式中任一项所述的方法，其中，所述N前体包括NH₃。

30.根据上述实施方式中任一项所述的方法，其中，使所述半导体衬底暴露于气相沉积循环是在400℃至600℃的衬底温度下进行。

31.根据上述实施方式中任一项所述的方法，其中，所述第一沉积阶段的数目及所述第二沉积阶段的数目使得扩散阻挡层在层深度方向上基本上均匀。

32.根据上述实施方式中任一项所述的方法，其中，所述半导体衬底包括形成于其上的多个开口，其中，所述开口包括电介质侧壁表面及超过5的纵横比，并且其中，形成所述扩散阻挡物包括加衬里于所述开口的表面。

33.根据实施方式32所述的方法，其中，加衬里于所述开口的所述表面包括保形地加衬里使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的扩散阻挡层的厚度的比率超过0.8。

34.根据实施方式32或33所述的方法，其中，所述开口的数目及尺寸使得暴露于一个或多个气相沉积循环的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

35.根据实施方式32-34中任一项所述的方法，其中，加衬里于开口的所述表面包括在反应室中3-10托的压力下使所述半导体衬底暴露于气相沉积循环。

36.根据实施方式32-35中任一项所述的方法，其中，所述开口进一步包括暴露的半导体底表面。

37.一种半导体结构，包括：

半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比；以及

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及290-350GPa的模量。

38.一种半导体结构，包括：

半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比；以及

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及20-40GPa的硬度。

39.一种半导体结构，包括：

半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比；以及

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及使得掠入射X射线光谱展现0.4-4.5的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构。

40.一种半导体结构，包括：

半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比；以及

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及具有约5.0-6.5nm的平均晶粒大小的纳米晶结构。

41.根据实施方式37-40中任一项所述的半导体结构，其中，所述Si含量是2.7-7原子％。

42.根据实施方式37-41中任一项所述的半导体结构，其中，所述沟槽或通孔的所述纵横比超过10。

43.根据实施方式37-42中任一项所述的半导体结构，其中，所述扩散阻挡层保形地加衬里于所述表面使得形成于所述沟槽或通孔的高度的下25％与所述沟槽或通孔的所述高度的上25％上的所述扩散阻挡层的厚度的比率超过0.8。

44.根据实施方式37-43中任一项所述的半导体结构，其中，所述沟槽或通孔的面积密度使得其上形成所述扩散阻挡层的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

45.根据实施方式37-44中任一项所述的半导体结构，其中，所述表面积的所述比率超过100。

46.根据实施方式37-45中任一项所述的半导体结构，其中，所述扩散阻挡层的均方根表面粗糙度小于约0.3nm。

47.根据实施方式37-46中任一项所述的半导体结构，其中，所述沟槽或通孔进一步包括半导体底表面。

48.根据实施方式37-47中任一项所述的半导体结构，其中，所述沟槽或通孔用钨或铜填充。

49.根据实施方式37-48中任一项所述的半导体结构，其中，扩散阻挡物具有约1-10nm的厚度。

50.根据实施方式37-49中任一项所述的半导体结构，其中，所述沟槽或通孔具有约10-1000nm的宽度。

51.根据实施方式37-50中任一项所述的半导体结构，其中，所述扩散阻挡层具有小于约1600μΩ-cm的电阻率。

尽管本文中已参考特定实施方式描述本发明，但这些实施方式并不用于限制本发明且是出于说明性目的而陈述。所属领域的技术人员将明白，可在不脱离本发明的精神及范围的情况下进行修改及改进。

本文中所公开的各种实施方式的此类简单修改及改进是在所公开技术的范围内，且此外，所公开技术的特定范围将通过随附权利要求限定。

在前文中，将了解，实施方式中的任一种的任何特征可与实施方式的任何其他实施方式的任何其他特征组合或用实施方式的任何其他实施方式的任何其他特征置换。

除非上下文另有清楚要求，否则贯穿说明书及权利要求，词语“包括(comprise)”、“包括(comprising)”、“包括(include)”、“包括(including)”等应解释为包括意义，与排他性或详尽性意义相反；即，解释为“包括但不限于”的意义。如本文中通常所使用，词语“联接”是指可直接连接或通过一个或多个中间元件连接的两个或更多个元件。同样地，如本文中通常所使用，词语“连接”是指可直接连接或通过一个或多个中间元件连接的两个或更多个元件。此外，词语“在本文中”、“在上文”、“在下文”及类似含义的词语在本申请中使用时应是指本申请整体而非指本申请的任何特定部分。在上下文允许的情况下，上文具体实施方式中的使用单数或复数的词语还可分别包括复数或单数。关于两个或更多个项的列表的词语“或”，该词语涵盖所有以下词语解释：所述列表中的项中的任一者、所述列表中的所有项及所述列表中的项的任何组合。

此外，除非另有明确陈述或在如所使用的上下文内以其他方式理解，否则本文中使用的条件语言(尤其诸如“可以(can)”、“可以(could)”、“可能(might)”、“可(may)”、“例如(e.g)”、“例如(for example)”、“诸如(such as)”等)通常旨在传达某些实施方式包括而其他实施方式不包括特定特征、元件和/或状态。因此，此条件语言通常不旨在暗示一种或多种实施方式在任何情况下需要特征、元件和/或状态，或这些特征、元件和/或状态是否包括于任何特定实施方式中或在任何特定实施方式中进行。

虽然已描述某些实施方式，但这些实施方式仅通过实例呈现，且并不旨在限制本公开的范围。实际上，本文中所描述的新颖设备、方法及系统可以多种其他形式体现；此外，可在不脱离本公开的精神的情况下在本文中所描述的方法及系统的形式上作出各种省略、置换及改变。例如，虽然以给定布置呈现特征，但替代实施方式可用不同部件和/或传感器拓扑进行类似功能性，且可删除、移动、添加、细分、组合和/或修改一些特征。这些特征中的每一者可以多种不同方式实施。可组合上文所描述的各种实施方式的元件及动作的任何合适组合以提供另外实施方式。上文所描述的各种特征及过程可彼此独立地实施，或可以各种方式组合。本公开的特征的所有可能组合及子组合旨在落在本公开的范围内。

Claims (45)

1.一种形成扩散阻挡物的方法，所述方法包括：

通过使半导体衬底暴露于与一个或多个第二沉积阶段交替的一个或多个第一沉积阶段而形成包括TiSiN的扩散阻挡物，所述扩散阻挡物具有以下中的一者或多者：

超过290GPa的模量及超过2.7原子％的Si含量，

超过20GPa的硬度及超过2.7原子％的Si含量，

使得所述扩散阻挡物的掠入射X射线衍射光谱展现超过0.4的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构及超过2.7原子％的Si含量，或

具有小于约6.5nm的平均晶粒大小的纳米晶结构及超过2.7％的Si含量，

其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底交替地暴露于钛(Ti)前体及氮(N)前体，以及

其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体，接着硅(Si)前体，接着所述N前体。

2.根据权利要求1所述的方法，其中，所述扩散阻挡物具有2.7-9原子％的所述Si含量。

3.根据权利要求1所述的方法，其中，所述扩散阻挡物具有2.7-7原子％的所述Si含量。

4.根据权利要求1所述的方法，其中，所述扩散阻挡物具有290-350GPa的模量。

5.根据权利要求1所述的方法，其中，所述扩散阻挡物具有20-40GPa的硬度。

6.根据权利要求1所述的方法，其中，所述扩散阻挡物具有使得掠入射X射线光谱展现0.4-4.5的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构。

7.根据权利要求1所述的方法，其中，所述扩散阻挡物具有拥有约5.0-6.5nm的平均晶粒大小的纳米晶结构。

8.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于所述Ti前体及硅(Si)前体，而在其间未介入暴露于所述N前体，接着使所述半导体衬底暴露于所述N前体。

9.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底依次暴露于作为第一前体的所述Ti前体，接着硅(Si)前体，接着作为最后前体的所述N前体。

10.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体持续Ti前体暴露持续时间，接着硅(Si)前体持续Si前体暴露持续时间，接着所述N前体，以及其中，所述Ti前体暴露持续时间与所述Si前体暴露持续时间的比率是0-1。

11.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于所述Ti前体持续0-1秒的Ti前体暴露持续时间，接着硅(Si)前体持续1-10秒的Si前体暴露持续时间。

12.根据权利要求1所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率大于10。

13.根据权利要求1所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率是10-50。

14.根据权利要求1所述的方法，其中，所述半导体衬底包括具有超过5的纵横比的开口，并且其中，形成所述扩散阻挡物包括加衬里于所述开口的表面，使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的所述扩散阻挡物的厚度的比率超过0.80。

15.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段包括使所述半导体衬底暴露于作为最后前体的所述N前体。

16.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第二沉积阶段包括使所述半导体衬底暴露于作为第一前体的所述Ti前体。

17.根据权利要求1所述的方法，使所述半导体衬底暴露于作为所述第二沉积阶段的所述第一前体的所述Ti前体紧接在使所述半导体衬底暴露于作为所述第一沉积阶段的最后前体的所述N前体之后，而未介入暴露于所述N前体。

18.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段包括在反应室中大于1托的压力下暴露。

19.根据权利要求1所述的方法，其中，所述半导体衬底包括使得暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2的表面形貌。

20.根据权利要求19所述的方法，其中，所述表面形貌包括具有超过5的纵横比的多个沟槽或通孔。

21.根据权利要求20所述的方法，其中，所述沟槽或通孔的数目及尺寸使得所述表面积的所述比率超过20。

22.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于所述一个或多个第一沉积阶段及所述一个或多个第二沉积阶段包括在反应室中3-10托的压力下暴露。

23.根据权利要求1所述的方法，其中，所述第一沉积阶段的数目与所述第二沉积阶段的数目的比率使得所述扩散阻挡物至少部分非晶。

24.根据权利要求1所述的方法，其中，所述Si前体是选自由SiH₄、Si₂H₆、SiH₂Cl₂、SiH₃Cl、Si₂Cl₆和Si₃Cl₈组成的组中的化合物。

25.根据权利要求1所述的方法，其中，所述Ti前体包括TiCl4。

26.根据权利要求1所述的方法，其中，所述N前体包括NH₃。

27.根据权利要求1所述的方法，其中，使所述半导体衬底暴露于气相沉积循环是在400℃至600℃的衬底温度下进行。

28.根据权利要求1所述的方法，其中，所述第一沉积阶段的数目及所述第二沉积阶段的数目使得扩散阻挡层在层深度方向上基本上均匀。

29.根据权利要求1所述的方法，其中，所述半导体衬底包括形成于其上的多个开口，其中，所述开口包括电介质侧壁表面及超过5的纵横比，并且其中，形成所述扩散阻挡物包括加衬里于所述开口的表面。

30.根据权利要求29所述的方法，其中，加衬里于所述开口的所述表面包括保形地加衬里使得形成于所述开口的高度的下25％与所述开口的所述高度的上25％上的扩散阻挡层的厚度的比率超过0.8。

31.根据权利要求30所述的方法，其中，所述开口的数目及尺寸使得暴露于一个或多个气相沉积循环的所述半导体衬底的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

32.根据权利要求30所述的方法，其中，加衬里于所述开口的表面包括在反应室中3-10托的压力下使所述半导体衬底暴露于气相沉积循环。

33.根据权利要求30所述的方法，其中，所述开口进一步包括暴露的半导体底表面。

34.一种半导体结构，包括：

半导体衬底，所述半导体衬底包括形成于其上的多个沟槽或通孔，其中，所述沟槽或通孔包括电介质侧壁表面及超过5的纵横比；以及以下中的一者或多者：

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及290-350GPa的模量；

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及20-40GPa的硬度；

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及使得掠入射X射线光谱展现0.4-4.5的在(002)峰下的面积与在(111)及(222)峰下的面积的总和的比率的晶体织构；或

包括TiSiN的扩散阻挡层，所述扩散阻挡层保形地加衬里于所述沟槽或通孔的表面，其中，所述扩散阻挡层具有2.7-9原子％的Si含量及具有约5.0-6.5nm的平均晶粒大小的纳米晶结构。

35.根据权利要求34所述的半导体结构，其中，所述Si含量是2.7-7原子％。

36.根据权利要求34所述的半导体结构，其中，所述沟槽或通孔的所述纵横比超过10。

37.根据权利要求34所述的半导体结构，其中，所述扩散阻挡层保形地加衬里于所述表面使得形成于所述沟槽或通孔的高度的下25％与所述沟槽或通孔的所述高度的上25％上的所述扩散阻挡层的厚度的比率超过0.8。

38.根据权利要求34所述的半导体结构，其中，所述沟槽或通孔的面积密度使得其上形成所述扩散阻挡层的表面积与对应未图案化的半导体衬底的表面积的比率超过2。

39.根据权利要求34所述的半导体结构，其中，所述表面积的所述比率超过100。

40.根据权利要求34所述的半导体结构，其中，所述扩散阻挡层的均方根表面粗糙度小于约0.3nm。

41.根据权利要求34所述的半导体结构，其中，所述沟槽或通孔进一步包括半导体底表面。

42.根据权利要求34所述的半导体结构，其中，所述沟槽或通孔用钨或铜填充。

43.根据权利要求34所述的半导体结构，其中，扩散阻挡物具有约1-10nm的厚度。

44.根据权利要求34所述的半导体结构，其中，所述沟槽或通孔具有约10-1000nm的宽度。

45.根据权利要求34所述的半导体结构，其中，所述扩散阻挡层具有小于约1600μΩ-cm的电阻率。