TW202115938A - 用於相關電子元件的摻雜物活化退火 - Google Patents

用於相關電子元件的摻雜物活化退火 Download PDF

Info

Publication number
TW202115938A
TW202115938A TW109127860A TW109127860A TW202115938A TW 202115938 A TW202115938 A TW 202115938A TW 109127860 A TW109127860 A TW 109127860A TW 109127860 A TW109127860 A TW 109127860A TW 202115938 A TW202115938 A TW 202115938A
Authority
TW
Taiwan
Prior art keywords
layers
metal oxide
cem
metal
cycles
Prior art date
Application number
TW109127860A
Other languages
English (en)
Inventor
何銘
保羅雷蒙 貝瑟
喬蘭塔博任娜 斯林史卡
卡羅斯阿爾貝托 巴茲德阿勞約
Original Assignee
美商瑟夫實驗室股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商瑟夫實驗室股份有限公司 filed Critical 美商瑟夫實驗室股份有限公司
Publication of TW202115938A publication Critical patent/TW202115938A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文中所揭露的標的可係關於製造相關電子材料（CEM）元件。在特定的實施例中，CEM元件的形成可以包括以下步驟：向摻雜的金屬氧化物層施加快速熱退火。

Description

用於相關電子元件的摻雜物活化退火
此揭示內容係關於由相關電子材料（correlated electron material, CEM）所形成的元件，且更特定言之可係關於用於製造CEM元件的方法，該等CEM元件例如可以用在可以展現合乎需要的阻抗切換特性的開關、記憶體電路等等中。
例如可以在許多類型的電子元件中發現積體電路元件（例如電子切換元件）。例如，記憶體及/或邏輯元件可以合併適用於電腦、數位攝影機、智慧型手機、計算設備、可穿載式電子設備等等中的電子開關。可以與電子切換元件相關且可能是設計師在考慮電子切換元件是否適用於特定應用時所感興趣的因素例如可以包括實體尺寸、儲存密度、操作電壓、阻抗範圍、切換速率、及/或功耗。其他因素可以包括例如成本及/或容易製造、可縮放性、及/或可靠度。
然而，可能適用於某些類型的記憶體及/或邏輯元件的常規製造技術可能不適用於製造展現所需切換能力及/或阻抗性質的相關電子材料元件。
一種方法，包括以下步驟：形成要設置在第一金屬層與第二金屬層之間的金屬氧化物的一或更多個層，該金屬氧化物的該一或更多個層包括摻雜物；及向該金屬氧化物的該一或更多個層施加一或更多個快速熱退火（RTA）週期以提供相關電子材料（CEM）的一或更多個層。
一種裝置，包括：基片，該基片支撐元件，該元件包括要設置在第一金屬層上方的金屬氧化物的一或更多個層；及一或更多個熱源，被調適為：在該金屬氧化物的該一或更多個層被設置在該基片上方的同時向該金屬氧化物的該一或更多個層施加一或更多個快速熱退火（RTA）週期以提供相關電子材料（CEM）的一或更多個層。
整篇此說明書內對於一個實施方式、一實施方式、一個實施例、一實施例等等的指稱指示，關於特定實施方式及/或實施例而描述的特定特徵、結構、特性等等被包括在所請求保護的標的的至少一個實施方式及/或實施例中。因此，例如在整篇此說明書內的各種地方中的此類語句的出現不一定旨在指相同的實施方式及/或實施例或任何一個特定的實施方式及/或實施例。並且，要了解，所描述的特定特徵、結構、特性等等能夠用各種方式結合在一或更多個實施方式及/或實施例中，且因此是在預期的請求項範圍之內。一般而言，當然，如同專利申請案的說明書的情況，該等及其他議題可能在特定的使用背景下變化。換言之，在整篇揭示內容內，說明及/或用法的特定背景脈絡提供了關於要得出合理推斷的有用指導；然而，同樣地，在沒有進一步限定的情況下，「在此背景脈絡下」指的是本揭示內容的背景脈絡。
依據一個實施例，相關電子材料（CEM）元件可以包括CEM的一或更多個層，其藉由例如沉積與摻雜物組合的金屬氧化物的一或更多個層來形成於金屬電極之間。在沉積與摻雜物組合的金屬氧化物的一或更多個層之後，可以向該等層施加一或更多個快速熱退火（RTA）週期以活化金屬氧化物中的摻雜物以向沉積的材料層賦予p型性質。在一個實施方式中，施加RTA可以在元件中形成CEM層時實現退火製程的一或更多個改進，包括例如改進的對晶粒尺寸的控制、穩定化CEM層、及對CEM層中的化學物質的控制。
本揭示內容的特定態樣描述了用於備製及/或製造相關電子材料（CEM）膜以形成例如相關電子開關的方法及/或製程，該CEM膜例如可以用來形成例如相關電子隨機存取記憶體（CERAM）及/或邏輯元件。相關電子材料（其可例如用於建構CERAM設備及CEM開關）亦可包括範圍廣泛的其他電子電路類型，例如記憶體控制器、記憶體陣列、過濾電路、資料轉換器、光學儀器、鎖相迴路電路、微波及毫米波收發器等等，然而所請求保護的標的在範圍上不限於該等態樣。
在此背景脈絡下，例如，CEM開關可以展現實質快速的導電態到絕緣態過渡，其可以至少部分地藉由電子相關性來實現，例如，電子相關性修改了材料的電氣性質，而不是例如響應於從結晶態到非晶態的改變的固態結構相的改變。例如，此類固態結構相的改變（例如從從結晶態到非晶態的改變）可能會導致在某些電阻式RAM元件中形成導電的絲狀體。在一個態樣中，與例如相的改變及某些電阻式RAM元件中的熔化/凝固及/或局部的絲狀體形成相比，CEM元件中實質快速的導體到絕緣體過渡可以響應於量子力學現象而發生，該量子力學現象在構成此類CEM元件的材料主體內發生。可以在幾個態樣中的任一者中了解例如CEM元件中的相對導電的狀態與相對絕緣的狀態之間及/或第一阻抗狀態與第二、不同的阻抗狀態之間的此類量子力學躍遷。如本文中所使用的，用語「相對導電的狀態」、「相對較低阻抗的狀態」、及/或「金屬態」可以是可互換的，及/或有時可以稱為「相對導電及/或較低阻抗的狀態」。同樣地，用語「相對絕緣的狀態」及「相對較高阻抗的狀態」可以在本文中可互換地使用，及/或有時可以稱為「相對絕緣及/或較高阻抗的狀態」。進一步地，在相對絕緣及/或較高阻抗的狀態下，CEM可以由一定的阻抗範圍所表徵，而在相對導電及/或較低阻抗的狀態下，CEM可以由第二阻抗範圍所表徵。
在一個態樣中，可以從莫特躍遷（Mott transition）的角度了解CEM在相對絕緣及/或較高阻抗的狀態與相對導電及/或較低阻抗的狀態之間的量子力學躍遷，其中相對導電及/或較低阻抗的狀態與絕緣及/或較高阻抗的狀態實質不同。依據莫特躍遷，若莫特躍遷條件發生，則材料可以在相對絕緣及/或較高阻抗的狀態與相對導電及/或較低阻抗的狀態之間切換。莫特準則可以由(nc )1/3 a ≈ 0.26所界定，其中nc 指示電子濃度，且其中「a」指示波耳半徑（Bohr radius）。若實現閾值電荷密度，使得滿足莫特準則，則可以認為莫特躍遷發生。響應於莫特躍遷的發生，CEM元件的狀態可以從相對較高電阻的狀態及/或較高電容的狀態（例如較高阻抗及/或絕緣的狀態）改變到相對較低電阻的狀態及/或較低電容的狀態（例如較低阻抗及/或導電的狀態），該相對較低電阻的狀態及/或較低電容的狀態與較高電阻的狀態及/或較高電容的狀態實質不同。
在另一個態樣中，可以藉由電子的局部化來控制莫特躍遷。若載子（例如電子）例如被局部化，則載子之間的強庫侖交互作用可能會分裂CEM的能帶（例如分裂導帶及價帶）而產生相對絕緣（相對較高阻抗）的狀態。若電子不再局部化，則弱庫侖交互作用可能起主導作用，此可能導致能帶分裂的消除。
進一步地，在一個實施例中，除了電阻的改變以外，從相對絕緣及/或較高阻抗的狀態切換到實質不同且相對導電及/或較低阻抗的狀態亦可以實現電容的改變。例如，CEM元件可以展現可變的電阻以及可變電容的性質。換言之，CEM元件的阻抗特性可以包括電阻及電容的成分。例如，在金屬態下，CEM元件可能包括可能接近零的相對低的電場，且因此可能展現實質低的電容，該電容可能同樣地接近零。
類似地，在相對絕緣及/或較高阻抗的狀態（其可能是因為較高密度的邊界或相關電子而導致的）下，外部電場可能能夠穿透CEM，且因此此類CEM可以至少部分地基於儲存在CEM內的額外電荷而展現較高的電容。因此，例如，在CEM元件中從相對絕緣及/或較高阻抗的狀態過渡成實質不同且相對導電及/或較低阻抗的狀態可能至少在特定的實施例中造成電阻及電容的改變。此類過渡可能導致額外的可測量的現象，且所請求保護的標的在此方面是不受限的。
在一個實施例中，由CEM所形成的元件可以展現響應於在形成基於CEM的元件的CEM的大部分主體積中發生的莫特躍遷而切換阻抗狀態。在一個實施例中，CEM可以形成「主體開關（bulk switch）」。如本文中所使用的，用語「主體開關」至少指CEM的相當大的體積，其切換元件的阻抗狀態，例如響應於莫特躍遷而在低阻抗及/或導電狀態與高阻抗及/或絕緣之間切換。例如，在一個實施例中，元件的實質上所有CEM都可以響應於莫特躍遷而在相對絕緣及/或較高阻抗的狀態與相對導電及/或較低阻抗的狀態（例如「金屬」或「金屬態」）之間切換，或響應於逆向的莫特躍遷而從相對導電及/或較低阻抗的狀態切換到相對絕緣及/或較高阻抗的狀態。
在實施方式中，CEM可以包括一或更多個「d區」元素或「d區」元素的化合物，其與過渡金屬及/或過渡金屬氧化物（TMO）對應。亦可以利用一或更多個「f區」元素或「f區」元素的化合物來實施CEM元件。CEM可以包括一或更多種稀土元素、稀土元素的氧化物、包括一或更多種稀土過渡金屬的氧化物、鈣鈦礦、釔、及/或鐿、或包括來自元素週期表的鑭族或錒系的金屬的任何其他化合物，且所請求保護的標的的範圍在此方面不受限制。CEM可以額外包括摻雜物，例如含碳摻雜物及/或含氮摻雜物，其中可以將CEM中生成的配位體（例如碳或氮的配位體）的原子濃度部分地控制為特定的預先界定的原子濃度（例如約1.0百萬分率（ppm）到約20.0%之間）。
在此背景脈絡下，如本文中所指稱的「配位體」意指藉由配位鍵連接到金屬原子的離子或分子。例如，在金屬氧化物或金屬硫屬化物的情況下，此類配位體可以包括與金屬離子鍵合的氧離子。在用來形成CEM（以例如增強金屬氧化物的切換性質）的製程中，可以將摻雜物施加於主體材料（例如金屬氧化物）。在此背景脈絡下，如本文中所指稱的「摻雜物」或「摻雜劑」意指引入到主體材料中以變更主體材料的一或更多個原始電氣及/或光學性質的不純物。在金屬氧化物主體材料的一個實施例中，氧可以用作「本徵配位體」。在用來形成具有所需性質的主體材料（例如CEM）的製程的一個特定的實施方式中，摻雜物的施加可以引入「非本徵配位體」（例如碳、氮、及/或CO），其能夠在空位（vacancy）出現在主體材料的分子中時與主體材料的分子鍵合以取代本徵配位體。在此背景脈絡下，作為由施加的摻雜物所供應的配位體，非本徵配位體可以包括與金屬離子的空位鍵合的「取代配位體」。
如本文中所使用的用語，「d區」元素意指包括以下項目的元素：鈧（Sc）、鈦（Ti）、釩（V）、鉻（Cr）、錳（Mn）、鐵（Fe）、鈷（Co）、鎳（Ni）、銅（Cu）、鋅（Zn）、釔（Y）、鋯（Zr）、鈮（Nb）、鉬（Mo）、鍀（Tc）、釕（Ru）、銠（Rh）、鈀（Pd）、銀（Ag）、鎘（Cd）、鉿（Hf）、鉭（Ta）、鎢（W）、錸（Re）、鋨（Os）、銥（Ir）、鉑（Pt ）、金（Au）、汞（Hg）、鑪（Rf）、𨧀（Db）、𨭎（Sg）、鈹（Bh）、𨭆（Hs）、䥑（Mt）、鐽（Ds）、錀（Rg）、或鎶（Cn）、或上述項目的任何組合。由元素週期表的「f區」元素所形成或包括「f區」元素的CEM意指包括金屬或金屬氧化物的CEM，其中該金屬來自元素週期表的F區，其可以包括：鑭（La）、鈰（Ce）、鐠（Pr）、釹（Nd）、鉕（Pm）、釤（Sm）、銪（Eu）、釓（Gd）、鋱（Tb）、鏑（Dy）、鈥（Ho）、鉺（Er）、銩（Tm）、鐿（Yb）、鎦（Lu）、錒（Ac）、釷（Th）、鏷（Pa）、鈾（U）、錼（Np）、鈽（Pu）、鋂（Am）、鉳（Bk）、鉲（Cf）、鑀（Es）、鐨（Fm）、鍆（Md）、鍩（No）、或鐒（Lr）、或上述項目的任何組合。
圖1A是由CEM所形成的元件的電流密度（J）與施加電壓（VEXT）的關係的實施例100的插圖。至少部分地響應於例如在「寫入操作」期間向CEM元件的端子施加的電壓，可以將此類CEM元件置於相對低阻抗及/或導電的狀態或相對高阻抗及/或絕緣的狀態。例如，施加電壓Vset 及電流密度Jset 可以允許使CEM元件過渡到相對低阻抗及/或導電的狀態。相反地，施加電壓Vreset 及電流密度Jreset 可以允許使CEM元件過渡到相對高阻抗及/或絕緣的狀態。如圖1A中所示，參考指示符110可以說明可以將Vset 與Vreset 分離的電壓範圍。在將CEM元件置於高阻抗狀態及/或絕緣或低阻抗及/或導電的狀態之後，此類CEM元件的特定狀態可以藉由施加電壓Vread （例如在讀取操作期間施加）及偵測CEM元件的端子處的電流及/或電流密度（例如利用讀取窗107來偵測）而可偵測。
依據一個實施例，圖1A中所表徵的CEM元件可以包括幾種金屬氧化物（舉例而言，例如鈣鈦礦、莫特絕緣體、電荷交換絕緣體、及安德森（Anderson）無序絕緣體）中的任一者以及包括d區及/或f區元素的幾種化合物及/或材料中的任一者。在一個態樣中，依據圖1A的CEM元件可以包括其他類型的TMO切換材料，然而應了解，該等僅是示例性的，且不旨在限制所請求保護的標的。氧化鎳（NiO）被揭露為一種特定的TMO材料。例如，可以用取代配位體（例如含碳材料（例如碳、一氧化碳羰基(CO)4 ）或含氮材料（例如氨（NH3 ）））摻雜本文中所論述的NiO材料，此可以建立及/或穩定化材料性質及/或允許p型操作，在p型操作中，CEM可以在置於低阻抗及/或導電的狀態時更具導電性。因此，在另一個詳細的實例中，可以將摻有取代配位體的NiO表示為NiO:Lx ，其中Lx 可以指示配位體元素及/或化合物，而x可以指示一個單位的NiO的配位體的單位數量。可以藉由平衡化合價來決定特定配位體及/或與NiO或另一種過渡金屬化合物的特定配位體組合的x的值。除了羰基以外，可以實現或增加金屬氧化物中的導電率的其他的摻雜物配位體亦可以包括例如：亞硝醯基（NO）、胩（isocyanide）（RNC，其中R為H、C1 -C6 烷基、或C6 -C10 芳基）、膦（phosphine）（R3 P，其中R為C1 -C6 烷基或C6 -C10 芳基）（例如三苯基膦（PPh3 ）（triphenylphosphine））、炔烴（例如乙炔）或菲咯啉（C12 H8 N2 ）（phenanthroline）、聯吡啶（C10 H8 N2 ）（bipyridine）、乙二胺（C2 H4 (NH2 )2 ） （ethylenediamine）、乙腈（CH3 CN）（acetonitrile）、氟化物（F）、氯化物（Cl）、溴化物（Br）、氰化物（CN）、硫（S）、碳（C）等等。
在此背景脈絡下，如本文中所指稱的「p型」摻雜的CEM意指包括特定分子摻雜物的第一類型的CEM，相對於未摻雜的CEM，該第一類型的CEM在此類CEM在相對低阻抗及/或導電的狀態下操作時展現增加的導電率。例如，藉由施加摻雜物引入取代配位體（例如CO及/或NH3 ）可以用來增強基於NiO的CEM的p型本性。因此，至少在特定的實施例中，CEM的p型操作的屬性可以包括至少部分地藉由控制CEM中的p型摻雜物的原子濃度來定制及/或客制CEM的導電率的能力。在特定的實施例中，p型配位體的增加的原子濃度可以允許增加CEM的導電率，然而所請求保護的標的在此方面是不受限的。在特定的實施例中，如本文中所述，可以在圖1A的區域104的特性中觀察到CEM中的p型配位體的原子濃度及/或原子百分比的改變，其中p型配位體的增加可以導致區域104的較陡峭（例如較正）的斜率以指示較高的導電率。
在另一個實施例中，由圖1A的電流密度與電壓的關係曲線所表示的CEM元件可以包括其他的TMO材料，例如含碳配位體或含氮配位體，然而應了解，該等僅是示例性的，且不旨在限制所請求保護的標的。例如，可以用取代的含碳及/或含氮的配位體摻雜NiO，該等配位體可以用與響應於使用含碳摻雜物種（例如羰基）而穩定化切換性質類似的方式穩定化切換性質。詳細而言，例如，本文中所揭露的NiO材料可以包括Cx Hy Nz 形式的含氮分子（其中x＞0、y＞0、z＞0，且其中至少x、y、或z包括＞0的值），例如氨（NH3 ）、氰基（CN- ）、疊氮化物離子（N3 - ）（azide ion）、乙二胺（C2 H8 N2 ）（ethylene diamine）、菲(1,10-菲咯啉)（C12 H8 N2 ）（phen(1,10-phenanthroline)）、2,2'聯吡啶（C10 H8 N2 ）（2,2'bipyridine）、乙二胺（(C2 H4 (NH2 )2 ）（ethylenediamine）、吡啶（C5 H5 N）（pyridine）、乙腈（CH3 CN）（acetonitrile）、及硫氰酸鹽（cyanosulfanide）（例如硫氰酸鹽（NCS- ）（thiocyanate））。本文中所揭露的NiO切換材料可以包括氮氧化物族的成員（Nx Oy ，其中x及y包括整數，且其中x＞0且y＞0且至少x或y包括＞0的值），其例如可包括一氧化氮（NO）、一氧化亞氮（N2 O）、二氧化氮（NO2 ）、或具有NO3 – 配位體的前驅物。
依據圖1A，若施加了足夠的偏壓電壓（例如超過能帶分裂位勢），且滿足了上述的莫特條件（舉例而言，例如注入的電洞的總數比得上切換區域中的電子總數），則例如，CEM元件可以響應於莫特躍遷而在相對低阻抗及/或導電的狀態與相對高阻抗及/或絕緣的狀態之間切換。此可以與圖1A的電壓與電流密度的關係曲線的點108對應。在此點處（或合適地是在此點附近），電子可能不再被屏蔽且變得局限在金屬離子附近。此種相關性可能導致強的電子對電子交互作用位勢，此可以用來分裂能帶以形成相對高阻抗及/或絕緣的材料。若CEM元件包括相對高阻抗及/或絕緣的狀態，則可以藉由傳輸電洞來產生電流。從而，若跨CEM元件的端子施加閾值電壓，則可以在金屬-絕緣體-金屬（MIM）二極體的勢壘內將電子注入到此類MIM元件中。在某些實施例中，在跨CEM元件的端子施加的閾值位勢下注入閾值電子電流可以執行「設定」操作，該操作可以將此類CEM元件置於低阻抗及/或導電的狀態。在低阻抗及/或導電的狀態下，電子的增加可能屏蔽輸入的電子及消除電子的局部化，此可以用來使能帶分裂位勢崩潰，藉此引起低阻抗及/或導電的狀態。
依據特定的實施例，可以藉由外部施加的「順應（compliance）」條件來控制CEM元件中的電流及/或電流密度，該條件可以至少部分地基於施加的外部電流來決定，可以例如在寫入操作期間限制該施加的外部電流以將CEM元件置於相對低阻抗及/或導電的狀態。在一些實施例中，此外部施加的順應電流亦可以決定CEM中的電流密度的條件以用於後續的用來將CEM元件置於相對高阻抗及/或絕緣的狀態的重設操作。如圖1A的特定的實施方式中所示，可以在寫入操作期間施加電壓Vset 以引起電流密度Jcomp （例如點116處），以將CEM元件置於相對低阻抗及/或導電的狀態，此可以決定用於在後續的寫入操作中將CEM元件置於相對高阻抗及/或絕緣的狀態的順應條件。如圖1A中所示，隨後可以藉由施加外部施加的電壓（Vreset ），來將CEM元件置於高阻抗及/或絕緣的狀態，此可以在由圖1A中的108所指稱的電壓下引起電流密度Jreset ≥Jcomp 。
在實施例中，順應條件可以決定CEM元件中可以被莫特躍遷的電洞「捕捉」的電子數量。換言之，在寫入操作中施加以將CEM元件置於相對低阻抗及/或導電的記憶體狀態的電流及/或電流密度可以決定要注入到CEM元件以供隨後使CEM元件過渡到相對高阻抗及/或絕緣的狀態的電洞數量。
如上文所指出，重設條件可以響應於點108處的莫特躍遷而發生。如上文所指出，此類莫特躍遷可以在CEM元件中引起電子濃度n大約等於或至少變得比得上電洞濃度p的條件。可以依據如下的表達式(1)對此條件進行建模：
Figure 02_image001
(1)
在表達式(1)中，λ TF 與托馬斯費米屏蔽長度（Thomas Fermi screening length）對應，而C為常數。
依據一個實施例，圖1中所示的電壓與電流密度的關係曲線的區域104中的電流及/或電流密度可以響應於來自跨CEM元件的端子施加的電壓訊號的電洞注入而發生，此可以與CEM元件的P型操作對應。此處，在跨CEM元件的端子施加閾值電壓VMI 時，電洞的注入可以在電流IMI 下滿足低阻抗及/或導電的狀態到高阻抗及/或絕緣的狀態的過渡的莫特躍遷準則。可以依據以下的表達式(2)對此進行建模：
Figure 02_image003
(2)
在表達式(2)中，Q(VMI )與注入的電荷（電洞或電子）對應，且可以至少部分地是施加的電壓的函數。注入電子及/或電洞以實現莫特躍遷可以在能帶之間發生且響應於閾值電壓VMI 及閾值電流IMI 而發生。藉由依據表達式(1)使電子濃度n與用來藉由由表達式(2)中的IMI所注入的電洞引起莫特躍遷的電荷濃度相等，可以依據如下的表達式(3)對此類閾值電壓VMI與托馬斯費米屏蔽長度λTF的相依性進行建模：
Figure 02_image005
在表達式(3)中，ACEM 是CEM元件的橫截面積；且表達式(3)可以表示要在閾值電壓VMI 下向CEM元件施加的通過CEM元件的電流密度，該電流密度可以將CEM元件置於相對高阻抗及/或絕緣的狀態。
依據一個實施例，例如藉由例如經由注入足量的電子以滿足莫特躍遷準則來從相對高阻抗及/或絕緣的狀態過渡，可以將可以用來形成CEM開關、CERAM記憶元件、及/或包括一或更多種相關電子材料的各種其他電子元件的CEM元件置於相對低阻抗及/或導電的記憶體狀態。在使CEM元件過渡到相對低阻抗及/或導電的狀態時，若注入足夠的電子且跨此類CEM元件的端子的電勢克服了閾值切換電勢（例如Vset ），則注入的電子可能開始屏蔽。如先前所述，屏蔽可以用來使雙重佔據的電子去局部化以使能帶分裂位勢崩潰，藉此帶來相對低阻抗及/或導電的狀態。
在特定的實施例中，可以藉由包括Nix Oy 的化合物（其中下標「x」及「y」包括整數）的電子的「反向供給（back-donation）」引起CEM元件的阻抗狀態的改變。如本文中所使用的，用語「反向供給」指的是藉由晶格結構的相鄰分子（例如配位體及/或摻雜物），來向金屬、金屬氧化物、或上述項目的任何組合供應（例如向金屬的原子軌域供應）一或更多個電子（例如增加電子密度）。反向供給亦指從金屬原子向配位體及/或摻雜物上的未佔據的π反鍵軌域逆向供給電子（例如增加電子密度）。反向供給可以容許金屬、金屬化合物、或金屬氧化物、或上述項目的組合維持有利於在施加的電壓的影響下導電的離子化狀態。在某些實施例中，例如，CEM中的反向供給可以響應於施加含碳摻雜物（例如羰基(CO)4 ）或含氮摻雜物種（例如氨（NH3 ）、乙二胺（C2 H8 N2 ）、或氮氧化物族的成員（Nx Oy ））而發生，此例如可以容許CEM展現例如在包括CEM的元件或電路的操作期間可控制地且可逆地向金屬或金屬氧化物（例如鎳或氧化鎳）的導帶「供給」電子的性質。反向供給可以例如在氧化鎳材料（例如NiO:CO或NiO:NH3 ）中反轉，藉此容許此類氧化鎳材料切換為在元件操作的期間展現實質不同的阻抗性質（例如高阻抗及/或絕緣的性質）。
因此，在此背景脈絡下，電子反向供給材料指的是一種材料，該材料至少部分地響應於施加的電壓而展現阻抗切換性質（例如從第一阻抗狀態切換到實質不同的第二阻抗狀態）（例如從相對低阻抗的狀態切換到相對高阻抗的狀態，反之亦然）以控制向CEM的導帶或從該導帶進行的電子供給及電子供給的反轉。
在一些實施例中，藉由反向供給，若例如將過渡金屬（例如過渡金屬化合物及/或過渡金屬氧化物中的過渡金屬）（例如鎳）置於2+的氧化狀態（例如，在諸如NiO:CO或NiO:NH3 的材料中的Ni2+ ），則包括此類過渡金屬的CEM開關可以展現低阻抗及/或導電的性質。相反地，包括過渡金屬（例如鎳）的CEM中的電子反向供給可以藉由將此類過渡金屬置於1+ 或3+ 的氧化狀態來反轉。因此，在基於鎳的CEM元件的操作期間，反向供給可以導致「歧化」，實質上依據以下的表達式(4)，歧化可以包括實質同時的氧化及還原反應： 2Ni2+ → Ni1+ + Ni3+ (4)
在表達式(4)的特定實例中，此類歧化指的是將鎳離子形成為Ni1+ + Ni3+ ，此例如可以在CEM元件的操作期間帶來相對高阻抗及/或絕緣的狀態。在一個實施例中，施加諸如含碳配位體、羰基（CO）、及/或含氮配位體（例如氨分子（NH3 ））的摻雜物可以容許在基於鎳的CEM元件的操作期間共用電子，以便引起表達式(4)的歧化反應，及實質上依據以下的表達式(5)引起歧化反應的反轉： Ni1+ + Ni3+ →  2Ni2+ (5)
如先前所述，如表達式(5)中所示的歧化反應的反轉可以容許基於鎳的CEM返回相對低阻抗及/或導電的狀態。
在實施例中，例如，取決於NiO:CO或NiO:NH3 的分子濃度（其可以從大約在約0.1%到約20.0%的原子百分比的範圍中的值變化），受限於|Vset | ≥ |Vreset |的條件，如圖1A中所示的Vreset 及Vset 的大小（分別是|Vset |及|Vreset |）可以大約在約0.1 V到約10.0 V的範圍中變化。例如，在一個可能的實施例中，例如，|Vreset |可以在大約在約0.1 V到約1.0 V的範圍中的電壓下發生，而|Vset |可以在大約在約1.0 V到約2.0 V的範圍中的電壓下發生。然而，應注意，Vset 及Vreset 的大小的變化可以至少部分地基於各種因素而發生，例如存在於CEM元件中的電子反向供給材料（例如NiO:CO或NiO:NH3 ）及其他材料的原子濃度，以及其他製程變化，且所請求保護的標的在此方面是不受限的。
圖1B是包括CEM的切換元件的實施例150的插圖及CEM開關的等效電路的示意圖。如先前所述，相關電子元件（例如CEM開關、CERAM陣列、或利用一或更多種CEM的其他類型的元件）可以包括可變阻抗或複阻抗的元件，其可以展現可變電阻及可變電容的特性。換言之，CEM可變阻抗元件（例如包括導電基片160、CEM膜170、及導電覆蓋層180的元件）的阻抗特性可以至少部分地取決於此類元件的跨元件端子122及130測量到的電阻及電容特性。在一個實施例中，可變阻抗元件的等效電路可以包括與可變電容器（例如可變電容器128）並聯的可變電阻器（例如可變電阻器126）。當然，雖然圖1B中將可變電阻器126及可變電容器128描繪為包括離散的元件，但可變阻抗元件（例如實施例150的元件）亦可以包括實質同質的CEM膜及/或主體CEM膜，且所請求保護的標的在此方面是不受限的。
以下的表格1描繪了示例可變阻抗元件（例如實施例150的元件）的特性。
電阻 電容 阻抗
Rhigh (Vapplied ) Chigh (Vapplied ) Zhigh (Vapplied )
Rlow (Vapplied ) Clow (Vapplied )~0 Zlow (Vapplied )
表格1 - 相關電子開關真值表
在一個實施例中，表格1顯示，可變阻抗元件（例如實施例150的元件）的電阻可以在較低電阻的狀態（其在一個示例實施例中可以包括約零（或可以忽視）的電阻狀態）與較高的電阻（其至少部分地是跨此類元件施加的電壓的函數）之間過渡。類似地，表格1顯示，可變阻抗元件（例如實施例150的元件）的電容可以在較低電容的狀態（其在一個示例實施例中可以包括約零（或可以忽視）的電容）與較高電容的狀態（其至少部分地是跨此類元件施加的電壓的函數）之間過渡。因此，作為至少部分地取決於跨實施例150的元件施加的電壓的函數，此類元件可以包括能夠在低阻抗及/或導電的狀態與實質不同的高阻抗及/或絕緣的狀態之間切換的切換元件。在一個實施例中，實施例150的元件在低阻抗及/或導電的狀態下展現的阻抗可以大約是在高阻抗及/或絕緣的狀態下展現的阻抗的10-1到10-5倍的範圍中。在其他的實施例中，例如，在低阻抗及/或導電的狀態下展現的阻抗可以大約是在高阻抗及/或絕緣的狀態下展現的阻抗的0.1到0.2倍的範圍中。然而，應注意，所請求保護的標的不限於高阻抗及/或絕緣的狀態與低阻抗及/或導電的狀態之間的任何特定的阻抗比率。
在某些實施例中，可以利用原子層沉積來形成及/或製造包括NiO材料（例如NiO:CO或NiO:NH3 ）的膜。在此背景脈絡下，如本文中所使用的用語「層」意指材料的片材及/或塗層，其可以設置在下伏的結構（例如導電或絕緣的基片）上及/或上方。例如，藉由原子層沉積製程沉積於下伏基片上的層可以包括比得上單個原子的厚度尺度的厚度尺度，其例如可以包括一埃的一小部分（例如0.6 Å）。然而，在其他的實施例中，例如取決於用來製造包括一或更多個CEM膜的膜的製程，層可以包含片材及/或塗層，該片材及/或塗層包括比單個原子的厚度尺度大的厚度尺度。此外，例如，「層」可以水平地定向（例如「水平」層）、垂直地定向（例如「垂直」層）、或可以用任何其他的定向（例如對角地）來定位。在實施例中，CEM膜可以包括足夠數量的層，以例如在電路環境中的CEM元件的操作期間容許電子反向供給以將此類CEM元件置於低阻抗及/或導電的狀態。並且，例如，在電路環境中的操作期間，可以反轉電子反向供給以便例如引起實質不同的阻抗狀態，例如高阻抗及/或絕緣的狀態。
並且，在此背景脈絡下，如本文中所使用的「基片」意指包括表面的結構，該表面允許將材料（例如具有特定電氣性質（例如導電性質、絕緣性質等等）的材料）沉積、形成、及/或安置在基片上及/或上方。例如，在基於CEM的元件中，導電基片可以用與第一導體160類似的方式操作以向與導電基片160接觸的CEM膜傳導電流。在另一個實例中，基片可以用來使CEM膜絕緣以禁止電流向CEM膜及/或從該CEM膜流動。在絕緣基片的一個可能的實例中，可以採用諸如氮化矽（SiN）的材料來使半導體結構的元件絕緣。進一步地，例如，絕緣基片可以包括其他的矽基材料，例如絕緣體上矽（silicon-on-insulator, SOI）或藍寶石上矽（silicon-on-sapphire, SOS）技術、摻雜及/或未摻雜的半導體、由基部半導體基礎所支撐的矽磊晶層、常規的金屬氧化物半導體（CMOS）（例如具有金屬後端的CMOS前端）、及/或包括CES元件的其他半導體結構及/或技術。因此，所請求保護的標的旨在包含而不限於各式各樣的導電及絕緣基片。
在特定的實施例中，將CEM膜形成在基片上及/或上方可以利用二或更多種前驅物來將例如NiO:CO或NiO:NH3 、其他金屬氧化物或金屬、或上述項目的組合的成分沉積到導電材料（例如基片）上。在一個實施例中，依據以下的表達式(6A)，可以利用單獨的前驅物分子（AX及BY）來沉積CEM膜的層： AX( gas) + BY(gas) = AB(solid) + XY(gas) (6A)
在一個實施方式中，表達式(6A)的「A」可以與金屬、金屬化合物、或金屬氧化物、或上述項目的任何組合對應，例如過渡金屬、過渡金屬化合物、或過渡金屬氧化物、或上述項目的任何組合。在特定的實施例中，此類過渡金屬、過渡金屬化合物、及/或過渡金屬氧化物可以包括鎳，但例如亦可以包括其他的金屬，例如鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞 、鉬、鎳、鈀、錸、釕、銀、鉭、錫、鈦、釩、釔、或鋅（其可以與陰離子（例如氧或其他類型的配位體）連結）、或上述項目的組合，然而所請求保護的標的的範圍在此方面不受限制。在特定的實施例中，亦可以利用包括多於一種過渡金屬氧化物的化合物，例如鈦酸釔（YTiO3 ）。
在實施例中，表達式(6A)的「X」可以包括配位基，例如有機配位基，其包括脒（AMD）、二環戊二烯基(Cp)2 （dicyclopentadienyl）、二乙基環戊二烯基(EtCp)2 （diethylcyclopentadienyl）、雙(2,2,6,6-四甲基庚烷-3,5-二甲酸酯) （(thd)2 ）（Bis(2,2,6,6-tetramethylheptane-3,5-dionato)）、乙醯丙酮酸（acac）（acetylacetonate）、雙(甲基環戊二烯基)（(CH3 C5 H4 )2 ）（bis(methylcyclopentadienyl)）、丁二酮肟鹽(dmg)2（dimethylglyoximate）、2-氨基-戊-2-烯-4-氧乙酸(apo)2 （2-amino-pent-2-en-4-onato）、(dmamb)2 且其中dmamb = 1-二甲基氨基-2-甲基-2-丁醇酸酯（1-dimethylamino-2-methyl-2-butanolate）、(dmamb)2 且其中dmamp = 1-二甲基氨基-2-甲基-2-丙醇酸酯（1-dimethylamino-2-methyl-2-propanolate,）、雙(五甲基環戊二烯基)(C5 (CH3 )5 )2 、或羰基(CO)4 。因此，在一些實施例中，例如，基於鎳的前驅物AX可以包括脒鎳（Ni(AMD)）、二環戊二烯基鎳（Ni(Cp)2 ）、二乙基環戊二烯基鎳（Ni(EtCp)2 ）、雙(2,2,6,6-四甲基庚烷-3,5-二甲酸酯) 鎳(II)（Ni(thd)2 ）、乙醯丙酮酸鎳（Ni(acac)2 ）、雙(甲基環戊二烯基)鎳（Ni(CH3 C5 H4 )2 ）、丁二酮肟鎳（Ni(dmg)2 ）、2-氨基-戊-2-烯-4-氧乙酸鎳（Ni(apo)2 ）、Ni(dmamb)2 且其中dmamb = 1-二甲基氨基-2-甲基-2-丁醇酸酯、Ni(dmamp)2 且其中dmamp = 1-二甲基氨基-2-甲基-2-丙醇酸酯、雙(五甲基環戊二烯基)鎳（Ni(C5 (CH3 )5 )2 ）、或羰基鎳（Ni(CO)4 ），僅舉數例。
在特定的實施例中，可以藉由除了前驅物AX及BY以外亦施加充當電子反向供給物種的摻雜物來形成金屬氧化物膜的層。實質上依據以下的表達式(6B)，可以與前驅物AX共流（co-flow）的電子反向供給物種可以容許形成電子反向供給化合物。在實施例中，可以利用摻雜物種及/或摻雜物種的前驅物（例如羰基(CO)4 、氨（NH3 ）、甲烷（CH4 ）、一氧化碳（CO）、或其他前驅物及/或摻雜物種）以提供上文所列出的電子反向供給配位體。因此，實質上依據以下的表達式(6B)，可以修改表達式(6A)以包括額外的摻雜物配位體，其包括電子反向供給材料： AX(gas) + (NH3 或包括氮的其他配位體) + BY(gas) =  AB:NH3 (solid) + XY(gas) (6B)
應注意，可以調整表達式(6A)及(6B)的前驅物（例如AX、BY、及NH3 （或包括氮的其他配位體））的濃度（例如原子濃度）以引起含氮及/或含碳的摻雜物的生成原子濃度以容許製造的CEM元件中的電子反向供給。如本文中所指稱的，用語「配位體原子濃度」意指從取代配位體（例如來自摻雜物的施加）衍生的完成材料中的原子濃度。例如，在取代配位體包括CO的情況下，用百分比表示的CO的原子濃度包括包含材料膜的總碳原子數除以材料膜中的總原子數乘以100.0。在另一個實例中，對於取代配位體是NH3 的情況而言，NH3的原子濃度包括包含生成材料膜的總氮原子數除以生成材料膜中的總原子數乘以100.0。
在特定的實施例中，含氮或含碳的摻雜物可以包括原子濃度介於約0.1%與約20.0%之間的氨（NH3 ）、一氧化碳（CO）、或羰基(CO)4 。在特定的實施例中，摻雜物（例如NH3 及CO）的原子濃度可以例如包括更有限的原子濃度範圍，例如介於約1.0%與約20.0%之間。然而，所請求保護的標的不一定限於上述的前驅物及/或原子濃度。應注意，所請求保護的標的旨在包含用於由金屬氧化物材料製造CEM元件的原子層沉積、化學氣相沉積、電漿化學氣相沉積、濺射沉積、物理氣相沉積、熱線化學氣相沉積、雷射增強化學氣相沉積、雷射增強原子層沉積、快速熱化學氣相沉積、旋轉沉積、氣體團簇離子束沉積等等中所利用的摻雜物的所有此類前驅物及原子濃度。在表達式(6A)及(6B)中，「BY」可以包括氧化劑，例如水（H2 O）、氧氣（O2 ）、臭氧（O3 ）、電漿O2 、過氧化氫（H2 O2 ）。在其他的實施例中，「BY」可以包括CO、O2 + (CH4 )、一氧化氮（NO）+水（H2 O）、氮氧化物、或含碳氣體氧化劑或氮氧化劑。在其他的實施例中，可以與氧化劑（BY）組合使用電漿以形成氧自由基（O* ）。同樣地，可以與摻雜物種組合使用電漿以形成活化物種以控制CEM中的摻雜物濃度。
在特定的實施例（例如利用原子層沉積的實施例）中，可以在加熱的腔室中將基片（例如導電基片）暴露於前驅物（例如表達式(6B)的AX及BY）以及提供電子反向供給的摻雜物（例如氨或包括金屬-氮鍵的其他配位體，其例如包括醯胺鎳（nickel-amide）、醯亞胺鎳（nickel-imide）、醯胺化鎳（nickel-amidinate）、或上述項目的組合），例如，該加熱的腔室可以獲得例如大約在20.0℃到1000.0℃的範圍中的溫度或在某些實施例中獲得在20.0℃與500.0℃的範圍中的溫度。在例如執行NiO:NH3 的原子層沉積的一個特定的實施例中，可以利用大約在20.0℃與400.0℃的範圍中的腔室溫度範圍。在暴露於前驅物氣體（例如AX、BY、NH3 、或包括氮的其他配位體）之後，例如，可以從加熱的腔室吹掃此類氣體達大約在0.5秒到180.0秒的範圍中的持續時間。然而，應注意的是，該等僅為腔室溫度及/或時間的可能合適範圍的實例，且所請標的在此方面是不受限的。
在某些實施例中，利用原子層沉積的單個二前驅物循環（例如如參照表達式(6A)描述的AX及BY）或單個三前驅物循環（例如如參照表達式(6B)描述的AX、NH3 、CH4 、或包括氮、碳、或其他電子反向供給摻雜物以提供取代配位體的其他配位體、及BY）可以每個循環產生包括大約在0.6 Å到5.0 Å的範圍中的厚度尺度的金屬氧化物材料膜的層。因此，在一個實施例中，若原子層沉積製程能夠沉積包括大約0.6 Å的厚度尺度的金屬氧化物材料膜的層，則可以利用800-900個二前驅物循環以產生包括約500.0 Å的厚度尺度的金屬氧化物材料膜。應注意，例如，可以利用原子層沉積來形成具有其他厚度尺度的金屬氧化物材料膜，例如大約在約15.0 Å到約1500.0 Å的範圍中的厚度尺度，且所請求保護的標的在此方面是不受限的。
在特定的實施例中，響應於原子層沉積的一或更多個二前驅物循環（例如AX及BY）、或三前驅物循環（AX、NH3 、CH4 、或包括氮、碳、或其他反向供給摻雜物材料的其他配位體、及BY），可以將金屬氧化物材料膜暴露於高溫，此可以至少部分地允許由金屬氧化物材料膜形成CEM元件。將金屬氧化物材料膜暴露於高溫可以響應於將摻雜物重新定位到CEM元件膜的金屬氧化物晶格結構，而額外允許活化從取代配位體（其例如呈一氧化碳、羰基、或氨的形式）衍生的反向供給摻雜物。
因此，在此背景脈絡下，「高溫」意指一種溫度，在該溫度下，取代或取代配位體從金屬氧化物材料膜蒸發及/或在金屬氧化物材料膜內重新定位到使得金屬氧化物材料膜從電阻膜過渡到能夠在操作條件下在相對高阻抗及/或絕緣的狀態與相對低阻抗及/或導電的狀態之間切換的膜的程度。例如，在某些實施例中，暴露於約100.0℃到約800.0℃的腔室內的高溫達約1.0秒到約10.0分鐘的持續時間的金屬氧化物材料膜可以容許取代配位體從金屬氧化物材料膜蒸發以便形成CEM膜。此外，在某些實施例中，暴露於100.0℃到約800.0℃的腔室內的高溫達約30.0秒到約120.0分鐘的持續時間的金屬氧化物材料膜可以容許例如將取代配位體重新定位在金屬氧化物的晶格結構內的氧空位處。在特定的實施例中，高溫及暴露持續時間可以包括更窄的範圍，舉例而言，例如約200.0℃到約500.0℃的溫度持續例如約1.0分鐘到約60.0分鐘，且所請求保護的標的在該等方面是不受限的。
在特定的實施例中，依據上述製程製造的CEM元件可以展現「天生（born on）」的性質，其中元件在元件的製造之後立即展現相對低的阻抗（相對高的導電率）。因此，若例如在初始活化時將CEM元件集成到較大的電子環境中，則向CEM元件施加的相對小的電壓可以容許相對高的電流流動通過CEM元件，如由圖1A的區域104所示。例如，如先前於本文中所述，在至少一個可能的實施例中，例如，Vreset的大小可以在大約在約0.1 V到約1.0 V的範圍中的電壓下發生，而Vset的大小可以在大約在約1.0 V到約2.0 V的範圍中的電壓下發生。因此，在約2.0 V或更小的範圍中操作的電氣切換電壓可以容許記憶體電路例如改變CERAM元件的阻抗狀態（例如以對CERAM元件執行「寫入操作」）或例如偵測CERAM元件的阻抗狀態（例如以對CERAM元件執行「讀取操作」）。在實施例中，此類相對低電壓的操作可以減少複雜度、成本、且可以相對於競爭的記憶體及/或切換元件技術提供其他的優點。
在特定的實施例中，至少部分地藉由待形成為CEM的材料的原子層沉積、化學氣相沉積、及/或物理氣相沉積，可以將二或更多個CEM元件形成於積體電路的特定層內。在一個另外的實施例中，可以至少部分地藉由敷層沉積來形成第一CEM的複數個相關電子開關元件中的一或更多者及第二CEM的複數個相關電子開關元件中的一或更多者。此外，在一個實施例中，可以分別將第一存取元件及第二存取元件實質上定位在第一CEM元件及第二CEM元件附近。
在一個另外的實施例中，可以將複數個CEM元件中的一或更多者定位在第一層次的導電金屬層與第二層次的導電金屬層的一或更多個交點處、在積體電路的二或更多個層次內，該第二層次可以定位在第一層次的導電金屬層上方。在此背景脈絡下，如本文中所使用的用語「金屬層」意指能夠從多層次CEM切換元件的一個層的第一位置向第二位置對電流進行選路的導體。例如，導電的金屬層可以向位於第一層次的導電金屬層與第二層次的導電金屬層的交點處的存取元件或從該存取元件傳輸電流。在某些實施例中，可以將由多層次CEM元件（例如利用定位在CEM切換元件的多個層次處的導電金屬層來形成的元件）所形成的切換元件的製造用於基於CEM的記憶元件中，其中定位在多個層次處的導電金屬層可以例如促進增加位元線密度。例如，位元線密度的增加可以帶來更高效及/或更高度集成的用來控制對基於CEM的隨機存取記憶體陣列的記憶單元的存取的方法。
並且，在此背景脈絡下，如本文中所使用的用語「層次」意指導電金屬層可以橫越的離散表面，其中此類離散表面可以藉由絕緣材料與正上方及/或正下方的其他離散表面分離。例如，如本文中所述，橫越第一層次的導電金屬層可以藉由絕緣材料（例如氮化矽）與橫越第二層次的導電金屬層分離。在此背景脈絡下，如本文中所使用的用語「多層次」切換元件意指用來利用上述「層次」中的二或更多者來執行切換功能（例如從高阻抗及/或絕緣的狀態切換到低阻抗狀態）的元件。
如本文中所述，在第一材料（例如過渡金屬、過渡金屬氧化物、過渡金屬化合物、及/或過渡金屬合金）的一或更多個層上或上方沉積一或更多種摻雜物的過程中，可以準確地控制施加的摻雜物的量，以便控制CEM中的生成的配位體的原子濃度。此外，藉由在第一材料的一或更多個層上或上方沉積一或更多個摻雜物層，CEM的局部區域可以包括不同原子濃度的摻雜物，以便提供用來定制及/或客制摻雜物濃度分佈的方法。進一步地，可以經由調整退火溫度及/或退火持續時間來增加CEM內的摻雜物濃度分佈。除了上述的優點以外，特定的實施例亦可以提供用來製造及/或形成三維結構（例如用於NAND快閃記憶體的3D結構）的方法。然而，所請求保護的標的不限於上述的優點。
在如本文中所述的特定的實施方式中，可以向摻雜的金屬氧化物的沉積層施加退火以例如促進摻雜物與金屬氧化物的鍵結的活化，以提供具有所需切換特性的CEM的一或更多個層。例如，可以在用來形成具有所需的切換特性的氧化鎳NiO的層的製程中用CO摻雜此類氧化鎳。然而，應了解，退火的使用可以可適用於由氧化鎳以外的金屬氧化物及CO以外的摻雜物（例如其他的基於碳的摻雜物（例如羰基）及/或基於氮的摻雜物（例如NH3 ））形成CEM，且所請求保護的標的在此方面是不受限的。向摻雜的氧化鎳的層施加退火（例如在氧化鎳的層上方形成金屬層之前或之後施加）可以實現及/或促進具有所需的切換行為的高濃度的Ni-CO-Ni。然而，在形成CEM膜時在用來對金屬氧化物層進行退火的製程中長時間施加熱可能賦予某些缺陷，例如在晶圓或元件上方生產具有較大及/或不均勻的晶粒尺寸的此類CEM膜、不良地影響此類CEM膜的化學組成（特別是在膜表面處）、及/或不良地影響用來形成此類CEM膜的製程中的熱預算。
在一個特定的實施方式中，向材料（例如形成膜的一或更多個層）施加的退火的時間可以至少部分地由某些條件（例如腔室中的某些條件）所表徵，舉例而言，例如環境、環境氣體的化學組成、壓力、施加的溫度、及將此類材料暴露於此類條件的持續時間。
依據一個實施例，退火製程可以使用諸如熱卡盤的技術在元件的表面處賦予10℃/秒的溫度上升。例如，在用於將元件製造為具有特定切換行為、耐久性、或品質控制的特定實施例中，此類溫度上升可能不足。如下文所論述的，其他技術可以實現快速熱退火（RTA），其中例如，藉由施加諸如雷射源及/或加熱燈的熱源用較高的速率（例如每奈秒（nsec）100℃）增加元件的表面溫度。此可以尤其允許改善由摻雜的金屬氧化物所形成的CEM膜的製程控制及/或切換行為等等。
圖2A到圖2G繪示子製程的實施例，其可以部分地用來形成CEM元件。在特定的環境中，可以在產線後段（back-end-of-line）積體電路製造製程（其例如用來在產線前段（front-end-of-line）積體電路製造中製造電晶體元件及/或其他元件之後形成導電結構）期間執行圖2A到2G的子製程，然而在某些實施例中，可以在電路製造製程的其他階段期間執行圖2A到圖2G中所繪示的子製程中的一或更多者的態樣，且所請求保護的標的在此方面是不受限的。在特定的實施方式中，可以將在圖2A到圖2G中所示的子製程中形成的結構暴露於快速熱退火（RTA）條件，以尤其活化摻雜物以形成CEM的一或更多個層，同時減少較大及/或不均勻的晶粒尺寸在晶圓或元件上方的發生率、減少對化學組成的不良的影響（例如腐蝕）、及/或減少對用來形成此類CEM膜的製程中的熱預算的不良的影響。在一個實施例中，使用RTA來活化包括金屬氧化物的材料中的摻雜物可以促進反向供給，使得摻雜的材料展現出p型行為，此可以進一步實現合乎需要的切換特性。
在特定的實施方式中，圖2A到圖2G中所示的第一金屬層204、第二金屬層208、及金屬氧化物層206、硬質掩模層210、SiN層214、及氧化矽材料216可以使用用於由金屬氧化物材料製造CEM元件的幾種合適的沉積製程中的任一者來形成，舉例而言，例如原子層沉積，化學氣相沉積、電漿化學氣相沉積、濺射沉積、物理氣相沉積、熱線化學氣相沉積、雷射增強化學氣相沉積、雷射增強原子層沉積、快速熱化學氣相沉積、旋轉沉積、氣體團簇離子束沉積等等。然而，應注意，第一金屬層204、第二金屬層208、及金屬氧化物層206、及/或硬質掩模層210可以利用其他不同的製程來形成，且所請求保護的標的不旨在在此方面受限。
在圖2A的特定實施方式中，可以將第一金屬層204形成在基片202上方。在一個特定的實施方式中，只是舉個例子，基片202可以包括在產線前段製程（例如用來形成互補金屬氧化物半導體（CMOS）電路系統的任何產線前段製程）中形成的電晶體及/或下部金屬互連結構（未圖示）。然而，應了解，此僅是可以如何在產線前段製程中將電路系統形成於基片中的實例，且所請求保護的標的在此方面是不受限的。
依據一個實施例，可以將第一金屬層204形成在基片202上方及/或上。例如，第一金屬層204可以包括例如具有約1.0 nm與約100.0 nm之間的厚度的銥、鉑、釕、或銠。一或更多個金屬氧化物層206可以形成在第一金屬層204上方及/或上，且包括NiO及/或其他金屬氧化物，舉例而言，例如HfOx 、YOx 、TiOx 、及/或TaOx ，僅舉數例。亦可以用含碳摻雜物（舉例而言，例如CO）摻雜一或更多個金屬氧化物層206達特定的原子濃度。在替代的實施方式中，可以用其他的摻雜物（例如NO（其例如用環境O2 /N2 氣體混合物活化））摻雜一或更多個金屬氧化物層。
在一個實施方式中，在沉積之後未進一步處理的一或更多個金屬氧化物層206可能不具有足夠的相關電子切換特性（例如具有足量的配位體與金屬氧化物鍵合以供反向供給以促進切換行為）來實現CEM元件所需的切換行為。例如，金屬氧化物層206中不足量的摻雜物（例如CO摻雜物）可能與NiO鍵合以在主體材料中用一定密度形成Ni-CO-Ni以使能帶分裂崩潰，從而實現所需水平的切換行為。在施加CO以外的摻雜物（舉例而言，例如-CO，其中不足量的摻雜物可能與NiO鍵合而形成Ni-CO）時，亦可能是此種情況。如圖2B中所繪示，依據一個實施例，可以向金屬氧化物層206施加快速熱退火（RTA）條件218（例如在金屬氧化物層206上方形成第二金屬層208之前施加）。
在一個實施例中，可以在將元件200設置在能夠控制環境製程條件（舉例而言，例如壓力、溫度、及氣體化學物質）的腔室（未圖示）中的同時施加RTA條件218。在一個實施方式中，RTA條件218可以包括將特定環境氣體化學物質維持絕大多數為CO2 、N2 、或O2 、或上述項目的組合，及/或將維持約10-6 atm到1.0 atm的特定壓力。然而，應了解，可以維持不同的環境氣體化學物質，且所請求保護的標的在此方面是不受限的。RTA條件218可以至少部分地由以下步驟來進一步地表徵：向金屬氧化物層206直接或間接施加熱以在短時間內至少顯著增加金屬氧化物層206的表面溫度，舉例而言，例如在小於設定的持續時間內增加溫度至少達閾值溫度差（例如以凱氏度或攝氏度增加）。此可以例如藉由在金屬氧化物層206的暴露表面上方施加雷射掃描（例如來自暴露的晶圓表面上方的雷射源的雷射掃描）來實施。
依據一個實施例，例如，可以至少部分地依據如圖3A、圖3B、及圖3C中所示的態樣及/或特徵來施加RTA條件218。圖3A是元件的表面溫度（例如包括金屬氧化物層206的元件的表面溫度）的繪圖，其包括預熱階段302，接著是快速加熱階段，然後是冷卻階段306。在預熱階段302中，例如，可以用每毫秒（ms）100℃到400℃的速率增加元件的表面溫度。此處，在快速加熱階段304期間，可以將元件的表面溫度快速增加到較高的溫度，且維持在較高的溫度下達預定的持續時間，然後是冷卻階段（例如在冷卻階段306開始時）。表面溫度可以在冷卻階段306中用約100℃/ms的速率冷卻。然而，應了解，該等僅是可以部分地指定要在RTA製程中應用的設定檔的示例參數，且所請求保護的標的在此方面是不受限的。
圖3B提供了依據一個特定的實施例的快速加熱階段304的分解圖。在一個特定的實施方式中，可以在約1.0到20奈秒的時間內將元件的表面溫度增加150℃而達到峰值溫度Tpk。可以將快速加熱階段304中的峰值溫度Tpk維持在約300℃到500℃下達10-1000 ns的持續時間。可以針對金屬氧化物中的摻雜物（例如基於碳及/或氮的摻雜物）的最佳活化定制在快速加熱階段期間選定及控制的參數以促進生成的CEM膜中的反向供給及切換行為。例如，應用將元件表面溫度快速增加到高得多的溫度（例如增加到大於1000℃的溫度以供應用於半導體晶圓以活化影響材料電荷載子濃度的摻雜物）的技術可能與活化金屬氧化物中的基於碳及/或基於氮的摻雜物以促進反向供給及/或切換行為的操作不相容。然而，應了解，該等僅是可以部分地指定要在RTA製程中應用以供活化金屬氧化物中的摻雜物以產生反向供給的設定檔的示例參數，且所請求保護的標的在此方面是不受限的。
圖3C圖示用來向元件至少部分地施加RTA條件218、220、及/或224的裝置350的示例特徵。元件352（例如如圖2B中所示的元件）可以包括晶圓且擱置為與卡盤354接觸，該卡盤可以進一步擱置在支撐基片356上。在一個實施例中，卡盤354可以至少部分地用作散熱器，以尤其協助在RTA製程的一或更多個階段（例如預熱階段302、快速加熱階段304、及/或冷卻階段306）的期間控制元件352的一或更多個部分的溫度。在一個特定的實施方式中，卡盤354可以由導熱材料（例如金屬及/或金屬合金）所形成。此外，可以在RTA製程的階段的期間控制卡盤354的溫度以至少部分地控制從元件352的表面散熱的速率，以藉此協助控制與卡盤354接觸的元件352的溫度（例如由元件352的表面的溫度所測量到的溫度）。
依據一個實施例，如上文所指出，可以至少部分地藉由向元件352的表面施加雷射能量，來在RTA製程期間升高元件352的溫度。在一個特定的實施方式中，雷射源358可以在預熱階段（例如預熱階段302）期間在元件352的暴露表面上方（例如在層206的表面上方）施加雷射掃描以用所需的速率升高元件352的表面溫度及升高到所需的預熱溫度。此處，可以對雷射源358供電以施加第一雷射能量強度水平以撞擊元件352的表面，以例如至少部分地升高及/或控制元件352的暴露表面的表面溫度（例如在預熱階段302期間升高及/或控制）。可以接著將雷射源358供電到第二、較高的能量水平以至少部分地快速升高及/或控制元件352的暴露表面的表面溫度（例如在快速加熱階段304期間快速升高及/或控制到所需的溫度Tpk）。或者，第二雷射源（未圖示）可以在快速加熱階段（例如快速加熱階段304）期間在元件352的暴露表面上方（例如層206的表面上方）施加雷射掃描以用所需的速率升高元件352的表面溫度及升高到所需的溫度（例如將元件352的表面溫度升高到所需的溫度Tpk）。在一個替代的實施方式中，可以用加熱燈源（未圖示）替換雷射源358或與該雷射源組合，以將元件352的表面溫度升高及維持到所需的溫度Tpk（例如快速加熱階段304）。依據一個實施例，裝置350可以更包括一或更多個感測器（未圖示）以測量元件352的一或更多個位置處的溫度（例如直接或間接地測量），及/或可程式化計算設備及/或處理器設備（未圖示）以決定控制訊號的控制參數以便施加如圖3A及3B中所繪示的特定的RTA條件。可以例如向雷射源358及/或其他的熱源提供此類控制訊號（例如掃描速率、功率水平等等）及/或提供此類控制訊號以控制送到卡盤354的冷卻劑的流量以控制冷卻速率。
在一個替代的實施方式中，如圖2C中所繪示，可以在金屬氧化物層206上方形成第二金屬層208之後施加RTA退火條件220。此處，可以將第二金屬層208形成為具有與第一金屬層204實質相同的金屬組成及厚度。依據一個實施例，RTA條件220可以包括維持與上文所論述的RTA條件218的環境條件類似的環境條件。RTA條件220可以更包括在第二金屬層208的暴露表面上方施加雷射掃描（例如在暴露的晶圓表面上方施加雷射掃描）。
依據一個實施例，在形成第二金屬層208之前施加如圖2B中所示的RTA條件218可以允許移除金屬氧化物層206中的缺陷。在一個實施方式中，除了協助活化金屬氧化物層206中的摻雜物以外，施加RTA條件218亦可以協助改善多晶的控制資訊（例如協助改善多晶粒尺寸的均勻性）。另一方面，在形成第二金屬層208之後施加如圖2C中所示的RTA條件220可以協助至少部分地包覆金屬氧化物層206以至少部分地防止摻雜物在施加RTA的期間散逸（例如防止基於碳的摻雜物及/或配位體作為CO2 氣體散逸）。在一個實施方式中，可能在用來形成第二金屬層208（例如通過濺射沉積形成）的製程中損傷金屬氧化物層206與第二金屬層208之間的界面。施加RTA 220可以例如藉由消除第二金屬層208與金屬氧化物層206之間的界面缺陷陷阱，來協助修復金屬氧化物層206與第二金屬層208之間的此類界面，以藉此改善CEM電氣性能。
如圖2D中所示，可以將硬質掩模層210形成在第二金屬層208上方，且可以將光致抗蝕層212形成在硬質掩模層210上方以覆蓋硬質掩模層210的頂面的一部分，同時使得硬質掩模層210的頂面的未覆蓋的部分暴露。在一個實施例中，硬質掩模210可以包括氧化物硬質掩模材料，舉例而言，例如二氧化矽，然而所請求保護的標的旨在包含且實際上不限於任何硬質掩模材料的使用。此外，例如，光致抗蝕層212可以包括適合與光刻製程一起使用以在硬質掩模層210中形成圖案的任何材料。如圖2E中所示，可以向硬質掩模層210的暴露表面施加蝕刻以移除硬質掩模層210的暴露部分，及移除第一金屬層204、金屬氧化物層206、及第二金屬層208的位於硬質掩模層210的暴露表面下的部分。可以將光致抗蝕層212圖案化為將硬質掩模層210的一部分暴露於物理或化學蝕刻劑。用來提供結構200E的蝕刻可以例如包括可以在蝕刻腔室中進行的乾蝕刻製程，例如離子束蝕刻、電漿濺射蝕刻、或其他各向異性蝕刻製程、或上述項目的組合。如圖2F中所示，依據一個替代性的實施例，可以在藉由蝕刻移除硬質掩模層210的一部分及移除第一金屬層204、金屬氧化物層206、及第二金屬層208的位於硬質掩模層210的移除部分下的部分之後施加RTA條件224。在一個實施例中，可以至少部分地如圖3A及圖3B中所示地及如上所述地施加RTA條件224。在RTA條件224的實施例中施加熱源時，除了硬質掩模210的其餘部分的頂面以外，第一金屬層204、金屬氧化物層206、第二金屬層208、及硬質掩模層210的其餘部分的側壁亦可以暴露於快速升高的溫度（例如雷射光可以直接撞擊暴露的側壁）。此可以允許更高效地向金屬氧化物層206的一部分施加熱以為了反向供給活化摻雜物，及形成足夠密度的pi鍵以實現所需的切換行為。並且，在用來提供結構200E的蝕刻製程中，金屬氧化物層206的側壁可能被損傷（例如失去反向供給及/或切換的性質）。施加RTA條件224可以例如至少部分地藉由恢復損傷部分的反向供給及/或切換的性質，來至少部分地協助修復金屬氧化物層206的由於蝕刻而損傷的側壁。
如圖2G中所示，在蝕刻以提供結構200E（圖2E中的結構）及/或施加快速熱退火條件224以提供結構200F（圖2F中的結構）之後，可以藉由沉積SiN或Al2 O3 的層214然後由氧化矽材料216填充來包覆結構200E及/或結構200F。
依據一個實施例，用於形成金屬氧化物層206的主體金屬氧化物材料可以包括由氧化造成的大量填隙陰離子MO1+x 及陽離子空位M1-x O，其中「MO」表示金屬氧化物（例如NiO）。在一個實施例中，可以向此類主體金屬氧化物材料施加摻雜物以例如供應一或更多種配位體以與金屬離子鍵合及填充陽離子空位M1-x O。在一個特定的實施方式中，可以用含碳摻雜物摻雜主體金屬氧化物材料，從而供應CO配位體以與金屬離子鍵合，藉此至少部分地填充主體材料中的陽離子空位M1-x O。在一個實施例中，用來填充陽離子空位MO1-x 的CO配位體可以形成π鍵以促進電子反向供給（例如「π反向鍵合」），從而允許主體金屬氧化物材料表現得更像p型。在一個特定的實施方式中，可以例如藉由控制向主體金屬氧化物材料施加的摻雜物的量，來控制被供應作為填充陽離子空位M1-x O的配位體的CO的量，藉此控制在可用陽離子空位MO1-x 中發生的反向供給的水平及p型行為的程度。
依據一個實施例，可以個別地或共同地施加如上所述的快速熱退火條件218、220、及224，以允許較自由地擴散任何空位、降低用於形成與金屬的CO鍵（σ及/或π鍵）的活化能、加速金屬氧化物層206中的反向供給（其例如來自形成CO的π鍵以填充陽離子空位M1-x O）（例如以增加及/或控制金屬氧化物層206中的p型行為），同時減輕施加較長時間的高溫的影響。並且，在快速熱退火條件218、220、及224中向金屬氧化物層206施加熱達較短的時間可以降低及/或減少將非晶相下的摻雜的金屬氧化物過渡到多晶/半多晶結構的熱預算、限制或減少弗倫克爾（Frenkel）缺陷（例如填隙位點上的離子）、及限制或減少晶體晶粒尺寸及/或改善晶體晶粒尺寸均勻性（例如對於奈米級的記憶元件而言）。如上文所指出，在RTA操作中維持約300℃到500℃的峰值表面溫度可以允許形成用於反向供給的π鍵，而例如大於1000℃的峰值溫度可能與π鍵的形成不相容。
圖4是依據一個實施例用於形成元件的製程400的流程圖。方塊402可以包括以下步驟：形成要設置在第一金屬層與第二金屬層之間的一或更多個金屬氧化物層，例如在第二金屬層204與第二金屬層208之間形成金屬氧化物層206。在一個特定的實施方式中，舉個例子，方塊402可以依據由表達式(6A)及/或(6B)所表徵的製程的一或更多個態樣形成要設置在第一金屬層與第二金屬層之間的一或更多個層。方塊404可以包括以下步驟：向形成於方塊402中的該一或更多個金屬氧化物層施加一或更多個RTA週期以供形成一或更多個CEM層。例如，此類一或RTA週期可以包括以下步驟：個別地或以任何組合施加RTA條件218（例如在形成第二金屬層208之前施加）、220（例如在形成第二金屬層之後但在形成硬質掩模層210之前施加）、或224（在蝕刻以暴露金屬氧化物層206的側壁之後施加）。
依據一個實施例，如方塊404中所施加的「快速熱退火條件」意指向一或更多個金屬氧化物層施加條件，該等條件包括在不大於1秒的持續時間內將一或更多個摻雜的金屬氧化物層的至少一部分的溫度升高至少100o K。可以至少部分地藉由如圖3A及圖3B中所示地及如上文在一個特定的實施方式中所論述地施加雷射掃描來施加此類RTA條件。
在前述說明中，在特定的使用背景脈絡（例如論述有形元件（及/或類似的有形材料）的情況）下，在「位在...上」與「位在...上方」之間存在區別。舉例而言，將物質沉積在基片「上」指的是涉及直接實體接觸及有形接觸且在此後者的實例中在所沉積的物質與基片之間不存在中間物（例如中間物質（例如在中介製程操作期間形成的中間物質））的沉積；儘管如此，沉積在基片「上方」，雖然被了解為可能包括沉積在基片「上」（因為亦可以將「位在...上」準確地描述為「位在...上方」），亦被了解為包括了一或更多種中介物（例如一或更多種中介物質）存在於所沉積的物質與基板之間使得所沉積的物質不一定與基板直接實體接觸及有形接觸的情況。
在適當的特定使用背景脈絡（例如論述有形材料及/或有形元件的背景脈絡）下，在「位在...下」與「位在...下方」之間作出了類似的區別。雖然「下」在此類特定的使用背景脈絡下旨在必然暗示實體及有形的接觸（與剛剛描述的「上」類似），但「下方」亦可能包括存在著直接實體及有形接觸的情況，但不一定暗示直接實體接觸及有形接觸（例如在一或更多種中介物（例如一或更多種中介物質）存在時）。因此，「位在...上」被了解為意指「緊接在...上方」，而「在...下」被了解為意指「緊接在...下方」。
同樣地理解的是，是以先前所述的與用語「上」、「下」、「頂」、「底」等等類似的方式了解諸如「上方」及「下方」的用語。該等用語可以用來促進論述，但不旨在必然限制所請求保護的標的的範圍。例如，作為一個實例，用語「上方」並不意味著暗示請求項範圍例如僅限於實施例例如與上下翻轉的實施例相比是正面朝上的情況。作為一個說明，一個實例包括了倒裝晶片，舉例而言，其中在各種時間點（例如在製造期間的各種時間點）的定向可能不一定與最終產品的定向對應。因此，即使可適用的字面請求項語言可能用其他方式解譯，作為一個實例，若物體是在呈一種特定定向（例如上下翻轉）的可適用的請求項範圍內，則作為一個實例，同樣地，亦旨在將後者解譯為包括在呈另一種定向（再次地，舉個例子，例如正面朝上）的可適用的請求項範圍內，反之亦然。當然，再次地，一如以往在專利申請案的說明書中的情況，特定的說明及/或使用的背景脈絡提供了關於所要作出的合理推論的有幫助的指引。
除非另有指示，否則在本揭示內容的背景脈絡下，用語「若」如果用來關聯諸如A、B、或C的列表，則旨在意指A、B、及C（此處是以包括性的含義使用）以及A、B、或C（此處是以排他性的含義使用）。有了此種了解，「及」是以包含性的含義使用的，且旨在意指A、B、及C；而「及/或」可以用來為了慎重起見而說清楚所預期的是所有前述的意義，然而此類用法不是需要的。此外，用語「一或更多個」及/或類似的用語用來以單數描述任何特徵、結構、特性等等，「及/或」亦用來描述複數個特徵、結構、特性等等及/或特徵、結構、特性等等的某種其他組合。並且，作為一個實例，除非另有明確指示，否則用語「第一」、「第二」、「第三」等等用來區隔不同的方面（例如不同的元件），而不是供應數值極限或暗示特定的順序。同樣地，用語「基於」及/或類似的用語被了解為不一定旨在傳達窮舉的因素列表，而是旨在允許不一定明確描述的額外因素的存在。
並且，對於與所請求保護的標的的實施方式相關且經受關於程度的測試、測量、及/或規範的情況而言，旨在用以下方式來了解。作為一個實例，在給定的情況下，假設要測量實體性質的值。接續該實例，若一位技術人員相當可能想到用來進行關於程度的測試、測量、及/或規範（至少針對該性質）的替代合理方法，則除非另有明確指示，否則至少出於實施的目的，所請求保護的標的旨在涵蓋該等替代合理方法。舉個例子，若產生了一個區域上方的測量圖且所請求保護的標的的實施方式涉及採用該區域上方的一種斜率測量，但用來估算該區域上方的斜率的各種合理及替代的技術存在，則除非另有明確指示，否則即使彼等合理的替代技術沒有提供相同的值、相同的測量值、或相同的結果，所請求保護的標的亦旨在涵蓋彼等合理的替代技術。
進一步注意，用語「類型」及/或「類似」若例如與特徵、結構、特性等等（使用「光學」或「電氣」作為簡單的實例）一起使用，則意指至少部分地具有該特徵、結構、特性等等及/或與該特徵、結構、特性等等相關，使得微量變化（即使是原本可能不被認為是與該特徵、結構、特性等等完全一致的變化）的存在一般而言並不防止該特徵、結構、特性等等具有一定「類型」及/或是「類似的」（舉例而言，例如是「光學類型」或是「類似光學的」），條件是該等微量變化足夠微量，使得在此類變化亦存在的情況下，該特徵、結構、特性等等仍然會被認為是佔多數存在的。因此，繼續此實例，用語光學類型的及/或類似光學的性質必定旨在包括光學性質。同樣地，作為一個實例，用語電氣類型及/或類似電氣的性質必定旨在包括電氣性質。應注意，本揭示內容的說明書僅提供了一或更多個說明性實例，且所請求保護的標的旨在不限於一或更多個說明性實例；然而，再次地，一如針對專利申請案的說明書的情況，特定的說明及/或使用的背景脈絡提供了關於所要作出的合理推論的有幫助的指引。
在前述說明中，已經描述了所請求保護的標的的各種態樣。出於解釋的目的，作為實例，闡述了諸如為量、系統、及/或配置的特定細節。在其他的情況下，省略及/或簡化了眾所周知的特徵，以便不使所請求保護的標的模糊。雖然在本文中已經說明及/或描述了某些特徵，但本領域中的技術人員亦會想到許多變體、替代、改變、及/或等效物。因此，要了解，隨附的請求項旨在涵蓋所有變體及/或改變，條件是該等變體及/或改變落在所請求保護的標的之內。
100:實施例 104:區域 107:讀取窗 108:點 110:參考指示符 116:點 122:元件端子 126:可變電阻器 128:可變電容器 130:元件端子 150:實施例 160:導電基片 170:CEM膜 180:導電覆蓋層 202:基片 204:第一金屬層 206:金屬氧化物層 208:第二金屬層 210:硬質掩模層 212:光致抗蝕層 214:SiN或Al2 O3 的層 216:氧化矽材料 218:快速熱退火條件 220:快速熱退火條件 224:快速熱退火條件 302:預熱階段 304:快速加熱階段 306:冷卻階段 350:裝置 352:元件 354:卡盤 356:支撐基片 358:雷射源 400:製程 402:方塊 404:方塊 200E:結構 200F:結構
在本說明書的總結部分中特別指出及明確主張了所請求保護的標的。然而，關於組織及/或操作方法以及該兩者的目標、特徵、及/或優點，其可以藉由在與附圖一起閱讀時參照以下詳細說明來最佳地了解，在該等附圖中：
圖1A是由相關電子材料所形成的元件的電流密度與電壓的關係曲線的實施例的插圖；
圖1B是包括相關電子材料的切換元件的實施例的插圖及相關電子材料開關的等效電路的示意圖；
圖2A至圖2G繪示可以用來形成相關電子材料元件的子製程的實施例；
圖3A及圖3B是繪示依據一個實施例經歷快速熱退火（RTA）的元件的表面溫度的曲線圖；
圖3C是依據一個實施例用來實施RTA的裝置的示意圖；及
圖4是繪示依據實施例製造及/或建構CEM切換元件的製程的流程圖。
在以下詳細說明中參照附圖，該等附圖形成該說明的一部分，其中類似的標號可以在各處指定對應的及/或相似的類似部件。將理解，例如為了易於說明及/或明確說明起見，圖式不一定是依比例繪製的。例如，一些態樣的尺度可能相對於其他方面是誇大的。進一步地，要了解，可以利用其他的實施例。並且，可以在不脫離所請求保護的標的的情況下作出結構性的及/或其他的改變。在整篇的此說明書內對於「所請求保護的標的」的指稱指的是旨在由一或更多個請求項或其任何部分所涵蓋的標的，且不一定旨在指完整的請求項組、特定的請求項組的組合（例如方法請求項、裝置請求項等等）、或特定的請求項。亦應注意，方向及/或參考（例如上、下、頂、底等等）可以用來促進附圖的論述且不旨在限制所請求保護的標的的應用。因此，不要將以下詳細說明拿來限制所請求保護的標的及/或等效物。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:製程
402:方塊
404:方塊

Claims (21)

  1. 一種方法，包括以下步驟： 形成要設置在第一金屬層與第二金屬層之間的一金屬氧化物的一或更多個層，該金屬氧化物的該一或更多個層包括一摻雜物；及 向該金屬氧化物的該一或更多個層施加一或更多個快速熱退火（RTA）週期以提供一相關電子材料（CEM）的一或更多個層。
  2. 如請求項1所述的方法，且進一步包括以下步驟：在該金屬氧化物的該一或更多個層上方形成該第二金屬層，其中施加該一或更多個快速熱退火週期包括以下步驟：在該在該金屬氧化物的該一或更多個層上方形成該第二層的步驟之前施加該一或更多個快速熱退火週期中的至少一者。
  3. 如請求項2所述的方法，其中該在該在該金屬氧化物的該一或更多個層上方形成該第二層的步驟之前施加該一或更多個快速熱退火週期中的該至少一者的步驟至少部分地協助將一反向供給性質賦予給該金屬氧化物的該一或更多個層且控制形成於該金屬氧化物的該一或更多個層中的一多晶體的一晶粒尺寸。
  4. 如請求項1所述的方法，且進一步包括以下步驟：在該金屬氧化物的該一或更多個層上方形成該第二金屬層，其中施加該一或更多個快速熱退火週期的步驟在該在該金屬氧化物的該一或更多個層上方形成該第二金屬層的步驟之後進行。
  5. 如請求項4所述的方法，其中該在該在該金屬氧化物的該一或更多個層上方形成該第二金屬層的步驟之後施加該一或更多個快速熱退火週期中的該至少一者的步驟至少部分地協助將一反向供給性質賦予給該金屬氧化物的該一或更多個層且修復該金屬氧化物的該一或更多個層與該第二金屬層之間的一界面。
  6. 如請求項1所述的方法，且進一步包括以下步驟：蝕刻該第二金屬層及該金屬氧化物的該一或更多個層的至少一部分，其中施加該一或更多個快速熱退火週期中的至少一者的步驟在該蝕刻該第二金屬層及該CEM的該一或更多個層的該至少一部分的步驟之後進行。
  7. 如請求項6所述的方法，其中該在該蝕刻該第二金屬層及該CEM的該一或更多個層的該至少一部分的步驟之後施加該一或更多個快速熱退火週期中的該至少一者的步驟至少部分地恢復該金屬氧化物的該一或更多個層的蝕刻的側壁的一反向供給。
  8. 如請求項1所述的方法，其中該金屬氧化物包括一氧化鎳，且該CEM包括至少1百萬分率（part per million）的碳的一原子濃度。
  9. 如請求項8所述的方法，其中向該金屬氧化物的該一或更多個層施加該一或更多個RTA週期的步驟至少部分地將該碳活化為用來與金屬氧化物鍵合的一配位體，以藉此增加金屬氧化物的該一或更多個層的p型行為。
  10. 如請求項1所述的方法，其中向該金屬氧化物的該一或更多個層施加該一或更多個快速熱退火週期中的至少一者包括以下步驟：施加一或更多個雷射源或一或更多個加熱燈源、或上述項目的組合。
  11. 如請求項1所述的方法，且進一步包括以下步驟：在該一或更多個RTA週期中的至少一者的至少一部分期間將該金屬氧化物的該一或更多個層設置在一卡盤上方，該卡盤在該一或更多個RTA週期中的該至少一者的該至少一部分期間從該一或更多個層的至少一部分散熱。
  12. 如請求項1所述的方法，其中施加該一或更多個RTA週期中的至少一者包括以下步驟：在不大於1.0秒的時間內將金屬氧化物的該一或更多個層的至少一部分的一溫度升高至少100K。
  13. 如請求項1所述的方法，其中施加該一或更多個RTA週期中的至少一者包括以下步驟：將金屬氧化物的該一或更多個層的至少一部分的一溫度升高到300℃與500℃之間的一峰值溫度，且維持該峰值溫度達10.0到1000.0奈秒的一持續時間。
  14. 一種裝置，包括： 一基片，該基片支撐一元件，該元件包括要設置在一第一金屬層上方的一金屬氧化物的一或更多個層；及 一或更多個熱源，被調適為： 在該金屬氧化物的該一或更多個層被設置在該基片上方的同時向該金屬氧化物的該一或更多個層施加一或更多個快速熱退火（RTA）週期以提供一相關電子材料（CEM）的一或更多個層。
  15. 如請求項14所述的裝置，且進一步包括：一卡盤，被設置在該基片上方，且其中該卡盤被調適為在該一或更多個RTA週期中的至少一者的一部分期間在該元件被設置在該卡盤上的同時從該元件散熱。
  16. 如請求項14所述的裝置，其中該元件包括一第一金屬層及一第二金屬層，該金屬氧化物的該一或更多個層被設置在該第一金屬層與該第二金屬層之間，且其中該一或更多個雷射源且進一步包括以下步驟：在該金屬氧化物的該一或更多個層上方形成該第二金屬層，其中施加該一或更多個快速熱退火週期包括以下步驟：在該在該金屬氧化物的該一或更多個層上方形成該第二層的步驟之前施加該一或更多個快速熱退火週期中的至少一者。
  17. 如請求項14所述的裝置，其中該元件進一步包括一第一金屬層，該金屬氧化物的該一或更多個層包括一且進一步包括以下步驟：在該金屬氧化物的該一或更多個層上方形成該第二金屬層，其中施加該一或更多個快速熱退火週期的步驟在該在該金屬氧化物的該一或更多個層上方形成該第二層的步驟之前進行。
  18. 如請求項14所述的裝置，其中施加該一或更多個RTA週期中的至少一者包括以下步驟：在不大於1 nec的時間內將金屬氧化物的該一或更多個層的至少一部分的一溫度增加至少100K。
  19. 如請求項14所述的裝置，其中施加該一或更多個RTA週期的中的至少一者包括以下步驟：將金屬氧化物的該一或更多個層的至少一部分的一溫度增加到300℃與500℃之間的一峰值溫度，該峰值溫度要維持達10.0到1000.0奈秒的一持續時間。
  20. 如請求項14所述的裝置，其中該一或更多個熱源包括至少一個雷射源或至少一個加熱燈源、或上述項目的組合。
  21. 如請求項14所述的裝置，且進一步包括：一或更多個處理器，用來產生一或更多個訊號以在該一或更多個RTA週期中的至少一者期間控制該一或更多個熱源中的至少一者的功率水平。
TW109127860A 2019-08-28 2020-08-17 用於相關電子元件的摻雜物活化退火 TW202115938A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/554,385 US20210066593A1 (en) 2019-08-28 2019-08-28 Dopant activation anneal for correlated electron device
US16/554,385 2019-08-28

Publications (1)

Publication Number Publication Date
TW202115938A true TW202115938A (zh) 2021-04-16

Family

ID=72292561

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109127860A TW202115938A (zh) 2019-08-28 2020-08-17 用於相關電子元件的摻雜物活化退火

Country Status (3)

Country Link
US (1) US20210066593A1 (zh)
TW (1) TW202115938A (zh)
WO (1) WO2021038198A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8536492B2 (en) * 2003-10-27 2013-09-17 Applied Materials, Inc. Processing multilayer semiconductors with multiple heat sources
US20090120924A1 (en) * 2007-11-08 2009-05-14 Stephen Moffatt Pulse train annealing method and apparatus
US9099514B2 (en) * 2012-03-21 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer holder with tapered region
WO2016094010A1 (en) * 2014-12-09 2016-06-16 Symetrix Memory, Llc Transition metal oxide resistive switching device with doped buffer region
US10797238B2 (en) * 2016-01-26 2020-10-06 Arm Ltd. Fabricating correlated electron material (CEM) devices
US20200295260A1 (en) * 2018-03-23 2020-09-17 Arm Limited Correlated electron switch device sidewall restoration
US20200044152A1 (en) * 2018-07-31 2020-02-06 Applied Materials, Inc. Physical vapor deposition of doped transition metal oxide and post-deposition treatment thereof for non-volatile memory applications

Also Published As

Publication number Publication date
WO2021038198A1 (en) 2021-03-04
US20210066593A1 (en) 2021-03-04

Similar Documents

Publication Publication Date Title
TWI722259B (zh) 由相關電子材料形成的開關裝置
TWI771445B (zh) 製造關聯電子材料(cem)元件
TWI747934B (zh) 製造具有不同的摻雜物種原子或分子濃度的相關電子材料膜
TWI723136B (zh) 用於相關電子材料的阻障層
TWI772343B (zh) 經由將導電基板轉變為關聯電子區域形成的關聯電子裝置
TWI738942B (zh) 相關電子材料元件及其構造方法
TW201824597A (zh) 關聯電子材料中之摻雜劑濃度控制
JP2019532508A (ja) 相関電子スイッチ構造及びその製造
TW201835369A (zh) 具有減低之界面層阻抗之相關電子材料元件之製造
US10276795B2 (en) Fabrication of correlated electron material film via exposure to ultraviolet energy
US20200295260A1 (en) Correlated electron switch device sidewall restoration
TW202115938A (zh) 用於相關電子元件的摻雜物活化退火
TWI794462B (zh) 經由摻雜劑沉積及退火形成相關電子材料(cem)元件
US10854811B2 (en) Formation of correlated electron material (CEM) devices with restored sidewall regions
TW202114259A (zh) 相關電子材料（cem）的形成
TW201904102A (zh) 使用相關電子材料(cem)來形成和操作記憶體裝置
TW201946307A (zh) 關聯電子材料元件之製造
US20210226124A1 (en) Electrode for correlated electron device