TW202114406A - 資料映射器與資料映射方法 - Google Patents

資料映射器與資料映射方法 Download PDF

Info

Publication number
TW202114406A
TW202114406A TW108135096A TW108135096A TW202114406A TW 202114406 A TW202114406 A TW 202114406A TW 108135096 A TW108135096 A TW 108135096A TW 108135096 A TW108135096 A TW 108135096A TW 202114406 A TW202114406 A TW 202114406A
Authority
TW
Taiwan
Prior art keywords
signal
format
circuit
mapping
data
Prior art date
Application number
TW108135096A
Other languages
English (en)
Other versions
TWI730428B (zh
Inventor
莊秉卓
李惲岳
黃善煊
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW108135096A priority Critical patent/TWI730428B/zh
Priority to US17/023,453 priority patent/US11252372B2/en
Publication of TW202114406A publication Critical patent/TW202114406A/zh
Application granted granted Critical
Publication of TWI730428B publication Critical patent/TWI730428B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H04N21/4363—Adapting the video stream to a specific local network, e.g. a Bluetooth® network
    • H04N21/43632—Adapting the video stream to a specific local network, e.g. a Bluetooth® network involving a wired protocol, e.g. IEEE 1394
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
    • H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/005—Adapting incoming signals to the display format of the display terminal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
    • H04N21/4402—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/02—Graphics controller able to handle multiple formats, e.g. input or output formats
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/12—Use of DVI or HDMI protocol in interfaces along the display data pipeline
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/22—Parsing or analysis of headers

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Television Systems (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

一種資料映射器包含N個映射器，每個映射器能夠將一第一格式之訊號轉換為一第二格式之訊號，並包含一控制器、複數個映射電路、一輸出控制電路與一儲存電路。該控制器包含：一解碼電路，其接收並解碼該第一格式之訊號的一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型；以及一轉換控制電路，其依據該控制訊號的類型產生一選擇訊號選擇該些映射電路的其中之一執行轉換。該些映射電路接收該第一格式之訊號與選擇訊號，依據該選擇訊號，該被選擇的映射電路將該第一格式之訊號轉換為該第二格式之訊號。該輸出控制電路耦接該些映射電路，並輸出該第二格式之訊號的至少一部分作為一有效輸出訊號。該儲存電路暫存並輸出該有效輸出訊號。

Description

資料映射器與資料映射方法
本發明是關於資料映射器與資料映射方法，尤其是關於藉由複數個映射器的其中之一執行轉換的資料映射器與資料映射方法。
一橋接器（branch）（例如：顯示埠（DisplayPort）橋接器）可轉傳一來源介面（例如：DisplayPort介面）的訊號給一目標介面（例如：DisplayPort介面或高畫質多媒體介面（HDMI））；若該來源介面之訊號的編碼方式不同於該目標介面之訊號的編碼方式，該橋接器須執行適當的訊號轉換。
以支援DisplayPort 2.0標準規範（version 2.0 of the DisplayPort™ audio/video standard）的一DisplayPort橋接器為例，由於DisplayPort 2.0標準規範定義兩種不同的通道編碼（channel coding）類型，分別是128b/132b通道編碼與8b/10b通道編碼，該DisplayPort橋接器所執行之該來源與目標介面之間的轉傳可能是基於下列四種情形的其中之一： （1）該來源與目標介面均採用8b/10b通道編碼； （2）該來源介面採用8b/10b通道編碼，該目標介面採用128b/132b通道編碼； （3）該來源介面採用128b/132b通道編碼，該目標介面採用8b/10b通道編碼；以及 （4）該來源與目標介面均採用128b/132b通道編碼。
情形（1）的轉傳處理請參閱DisplayPort 2.0標準規範之Figure 2-74及其說明（例如：第2.6.3節與第2.6.4節）；情形（2）不太可能發生，這是因為若該來源介面採用8b/10b通道編碼，該DisplayPort橋接器只要轉傳8b/10b通道編碼訊號即可；情形（4）的轉傳處理請參閱DisplayPort 2.0標準規範之Figure 2-106及其說明（例如：第2.6.3節與第2.6.4節）。
然而，DisplayPort 2.0標準規範未規範如何執行情形（3）下的訊號轉傳；換言之，情形（3）的轉傳處理是本領域極待解決的問題。
本發明之一目的在於提供一種資料映射器與資料映射方法，以將一第一格式之訊號轉換為一第二格式之訊號。
本發明之資料映射器的一實施例包含N個映射器，該N為正整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號，並包含一控制器、複數個映射電路、一輸出控制電路以及一儲存電路。該控制器包含一解碼電路與一轉換控制電路。該解碼電路用來接收該第一格式之訊號並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型；該轉換控制電路用來依據該控制訊號的類型，產生一選擇訊號選擇複數個映射電路的其中之一執行轉換。該複數個映射電路用來接收該第一格式之訊號與該選擇訊號，並包含一控制符元映射電路、一垂直空白區間識別符（VB-ID）映射電路、一主串流屬性（MSA）映射電路、一次要資料封包（SDP）映射電路與一視訊映射電路。該控制符元映射電路用來於該選擇訊號選擇該控制符元映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號；該VB-ID映射電路用來於該選擇訊號選擇該VB-ID映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號；該MSA映射電路用來於該選擇訊號選擇該MSA映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號；該SDP映射電路用來於該選擇訊號選擇該SDP映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號；該視訊映射電路用來於該選擇訊號選擇該視訊映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號。該輸出控制電路耦接該複數個映射電路，用來輸出該第二格式之訊號的至少一部分作為一有效輸出訊號。該儲存電路用來接收並輸出該有效輸出訊號。
本發明之資料映射器的另一實施例包含N個映射器，該N為正整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號，並包含一控制器、複數個映射電路、一輸出控制電路以及一儲存電路。該控制器包含一解碼電路與一轉換控制電路。該解碼電路用來接收該第一格式之訊號並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型；該轉換控制電路用來依據該控制訊號的類型，產生一選擇訊號選擇複數個映射電路的其中之一執行轉換。該複數個映射電路用來接收該第一格式之訊號與該選擇訊號，從而該複數個映射電路的其中之一依據該選擇訊號將該第一格式之訊號轉換為該第二格式之訊號。該輸出控制電路耦接該複數個映射電路，用來輸出該第二格式之訊號的至少一部分作為一有效輸出訊號。該儲存電路用來接收並輸出該有效輸出訊號。
本發明之資料映射方法是由N個映射器來執行，該N為大於一的整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號，該資料映射方法的一實施例包含下列步驟：接收該第一格式之訊號的一部或全部，並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型；依據該控制訊號的類型產生一選擇訊號；依據該選擇訊號，選擇複數個映射電路的其中之一將該第一格式之訊號轉換為該第二格式之訊號；輸出該第二格式之訊號的至少一部分作為一有效輸出訊號；以及依據一第一時脈域之時脈將該有效輸出訊號儲存於一儲存電路，再依據一第二時脈域之時脈從該儲存電路輸出該有效輸出訊號。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露包含一種資料映射器（Payload mapper），用來將N個第一格式之訊號分別轉換（或說重新編排）為N個第二格式之訊號，該N為正整數（例如：大於1的整數）。舉例而言，該資料映射器包含於一顯示埠（DisplayPort）橋接器，該顯示埠橋接器支援DisplayPort 2.0標準規範，能夠轉傳一多重串流傳輸（Multi-Stream Transport, MST）訊號；轉傳前，該MST訊號可能為128b/132b通道編碼的訊號如圖1所示，轉傳後，該MST訊號可能為8b/10b通道編碼的訊號如圖2所示。圖1之MST訊號包含複數個鏈結層訊框（Link Layer Frame），每個鏈結層訊框包含一鏈結層控制協定（Link Layer Control Protocol, LLCP）的欄位與複數個MST封包（MST Packets, MTPs）（例如：MTP_0~MTP_1023），每個MTP包含複數個虛擬通道的資料（Virtual Channel Payload, VC Payload）（例如：VC Payload_1~VC Payload_2）與一MTP間隔（Int），前述N個第一格式之訊號源自於一MTP，分別對應N個虛擬通道的資料，每個第一格式之訊號包含四個路徑（lane0~3）的資料訊號與一個控制訊號，上述每一路徑的資料訊號為32位元，本揭露中，[X:0]表示(X+1)個位元。圖2之MST訊號包含複數個MTP，每個MTP包含一多重串流傳輸封包表頭（Multi-Stream Transport Packet Header, MTPH）與複數個時隙（time slots）（例如：Time Slot 1~20、Time Slot 21-32、或Time Slot 33-63），該些時隙分別配置給不同虛擬通道（例如：VC1、VC2、VC3）以承載資料，該些虛擬通道中的N個虛擬通道的資料源自於前述N個第二格式之訊號，每個第二格式之訊號包含一個、或兩個、或四個路徑的訊號與控制訊號，上述每一路徑的訊號為8位元的訊號。
於前述例子中，該橋接器的前端電路依據該MST訊號（128b/132b通道編碼）產生該N個第一格式之訊號給該資料映射器，該資料映射器再輸出該N個第二格式之訊號至該橋接器的後端電路，以供該後端電路據以輸出該MST訊號（8b/10b通道編碼），從而該橋接器藉由該資料映射器完成該MST訊號的轉換與轉傳。圖3顯示該橋接器的前端電路的示意圖，圖3之橋接器前端電路300的功能方塊包含一128b/132b通道編碼實體層邏輯子層（128b/132b Channel Coding PHY Layer Logical Sub-layer）310、一編碼開銷保留區符元解多工器（Coding Overhead Place Holder Symbol Demuxer）320、一實體層同步符元保留區符元解多工器（PHY Sync Symbol Place Holder Symbol Demuxer）330、一用於解碼之內容保護密碼（Content Protection Cipher for Decryption）340、一LLCP解多工器350、一MTP解多工器360以及N個資料解多工器（Payload Demuxer）370，圖3之功能方塊的說明請參閱DisplayPort 2.0標準規範或其相關規範，其不在本揭露的討論範圍內。圖4顯示該橋接器的後端電路的示意圖，圖4之橋接器後端電路400的功能方塊包含N個資料多工器（Payload Multiplexer）410、N個路徑計數調整（四個路徑至實際路徑數）（Lane Count Adjust (4 lanes to actual lane count)）420、一非MTPH多工器（用於非表頭時隙）（Non-MTPH Multiplexer (for non-header time slots)）430、一MTP多工器（MTP Multiplexer）440、一高清數位內容保護加密（High-Bandwidth Digital Content Protection (HDCP) encryption）450、一攪亂器（Scrambler）460以及一實體層邏輯（通道間偏移、8b/10b編碼）（PHY Layer Logical (Inter-lane skew, 8b/10 encoding)）470，圖4之功能方塊的說明請參閱DisplayPort 2.0標準規範或其相關規範，其不在本揭露的討論範圍內。
為了將該N個第一格式之訊號轉換為該N個第二格式之訊號，本揭露的資料映射器的一實施例可依該N個第一格式之訊號所關聯的通道編碼（例如：128b/132b通道編碼）解譯該N個第一格式之訊號以得到N個解譯訊號，然後依該N個第二格式之訊號所關聯的通道編碼（例如：8b/10b通道編碼）編譯該N個解譯訊號以產生該N個第二格式之訊號；然而，此方式會耗用大量電路面積、運算資源與電力。上述實施例中，該資料映射器包含N個映射器；每個映射器包含一解碼器與一編碼器，用來將一第一格式之訊號轉換為一第二格式之訊號；該解碼器包含一視訊解碼器與一音訊解碼器，用來解碼該第一格式之訊號以產生一解譯訊號；該編碼器包含一視訊編碼器與一音訊編碼器，用來依據該解譯訊號產生該第二格式之訊號。
據上所述，倘該資料映射器應用於符合DisplayPort 2.0標準規範的橋接器，當該橋接器支援的串流數（亦即：N值）愈多，該資料映射器所需的解碼器與編碼器就愈多。然而，根據DisplayPort 2.0標準規範，該橋接器在轉傳一MST訊號時，不需解出該MST訊號的內容，只需做虛擬通道資料重排（Virtual Channel Payload Mapper）與頻寬管理計算（Rate Governing）即可；因此，本揭露提出該資料映射器的另一實施例如圖5a所示。圖5a的資料映射器50包含N個映射器500，每個映射器500設置於一橋接器（例如：前述DisplayPort橋接器）的前端電路與後端電路之間（例如：圖3的資料解多工器370與圖4的資料多工器410之間）。圖5b顯示映射器500的一實施例。映射器500將一第一格式之訊號SFORMAT_1 轉換為一第二格式之訊號SFORMAT_2 ，再據以輸出一有效訊號SOUT ，其中該有效訊號SOUT 是該第二格式之訊號SFORMAT_2 的一部或全部。映射器500包含一控制器510、複數個映射電路520、一輸出控制電路530與一儲存電路540。值得注意的是，圖5a中，一映射器500所接收的SFORMAT_1 （例如：來自圖3之一資料解多工器370的訊號）通常不同於其它任一映射器500所接收的SFORMAT_1 （例如：來自圖3之另一資料解多工器370的訊號）。
圖6顯示控制器510的一實施例。圖6之控制器510包含一解碼電路610與一轉換控制電路620。解碼電路610用來接收該第一格式之訊號SFORMAT_1 的一部或全部，並解碼該第一格式之訊號SFORMAT_1 的至少一部分，以得知該第一格式之訊號SFORMAT_1 所關聯的一控制訊號的類型（Input_data_type）。舉例而言，該第一格式之訊號SFORMAT_1 為128b/132b通道編碼之訊號，源自於前述MST訊號，包含四個路徑訊號（ln0_demux[31:0]、ln1_demux[31:0]、ln2_demux[31:0]、ln3_demux[31:0]）與一控制訊號（ctrl），該控制訊號用來指出當下該四個路徑訊號是否為控制符元（例如：下述之BS、BE、SS、SE、SF等等）；解碼電路610接收前述四個路徑訊號的至少一部分與該控制訊號，並據以進行解碼，以得知該控制訊號的類型，該控制訊號的類型例如是空白區間開始（Blanking Start, BS）、空白區間結束（Blanking End, BE）、次資料開始（Secondary Data Start, SS）、次資料結束（Secondary Data End, SE）、或串流填充（Stream Fill, SF）（無意義的符元）等等，上述控制訊號之類型的說明可見於DisplayPort 2.0標準規範或其相關規範。轉換控制電路620用來依據該控制訊號的類型，產生一選擇訊號SEL選擇複數個映射電路520的其中之一執行轉換。
圖7a顯示解碼電路610的一實施例，解碼電路610接收前述路徑訊號ln0_demux[31:0]與控制訊號ctrl，並依據該路徑訊號ln0_demux[31:0]的一部分ln0_demux[3:0]的值（例如：4’b1000/4’b0010/4’b0110/4’b0101/4’b0111）與該控制訊號來得知該控制訊號的類型（例如：BE=(ln0_demux[3:0]==4’b1000)&ctrl；BS=(ln0_demux[3:0]==4’b0010)&ctrl；SS=(ln0_demux[3:0]==4’b0110)&ctrl；SE=(ln0_demux[3:0]==4’b0101)&ctrl；SF=(ln0_demux[3:0]==4’b0111)&ctrl）。本領域具有通常知識者可依據本揭露使用已知或自行開發的技術來實現圖7a之解碼電路610。
請參閱圖6。於一實作範例中，轉換控制電路620的運作是由至少一有限狀態機（finite state machine, FSM）來決定，該有限狀態機是依該控制訊號的類型來控制複數個映射電路520的其中之一執行轉換。依據DisplayPort標準規範，基於傳輸優先度等設計，次資料封包（Secondary Data Packet, SDP）的處理是可以被垂直空白區間識別符（Vertical Blanking ID, VB-ID）的處理、主串流屬性（Main Stream Attribute, MSA）的處理、或視訊（Video）的處理等等給分離開的（split）；考慮到上述情形，於一實作範例中，該至少一有限狀態機包含一主串流有限狀態機（st_main FSM）與一SDP串流有限狀態機（st_sdp FSM），藉由此二有限狀態機交互參照彼此的狀態，轉換控制電路620可掌握一SDP被分離開來的情形。本領域具有通常知識者可依據本揭露使用已知或自行開發的技術來實現該至少一有限狀態機。
圖7b顯示前述主串流有限狀態機的一實施例。請參閱圖7b，該主串流有限狀態機（後稱第一FSM）的狀態變化（st_main）說明如下： （1）若第一FSM在任何狀態下收到空白區間結束（BE）（亦即：收到解碼電路610的通知指出該控制訊號的類型為BE），第一FSM進入視訊映射狀態（VIDEO_MAPPER），以選擇後述的視訊映射電路（亦即：作動區塊（active block）會是視訊映射電路）。值得注意的是，當第一FSM在次資料封包映射狀態（SDP_MAPEER）下收到BE，這表示一SDP被視訊資料分離開來（亦即：視訊資料的處理穿插於該SDP的處理過程）。 （2）若第一FSM於任何狀態下收到空白區間開始（BS），第一FSM進入垂直空白區間識別符映射狀態（VB-ID_MAPPER），以選擇後述的VB-ID映射電路。值得注意的是，當在SDP_MAPEER下收到BS，這表示一SDP被VB-ID分離開來。 （3）承（2）， 在VB-ID_MAPPER結束後（例如：一鏈結符元時脈（link symbol clock, lclk）的一個週期後），若沒有其它觸發，第一FSM會從VB-ID_MAPPER回到空白區間狀態（Blanking）。值得注意的是，轉換控制電路620重置（reset）後，第一FSM進入Blanking。 （4）若第一FSM在VB-ID_MAPPER收到次資料開始（SS），第一FSM會進入次資料開始第一階段狀態（SS1）；若第一FSM在VB-ID_MAPPER未收到SS，第一FSM回到Blanking。 （5）若第一FSM在Blanking收到SS，第一FSM進入SS1。 （6）若第一FSM在SS1收到SS，第一FSM進入次資料開始第二階段狀態（SS2）；若上述情形是第一FSM連續收到二個SS，第一FSM從SS2進入主串流屬性映射狀態（MSA_MAPPER），以選擇後述的MSA映射電路。 （7）若第一FSM在MSA_MAPPER收到次資料或主串流屬性結束（SE），第一FSM進入主串流屬性結束狀態（SE_ST）。 （8）當條件（12）不成立時，第一FSM從SE_ST回到Blanking。 （9）當第一FSM在SS1未再收到其它SS（或說收到非SS（!SS）），這表示後續的輸入資料類型（Input data type）是SDP資料（SDP DATA）而非主串流屬性資料（MSA DATA），第一FSM會進入SDP_MAPPER，以選擇後述的SDP映射電路 （10）當第一FSM在SDP_MAPPER收到二個SS，這表示當後述的SDP映射電路正在接收/處理一SDP時，第一FSM可能收到了MSA資料；因此，在上述情形下，第一FSM會從SDP_MAPPER經由SS1、SS2進入MSA_MAPPER，以選擇後述的MSA映射電路。 （11）當第一FSM在VB-ID_MAPPER下沒有收到SS且該SDP串流有限狀態機非處於閒置狀態（IDLE），這代表有一SDP被VB-ID給分離開來；因此，在VB-ID_MAPPER結束後，第一FSM直接回到SDP_MAPPER，以選擇後述的SDP映射電路。 （12）當第一FSM在SE_ST下沒有收到SE且該SDP串流有限狀態機非處於IDLE，這表示有一SDP被MSA資料給分離開來；因此，第一FSM從SE_ST回到SDP_MAPPER，以選擇後述的SDP映射電路。 （13）當第一FSM在SDP_MAPPER直接收到SE，第一FSM回到Blanking。 （14）若第一FSM連續收到三個SS且該SDP串流有限狀態機非處於IDLE，這表示有一SDP被MSA資料給分離開來，且此事件在第一FSM收到該SDP的第一個SS時就發生了；在上述情形下，第一FSM進入SS第三狀態（SS3）。 （15）承（14），第一FSM進入MSA_MAPPER。 （16）若第一FSM連續收到二個SS，且後續未收到SS（或說收到非SS（!SS）），第一FSM進入MSA_MAPPER。
圖7c顯示前述SDP串流有限狀態機的一實施例。該SDP串流有限狀態機（後稱第二FSM）的狀態變化（st_sdp）說明如下： （i）  當第一FSM的狀態在Blanking或VB-ID_MAPPER時，若第二FSM收到SS（亦即：收到解碼電路610的通知指出該控制訊號的類型為SS），第二FSM會進入SS1，此時尚無法判斷後續的輸入資料類型是MSA或SDP。 （ii）承（i），若第二FSM又收到SS，第二FSM進入SS2，此時尚無法判斷後續的輸入資料類型是MSA或SDP。 （iii）     若第二FSM在SS2收到非SS（!SS）（亦即：收到解碼電路610的通知指出該控制訊號的類型不是SS），這表示後續的輸入資料類型是MSA而不在第二FSM的處理範圍，第二FSM回到IDLE。 （iv）     若第二FSM在SS2收到SS（亦即：第二FSM連續收到三個SS），這代表有一SDP被MSA資料給分離開來且這在第二FSM收到該SDP的第一個SS時就發生了；此情形下，第二FSM進入主串流屬性狀態MSA_State。值得注意的是，當第一FSM進入MSA_MAPPER時，第二FSM並不一定會進到MSA_State，反之當第二FSM進MSA_State時，第一FSM也會進到MSA_MAPPER，來處理MSA相關的轉傳，但此時第二FSM須記錄這個狀態，因為第二FSM在這個MSA_State代表著有次資料被MSA給分離開來，因此當收到SE且離開了MSA_State後，就直接要處理次資料封包。 （v） 若第二FSM在MSA_State收到SE，這代表一SDP被MSA資料給分離開來的情形即將結束；此狀況下，第二FSM進入次資料結束狀態（SE_State），以準備處理該SDP的表頭位元組（HB）與資料位元組（DB）。 （vi）     若第二FSM在SS1沒有再收到SS（或說收到非SS（!SS）），這表示後續的輸入資料類型是一沒有被分離開來的SDP，第二FSM直接進入表頭位元組與資料狀態（HB_AND_DATA），以選擇後述的SDP映射電路。 （vii）   在HB_AND_DATA下，若第一FSM不在SDP_MAPPER，這表示有一SDP被其它資料（例如：MSA資料/VB-ID資料/視訊資料）分離開來，此時第二FSM返回HB_AND_DATA。值得注意的是，當第一FSM在SDP_MAPPER且第二FSM在HB_AND_DATA時，轉換控制電路620選擇後述的SDP映射電路；否則，轉換控制電路620選擇其它映射電路。 （viii） 若第一FSM在SDP_MAPPER或SE_ST，且第二FSM收到SE，這代表一SDP的處理已結束，因此第二FSM回到IDLE。
圖7d顯示於該SDP串流有限狀態機的狀態維持在IDLE的情形下，轉換控制電路620如何依據該控制訊號的類型（Input data type）、該主串流有限狀態機的狀態（st_main）與該SDP串流有限狀態機的狀態（st_sdp），從複數個映射電路520（說明於後）選擇一作動區塊（active block）。圖7e~g分別顯示於該SDP串流有限狀態機的狀態非維持在IDLE的情形下，轉換控制電路620如何依據該控制訊號的類型、該主串流有限狀態機的狀態與該SDP串流有限狀態機的狀態，從複數個映射電路520選擇一作動區塊。
圖8顯示複數個映射電路520的一實施例，適用於符合DisplayPort 2.0標準規範之橋接器，然而，本領域具有通常知識者可瞭解基於不同應用，複數個映射電路520的組成會有所不同。圖8之實施例中，該第一格式之訊號SFORMAT_1 的通道編碼為128b/132b通道編碼，該第二格式之訊號SFORMAT_2 的通道編碼為8b/10b通道編碼。圖8之複數個映射電路520用來接收該第一格式之訊號SFORMAT_1 與該選擇訊號SEL，且包含：一控制符元（control symbol）映射電路810；一垂直空白區間識別符（Vertical Blanking ID, VB-ID）映射電路820；一主串流屬性（Main Stream Attribute, MSA）映射電路830；一次要資料封包（Secondary Data Packet, SDP）映射電路840；以及一視訊（video）映射電路850。當該選擇訊號SEL選擇該些映射電路520的其中之一執行轉換時，被選擇的映射電路520將該第一格式之訊號SFORMAT_1 轉換為該第二格式之訊號SFORMAT_2 。值得注意的是，由於該第一與第二格式之訊號SFORMAT_1 、SFORMAT_2 的通道編碼可事先得知，因此，依據該控制訊號的類型，該第一與第二格式之訊號SFORMAT_1 、SFORMAT_2 的資料編排方式（例如：底下表1~2、表3~4、表5~6、或表7~8）也可得知，從而複數個映射電路520可按上述已知資訊來執行資料重排。本領域具有通常知識者可依據本揭露使用已知或自行開發的技術來實現圖8的映射電路520。
請參閱圖8。當該控制訊號SEL選擇控制符元映射電路810時，該第一格式之訊號SFORMAT_1 包含128b/132b通道編碼的控制符元，該第二格式之訊號SFORMAT_2 包含8b/10b通道編碼的控制符元，該二種格式之控制符元的對應關係實質上是一對一，因此控制符元映射電路810可直接依該對應關係做查表以輸出該128b/132b通道編碼的控制符元作為該8b/10b通道編碼的控制符元。由於該8b/10b通道編碼的控制符元為8位元資料，因此控制符元映射電路810可轉換該第一格式之訊號SFORMAT_1 的有效部分（32位元資料中的8位元資料）作為該第二格式之訊號SFORMAT_2 給輸出控制電路530；或者控制符元映射電路810可轉換該第一格式之訊號SFORMAT_1 的全部（32位元資料）作為該第二格式之訊號SFORMAT_2 給該輸出控制電路530，並輸出一有效數（valid_num）（例如：下述之第二值=1）或其等效訊號給輸出控制電路530，其中該有效數或其等效訊號是用來告知輸出控制電路530該第二格式之訊號SFORMAT_2 中哪些資料是有效部分須被輸出，當該有效數為第一值/第二值/第三值/第四值/第五值（例如：0/1/2/3/4）時，有效資料為0/8/16/24/32位元的資料，圖8之實施例中，被選擇的映射電路520所輸出的有效數不為零，其餘映射電路520所輸出的有效數都為零。
請參閱圖8。當該控制訊號SEL選擇VB-ID映射電路820時，該第一格式之訊號SFORMAT_1 為128b/132b通道編碼訊號如底下表1所示，該第二格式之訊號SFORMAT_2 為8b/10b通道編碼訊號如底下表2所示，表1與表2的每一格的資料為2位元資料，表1中以斜體字表示的部分會被VB-ID映射電路820直接輸出或修正後輸出，以作為表2中以斜體字表示的部分，表1與表2及其說明可見於DisplayPort規範。此外，該8b/10b通道編碼之訊號中的視訊頻率比例參考值Mvid可由MSA映射電路830依據它所接收之原始串流時脈（stream clock, sclk）的頻率（VFREQ）計算而得；更詳細地說，MSA映射電路830可從它所接收的資料得到VFREQ（例如：150MHz），再藉由一計算電路依據VFREQ=f_LS_CLK×(Mvid/Nvid)來計算出Mvid，並將Mvid提供給VB-ID映射電路820，以供VB-ID映射電路820輸出Mvid，其中f_LS_CLK是指鏈結符元時脈（link symbol clock, lclk）的頻率（例如：810MHz），Nvid為設定值（例如：32768），f_LS_CLK與Nvid可事先得知。再者，該8b/10b通道編碼之訊號中的音訊頻率比例參考值Maud可由SDP映射電路840依據它所接收的原始音訊時脈的頻率（AFREQ）計算而得；更詳細地說，SDP映射電路840可從它所接收的資料得到AFREQ（例如：48KHz），再藉由一計算電路以依據512×AFREQ=f_LS_CLK×(Maud/Naud)來計算出Maud，並將Maud提供給VB-ID映射電路820，以供VB-ID映射電路820輸出Maud，其中f_LS_CLK如前所述，Naud為預設值（例如：32768），該f_LS_CLK與Naud可事先得知。值得注意的是，VB-ID映射電路820可如前述般，利用至少一有效數（例如：前述第四值=3）來告知輸出控制電路530哪些資料是有效部分。 表1
Lane0 Lane1 Lane2 Lane3
VB-ID[7:0] VB-ID[7:0] VB-ID[7:0] VB-ID[7:0]
All 0s All 0s All 0s All 0s
All 0s All 0s All 0s All 0s
All 0s All 0s All 0s All 0s
表2
Lane0 Lane1 Lane2 Lane3
BS BS BS BS
VB-ID VB-ID VB-ID VB-ID
Mvid7:0 Mvid7:0 Mvid7:0 Mvid7:0
Maud7:0 Maud7:0 Maud7:0 Maud7:0
請參閱圖8。當該控制訊號SEL選擇MSA映射電路830時，該第一格式之訊號SFORMAT_1 為128b/132b通道編碼訊號如底下表3所示，該第二格式之訊號SFORMAT_2 為8b/10b通道編碼訊號如底下表4所示，表3與表4的每一格的資料為2位元資料，表3中以斜體字表示的部分會被MSA映射電路830直接輸出或修正後輸出，以作為表4中以斜體字表示的部分，表3與表4及其說明可見於DisplayPort規範。值得注意的是，表3的VFREQ與表4的Mvid之間的轉換如前所述。另值得注意的是，MSA映射電路830可如前述般，利用至少一有效數（例如：三個有效數依序為前述第五值=4、第五值=4以及第二值=1）來告知輸出控制電路530哪些資料是有效部分。 表3
Lane0 Lane1 Lane2 Lane3
SS SS SS SS
SS SS SS SS
All 0s All 0s All 0s VFREQ[ 47:40]
All 0s All 0s All 0s VFREQ[ 39:32]
All 0s All 0s All 0s VFREQ[ 31:24]
HTotal [ 15:8] HStart [ 15:8] HWidth [ 15:8] VFREQ[ 23:16]
HTotal [ 7:0] HStart [ 7:0] HWidth [ 7:0] VFREQ[ 15:8]
VTotal [ 15:8] VStart [ 15:8] VHeight [ 15:8] VFREQ[ 7:0]
VTotal [ 7:0] VStart [ 7:0] VHeight [7:0] MISC0[7:0]
HSP[0]|HSW[14:8] VSP[0]|VSW[14:8] All 0s MISC1[7:0]
HSW[ 7:0] VSW[ 7:0] All 0s All 0s
All 0s All 0s All 0s All 0s
All 0s All 0s All 0s All 0s
All 0s All 0s All 0s All 0s
SE SE SE SE
表4
Lane0 Lane1 Lane2 Lane3
SS SS SS SS
SS SS SS SS
Mvid23:16 Mvid23:16 Mvid23:16 Mvid23:16
Mvid15:8 Mvid15:8 Mvid15:8 Mvid15:8
Mvid7:0 Mvid7:0 Mvid7:0 Mvid7:0
Htotal15:8 Hstart15:8 Hwidth15:8 NVid23:16
Htotal7:0 Hstart7:0 Hwidth7:0 NVid15:8
Vtotal15:8 Vstart15:8 Vheight15:8 NVid7:0
Vtotal7:0 Vstart7:0 Vheight7:0 MISC0_7:0
HSP|HSW14:8 VSP|VSW14:8 All 0s MISC1_7:0
HSW7:0 VSW7:0 All 0s All 0s
SE SE SE SE
請參閱圖8。當該控制訊號SEL選擇SDP映射電路840時，該第一格式之訊號SFORMAT_1 為128b/132b通道編碼訊號（在此為音訊時間戳記封包（Audio Time Stamp packet））如底下表5所示，該第二格式之訊號SFORMAT_2 為8b/10b通道編碼訊號如底下表6所示，表5中以斜體字表示的部分會被SDP映射電路840直接輸出或修正後輸出，以作為表6中以斜體字表示的部分，表5與表6及其說明可見於DisplayPort規範。值得注意的是，表5的AFREQ與表6的Maud之間的轉換如前所述。另值得注意的是，SDP映射電路840可如前述般，利用至少一有效數來告知輸出控制電路530哪些資料是有效部分。 表5
Lane0 Lane1 Lane2 Lane3
SS SS SS SS
HB1 HB1 HB2 HB3
All 0s All 0s All 0s All 0s
AFREQ[ 47:40] AFREQ[ 47:40] AFREQ[ 47:40] AFREQ[ 47:40]
AFREQ[ 39:32] AFREQ[ 39:32] AFREQ[ 39:32] AFREQ[ 39:32]
AFREQ[ 31:24] AFREQ[ 31:24] AFREQ[ 31:24] AFREQ[ 31:24]
All 0s All 0s All 0s All 0s
All 0s All 0s All 0s All 0s
AFREQ[ 23:16] AFREQ[ 23:16] AFREQ[ 23:16] AFREQ[ 23:16]
AFREQ[ 15:8] AFREQ[ 15:8] AFREQ[ 15:8] AFREQ[ 15:8]
AFREQ[ 7:0] AFREQ[ 7:0] AFREQ[ 7:0] AFREQ[ 7:0]
All 0s All 0s All 0s All 0s
All 0s All 0s All 0s All 0s
SE SE SE SE
表6
Lane0 Lane1 Lane2 Lane3
SS SS SS SS
HB0 HB1 HB2 HB3
PB0 PB1 PB2 PB3
Maud 23:16 Maud 23:16 Maud 23:16 Maud 23:16
Maud 15:8 Maud 15:8 Maud 15:8 Maud 15:8
Maud 7:0 Maud 7:0 Maud 7:0 Maud 7:0
All 0s All 0s All 0s All 0s
PB4 PB5 PB6 PB7
Naud 23:16 Naud 23:16 Naud 23:16 Naud 23:16
Naud 15:8 Naud 15:8 Naud 15:8 Naud 15:8
Naud 7:0 Naud 7:0 Naud 7:0 Naud 7:0
All 0s All 0s All 0s All 0s
PB8 PB9 PB10 PB11
SE SE SE SE
請參閱圖8。當該控制訊號SEL選擇影音映射電路850時，該第一格式之訊號SFORMAT_1 為128b/132b通道編碼訊號如底下表7所示，該第二格式之訊號SFORMAT_2 為8b/10b通道編碼訊號如底下表8所示，表7的資料會被影音映射電路850直接輸出或修正後輸出，以作為表8的資料，表7與表8及其說明可見於DisplayPort規範。值得注意的是，基於每個時脈週期的128b/132b通道編碼之訊號有16 byte，而每個時脈週期的8b/10b通道編碼之訊號僅有4 byte，第一與第二格式之訊號SFORMAT_1 、SFORMAT_2 的無用符元（dummy symbol）很有可能數量不一致，這時為了符合SFORMAT_2 的無用符元，影音映射電路850可依據MSA映射電路830所解出的一些資訊（例如：hwidth、color format、color bits等等），透過一些運算來判斷需從第一格式之訊號SFORMAT_1 拿掉幾筆資料。舉例來說，假設hwidth為1000、color_format為RGB格式以及color bits為8位元，這表示四條資料傳輸路徑的每一條所負責傳送的資料是1000/4×(8×3) = 6000位元；若該些資料以8b/10b的格式被傳送，基於每個鏈結符元時脈（lclk）之週期的8b/10b訊號有8位元，6000位元需要6000/8=750個週期以被傳輸；但若該些資料以128b/132b的格式被傳送，基於每個鏈結符元時脈（lclk）之週期的128b/132b訊號有32位元，6000位元需要6000/32=187.5（四捨五入）=188個週期以被傳輸。據上所述，第188個週期的128b/132b訊號所對應的有效數可設為前述第三值=2以傳送16位元資料，藉此該週期之128b/132b訊號的後16個位元的資料會被捨棄；其它187個週期的每一個的128b/132b訊號的有效數可設為前述第五值=4以傳送32位元資料。 表7
Lane0 Lane1 Lane2 Lane3
BE BE BE BE
Lan0 Pixel Data Link Symbol 0 of Video Horizontal Active LineN Byte0=R0-7:0 Lan1 Pixel Data Link Symbol 0 of Video Horizontal Active LineN Byte0=R1-7:0 Lan2 Pixel Data Link Symbol 0 of Video Horizontal Active LineN Byte0=R2-7:0 Lan3 Pixel Data Link Symbol 0 of Video Horizontal Active LineN Byte0=R3-7:0
Byte1=G0-7:0 Byte1=G1-7:0 Byte1=G2-7:0 Byte1=G3-7:0
Byte2=B0-7:0 Byte2=B1-7:0 Byte2=B2-7:0 Byte2=B3-7:0
Byte3=R4-7:0 Byte3=R5-7:0 Byte3=R6-7:0 Byte3=R7-7:0
Lan0 Pixel Data Link Symbol 1 of Video Horizontal Active LineN Byte0=G4-7:0 Lan1 Pixel Data Link Symbol 1 of Video Horizontal Active LineN Byte0=G5-7:0 Lan2 Pixel Data Link Symbol 1 of Video Horizontal Active LineN Byte0=G6-7:0 Lan3 Pixel Data Link Symbol 1 of Video Horizontal Active LineN Byte0=G7-7:0
Byte1=B4-7:0 Byte1=B5-7:0 Byte1=B6-7:0 Byte1=B7-7:0
Byte2=R8-7:0 Byte2=R9-7:0 Byte2=R10-7:0 Byte2=R11-7:0
Byte3=G8-7:0 Byte3=G9-7:0 Byte3=G10-7:0 Byte3=G11-7:0
表8
Lane0 Lane1 Lane2 Lane3
BE BE BE BE
R0-9:2 R1-9:2 R2-9:2 R3-9:2
R0-1:0|G0-9:4 R1-1:0|G1-9:4 R2-1:0|G2-9:4 R3-1:0|G3-9:4
G0-3:0|B0-9:6 G1-3:0|B1-9:6 G2-3:0|B2-9:6 G3-3:0|B3-9:6
B0-5:0|R4-9:8 B1-5:0|R5-9:8 B2-5:0|R6-9:8 B3-5:0|R7-9:8
值得注意的是，當該選擇訊號SEL選擇SDP映射電路840執行轉換時，由於該第二格式之訊號SFORMAT_2 的資料訊號（lane0_data[31:0]、lane1_data[31:0]、lane2_data[31:0]、lane2_data[31:0]）的表頭位元組（header byte, HB）與資料位元組（data byte, DB）需經過里德所羅門編碼（Reed Solomon (RS) encoding）與交錯（interleaving）處理，因此，SDP映射電路840除了執行映射處理外，也包含一編碼與交錯電路以對該第一格式之訊號SFORMAT_1 執行RS編碼與交錯處理來得到該表頭與資料位元組。圖9顯示該編碼與交錯電路的一實施例。圖9之編碼與交錯電路900包含一表頭糾錯碼RS編碼電路（header ECC (error correction code) RS encoding circuit）910、一表頭交錯電路（header interleaving circuit）920、一資料糾錯碼RS編碼電路（data ECC RS encoding circuit）930、一資料交錯電路（data interleaving circuit）940以及一多工器950，其中多工器950依據前述主串流有限狀態機的狀態（st_main）與SDP串流有限狀態機的狀態（st_sdp）來輸出處理後的資料訊號（lane0_data[31:0]、lane1_data[31:0]、lane2_data[31:0]、lane2_data[31:0]）、一有效數（如前所述）與前述控制訊號（ctrl）給輸出控制電路530，多工器950另可接收經由轉換AFREQ所得到的Maud，以作為該第二格式之訊號SFORMAT_2 的一部分，Maud，Naud特別會用在音訊時戳（audio timestamp）這個SDP。圖9之各電路單獨而言可在無需過多實驗下（without undue experiment），藉由本領域之已知技術與知識被實現。
另值得注意的是，圖9之多工器950所輸出的有效數可能須根據SDP資料的大小而在不同的位置被微調。舉例而言，若底下表9代表SDP映射電路840所接收的128b/132b通道編碼的資料，則SDP映射電路840將表9中以斜體字表示的資料加以輸出；該斜體字資料有二筆；第一筆的32位元資料（亦即：表9的第二列（HB1~HB3）至第五列（DB4~DB7））都需被輸出，因此第一筆資料所對應的有效數例如是前述第五值=4；第二筆的32位元資料（亦即：表9的第六列（DB8~DB11）至第九列（0~0））中的最後8位元資料（亦即：第九列資料）不需被輸出，因此第二筆資料所對應的有效數例如是前述第四值=3。另外，表9的資料中，粗斜體字為表頭位元組，其餘斜體字為資料位元組。 表9
Lane0 Lane1 Lane2 Lane3
SS SS SS SS
HB1 HB1 HB2 HB3
0 0 0 0
DB0 DB1 DB2 DB3
DB4 DB5 DB6 DB7
DB8 DB9 DB10 DB11
DB12 DB13 DB14 DB15
0 0 0 0
0 0 0 0
SE SE SE SE
請參閱圖5b。輸出控制電路530（例如：多工器）用來依據複數個映射電路520的輸出（例如：被選擇映射電路520所產生的該第二格式之訊號SFORMAT_2 以及所有映射電路520所產生的有效數valid_num），輸出該第二格式之訊號SFORMAT_2 的至少一部分作為一有效輸出訊號SOUT 包含四個路徑訊號與一控制訊號，其對應前述路徑訊號與控制訊號。
請參閱圖5b。儲存電路540（例如：已知的非同步先進出緩衝器（Asynchronous FIFO））用來接收並輸出該有效輸出訊號SOUT 。於圖5a~5b的實施例中，資料映射器50從一來源電路（例如：使用128b/132b通道編碼之DisplayPort裝置）接收該第一格式之訊號SFORMAT_1 ，並輸出該有效輸出訊號SOUT 至一目的地電路（例如：使用8b/10b通道編碼之DisplayPort裝置），該來源電路運作於一第一時脈域（例如：鏈結符元時脈（link symbol clock, lclk）之頻率為625MHz的時脈域），該目的地電路運作於一第二時脈域（例如：lclk之頻率為810MHz的時脈域），該第一時脈域不同於該第二時脈域，儲存電路540依據該第一時脈域的時脈從該輸出控制電路530接收該有效輸出訊號SOUT ，再依據該第二時脈域的時脈輸出該有效輸出訊號SOUT 至該目的地電路。於一實施例中，儲存電路540可接收該目的地電路的訊號（例如：圖4之資料多工器410的要求）來輸出資料。
除前述資料映射器外，本揭露另包含一種資料映射方法（payload mapping method），是由N個映射器（例如：圖5a之N個映射器500）來執行，該N在此為大於一的整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號。該資料映射方法之一實施例如圖10所示，包含下列步驟： S1010：接收該第一格式之訊號並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型； S1020：依據該控制訊號的類型產生一選擇訊號； S1030：依據該選擇訊號，選擇複數個映射電路的其中之一將該第一格式之訊號轉換為該第二格式之訊號； S1040：輸出該第二格式之訊號的至少一部分作為一有效輸出訊號；以及 S1050：依據一第一時脈域之時脈將該有效輸出訊號儲存於一儲存電路，再依據一第二時脈域之時脈從該儲存電路輸出該有效輸出訊號。
由於本領域具有通常知識者能夠參酌前揭裝置發明之揭露來瞭解本方法發明之實施細節與變化，因此，重複及冗餘之說明在此予以節略。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本發明能夠以經濟有效的方式，將一第一格式之訊號轉換為一第二格式之訊號。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
LLCP:鏈結層控制協定 Link Layer Frame:鏈結層訊框 MTP_0~MTP_1023:多重串流傳輸封包 VC Payload_1~VC Payload_2:虛擬通道資料 Int:MTP間隔 MTPH:多重串流傳輸封包表頭 Time Slot 1~20、Time Slot 21-32、Time Slot 33-64:時隙 VC1、VC2、VC3:虛擬通道 300:橋接器前端電路 310:128b/132b通道編碼實體層邏輯子層 320:編碼開銷保留區符元解多工器 330:實體層同步符元保留區符元解多工器 340:用於解碼之內容保護密碼 350:LLCP解多工器 360:MTP解多工器 370:資料解多工器 400:橋接器後端電路 410:資料多工器 420:路徑計數調整（四個路徑至實際路徑數） 430:非MTPH多工器（用於非表頭時隙） 440:MTP多工器 450:高清數位內容保護加密 460:攪亂器 470:實體層邏輯（通道間偏移、8b/10b編碼） 50:資料映射器 500:映射器 510:控制器 520:映射電路 530:輸出控制電路 540:儲存電路 SFORMAT_1 :第一格式之訊號 SEL:選擇訊號 SFORMAT_2 :第二格式之訊號 SOUT :有效訊號 610:解碼電路 620:轉換控制電路 Input_data_type:控制訊號的類型 ln0_demux[31:0]:路徑訊號 ln0_demux[3:0]:路徑訊號ln0_demux[31:0]的一部分 ctrl:控制訊號 BS:空白區間開始 BE:空白區間結束 SS:次資料開始 SE:次資料或主串流屬性（MSA）結束 SF:串流填充（Stream Fill, SF） st_main FSM:主串流有限狀態機 Blanking:空白區間狀態 VIDEO_MAPPER:視訊映射狀態 VB-ID_MAPPER:VB-ID映射狀態 SS1:次資料開始第一階段狀態 SS2:次資料開始第二階段狀態 SS3:次資料開始第三階段狀態 SDP_MAPPER:次資料封包映射狀態 MSA_MAPPER:主屬流屬性映射狀態 SE_ST:主串流屬性結束狀態 !SS:控制訊號的類型不是SS (1)~(16):主串流有限狀態機的狀態變化條件 st_sdp FSM:SDP串流有限狀態機 IDLE:閒置狀態 MSA_State:主串流屬性狀態 SE_State:次資料結束狀態 HB_AND_DATA:表頭位元組與資料狀態 (i)~(viii):SDP串流有限狀態機的狀態變化條件 st_main:主串流有限狀態機的狀態 st_sdp:SDP串流有限狀態機的狀態 VB-ID:垂直空白區間識別符 Video:視訊 MSA DATA:主串流屬性資料 SDP DATA:次資料封包資料 Control Symbol Mapper:控制符元映射電路 VB-ID Mapper:VB-ID映射電路 Video Data Mapper:視訊映射電路 MSA Mapper:主串流屬性映射電路 SDP Mapper:次要資料封包映射電路 810:控制符元映射電路 820:VB-ID映射電路 830:主串流屬性（MSA）映射電路 840:次資料封包（SDP）映射電路 850:視訊映射電路 valid_num:有效數 SOUT :有效輸出訊號 900:編碼與交錯電路 910:表頭糾錯碼RS（里德所羅門）編碼電路 920:表頭交錯電路 930:資料糾錯碼RS（里德所羅門）編碼電路 940:資料交錯電路 950:多工器 S1010~S1050:步驟
［圖1］顯示先前技術之128b/132b通道編碼的MST訊號； ［圖2］顯示先前技術之8b/10b通道編碼的MST訊號； ［圖3］顯示先前技術之DisplayPort橋接器的前端電路； ［圖4］顯示先前技術之DisplayPort橋接器的後端電路； ［圖5a］顯示本揭露之資料映射器的一實施例； ［圖5b］顯示圖5a之每個映射器的一實施例； ［圖6］顯示圖5b之控制器的一實施例； ［圖7a］顯示圖6之解碼電路的一實施例； ［圖7b］顯示圖6之轉換控制電路之主串流有限狀態機的一實施例； ［圖7c］顯示圖6之轉換控制電路之SDP串流有限狀態機的一實施例； ［圖7d~7g］顯示圖6之轉換控制電路如何依據控制訊號的類型、主串流有限狀態機的狀態與SDP串流有限狀態機的狀態來選擇映射電路（作動區塊）； ［圖8］顯示圖5b之複數個映射電路的一實施例； ［圖9］顯示圖8之SDP映射電路的編碼與交錯電路的一實施例；以及 ［圖10］顯示本揭露之資料映射方法之一實施例。
500:映射器
510:控制器
520:映射電路
530:輸出控制電路
540:儲存電路
SFORMAT_1 :第一格式之訊號
SEL:選擇訊號
SFORMAT_2 :第二格式之訊號
SOUT :有效訊號

Claims (10)

  1. 一種資料映射器，包含N個映射器，該N為正整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號，包含： 一控制器，包含： 一解碼電路，用來接收該第一格式之訊號並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型；以及 一轉換控制電路，用來依據該控制訊號的類型，產生一選擇訊號選擇複數個映射電路的其中之一執行轉換； 該複數個映射電路，用來接收該第一格式之訊號與該選擇訊號，該複數個映射電路包含： 一控制符元映射電路，用來於該選擇訊號選擇該控制符元映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號； 一垂直空白區間識別符（Vertical Blanking ID, VB-ID）映射電路，用來於該選擇訊號選擇該VB-ID映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號； 一主串流屬性（Main Stream Attribute, MSA）映射電路，用來於該選擇訊號選擇該MSA映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號； 一次要資料封包（Secondary Data Packet, SDP）映射電路，用來於該選擇訊號選擇該SDP映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號；以及 一視訊映射電路，用來於該選擇訊號選擇該視訊映射電路執行轉換時，將該第一格式之訊號轉換為該第二格式之訊號； 一輸出控制電路，耦接該複數個映射電路，用來輸出該第二格式之訊號的至少一部分作為一有效輸出訊號；以及 一儲存電路，用來接收並輸出該有效輸出訊號。
  2. 如申請專利範圍第1項所述之資料映射器，其中該資料映射器從一來源電路接收該第一格式之訊號，並輸出該有效輸出訊號至一目的地電路，該來源電路運作於一第一時脈域，該目的地電路運作於一第二時脈域，該第一時脈域不同於該第二時脈域。
  3. 如申請專利範圍第2項所述之資料映射器，其中該儲存電路依據該第一時脈域之時脈從該輸出控制電路接收該有效輸出訊號，再依據該第二時脈域之時脈輸出該有效輸出訊號至該目的地電路。
  4. 一種資料映射器，包含N個映射器，該N為正整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號，並包含： 一控制器，包含： 一解碼電路，用來接收該第一格式之訊號並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型；以及 一轉換控制電路，用來依據該控制訊號的類型，產生一選擇訊號選擇複數個映射電路的其中之一執行轉換； 該複數個映射電路，用來接收該第一格式之訊號與該選擇訊號，從而該複數個映射電路的其中之一依據該選擇訊號將該第一格式之訊號轉換為該第二格式之訊號； 一輸出控制電路，耦接該複數個映射電路，用來輸出該第二格式之訊號的至少一部分作為一有效輸出訊號；以及 一儲存電路，用來接收並輸出該有效輸出訊號。
  5. 如申請專利範圍第4項所述之資料映射器，其中該N大於一。
  6. 如申請專利範圍第4項所述之資料映射器，其中該資料映射器包含於一顯示埠（DisplayPort）橋接器，該DisplayPort橋接器支援一DisplayPort 2.0標準規範，該第一格式之訊號源自於一多重串流傳輸訊號。
  7. 如申請專利範圍第4項所述之資料映射器，其中第一格式之訊號所關聯的通道編碼不同於該第二格式之訊號所關聯的通道編碼。
  8. 如申請專利範圍第4項所述之資料映射器，其中該資料映射器從一來源電路接收該第一格式之訊號，並輸出該第二格式之訊號至一目的地電路，該來源電路運作於一第一時脈域，該目的地電路運作於一第二時脈域，該第一時脈域不同於該第二時脈域。
  9. 如申請專利範圍第8項所述之資料映射器，其中該儲存電路依據該第一時脈域之時脈從該輸出控制電路接收該第二格式之訊號，再依據該第二時脈域之時脈輸出該第二格式之訊號至該目的地電路。
  10. 一種資料映射方法，是由N個映射器來執行，該N為大於一的整數，該N個映射器的每一個用來將一第一格式之訊號轉換為一第二格式之訊號，該資料映射方法包含： 接收該第一格式之訊號並解碼該第一格式之訊號的至少一部分，以得知該第一格式之訊號所關聯的一控制訊號的類型； 依據該控制訊號的類型產生一選擇訊號； 依據該選擇訊號，選擇複數個映射電路的其中之一將該第一格式之訊號轉換為該第二格式之訊號； 輸出該第二格式之訊號的至少一部分作為一有效輸出訊號；以及 依據一第一時脈域之時脈將該有效輸出訊號儲存於一儲存電路，再依據一第二時脈域之時脈從該儲存電路輸出該有效輸出訊號。
TW108135096A 2019-09-27 2019-09-27 資料映射器與資料映射方法 TWI730428B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108135096A TWI730428B (zh) 2019-09-27 2019-09-27 資料映射器與資料映射方法
US17/023,453 US11252372B2 (en) 2019-09-27 2020-09-17 Payload mapper and payload mapping method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108135096A TWI730428B (zh) 2019-09-27 2019-09-27 資料映射器與資料映射方法

Publications (2)

Publication Number Publication Date
TW202114406A true TW202114406A (zh) 2021-04-01
TWI730428B TWI730428B (zh) 2021-06-11

Family

ID=75162652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108135096A TWI730428B (zh) 2019-09-27 2019-09-27 資料映射器與資料映射方法

Country Status (2)

Country Link
US (1) US11252372B2 (zh)
TW (1) TWI730428B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114490480A (zh) * 2022-03-31 2022-05-13 苏州浪潮智能科技有限公司 一种芯片内部信号的编码方法、系统及电子设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7310353B1 (en) * 2000-10-30 2007-12-18 Yair Bourlas Compression of overhead in layered data communication links
US20040117840A1 (en) * 2002-12-12 2004-06-17 Boudreau Paul A. Data enhanced multi-media system for a set-top terminal
JP2009246668A (ja) * 2008-03-31 2009-10-22 Fujitsu Ltd クロック再生装置及び再生方法並びに伝送装置及び中継通信システム
EP2643809B1 (en) * 2010-11-23 2020-06-24 Dolby Laboratories Licensing Corporation Content metadata enhancement of high dynamic range images
US9078040B2 (en) * 2012-04-12 2015-07-07 Time Warner Cable Enterprises Llc Apparatus and methods for enabling media options in a content delivery network
US9274978B2 (en) * 2013-06-10 2016-03-01 Western Digital Technologies, Inc. Migration of encrypted data for data storage systems
TWI528808B (zh) 2013-10-29 2016-04-01 瑞昱半導體股份有限公司 像素時脈產生電路與方法
US10575285B2 (en) * 2015-08-03 2020-02-25 Qualcomm Incorporated Configurable threshold for format selection for enhanced carrier aggregation
TWM527115U (zh) * 2016-03-10 2016-08-11 Niceconn Technology Co Ltd 改良型顯示埠連接器模組

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114490480A (zh) * 2022-03-31 2022-05-13 苏州浪潮智能科技有限公司 一种芯片内部信号的编码方法、系统及电子设备
CN114490480B (zh) * 2022-03-31 2022-07-08 苏州浪潮智能科技有限公司 一种芯片内部信号的编码方法、系统及电子设备

Also Published As

Publication number Publication date
US11252372B2 (en) 2022-02-15
US20210099668A1 (en) 2021-04-01
TWI730428B (zh) 2021-06-11

Similar Documents

Publication Publication Date Title
US8315272B2 (en) Systems and methods for digital interface translation
JP4229836B2 (ja) 一群の受信ワードの各ワードを単一送信ワードにマッピングすることで連続リンク送信上のシンボル間干渉効果を低減させる方法および装置。
US8589507B2 (en) Method and system for keyboard, sound and mouse (KSM) over LAN A/V bridging and A/V bridging extensions for graphics thin client applications
JP5220034B2 (ja) シリアル・ストリームにおける堅牢な制御及び描写方法
WO2011003329A1 (zh) 64b/66b编解码装置及实现64b/66b编解码的方法
WO2010016894A1 (en) Multi-stream digital display interface
US10110335B2 (en) Latency-optimized physical coding sublayer
US8918569B2 (en) Streaming audio visual content simultaneously to different topologies on a wireless adapter
JP2007020166A (ja) Ｈｄｍｉ伝送システム
US9270929B2 (en) Formatting audio-video information compliant with first transmission format to second transmission format in integrated circuit for offloading physical layer logic for first transmission format to separate integrated circuit
WO2015027755A1 (zh) 一种物理层编解码方法及其装置
US6859154B2 (en) Method to overlay a secondary communication channel onto an encoded primary communication channel
WO2015100624A1 (zh) 一种crc计算方法及装置
US11805042B2 (en) Technologies for timestamping with error correction
TWI730428B (zh) 資料映射器與資料映射方法
US20240283565A1 (en) Interface, electronic device, and communication system
JP2009213138A (ja) 高速インターネット・プロトコル・ネットワークでデータを伝送するためのデータ・トランスポート・コンテナ
TWI279091B (en) Multiplexing an additional bit stream with a primary bit stream
JP2017510155A (ja) 制御コードのためのポインタの生成を含む、受信されたシンボルを集約およびエンコーディングするための方法および装置
CN112583771B (zh) 数据映射器与数据映射方法
KR100699469B1 (ko) 데이터 전송을 위한 클록을 재생성하기 위한 시스템
JP3851904B2 (ja) 一群の受信ワードの各ワードを単一送信ワードにマッピングすることで連続リンク送信上のシンボル間干渉効果を低減させる方法および装置。
JP5309041B2 (ja) インターフェース装置
TW201626246A (zh) 用於轉碼資料之系統與方法
KR20040075031A (ko) 비디오 및 패킷화된 오디오 데이터를 다수의 포맷으로직렬 전송하기 위한 시스템