TW202107852A - 用來進行決策反饋等化器自適應控制之裝置 - Google Patents

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Abstract

本發明提供一種用來進行決策反饋等化器自適應控制之裝置。該裝置可包含運算電路、判決器、取樣保持電路、一相位偵測器以及一控制電路，以供進行相關操作。該控制電路可至少依據誤差取樣值以及資料取樣值產生參數，且基於至少一預定規則動態地更新上述參數以進行該決策反饋等化器自適應控制。上述參數包含一第一參數與另一參數以及比例調節參數。針對至少一資料型樣，該控制電路依據該誤差取樣值的暫存值是否符合一預定條件來選擇性地將該誤差取樣值取代為預定值以控制該另一參數與該第一參數，以避免觸發一不穩定效應，藉此避免異常操作。

Description

用來進行決策反饋等化器自適應控制之裝置
本發明係有關於資料傳輸，尤指一種用來進行決策反饋等化器（Decision Feedback Equalizer，可簡稱為「DFE」）自適應（adaptation）控制之裝置。
傳統的DFE架構在通道頻帶受限之高速通訊中可發揮著關鍵作用，但是傳統的DFE架構並不完美。相關技術中提出了一些方案以嘗試解決傳統的DFE架構當中存在的問題。然而，這些方案可能發生額外的問題。因此，需要一種新穎的架構，以便在避免引入額外問題的狀況下，提升電子裝置的效能。
本發明之目的之一在於提供一種用來進行決策反饋等化器（Decision Feedback Equalizer，簡稱「DFE」）自適應控制之裝置，以解決上述問題。
本發明之另一目的在於提供一種用來進行DFE自適應控制之裝置，以在較少副作用、或不造成副作用的狀況下，提升接收器及相關電子裝置的效能。
本發明之至少一較佳實施例中提供一種用來進行DFE自適應控制之裝置，其中該裝置係可應用於（applicable to）一接收器。該裝置可包含複數個運算（arithmetic）電路、複數個判決器（slicer）、複數個取樣保持（sample and hold）電路、一相位偵測器（phase detector）以及一控制電路，其中該複數個運算電路可包含一第一運算電路與一第二運算電路，並且該複數個判決器可包含一資料判決器、一組邊緣（edge）判決器以及一誤差判決器。尤其，該資料判決器以及該誤差判決器可耦接至該第一運算電路，該組邊緣判決器可耦接至該第二運算電路，該複數個取樣保持電路可耦接至該資料判決器，該相位偵測器可耦接至該組邊緣判決器、且耦接至該複數個取樣保持電路的其中之一，並且該控制電路可耦接至該資料判決器、該誤差判決器以及該複數個取樣保持電路。舉例來說，該第一運算電路可將該接收器之一資料訊號減去一第一反饋訊號以產生一第一訊號，以及該第二運算電路可將該資料訊號減去一第二反饋訊號以產生一第二訊號。另外，該複數個判決器可用來產生複數個取樣值。尤其，該資料判決器可判決（slice）該第一訊號以產生一第一資料取樣值，該組邊緣判決器可依據至少一參數判決該第二訊號以產生一組邊緣取樣訊號，以及該誤差判決器可依據另一參數判決該第一訊號以產生一誤差取樣值。此外，該複數個取樣保持電路可依據該第一資料取樣值進行取樣保持操作以產生複數個第二資料取樣值，其中該第一反饋訊號代表該複數個第二資料取樣值之一第一線性組合，以及該第二反饋訊號代表該複數個第二資料取樣值中之一部分第二資料取樣值之一第二線性組合。該相位偵測器可依據該組邊緣取樣訊號中之至少一者、以及該複數個第二資料取樣值中的一第二資料取樣值來進行相位偵測，以產生一相位調整訊號，以供對一組時脈訊號中之至少一者進行相位調整，其中該組時脈訊號用來進行關於判決操作之取樣控制。更進一步，該控制電路可至少依據該誤差取樣值以及該複數個第二資料取樣值產生複數個參數，且基於至少一預定規則動態地更新該複數個參數以進行該DFE自適應控制，其中該複數個參數包含該另一參數、上述至少一參數、一第一參數以及一比例調節（factor adjustment）參數。例如，上述至少一參數中的任一者的絕對值等於該比例調節參數與該第一參數的乘積。針對至少一資料型樣（pattern），該控制電路可依據該誤差取樣值的一暫存值是否符合一預定條件來選擇性地將該誤差取樣值取代為一預定值以控制該另一參數與該第一參數，以避免觸發一不穩定效應，藉此避免該接收器之異常操作。依據某些實施例，該另一參數可為一誤差調節參數，而上述至少一參數可為至少一邊緣調節參數，以及該第一參數可為一資料調節參數，但本發明不限於此。尤其是，該複數個參數包含該誤差調節參數、上述至少一邊緣調節參數、該資料調節參數以及該比例調節參數。例如，上述至少一邊緣調節參數中的任一者的絕對值等於該比例調節參數與該資料調節參數的乘積。針對上述至少一資料型樣，該控制電路可依據該誤差取樣值的一暫存值是否符合一預定條件來選擇性地將該誤差取樣值取代為一預定值以控制該誤差調節參數與該資料調節參數，以避免觸發一不穩定效應，藉此避免該接收器之異常操作。
本發明的好處之一是，本發明之裝置可在較少副作用、或不造成副作用的狀況下，妥善地解決既有的問題。另外，本發明之裝置可於DFE自適應控制的過程中避免可能發生不穩定效應諸如雪球效應的狀況；另外，本發明可進一步透過取樣值修改或代換來自動地引導該接收器中的時脈及資料復原（clock and data recovery，簡稱「CDR」）電路達到最優穩定狀態。因此，本發明之裝置可有效提高相關電子裝置之整體效能。
第1圖為依據本發明一實施例之一種用來進行DFE自適應控制之裝置101，其中裝置101係可應用於（applicable to）一接收器。舉例來說，裝置101可以實施成一CDR裝置，但本發明不限於此。裝置101可包含複數個運算電路諸如運算電路A11、A12、A1、A2等，複數個開關諸如開關SW1、SW2、SW3、SW4等，複數個判決器諸如判決器CMP(0)、CMP(+h0.5 )、CMP(-h0.5 )與CMP(h0 )，複數個取樣保持（sample and hold）電路（於第1圖標示為「S/H」，以求簡明）諸如取樣保持電路SH1 、SH2 、…SHN 等，複數個乘法器諸如乘法器M1 、M2 、…MN 等，一控制電路110以及一相位偵測模組，其中控制電路110可包含一型樣偵測器（pattern detector）112與一參數調整模組114，而該相位偵測模組可包含一多工器（multiplexer）122（於第1圖標示為「MUX」，以求簡明）與一相位偵測器124。由於判決器CMP(0)、{CMP(+h0.5 ), CMP(-h0.5 )}與CMP(h0 )可分別對應於一資料取樣路徑、一組邊緣取樣路徑以及一誤差取樣路徑，故這些判決器可分別稱為一資料判決器CMP(0)、一組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}以及一誤差判決器CMP(h0 )。尤其，資料判決器CMP(0)以及誤差判決器CMP(h0 )可耦接至運算電路A11（舉例來說，分別透過開關SW2與SW1），該組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}可耦接至運算電路A12（舉例來說，分別透過開關SW3與SW4），取樣保持電路SH1 、SH2 、…與SHN 可耦接至資料判決器CMP(0)，相位偵測器124可耦接至該組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}（透過多工器122，如第1圖所示）、且耦接至取樣保持電路SH1 、SH2 、…與SHN 的其中之一（例如取樣保持電路SH1 ），並且控制電路110可耦接至資料判決器CMP(0)、誤差判決器CMP(h0 )以及取樣保持電路SH1 、SH2 、…與SHN 。
依據本實施例，運算電路A11可將該接收器所接收之一資料訊號DATA減去一第一反饋訊號（例如：透過其反向（inverted）輸入端子「-」接收的訊號）以產生一第一訊號（例如：透過其右側端子輸出的訊號），以及運算電路A12可將資料訊號DATA減去一第二反饋訊號（例如：透過其反向輸入端子「-」接收的訊號）以產生一第二訊號（例如：透過其右側端子輸出的訊號Din，其中訊號Din可視為一輸入訊號）。另外，上述判決器CMP(0)、CMP(+h0.5 )、CMP(-h0.5 )與CMP(h0 )可用來產生複數個取樣值，例如：取樣值DK 、DK-1 、DK-2 、…與DK-N ，取樣值XK 以及EK 。由於取樣值DK 、DK-1 、DK-2 、…與DK-N 對應於該資料取樣路徑，且取樣值XK 以及EK 分別對應於該組邊緣取樣路徑以及該誤差取樣路徑，故這些取樣值可分別稱為資料取樣值DK 、DK-1 、DK-2 、…與DK-N 、邊緣取樣值XK 以及誤差取樣值EK 。舉例來說，資料判決器CMP(0)可依據一預定參數（例如：一預定值或預定參數值，諸如0）判決（slice）該第一訊號以產生一第一資料取樣值（例如：資料取樣值DK ）。該組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}可依據至少一參數（例如：至少一邊緣調節參數，諸如一組邊緣調節參數參數{+h0.5 , -h0.5 }）判決該第二訊號諸如訊號Din以產生一組邊緣取樣訊號{SS(DK-1 = 0), SS(DK-1 = 1)}。誤差判決器CMP(h0 )可依據另一參數（例如：一誤差調節參數諸如參數h0 ）判決該第一訊號以產生誤差取樣值EK 。此外，取樣保持電路SH1 、SH2 、…與SHN 可依據該第一資料取樣值（例如：資料取樣值DK ）進行取樣保持操作以產生複數個第二資料取樣值諸如資料取樣值DK-1 、DK-2 、…與DK-N 。請注意，資料取樣值DK 、DK-1 、DK-2 、…與DK-N 可分別代表不同時間點的資料取樣值，其中資料取樣值DK 、DK-1 、DK-2 、…與DK-N 具有相同的來源，即判決器CMP(0)，且屬於該複數個取樣值。
基於第1圖所示架構（例如由多個元件諸如乘法器M1 、M2 、…與MN 和運算電路A11、A12、A1與A2所構成的反饋路徑），該第一反饋訊號可代表該複數個第二資料取樣值之一第一線性組合，諸如資料取樣值DK-1 、DK-2 、…與DK-N 之線性組合((h1 * DK-1 ) + (h2 * DK-2 ) + … + (hN * DK-N ))，以及該第二反饋訊號可代表該複數個第二資料取樣值中之一部分第二資料取樣值（例如資料取樣值DK-2 、…與DK-N ）之一第二線性組合，諸如資料取樣值DK-2 、…與DK-N 之線性組合((h2 * DK-2 ) + … + (hN * DK-N ))。相位偵測器124可依據該組邊緣取樣訊號{SS(DK-1 = 0), SS(DK-1 = 1)}中之至少一者（例如邊緣取樣訊號SS(DK-1 = 0) 及／或SS(DK-1 = 1)）、以及該複數個第二資料取樣值中的一第二資料取樣值（例如資料取樣值DK-1 ）來進行相位偵測，以產生一相位調整訊號PADJ，以供對一組時脈訊號CLK_Data與CLK_Edge中之至少一者（例如時脈訊號CLK_Data及／或CLK_Edge）進行相位調整，其中該組時脈訊號CLK_Data與CLK_Edge可用來進行關於判決操作之取樣控制，尤其，可用來進行判決器（例如資料判決器CMP(0)、該組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}以及誤差判決器CMP(h0 )中的一個或多個判決器）之取樣控制。
於本實施例中，控制電路110可至少依據一誤差取樣值諸如誤差取樣值EK 以及該複數個第二資料取樣值諸如資料取樣值DK-1 、DK-2 、…與DK-N 產生複數個參數或參數值，且可基於至少一預定規則（例如一或多個預定規則）動態地更新該複數個參數以進行該DFE自適應控制，其中該複數個參數可包含該另一參數諸如該誤差調節參數（例如參數h0 ）、上述至少一參數諸如上述至少一邊緣調節參數（例如參數{+h0.5 , -h0.5 }）、一第一參數諸如一資料調節參數（例如一參數h1 ）以及一比例調節（factor adjustment）參數（例如一參數α）。例如，上述至少一參數（諸如上述至少一邊緣調節參數）中的任一者的絕對值（即，| +h0.5 |、| -h0.5 |）等於該比例調節參數與該第一參數（諸如該資料調節參數）的乘積，例如：乘積(α * h1 )或αh1 。針對至少一資料型樣（data pattern），例如在處理一指定型樣的狀況下，控制電路110可依據誤差取樣值EK 的一暫存值EK (h0.5 )是否符合一預定條件來選擇性地將誤差取樣值EK 取代為一預定值以控制該另一參數諸如該誤差調節參數以及該第一參數諸如該資料調節參數（例如參數h0 與h1 ），以避免觸發一不穩定效應，藉此避免該接收器之異常操作，其中誤差取樣值EK 的暫存值EK (h0.5 )可視為一誤差資料暫存值。相關方案於後續實施例中進一步說明，其中這些方案係可應用於第1圖所示架構的該接收器，尤其，裝置101及其內的各個元件。
第2圖為依據本發明一實施例之一種用來進行DFE自適應控制之方案。舉例來說，該方案所控制的該複數個參數可包含對應於多個資料取樣時間點之一系列參數，諸如對應於目前時間點之參數h0 、對應於正方向中之時間點的參數h1 、h2 、h3 、…hN 、…等以及對應於負方向中之時間點的參數h-1 、…等，但本發明不限於此。如第2圖所示，參數-h0.5 與h0.5 可分別對應於兩個邊緣取樣時間點，而這兩個邊緣取樣時間點中之每一者位於兩個相鄰的資料取樣時間點的中間。透過調整某一參數諸如參數h0.5 ，控制電路110可修正通過一通訊通道（communications channel）之訊號，例如增加或減少該訊號；其中該接收器之一前端電路（front-end circuit）可透過該通訊通道從一傳送器接收一有線或無線訊號，以於第1圖所示架構之輸入端子產生資料訊號DATA。於某些實施例中，參數h-1 、h0 與h1 可分別視為前標（pre-cursor）參數、主標（main cursor）參數與後標（post-cursor）參數，但本發明不限於此。
為了便於理解，針對第1圖所示架構的某些實施細節另說明如下。依據某些實施例，運算電路A11與A12中之每一運算電路可包含一加法器、一減法器以及一反向器（inverter）中的任意組合，諸如這些元件的其中之一、或這些元件中的至少兩者之組合。例如，上述每一運算電路可包含該加法器以及該反向器，尤其，該加法器可具有一第一輸入端子（例如非反向輸入端子「+」）、一第二輸入端子與一輸出端子，該反向器可具有一輸入端子（例如反向輸入端子（「-」）與一輸出端子，其中該加法器之該第二輸入端子耦接至該反向器之該輸出端子，且該加法器之該輸出端子可用來作為上述每一運算電路之輸出端子。又例如，上述每一運算電路可包含該減法器，尤其，該減法器可具有一第一輸入端子（例如非反向輸入端子「+」）、一第二輸入端子（例如反向輸入端子（「-」）與一輸出端子，其中該減法器之該輸出端子可用來作為上述每一運算電路之輸出端子。請注意，於這些實施例中，運算電路A1與A2可實施成加法器。另外，控制電路110可耦接至相位偵測器124，且依據相位調整訊號PADJ對該組時脈訊號 CLK_Data與CLK_Edge中之上述至少一者（例如時脈訊號CLK_Data及／或CLK_Edge）進行該相位調整。裝置101可包含耦接至運算電路A11之至少一第一開關（例如一或多個開關），諸如開關SW1與SW2，其中開關SW2可用來依據時脈訊號CLK_Data為資料判決器CMP(0)進行取樣控制，而開關SW1可用來依據時脈訊號CLK_Data為誤差判決器CMP(h0 )進行取樣控制。裝置101可包含耦接至運算電路A12之至少一第二開關（例如一或多個開關），諸如開關SW3與SW4，其可用來依據時脈訊號CLK_Edge為該組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}進行取樣控制。此外，多工器122可耦接至該組邊緣判決器{CMP(+h0.5 ), CMP(-h0.5 )}，且可依據該第二資料取樣值（例如資料取樣值DK-1 ）來選擇邊緣取樣訊號{SS(DK-1 = 0), SS(DK-1 = 1)}中之一者，諸如該組邊緣取樣訊號{SS(DK-1 = 0), SS(DK-1 = 1)}中之一邊緣取樣訊號，以取得該邊緣取樣訊號所載（carry）的邊緣取樣值XK ，其中相位偵測器124可依據該邊緣取樣值進行該相位偵測。例如，當資料取樣值DK-1 等於邏輯值0（DK-1 = 0）時，該邊緣取樣訊號可代表邊緣取樣訊號SS(DK-1 = 0)。又例如，當資料取樣值DK-1 等於邏輯值1（DK-1 = 1）時，該邊緣取樣訊號可代表邊緣取樣訊號SS(DK-1 = 1)。
依據某些實施例，型樣偵測器112可進行型樣偵測以判斷資料訊號DATA目前所載（carry）的一目前資料型樣是否符合上述至少一資料型樣中之一特定資料型樣。為了便於理解，上述至少一資料型樣可包含資料型樣{0,1,1}與{1,0,0}，但本發明不限於此。基於上述至少一預定規則，參數調整模組114可動態地更新該複數個參數以進行該DFE自適應控制。舉例來說，因應該目前資料型樣符合該特定資料型樣（例如資料型樣{0,1,1}與{1,0,0}中之任一者）的觸發，參數調整模組114可依據誤差取樣值EK 的暫存值EK (h0.5 )是否符合該預定條件來選擇性地將誤差取樣值EK 取代為該預定值（例如某一邏輯值，諸如邏輯值0與1中的某一數值）以控制該另一參數諸如該誤差調節參數以及該第一參數諸如該資料調節參數（例如參數h0 與h1 ）。針對上述至少一資料型樣，舉例來說，若誤差取樣值EK 的暫存值EK (h0.5 )符合該預定條件，控制電路110可將誤差取樣值EK 取代為該預定值（例如這個邏輯值）以依據該預定值控制該另一參數諸如該誤差調節參數以及該第一參數諸如該資料調節參數，否則，控制電路110可依據誤差取樣值EK 控制該另一參數諸如該誤差調節參數以及該第一參數諸如該資料調節參數。
第3圖繪示依據本發明一實施例之一α調整方案。第3圖上半部所示之資料訊號DATA可載有資料型樣{0,1,1}。針對資料型樣{0,1,1}，控制電路110（尤其，其內之參數調整模組114）可依據誤差取樣值EK 調整參數α。例如，當誤差取樣值EK 等於邏輯值0時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。又例如，當誤差取樣值EK 等於邏輯值1時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。再例如，當誤差取樣值EK 於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，針對資料型樣{0,1,1}，控制電路110（尤其，其內之參數調整模組114）可依據誤差取樣值EK 的暫存值EK (h0.5 )調整參數α。例如，當誤差取樣值EK 的暫存值EK (h0.5 )等於邏輯值0時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。又例如，當誤差取樣值EK 的暫存值EK (h0.5 )等於邏輯值1時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。再例如，當誤差取樣值EK 的暫存值EK (h0.5 )於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。
第4圖繪示依據本發明另一實施例之一α調整方案。第4圖上半部所示之資料訊號DATA可載有資料型樣{1,0,0}。針對資料型樣{1,0,0}，控制電路110（尤其，其內之參數調整模組114）可依據誤差取樣值EK 調整參數α。例如，當誤差取樣值EK 等於邏輯值1時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。又例如，當誤差取樣值EK 等於邏輯值0時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。再例如，當誤差取樣值EK 於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，針對資料型樣{1,0,0}，控制電路110（尤其，其內之參數調整模組114）可依據誤差取樣值EK 的暫存值EK (h0.5 )調整參數α。例如，當誤差取樣值EK 的暫存值EK (h0.5 )等於邏輯值1時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。又例如，當誤差取樣值EK 的暫存值EK (h0.5 )等於邏輯值0時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。再例如，當誤差取樣值EK 的暫存值EK (h0.5 )於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。
第5圖繪示依據本發明一實施例之一h0 調整方案，其中資料訊號DATA的電壓值Vdata可視為一資料電壓值。為了便於理解，資料型樣{0,1,1}可以作為該目前資料型樣的例子，但本發明不限於此。控制電路110（尤其，其內之參數調整模組114）可依據誤差取樣值EK 調整參數h0 。例如，當誤差取樣值EK 於一時期內維持等於邏輯值1時（其可對應於資料訊號DATA的電壓值Vdata大於參數h0 的狀況），控制電路110可增加參數h0 。又例如，當誤差取樣值EK 於一時期內維持等於邏輯值0時（其可對應於資料訊號DATA的電壓值Vdata小於參數h0 的狀況），控制電路110可減少參數h0 。再例如，當誤差取樣值EK 切換，例如從邏輯值0轉變至邏輯值1時（其可對應於參數h0 找到、或資料訊號DATA的電壓值Vdata趨近參數h0 的狀況），控制電路110可固定參數h0 。
依據某些實施例，資料訊號DATA的電壓值Vdata可代表資料訊號DATA的振幅於一時期內的平均值，但本發明不限於此。
第6圖繪示該不穩定效應（諸如一雪球效應）的例子。為了便於理解，假設控制電路110的一特定功能不生效（例如被暫時禁用（disable）或沒有實施），但本發明不限於此。第6圖最左側所示狀況可以和第5圖最左側所示狀況相同。於參數h0 找到的狀況下，控制電路110可依據誤差取樣值EK 調整參數α。例如，當誤差取樣值EK 等於邏輯值1時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。這個調整（增加參數α）可能導致Vdata > h0 。如第6圖正中央所示，當誤差取樣值EK 於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data找到或最佳化的狀況），控制電路110可固定參數α。由於Vdata > h0 ，故控制電路110可藉由減少對應於參數h0 之參考電壓Vref來減少參數h0 ，以嘗試使資料訊號DATA的電壓值Vdata趨近參數h0 。於是，如第6圖最右側所示，達到參數h0 找到的狀況。這個調整（減少參數h0 ）可能導致時脈訊號CLK_Data晚的狀況。第6圖正中央所示的狀況以及第6圖最右側所示狀況之間的連續切換可稱為雪球效應。
依據某些實施例，在該特定功能生效（例如被啟用（enable）或有實施）的狀況下，控制電路110能避免觸發該不穩定效應諸如該雪球效應，藉此避免異常操作。控制電路110可暫時地儲存誤差取樣值EK 的暫存值EK (h0.5 )作為一第一誤差取樣值；並且，控制電路110可暫時地儲存誤差取樣值EK 的暫存值EK (h0.5 )或該預定值作為一第二誤差取樣值。針對上述至少一資料型樣，若誤差取樣值EK 的暫存值EK (h0.5 )符合該預定條件，控制電路110可暫時地利用該預定值作為該第二誤差取樣值，例如暫時地儲存該預定值作為該第二誤差取樣值，否則，控制電路110可暫時地利用誤差取樣值EK 的暫存值EK (h0.5 )作為該第二誤差取樣值，例如暫時地儲存誤差取樣值EK 的暫存值EK (h0.5 )作為該第二誤差取樣值，但本發明不限於此。舉例來說，上述至少一預定規則可包含一第一預定規則、一第二預定規則與一第三預定規則。基於該第一預定規則，控制電路110可依據該第一誤差取樣值（例如暫存值EK (h0.5 )）動態地更新該比例調節參數諸如參數α，舉例來說，依據該第一誤差取樣值進行第3圖所示α調整方案中之操作、以及依據該第一誤差取樣值進行第4圖所示α調整方案中之操作。另外，基於該第二預定規則，控制電路110可依據該第二誤差取樣值（例如該預定值或暫存值EK (h0.5 )）動態地更新該另一參數諸如該誤差調節參數（例如參數h0 ），舉例來說，依據該第二誤差取樣值進行第5圖所示h0 調整方案中之操作。此外，基於該第三預定規則，控制電路110可依據該第二誤差取樣值（例如該預定值或暫存值EK (h0.5 )）動態地更新該第一參數諸如該資料調節參數（例如參數h1 ）。
關於該第一預定規則的某些實施細節另說明如下。針對資料型樣{0,1,1}，控制電路110（尤其，其內之參數調整模組114）可依據該第一誤差取樣值（例如暫存值EK (h0.5 )）調整參數α。例如，當該第一誤差取樣值等於邏輯值0時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。又例如，當該第一誤差取樣值等於邏輯值1時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。再例如，當該第一誤差取樣值於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。另外，針對資料型樣{1,0,0}，控制電路110（尤其，其內之參數調整模組114）可依據該第一誤差取樣值（例如暫存值EK (h0.5 )）調整參數α。例如，當該第一誤差取樣值等於邏輯值1時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。又例如，當該第一誤差取樣值等於邏輯值0時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。再例如，當該第一誤差取樣值於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。
第7圖繪示依據本發明一實施例之一混和（hybrid）調整方案。於第7圖的左半部與右半部中之任一者中，標示「EK (h0.5 )」的第二列邏輯值可作為該第一誤差取樣值的例子，且標示「EK 」的第一列邏輯值可作為該第二誤差取樣值的例子。如第7圖左半部所示，由於偵測到資料型樣{0,1,1}，故控制電路110可依據該第一誤差取樣值（例如暫存值EK (h0.5 )），諸如該第二列邏輯值中之邏輯值1，來調整參數α，其中該第二列邏輯值中之其它邏輯值可被視為「不予理會」（Don’t care；以短線（dash）表示）。例如，當該第一誤差取樣值等於邏輯值1時（其可對應於時脈訊號CLK_Data晚的狀況），控制電路110可增加參數α。另外，假設參數αini 可代表參數α的一先前值。依據本實施例，在α = αini 的狀況下，由於誤差取樣值EK 的暫存值EK (h0.5 )不符合該預定條件，故控制電路110可暫時地儲存誤差取樣值EK 的暫存值EK (h0.5 )作為該第二誤差取樣值，而不需要進行上述取代操作，諸如於該第一列邏輯值中進行該取代操作（例如將該第一列邏輯值{0, 0, 1, 1}中之某一個邏輯值取代為該預定值）。於是，控制電路110不取代該第一列邏輯值（諸如邏輯值{0, 0, 1, 1}）中之任何一個邏輯值。
如第7圖右半部所示，由於偵測到資料型樣{0,1,1}，故控制電路110可依據該第一誤差取樣值（例如暫存值EK (h0.5 )），諸如該第二列（row）邏輯值中之邏輯值0/1，來決定是否調整參數α，其中該第二列邏輯值中之其它邏輯值可被視為「不予理會」（以短線表示）。例如，當該第一誤差取樣值於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。依據本實施例，在α > αini 的狀況下，由於誤差取樣值EK 的暫存值EK (h0.5 )符合該預定條件，故控制電路110可暫時地儲存該預定值（諸如邏輯值1）作為該第二誤差取樣值，而非利用可能在於邏輯值0與1之間切換或跳動的暫存值EK (h0.5 )作為該第二誤差取樣值。於是，在該第一列邏輯值（諸如邏輯值{0, 0, 1, 1}）中，控制電路110已經將第三個邏輯值（虛線所指出的邏輯值）取代該預定值（諸如邏輯值1）。因此，控制電路110能避免觸發該不穩定效應諸如該雪球效應，藉此避免異常操作。
第8圖繪示依據本發明另一實施例之一混和調整方案。於第8圖的左半部與右半部中之任一者中，標示「EK (h0.5 )」的第二列邏輯值可作為該第一誤差取樣值的例子，且標示「EK 」的第一列邏輯值可作為該第二誤差取樣值的例子。如第8圖左半部所示，由於偵測到資料型樣{0,1,1}，故控制電路110可依據該第一誤差取樣值（例如暫存值EK (h0.5 )），諸如該第二列邏輯值中之邏輯值0，來調整參數α，其中該第二列邏輯值中之其它邏輯值可被視為「不予理會」（Don’t care；以短線（dash）表示）。例如，當該第一誤差取樣值等於邏輯值0時（其可對應於時脈訊號CLK_Data早的狀況），控制電路110可減少參數α。另外，假設參數αini 可代表參數α的一先前值。依據本實施例，在α = αini 的狀況下，由於誤差取樣值EK 的暫存值EK (h0.5 )不符合該預定條件，故控制電路110可暫時地儲存誤差取樣值EK 的暫存值EK (h0.5 )作為該第二誤差取樣值，而不需要進行上述取代操作，諸如於該第一列邏輯值中進行該取代操作（例如將該第一列邏輯值{1, 1, 0, 0}中之某一個邏輯值取代為該預定值）。於是，控制電路110不取代該第一列邏輯值（諸如邏輯值{1, 1, 0, 0}）中之任何一個邏輯值。
如第8圖右半部所示，由於偵測到資料型樣{0,1,1}，故控制電路110可依據該第一誤差取樣值（例如暫存值EK (h0.5 )），諸如該第二列邏輯值中之邏輯值0/1，來決定是否調整參數α，其中該第二列邏輯值中之其它邏輯值可被視為「不予理會」（以短線表示）。例如，當該第一誤差取樣值於邏輯值0與1之間切換或跳動時（其可對應於時脈訊號CLK_Data最佳化的狀況），控制電路110可固定參數α。依據本實施例，在α > αini 的狀況下，由於誤差取樣值EK 的暫存值EK (h0.5 )符合該預定條件，故控制電路110可暫時地儲存該預定值（諸如邏輯值0）作為該第二誤差取樣值，而非利用可能在於邏輯值0與1之間切換或跳動的暫存值EK (h0.5 )作為該第二誤差取樣值。於是，在該第一列邏輯值（諸如邏輯值{1, 1, 0, 0}）中，控制電路110已經將第三個邏輯值（虛線所指出的邏輯值）取代該預定值（諸如邏輯值0）。因此，控制電路110能避免觸發該不穩定效應諸如該雪球效應，藉此避免異常操作。
第9圖繪示依據本發明一實施例之一效能改善方案。如第9圖最左側所示，四組線分別對應於資料型樣{1,1,0}、{0,1,0}、{1,0,1}與{0,0,1}。該四組線中之每一組包含一虛線與一非虛線，其分別代表改善前的狀況與改善後的狀況，其中時脈訊號CLK_Data與CLK_Edge分別對準理想的資料取樣時間點與理想的邊緣取樣時間點。例如，針對資料型樣{1,1,0}、{0,1,0}、{1,0,1}與{0,0,1}，控制電路110可將相關參數(1 + h1 )、(1 - h1 )、(-1 + h1 )與(-1 - h1 )分別調整為(1 + h1 -0.5h1 )、(1 - h1 -0.5h1 )、(-1 + h1 + 0.5h1 )與(-1 - h1 + 0.5h1 )，以提升CDR效能，但本發明不限於此。本實施例與前述實施例相仿的內容在此不重複贅述。
依據某些實施例，上述至少一資料型樣可包含一第一資料型樣與一第二資料型樣，其中該第一資料型樣可包含一系列邏輯值，且該第二資料型樣可包含另一系列邏輯值。該另一系列邏輯值可以分別是該系列邏輯值的反向值。舉例來說，在該第一資料型樣與該第二資料型樣分別代表資料型樣{0,1,1}與{1,0,0}的狀況下，資料型樣{1,0,0}中的邏輯值分別是資料型樣{0,1,1}中的邏輯值的反向值，但本發明不限於此。於某些實施例中，上述至少一資料型樣可予以變化。尤其，該第一資料型樣中之該系列邏輯值的數量可大於或等於三、及／或該第二資料型樣中之該系列邏輯值的數量可大於或等於三。舉例來說，該第一資料型樣與該第二資料型樣可分別代表資料型樣諸如{1,0, 1,0, …, 1,0, 0,1,1}與{1,0, 1,0, …, 1,0, 1,0,0}。這些實施例與前述實施例相仿的內容在此不重複贅述。
依據某些實施例，控制電路110可透過型樣偵測器112進行型樣偵測，以利用第1圖所示架構針對上述至少一資料型樣進行MM型（Mueller-Muller）相位偵測。這些實施例與前述實施例相仿的內容在此不重複贅述。
依據某些實施例，裝置101可包含至少一時脈源（例如一或多個時脈源），其可產生該組時脈訊號諸如時脈訊號CLK_Data與CLK_Edge。例如，上述至少一時脈源可設置於控制電路110以內或以外。這些實施例與前述實施例相仿的內容在此不重複贅述。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101:裝置 110:控制電路 112:型樣偵測器 114:參數調整模組 122:多工器 124:相位偵測器 A11、A12、A1、A2:運算電路 CMP(0)、CMP(+h0.5)、CMP(-h0.5)、CMP(h0):判決器 SH1、SH2、…SHN:取樣保持電路 M1、M2、…MN:乘法器 SW1、SW2、SW3、SW4:開關 CLK_Data、CLK_Edge:時脈訊號 DATA:資料訊號 Din:訊號 SS(DK-1= 0)、SS(DK-1= 1):邊緣取樣訊號 PADJ:相位調整訊號 h0、h0.5、h1、h2、h3、…hN、…、+h0.5、-h0.5、h-1、…、α、αini:參數 EK、XK、DK、DK-1、DK-2、…DK-N:取樣值 {0,1,1}、{1,0,0}、{1,1,0}、{0,1,0}、{1,0,1}、{0,0,1}:資料型樣 Vdata:電壓值 Vref:參考電壓 EK(h0.5):暫存值
第1圖為依據本發明一實施例之一種用來進行DFE自適應控制之裝置。 第2圖為依據本發明一實施例之一種用來進行DFE自適應控制之方案。 第3圖繪示依據本發明一實施例之一α調整方案。 第4圖繪示依據本發明另一實施例之一α調整方案。 第5圖繪示依據本發明一實施例之一h0 調整方案。 第6圖繪示一不穩定效應的例子。 第7圖繪示依據本發明一實施例之一混和（hybrid）調整方案。 第8圖繪示依據本發明另一實施例之一混和調整方案。 第9圖繪示依據本發明一實施例之一效能改善方案。
101:裝置
110:控制電路
112:型樣偵測器
114:參數調整模組
122:多工器
124:相位偵測器
A11、A12、A1、A2:運算電路
CMP(0)、CMP(+h0.5)、CMP(-h0.5)、CMP(h0):判決器
SH1、SH2、...SHN:取樣保持電路
M1、M2、...MN:乘法器
SW1、SW2、SW3、SW4:開關
CLK_Data、CLK_Edge:時脈訊號
DATA:資料訊號
Din:訊號
SS(DK-1=0)、SS(DK-1=1):邊緣取樣訊號
PADJ:相位調整訊號
h0、h1、h2、...hN、+h0.5、-h0.5:參數
EK、XK、DK、DK-1、DK-2、...DK-N:取樣值

Claims (14)

  1. 一種用來進行決策反饋等化器（Decision Feedback Equalizer, DFE）自適應控制之裝置，可應用於（applicable to）一接收器，該裝置包含有： 複數個運算（arithmetic）電路，包含： 一第一運算電路，用來將該接收器之一資料訊號減去一第一反饋訊號以產生一第一訊號；以及 一第二運算電路，用來將該資料訊號減去一第二反饋訊號以產生一第二訊號； 複數個判決器（slicer），用來產生複數個取樣值，該複數個判決器包含： 一資料判決器，耦接至該第一運算電路，用來判決（slice）該第一訊號以產生一第一資料取樣值； 一組邊緣（edge）判決器，耦接至該第二運算電路，用來依據至少一參數判決該第二訊號以產生一組邊緣取樣訊號；以及 一誤差判決器，耦接至該第一運算電路，用來依據另一參數判決該第一訊號以產生一誤差取樣值； 複數個取樣保持（sample and hold）電路，耦接至該資料判決器，用來依據該第一資料取樣值進行取樣保持操作以產生複數個第二資料取樣值，其中該第一反饋訊號代表該複數個第二資料取樣值之一第一線性組合，以及該第二反饋訊號代表該複數個第二資料取樣值中之一部分第二資料取樣值之一第二線性組合； 一相位偵測器，耦接至該組邊緣判決器、且耦接至該複數個取樣保持電路的其中之一，用來依據該組邊緣取樣訊號中之至少一者、以及該複數個第二資料取樣值中的一第二資料取樣值來進行相位偵測，以產生一相位調整訊號，以供對一組時脈訊號中之至少一者進行相位調整，其中該組時脈訊號用來進行關於判決操作之取樣控制；以及 一控制電路，耦接至該資料判決器、該誤差判決器以及該複數個取樣保持電路，用來至少依據該誤差取樣值以及該複數個第二資料取樣值產生複數個參數，且基於至少一預定規則動態地更新該複數個參數以進行該決策反饋等化器自適應控制，其中該複數個參數包含該另一參數、該至少一參數、一第一參數以及一比例調節（factor adjustment）參數，該至少一參數中的任一者的絕對值等於該比例調節參數與該第一參數的乘積，以及針對至少一資料型樣（data pattern），該控制電路依據該誤差取樣值的一暫存值是否符合一預定條件來選擇性地將該誤差取樣值取代為一預定值以控制該另一參數與該第一參數，以避免觸發一不穩定效應，藉此避免該接收器之異常操作。
  2. 如申請專利範圍第1項所述之裝置，其中該第一運算電路以及該第二運算電路中之每一運算電路包含一加法器、一減法器以及一反向器的其中之一或組合。
  3. 如申請專利範圍第1項所述之裝置，其中該組時脈訊號包含一第一時脈訊號與一第二時脈訊號；以及該裝置另包含： 至少一第一開關，耦接至該第一運算電路，用來依據該第一時脈訊號為該資料判決器以及該誤差判決器進行取樣控制；以及 至少一第二開關，耦接至該第二運算電路，用來依據該第二時脈訊號為該組邊緣判決器進行取樣控制。
  4. 如申請專利範圍第3項所述之裝置，其中該至少一第一開關包含多個開關，該多個開關中的一開關依據該第一時脈訊號為該誤差判決器進行取樣控制，且該多個開關中的另一開關依據該第一時脈訊號為該資料判決器進行取樣控制。
  5. 如申請專利範圍第3項所述之裝置，其中該至少一第一開關包含多個開關，該多個開關中的一開關依據該第二時脈訊號為該組邊緣判決器中的一邊緣判決器進行取樣控制，且該多個開關中的另一開關依據該第二時脈訊號為該組邊緣判決器中的另一邊緣判決器進行取樣控制。
  6. 如申請專利範圍第1項所述之裝置，其另包含： 一多工器，耦接至該組邊緣判決器，用來依據該第二資料取樣值來多工選擇該組邊緣取樣訊號中之一邊緣取樣訊號，以取得該邊緣取樣訊號所載（carry）的一邊緣取樣值，其中該相位偵測器依據該邊緣取樣值進行該相位偵測。
  7. 如申請專利範圍第1項所述之裝置，其中該控制電路包含： 一型樣偵測器（pattern detector），用來進行型樣偵測以判斷是否該資料訊號目前所載（carry）的一目前資料型樣符合該至少一資料型樣中之一特定資料型樣；以及 一參數調整模組，用來基於該至少一預定規則動態地更新該複數個參數以進行該決策反饋等化器自適應控制，其中因應該目前資料型樣符合該特定資料型樣的觸發，該參數調整模組依據該誤差取樣值的該暫存值是否符合該預定條件來選擇性地將該誤差取樣值取代為該預定值以控制該另一參數與該第一參數。
  8. 如申請專利範圍第1項所述之裝置，其中針對該至少一資料型樣，若該誤差取樣值的該暫存值符合該預定條件，該控制電路將該誤差取樣值取代為該預定值以依據該預定值控制該另一參數與該第一參數，否則，該控制電路依據該誤差取樣值控制該另一參數與該第一參數。
  9. 如申請專利範圍第1項所述之裝置，其中該控制電路暫時地儲存該誤差取樣值的該暫存值作為一第一誤差取樣值，且暫時地儲存該誤差取樣值的該暫存值或該預定值作為一第二誤差取樣值；以及針對該至少一資料型樣，若該誤差取樣值的該暫存值符合該預定條件，該控制電路暫時地儲存該預定值作為該第二誤差取樣值，否則，該控制電路暫時地儲存該誤差取樣值的該暫存值作為該第二誤差取樣值。
  10. 如申請專利範圍第9項所述之裝置，其中基於該至少一預定規則中的一第一預定規則，該控制電路依據該第一誤差取樣值動態地更新該比例調節參數。
  11. 如申請專利範圍第9項所述之裝置，其中基於該至少一預定規則中的一第二預定規則，該控制電路依據該第二誤差取樣值動態地更新該另一參數。
  12. 如申請專利範圍第9項所述之裝置，其中基於該至少一預定規則中的一第三預定規則，該控制電路依據該第二誤差取樣值動態地更新該第一參數。
  13. 如申請專利範圍第1項所述之裝置，其中該至少一資料型樣包含一第一資料型樣與一第二資料型樣，該第一資料型樣包含一系列邏輯值，該第二資料型樣包含另一系列邏輯值，以及該另一系列邏輯值分別是該系列邏輯值的反向值。
  14. 如申請專利範圍第1項所述之裝置，其中該至少一資料型樣包含一第一資料型樣，該第一資料型樣包含一系列邏輯值，且該系列邏輯值的數量大於或等於三。
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