TW202044417A - 半導體裝置及其形成方法 - Google Patents

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蔡慶威
程冠倫
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台灣積體電路製造股份有限公司
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Abstract

提供半導體裝置及其形成方法。半導體裝置包含第一全環繞式閘極電晶體位於基底的第一區上方以及第二全環繞式閘極電晶體位於基底的第二區上方。第一全環繞式閘極電晶體包含複數個第一通道元件沿垂直於基底的頂表面的第一方向堆疊以及第一閘極結構位於複數個第一通道元件上方。第二全環繞式閘極電晶體包含複數個第二通道元件沿平行於基底的頂表面的第二方向堆疊以及第二閘極結構位於複數個第二通道元件上方。複數個第一通道元件和複數個第二通道元件包含具有第一晶面和不同於第一晶面的第二晶面的半導體材料。第一方向垂直於第一晶面，且第二方向垂直於第二晶面。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件(或線路))縮小。此元件尺寸微縮化的製程提供增加生產效率與降低相關費用的益處。
舉例來說，隨著積體電路(IC)技術朝更小的技術節點發展，已引進多閘極裝置透過增加閘極通道耦合、降低關態電流及減少短通道效應(short-channel effects，SCEs)來改善閘極控制。多閘極裝置一般代表具有閘極結構或閘極結構的一部分設置於通道區的多於一面上方的裝置。鰭式場效電晶體(Fin-like field effect transistors，FinFETs)和全環繞式閘極(gate-all-around，GAA)電晶體(兩者也被稱為非平面電晶體)為高效能且低漏電應用之已流行且有潛力的候選的多閘極裝置的範例。鰭式場效電晶體具有由閘極在多於一面圍繞的升高的通道，舉例來說，閘極圍繞從基底延伸的半導體材料的“鰭”的頂部和側壁。相較於平面電晶體，此配置提供通道的較佳控制以及大幅地減少短通道效應(特別來說，透過減少次臨界漏電流(即在關態的鰭式場效電晶體的源極與汲極之間的耦合)來達到)。全環繞式閘極電晶體具有可部分延伸或完全延伸於通道區周圍的閘極結構，以在兩面或更多面上提供入口至通道區。閘極圍繞電晶體的通道區可由奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。在一些實施例中，此通道區包含垂直堆疊或水平排列的多個奈米線或奈米片。當垂直堆疊時，閘極圍繞電晶體可被稱為垂直閘極圍繞(vertical GAA，VGAA)電晶體。當水平排列時，閘極圍繞電晶體可被稱為水平閘極圍繞(horizontal GAA，HGAA)電晶體。
在一些實施例中，提供半導體裝置，半導體裝置包含第一全環繞式閘極電晶體，位於基底的第一區上方，第一全環繞式閘極電晶體包含複數個第一通道元件，沿垂直於基底的頂表面的第一方向堆疊；第一閘極結構，位於複數個第一通道元件上方；及兩個第一源極/汲極部件，將複數個第一通道元件夾設於中間；以及第二全環繞式閘極電晶體，位於基底的第二區上方，第二全環繞式閘極電晶體包含複數個第二通道元件，沿平行於基底的頂表面的第二方向堆疊；第二閘極結構，位於複數個第二通道元件上方；及兩個第二源極/汲極部件，將複數個第二通道元件夾設於中間，其中複數個第一通道元件和複數個第二通道元件包含具有第一晶面和不同於第一晶面的第二晶面的半導體材料，且其中第一方向垂直於第一晶面，且第二方向垂直於第二晶面。
在一些其他實施例中，提供半導體裝置，半導體裝置包含第一全環繞式閘極電晶體，位於基底的第一區上方，第一全環繞式閘極電晶體包含複數個第一通道元件，沿垂直於基底的頂表面的第一方向堆疊；及N型源極/汲極部件；以及第二全環繞式閘極電晶體，位於基底的第二區上方，第二全環繞式閘極電晶體包含複數個第二通道元件，沿平行於基底的頂表面的第二方向堆疊；及P型源極/汲極部件，其中複數個第一通道元件和複數個第二通道元件包含具有第一晶面和不同於第一晶面的第二晶面的矽，其中第一方向垂直於第一晶面，且第二方向垂直於第二晶面。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含提供工件，工件包含在基底的第一區和第二區上方交錯排列的複數個第一半導體層和複數個第二半導體層；移除在工件的第二區上方交錯排列的第一半導體層和第二半導體層的一部分；在第二區中形成磊晶半導體層；將工件凹陷以在第一區中形成第一鰭及在第二區中形成複數個第二鰭；在第一鰭的第一通道區上方形成第一虛設閘極堆疊物及在第二鰭的第二通道區上方形成第二虛設閘極堆疊物；在第一虛設閘極堆疊物和第二虛設閘極堆疊物的側壁上形成閘極間隙壁；將第一鰭和第二鰭凹陷，以留下在第一虛設閘極堆疊物下方的第一鰭的一部分及在第二虛設閘極堆疊物下方的第二鰭的一部分；形成第一源極/汲極部件將第一鰭的此部分夾設於中間及形成第二源極/汲極部件將第二鰭的此部分夾設於中間；移除第一虛設閘極堆疊物和第二虛設閘極堆疊物；以及移除第一鰭的第一通道區的第一半導體層和第二鰭的第二通道區的磊晶半導體層。
本發明實施例係有關於積體電路裝置，且特別是有關於全環繞式閘極(gate-all-around，GAA)電晶體。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。
此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。再者，以下的揭露內容中一部件形成於另一部件上、連接另一部件及/或耦接另一部件可包含這些部件直接接觸的實施例，也可包含其他部件形成於這些部件之間的實施例，使得這些部件不直接接觸。此外，為了方便描述一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等以及其衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語也涵蓋包含部件的裝置的不同方向。
本文揭露形成全環繞式閘極電晶體的形成方法和有關的全環繞式閘極電晶體。在一些實施例中，本文揭露的全環繞式閘極電晶體可包含與P型全環繞式閘極電晶體相鄰的N型全環繞式閘極電晶體。可在各種裝置中實施這些配置，這些裝置例如為反相器、反及型邏輯閘極、反或型邏輯閘極和振盪器。本發明實施例考慮了所屬技術領域中具通常知識者可理解之可受益於本文描述的全環繞式閘極電晶體形成方法及/或全環繞式閘極電晶體的其他積體電路裝置。
第1圖為製造全環繞式閘極電晶體的方法10的流程圖。方法10將與第2-11、12A、12B、13A、13B、14A、14B、15A、15B、16A和16B圖所示的概略透視圖和剖面示意圖共同描述。可在方法10之前、期間和之後提供額外的步驟，且對於方法10的其他實施例，可移動、取代或消除所描述的一些步驟。
請參照第1圖和第2圖。本發明實施例的方法10開始於方塊12，其中提供工件100。工件100包含在基底102的第一區1000和第二區2000上方之交錯排列的第一半導體層104和第二半導體層106。在一些實施例中，基底102可為包含例如矽的半導體基底。替代地或額外地，基底102包含其他元素半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。或者，基底102為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。絕緣層上覆半導體基底可透過使用植氧分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法製造。在一實施例中，基底102由矽或矽頂表面組成，且矽基底或矽頂表面具有(100)晶面，(100)晶面的法線方向平行於Z方向。如以下將描述，當通道形成於第一區1000和第二區2000中時，通道具有沿平行於Y方向的晶向[110]的通道長度。
在一些實施例中，每個第一半導體層104包括矽和鍺。在一些範例中，每個第一半導體層104大致由矽和鍺組成。在這些實施例中，每個第二半導體層106包括矽。在一些範例中，每個第二半導體層106大致由矽組成。在一些實施例中，第一半導體層104和第二半導體層106可透過使用磊晶製程形成或沉積。磊晶製程可包含氣相磊晶(vapor-phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、其他合適的磊晶製程或前述之組合。在一些實施例中，在方塊12可形成2-20個第一半導體層104和2-20個第二半導體層106。在一實施例中，第一半導體層104和第二半導體層106的交錯排列開始於第一半導體層104的其中之一設置於基底102上。在一些範例中，由於第一半導體層104和第二半導體層106交錯排列於基底102上，因此第一半導體層104和第二半導體層106共用平行於Z方向的相同晶面(100)。
在一些實施例中，工件100可包含沉積於交錯排列的第一半導體層104和第二半導體層106上方的一個或多個硬遮罩層，這些硬遮罩層用於方塊14的操作。在一些實施例中，如第2圖所示，工件100包含第一硬遮罩層108和第二硬遮罩層110。在一些實施例中，第一硬遮罩層108包含氮化矽、碳化矽、碳氧化矽和氮氧化矽，且第二硬遮罩層110可包含氧化矽。
請參照第1圖和第3圖。方法10進行至方塊14，其中移除工件100的第二區2000中交錯排列的第一半導體層104和第二半導體層106的一部分。在一些實施例中，此移除可透過使用乾蝕刻製程(例如反應性離子蝕刻(reactive ion etching，RIE)製程)、濕蝕刻製程、其他合適的蝕刻製程或前述之組合進行。舉例來說，光阻層可沉積於第二硬遮罩層110上方，以用於將下方的第一硬遮罩層108和第二硬遮罩層110圖案化，且圖案化的第一硬遮罩層108和第二硬遮罩層110用作選擇性移除第二區2000中交錯排列的第一半導體層104和第二半導體層106的遮罩。在一些實施例中，此移除透過使用乾蝕刻製程進行，此乾蝕刻製程為非等向性(方向性)且容易透過蝕刻時間控制。在第3圖的一實施例中，將移除定時使得底部第一半導體層104B保留在第二區2000中的基底102上。在另一實施例中，移除全部在第二區2000中交錯排列的第一半導體層104和第二半導體層106，且底部第一半導體層104B重新沉積於第二區2000中的基底102上。因此，為了本發明實施例的目的，底部第一半導體層104B可為保留在基底102上的底部第一半導體層104B，或是在移除第二區2000中交錯排列的第一半導體層104和第二半導體層106之後重新沉積的底部第一半導體層104B。
請參照第1圖和第4圖。方法10進行至方塊16，其中在第二區2000中形成磊晶半導體層112。在一些實施例中，磊晶半導體層112可透過氣相磊晶(VPE)、分子束磊晶(MBE)、其他合適的磊晶製程或前述之組合沉積。在一些實施例中，在沉積磊晶半導體層112之後，可進行平坦化製程(例如研磨或化學機械研磨(chemical mechanical polishing，CMP))以提供工件100平坦的頂表面。在一些實施例中，磊晶半導體層112可包含矽。在一些範例中，磊晶半導體層112可大致由矽組成。
請參照第1、5和6圖。方法10進行至方塊18，其中將工件100凹陷，以在第一區1000中形成第一鰭1100及在第二區2000中形成複數個第二鰭1200，以及在這些鰭之間形成溝槽。此複數個第二鰭1200可包含2-50個第二鰭。在一些實施例中，在方塊18，在工件100的平坦化頂表面上形成第三硬遮罩層114和第四硬遮罩層116，此工件包含第一區1000中交錯排列的第一半導體層104和第二半導體層106和第二區2000中的磊晶半導體層112。在一些實施例中，第三硬遮罩層114包含氮化矽、碳化矽、碳氧化矽和氮氧化矽，且第四硬遮罩層116可包含氧化矽。接著，光阻沉積於第四硬遮罩層116上方。接著，將光阻層、第三硬遮罩層114和第四硬遮罩層116圖案化以作為將工件100凹陷的圖案化遮罩。在一些實施例中，將工件100凹陷以在第一區1000中形成一個第一鰭1100及在第二區2000中形成兩個第二鰭1200。在第6圖代表的一些實施例中，在方塊18時，不僅將交錯的第一半導體層104和第二半導體層106以及磊晶半導體層112凹陷，也將第一區1000中交錯排列的半導體層下方的基底102以及第二區2000中底部第一半導體層104B下方的基底102凹陷。
請參照第1圖和第7圖。方法10進行至方塊20，其中形成隔離部件118。在一些實施例中，在方塊18時，以絕緣材料填充溝槽以形成隔離部件。隔離部件118可包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離成分)或前述之組合。第7圖所示的隔離部件118可被稱為淺溝槽隔離(shallow trench isolation，STI)部件。在一些實施例中，隔離部件118透過以絕緣材料(例如使用化學氣相沉積製程或旋塗玻璃製程)填充溝槽來形成(在方塊18形成)。在一些實施例中，填充於溝槽中的隔離材料可透過使用合適的蝕刻劑和蝕刻製程來回蝕刻。
請參照第1圖和第8圖。方法10進行至方塊22，其中在第一鰭1100的第一通道區1002A上方沉積第一虛設閘極堆疊物120A，並在複數個第二鰭1200的第二通道區1002B上方沉積第二虛設閘極堆疊物120B。第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B可包含多層結構。在第8圖所示的實施例中，第一虛設閘極堆疊物120A包含虛設閘極介電層122A和虛設閘極電極層124A，而第二虛設閘極堆疊物120B包含虛設閘極介電層122B和虛設閘極電極層124B。第五硬遮罩層126和第六硬遮罩層127可沉積於第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B上方用於保護及後續的圖案化。在一些實施例中，虛設閘極介電層122A和122B可包含氧化矽或其他合適的介電材料。虛設閘極電極層124A和124B可包含多晶矽。在一些實施例中，第五硬遮罩層126包含氮化矽、碳化矽、碳氧化矽和氮氧化矽，且第六硬遮罩層127可包含氧化矽。第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B可透過沉積製程、微影製程、蝕刻製程、其他合適的製程或前述之組合形成。舉例來說，可進行一個或多個沉積製程以在第一鰭1100和複數個第二鰭1200的對應之第一通道區1002A和第二通道區1002B上方形成虛設閘極介電層。接著，進行沉積製程以在第一和第二虛設閘極介電層上方形成第一和第二虛設閘極電極層。沉積製程包含化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、鍍覆、其他合適的方法或前述之組合。接著，進行微影圖案化和蝕刻製程以將虛設閘極介電層和虛設閘極電極層圖案化，以形成第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B。微影圖案化製程包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如硬烤)、其他合適的製程或前述之組合。或者，可以其他方法輔助、進行或取代微影曝光製程，例如無遮罩微影、電子束寫入或離子束寫入。或者，微影圖案化製程採用奈米壓印技術。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻方法或前述之組合。
請參照第1圖和第9圖。方法10進行至方塊24，其中在第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B的側壁上形成閘極間隙壁128。閘極間隙壁128透過合適的製程形成，且閘極間隙壁128包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽或碳化矽)。舉例來說，在所示的實施例中，包含矽或氮的介電層(例如氮化矽層)可沉積於工件100上方，且後續非等向性蝕刻此介電層以形成閘極間隙壁128。在一些實施例中，閘極間隙壁128包含多層結構，例如包含氮化矽的第一介電層和包含氧化矽的第二介電層。在一些實施例中，一組以上的間隙壁(例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁及/或主要間隙壁)形成為與第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B相鄰。在這些實施例中，各組間隙壁可包含具有不同蝕刻速率的材料。舉例來說，包含矽和氧的第一介電層(例如氧化矽)可沉積於工件100上方，且後續將第一介電層非等向性蝕刻以形成與閘極堆疊物相鄰的第一間隙壁組，且包含矽和氮的第二介電層(例如氮化矽)可沉積於工件100上方，且後續將第二介電層非等向性蝕刻以形成與第一間隙壁組相鄰的第二間隙壁組。
請參照第1圖和第9圖。方法10進行至方塊26，其中使用閘極間隙壁128作為蝕刻遮罩移除第一鰭和第二鰭在對應的源極/汲極區的部分。在一些實施例中，由於電晶體的類型並非由第一通道區1002A和第二通道區1002B的摻雜類型決定，而是由源極/汲極區的摻雜類型決定，因此大量地或全部地移除第一鰭1100和複數個第二鰭1200在第一通道區1002A和第二通道區1002B之外的部分，使得可在之後的步驟中重新磊晶再成長有著摻雜物的源極/汲極部件。第一鰭1100和複數個第二鰭1200的選擇性移除可透過使用閘極間隙壁128作為蝕刻遮罩來達成。可用於方塊26的蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻方法或前述之組合。
請參照第1圖和第10圖。方法10進行至方塊28，其中在第一區1000中的每個第一半導體層104的兩端形成第一內部間隙壁130A，以及在第二區2000中的底部第一半導體層104B的兩端形成第二內部間隙壁130B。在第10圖所示的實施例中，由於第二內部間隙壁130B僅形成於底部第一半導體層104B的兩端，因此第二區2000中的第二內部間隙壁130B的最頂部低於第一區1000中的第一內部間隙壁130A的最頂部。在一些實施例中，第一內部間隙壁130A和第二內部間隙壁130B可以自對準的方式形成。舉例來說，當第一半導體層104由矽鍺(SiGe)形成時，第一半導體層104(或第二區2000的底部第一半導體層104B)可暴露於水和低氧化溫度(低於將矽氧化所需的溫度)以形成SiGe氧化物。內部間隙壁可防止源極/汲極部件在方塊32的閘極取代製程中被蝕刻。或者，內部間隙壁可由低介電常數介電質形成，以降低寄生電容。
請參照第1圖和第11圖。方法10進行至方塊30，其中在第一區1000中形成第一源極/汲極部件140A，以及在第二區2000中形成第二源極/汲極部件140B。在一些實施例中，在大致移除第一鰭1100在第一源極/汲極區1004A中的部分之後，N型摻雜半導體材料磊晶成長於第一區1000的第一源極/汲極區1004A中以形成第一源極/汲極部件140A。相似地，在大致移除複數個第二鰭1200在第二源極/汲極區1004B的部分之後，P型摻雜半導體材料磊晶成長於第二區2000的第二源極/汲極區1004B中以形成第二源極/汲極部件140B。在其他實施例中，並未完全移除在第一源極/汲極區1004A和第二源極/汲極區1004B中的鰭結構，且N型摻雜和P型摻雜半導體材料磊晶成長於鰭結構上方以環繞鰭結構。磊晶製程可採用化學氣相沉積技術(例如氣相磊晶(VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積及/或電漿輔助化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth，SEG)製程或前述之組合。磊晶製程可使用氣體及/或液體前驅物，前驅物與鰭結構(例如第一鰭1100和複數個第二鰭1200)的組成反應。在一些實施例中，N型摻雜半導體材料可為磊晶成長矽原位摻雜或佈植摻雜一種或多種N型摻雜物(例如磷、砷、其他N型摻雜物或前述之組合)，且P型摻雜半導體材料可為磊晶成長矽鍺原位摻雜或佈植摻雜一種或多種P型摻雜物(例如硼、鎵、其他P型摻雜物或前述之組合)。在一實施例中，N型摻雜半導體材料為矽原位摻雜磷，且P型摻雜半導體材料為矽鍺原位摻雜硼。
本發明實施例的以下描述將參考第12A、12B、13A、13B、14A、14B、15A、15B、16A和16B圖。第12B、13B、14B、15B和16B圖的每張圖式顯示沿X方向的剖面A-A’和B-B’。在這些圖式中的一些圖式中，為了簡潔起見，可能未清楚顯示剖面A-A’和B-B’。
請參照第12A圖和第12B圖。雖然未顯示於第1圖的方法10的個別方塊中，但是在第一源極/汲極部件140A和第二源極/汲極部件140B上方形成介電層134。在一些實施例中，介電層134可被稱為層間介電(interlevel dielectric/interlayer dielectric，ILD)層。在一些實施例中，介電層134為電性耦接各種裝置(例如電晶體、電阻、電容及/或電感)及/或將形成於工件100上的裝置的組件(例如閘極結構及/或源極/汲極部件)的多層互連(multilayer interconnect，MLI)部件的一部分，使得各種裝置及/或組件可依據工件100上的裝置的設計需求指定的方式操作。介電層134包含介電材料，介電材料包含例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。例示性的低介電常數介電材料包含氟矽玻璃(fluorinated silica glass，FSG)、碳摻雜氧化矽、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(密西根州密德蘭的陶氏化學)、聚醯亞胺、其他低介電常數介電材料或前述之組合。在一些實施例中，介電層134可具有多層結構，多層結構具有多層介電材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)132設置於介電層134與鰭結構(第一鰭1100和複數個第二鰭1200)及/或第一源極/汲極部件140A和第二源極/汲極部件140B之間。接觸蝕刻停止層132包含不同於介電層134的材料，例如接觸蝕刻停止層132為一種介電材料不同於介電層134的介電材料。在所示的實施例中，其中介電層134包含低介電常數介電材料，接觸蝕刻停止層132包含矽和氮(例如氮化矽或氮氧化矽)。介電層134和接觸蝕刻停止層132可例如透過沉積製程(例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積)、鍍覆、其他合適的方法或前述之組合形成於工件100上方。在一些實施例中，介電層134和接觸蝕刻停止層132可透過可流動化學氣相沉積(flowable CVD，FCVD)製程形成，可流動化學氣相沉積製程包含例如在工件100上方沉積可流動材料(例如液體化合物)，並透過合適技術(例如熱退火及/或紫外線輻射處理)將可流動材料轉變為固體材料。在沉積介電層134及/或接觸蝕刻停止層132之後，進行化學機械研磨製程及/或其他平坦化製程，使得到達(暴露出)虛設閘極電極層124A和124B的頂部。在所示的實施例中，虛設閘極電極層124A和124B的頂表面與介電層134的頂表面大致齊平。
請參照第1、13A、13B、14A、14B、15A和15B圖，方法10進行至方塊32，其中進行閘極取代製程以分別用第一閘極堆疊物150A和第二閘極堆疊物150B取代第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B。在一些實施例中，如第13A和13B圖所示，先將第一虛設閘極堆疊物120A和第二虛設閘極堆疊物120B透過選擇性蝕刻移除，以暴露出第一通道區1002A和第二通道區1002B。接著，如第14A和14B圖所示，第一半導體層104和底部第一半導體層104B透過乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合移除。在移除第一半導體層104和底部第一半導體層104B之後，剩下的第二半導體層106和複數個第二鰭1200中的磊晶半導體層112以大致未被蝕刻的狀態保留在原位，以作為第一區1000和第二區2000中全環繞式閘極電晶體的通道(或通道元件)。接著，界面層136形成於第一通道區1002A和第二通道區1002B上方。高介電常數介電質138形成於界面層136上方。界面層136可增強高介電常數介電質138接合至第二半導體層106和磊晶半導體層112。在一些實施例中，界面層136可包含氧化矽，且高介電常數介電質138可包含高介電常數介電材料(且因此可被稱為高介電常數介電層)，例如二氧化鉿(HfO2 )、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電材料一般被稱為具有高介電常數(例如大於氧化矽的介電常數(k≈3.9))的介電材料。高介電常數介電質138可例如透過使用原子層沉積製程形成，以在第一通道區1002A和第二通道區1002B上方順應性地沉積閘極介電材料，使得高介電常數介電質138具有大致均勻的厚度。或者，高介電常數介電質138透過使用其他合適的沉積製程形成，例如化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋塗、鍍覆、其他沉積製程或前述之組合。在一些範例中，界面層136和高介電常數介電質138可被統稱為閘極介電層。
在形成閘極介電層之後，第一閘極堆疊物150A形成於第一區1000中，且第二閘極堆疊物150B形成於第二區2000中。第一閘極堆疊物150A和第二閘極堆疊物150B可沉積於第一通道區1002A和第二通道區1002B中，以分別環繞其中的閘極介電層和通道(或通道元件)。第一閘極堆疊物150A和第二閘極堆疊物150B可包含多層，例如覆蓋層、一個或多個功函數層和金屬填充層。覆蓋層可透過使用例如原子層沉積製程沉積。在一些實施例中，覆蓋層可具有總厚度約5Å至約25Å，且可包含材料防止或消除閘極介電層與第一閘極堆疊物150A和第二閘極堆疊物150B的其他層(特別是包含金屬的閘極層)的成分之間的擴散及/或反應。在一些實施例中，覆蓋層包含金屬和氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2 N)、氮化矽鈦(TiSiN)、氮化矽鉭(TaSiN)或前述之組合。舉例來說，在所示的實施例中，覆蓋層包含鈦和氮(例如TiN)。或者，覆蓋層可透過使用其他合適的沉積製程形成，例如化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋塗、鍍覆、其他沉積製程或前述之組合。在一些實施例中，一個或多個N型功函數層可形成於第一區1000中的覆蓋層上方，且一個或多個P型功函數層可形成於第二區2000中的覆蓋層上方。在一些實施例中，可增加或減少功函數層的厚度以調整設計的不同臨界電壓。
一個或多個P型功函數層可包含任何合適的p型功函數材料，例如TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他p型功函數材料或前述之組合。在所示的實施例中，一個或多個P型功函數層包含鈦和氮，例如TiN。此一個或多個P型功函數層可透過使用合適的沉積製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋塗、鍍覆、其他沉積製程或前述之組合。在一實施例中，一個或多個P型功函數層可透過使用原子層沉積形成，使得形成的一個或多個P型功函數層為順應性的。
在一些實施例中，一個或多個N型功函數層可包含任何合適的n型功函數材料，例如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料或前述之組合。在所示的實施例中，一個或多個N型功函數層包含鈦和鋁，例如TaAlC、TaAl、TiAlC、TiAl、TaSiAl、TiSiAl、TaAlN或TiAlN。在一些實施例中，此一個或多個N型功函數層可透過使用合適的沉積製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋塗、鍍覆、其他沉積製程或前述之組合。在一實施例中，一個或多個N型功函數層可透過使用原子層沉積形成，使得形成的一個或多個N型功函數層為順應性的。
金屬填充(或塊狀)層可形成於N型/P型功函數層上方。金屬填充層可包含合適的導電材料，例如Al、W及/或Cu。在一實施例中，金屬填充層包含W。在一些其他實施例中，金屬填充層可另外或共同包含其他金屬、金屬氧化物、金屬氮化物、其他合適的材料或前述之組合。金屬填充層可透過使用合適的沉積製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋塗、鍍覆、其他沉積製程或前述之組合。在一實施例中，金屬填充層可透過使用原子層沉積形成，使得形成的金屬填充層為順應性的。
在一些實施例中，黏著層可形成於P型/N型功函數層與金屬填充層之間。在這些實施例中，黏著層包含材料促進相鄰層(例如N型/P型功函數層與第一閘極堆疊物150A和第二閘極堆疊物150B的後續形成層)之間的黏合。在一些範例中，黏著層可包含金屬(例如W、Al、Ta、Ti、Ni、Cu、Co、其他合適的金屬或前述之組合)、金屬氧化物、金屬氮化物或前述之組合。在一實施例中，黏著層包含鈦和氮，例如TiN。黏著層可透過使用合適的沉積製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋塗、鍍覆、其他沉積製程或前述之組合。在一實施例中，可使用原子層沉積，以在N型/P型功函數層上順應性沉積黏著層。
在一些其他實施例中，在形成金屬填充層之前，可選擇性地形成阻擋層，使得金屬填充層設置於阻擋層上。阻擋層包含材料阻擋及/或減少閘極堆疊層(例如金屬填充層與N型/P型功函數層)之間的擴散。
在沉積第一閘極堆疊物150A和第二閘極堆疊物150B的層之後，可進行平坦化製程以從工件100的頂表面移除多餘的閘極堆疊物材料。舉例來說，進行化學機械研磨製程直到到達(暴露出)介電層134的頂表面。在第16A和16B圖代表的實施例中，在化學機械研磨製程之後，第一閘極堆疊物150A和第二閘極堆疊物150B的頂表面與介電層134的頂表面大致共平面。
請參照第1、16A和16B圖，方法10進行至方塊34，其中在第一區1000和第二區2000中進行進一步加工，以完成N型全環繞式閘極電晶體1110和P型全環繞式閘極電晶體2220的製造。舉例來說，可形成各種接點(例如源極/汲極接點和閘極接點)有助於全環繞式閘極電晶體的操作。在一些實施例中，一個或多個層間介電層(相似於介電層134)可形成於工件100上方(特別來說，形成於介電層134及第一閘極堆疊物150A和第二閘極堆疊物150B上方)。接著，接點可形成於介電層134中及/或設置於介電層134上方的層間介電層中。在第16A和16B圖所示的實施例中，源極/汲極接點160分別電性耦接源極/汲極部件140A和140B。接點(例如源極/汲極接點160和閘極接點)包含導電材料，例如金屬。金屬包含鋁、鋁合金(例如鋁/銀/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適金屬或前述之組合。在一些實施例中，金屬矽化物層可形成於源極/汲極部件140A和140B上方，以降低源極/汲極部件140A和140B與源極/汲極接點160之間的接觸電阻。此金屬矽化物層可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或前述之組合。在一些實施例中，設置於介電層134上方的層間介電層和接點為設置於基底102上方的上述多層互連部件的一部分。多層互連部件可包含金屬層和層間介電層的組合，此組合被配置以形成垂直互連部件(例如接點及/或導通孔)及/或水平互連部件(例如導線)。各種導電部件包含相似於接點的材料。在一些實施例中，使用鑲嵌製程及/或雙鑲嵌製程以形成多層互連部件。此外，如第16B圖所示，第一閘極堆疊物150A中的通道元件至少部分地與第一內部間隙壁130A交錯排列，而第二閘極堆疊物150B中的通道元件透過第二內部間隙壁130B與基底102間隔開。
此時，包含第一閘極堆疊物150A的N型全環繞式閘極電晶體1110設置於第一區1000中，且包含第二閘極堆疊物150B的P型全環繞式閘極電晶體2220設置於第二區2000中。第17和18圖分別顯示沿第16A圖的X方向之第一通道區1002A和第二通道區1002B的剖面示意圖。請參照第17圖，在一些實施例中，N型全環繞式閘極電晶體1110在第一通道區1002A中包含數量N1的第一通道元件170A。第一通道元件170A的數量N1對應交錯排列的第一半導體層104和第二半導體層106中的第二半導體層106的數量。在一些實施例中，數量N1在2與20之間。每個第一通道元件170A包含高度H1和寬度W1。在一些實施例中，因為寬度W1大於高度H1，因此第一通道元件170A為片狀形狀，且N型全環繞式閘極電晶體1110可被稱為奈米片電晶體。再者，因為第一通道元件170A垂直(沿Z方向)堆疊，因此N型全環繞式閘極電晶體1110也可被稱為垂直奈米片電晶體或垂直堆疊奈米片電晶體。在一些實施例中，高度H1在約2nm與約15nm之間，且寬度W1在約5nm與約50nm之間。第一通道元件170A以第一間距P1設置，第一間距P1在約8nm與約25nm之間。相鄰於鰭基座或隔離部件118的頂表面的第一通道元件170A與鰭基座或隔離部件118的頂表面以第一間隔S1間隔開。在一些範例中，第一間隔S1在約3nm與約20nm之間。在一些實施例中，由寬度W1和通道長度定義的表面平面為(100)晶面，且代表第一通道元件170A的主要通道表面。
請參照第18圖，在一些實施例中，P型全環繞式閘極電晶體2220在第二通道區1002B中包含數量N2的第二通道元件170B。第二通道元件170B的數量N2對應於複數個第二鰭1200的第二鰭的數量。在一些實施例中，數量N2在2與50之間。每個第二通道元件170B包含高度H2和寬度W2。在一些實施例中，因為高度H2大於寬度W2，因此第二通道元件170B為片狀形狀，且P型全環繞式閘極電晶體2220可被稱為奈米片電晶體。再者，因為第二通道元件170B為水平(沿Y方向)排列或設置，因此P型全環繞式閘極電晶體2220也可被稱為水平奈米片電晶體。在一些實施例中，高度H2在約20nm與約100nm之間，且寬度W2在約2nm與約15nm之間。第二通道元件170B以第二間距P2設置，第二間距P2在約8nm與約50nm之間。相鄰於鰭基座或隔離部件118的頂表面的第二通道元件170B與鰭基座或隔離部件118的頂表面以第二間隔S2間隔開。在一些範例中，第二間隔S2在約3nm與約20nm之間。在一些實施例中，由高度H2和通道長度定義的平面為(110)晶面，且代表第二通道元件170B的主要通道表面。
在一些實施例中，N型全環繞式閘極電晶體1110的總通道寬度可大致且數學上以數量N1和寬度W1的乘積的兩倍((N1xW1) x 2))表示，且P型全環繞式閘極電晶體2220的總通道寬度可大致且數學上以數量N2和高度H2的乘積的兩倍((N2xH2) x 2))表示。這些數學式中包含兩個因素，因為每個通道元件具有兩個長(或主要)邊。在一些範例中，數量N1和寬度W1的乘積的兩倍((N1xW1) x 2))大致等於數量N2和高度H2的乘積的兩倍((N2xH2) x 2))。在一些實施例中，因為N型全環繞式閘極電晶體1110和P型全環繞式閘極電晶體2220具有相同的通道長度，因此第一通道元件170A在基底102上的第一佔用面積以寬度W1和通道長度的乘積表示，且第二通道元件170B的在基底102上的第二佔用面積以(W2+(N2-1)xP2)和通道長度的乘積表示。關於各別通道元件，每個第一通道元件170A與每個第二通道元件170B共享相同的通道長度(即通道長度方向尺寸)。在一些範例中，第一佔用面積等於第二佔用面積。在一些實施例中，因為高度H2大於寬度W1，因此數量N1大於數量N2。
請參照第19和20圖，在一些實施例中，除了第一區1000和第二區2000之外，工件100可包含第三區3000，顯示於第19圖中。在一些實施例中，第三區3000為長通道全環繞式閘極(GAA)電晶體3330用於模擬或輸入/輸出(input/output，I/O)應用的區域。這些長通道全環繞式閘極電晶體3330的通道長度L為N型全環繞式閘極電晶體1110或P型全環繞式閘極電晶體2220的通道長度的約3至約10倍，N型全環繞式閘極電晶體1110和P型全環繞式閘極電晶體2220可具有大致相同的通道長度。因此，第19圖為沿通道長度L方向之長通道全環繞式閘極電晶體3330的剖面示意圖。第20圖為在長通道全環繞式閘極電晶體3330的第三通道區1002C上方的第三閘極堆疊物150C的剖面示意圖。如第20圖所示，因為水平奈米片全環繞式閘極電晶體(例如第18圖中的水平奈米片)(例如長通道全環繞式閘極電晶體3330)的通道元件高度H3大於通道通道元件寬度W3，因此相較於垂直奈米片全環繞式閘極電晶體，水平奈米片全環繞式閘極電晶體承受較少垂直(沿Z方向)撓曲(deflection)，其中通道元件的撓曲可導致電晶體失效。因此，水平奈米片全環繞式閘極電晶體適用於形成長通道全環繞式閘極電晶體，例如長通道全環繞式閘極電晶體3330。因此，在一些實施例中，第三區3000可經歷方法10的方塊14和16且可包含磊晶半導體層(相似於磊晶半導體層112)而非第一半導體層104和第二半導體層106的交替排列。在第19圖所示的實施例中，長通道全環繞式閘極電晶體3330的第三通道元件170C具有第20圖顯示的剖面示意圖。在一些實施例中，長通道全環繞式閘極電晶體3330為N型全環繞式閘極電晶體且包含第三源極/汲極部件140C，第三源極/汲極部件140C也為N型。在一些範例中，第三源極/汲極部件140C可為磊晶形成矽原位摻雜或佈植摻雜N型摻雜物，例如磷或砷。在一些實施例中，第20圖中的第三通道元件170C在晶面(110)上具有主要通道面。雖然在晶面(110)上的電子移動率小於在晶面(100)上的電子移動率，但是足以用於用於模擬或輸入/輸出應用。第三通道元件170C具有寬度W3、高度H3和間距P3。在一些範例中，寬度W3、高度H3和間距P3大致等於寬度W2、高度H2和間距P2。在一些實施例中，第三通道元件170C的數量N3可大致相似於數量N2。
本發明實施例提供許多優點。在晶面(100)上的電子移動率大於在晶面(110)上的電子移動率，而在晶面(110)上的電洞移動率大於在晶面(100)上的電洞移動率。透過具有在晶面(100)上的主要通道面，第一通道單元170A具有第一區1000中N型全環繞式閘極電晶體1110增加的載子(N型電晶體的電子)移動率。相似地，透過具有在晶面(110)上的主要通道面，第二通道單元170B具有第二區2000中P型全環繞式閘極電晶體2220增加的載子(P型電晶體的質子)移動率。此外，N型全環繞式閘極電晶體1110和P型全環繞式閘極電晶體2220可包含大致相同的佔用面積，而N型全環繞式閘極電晶體1110的總通道表面積大致等於P型全環繞式閘極電晶體2220的總通道表面積。大致相似的佔用面積和通道表面積有助於包含N型全環繞式閘極電晶體和P型全環繞式閘極電晶體的裝置的調整及設計。
本揭露提供許多不同的實施例。在一實施例中，提供半導體裝置。半導體裝置包含第一全環繞式閘極(GAA)電晶體位於基底的第一區上方以及第二全環繞式閘極電晶體位於基底的第二區上方。第一全環繞式閘極電晶體包含複數個第一通道元件沿垂直於基底的頂表面的第一方向堆疊，第一閘極結構位於複數個第一通道元件上方，及兩個第一源極/汲極(S/D)部件將複數個第一通道元件夾設於中間。第二全環繞式閘極電晶體包含複數個第二通道元件沿平行於基底的頂表面的第二方向堆疊，第二閘極結構位於複數個第二通道元件上方，及兩個第二源極/汲極部件將複數個第二通道元件夾設於中間。複數個第一通道元件和複數個第二通道元件包含具有第一晶面和不同於第一晶面的第二晶面的半導體材料。第一方向垂直於第一晶面，且第二方向垂直於第二晶面。
在一些實施例中，第一全環繞式閘極電晶體為N型，且第二全環繞式閘極電晶體為P型。在一些實施例中，第一晶面為(100)面，且第二晶面為(110)面。在一些範例中，每個複數個第一通道元件具有平行於基底的頂表面的第一寬度及垂直於基底的頂表面的第一高度，且每個複數個第二通道元件具有平行於基底的頂表面的第二寬度及垂直於基底的頂表面的第二高度。在這些範例中，第一寬度大於第一高度，其中，且第二寬度小於第二高度。在一些實施例中，在一些實施例中，此兩個第一源極/汲極部件包含矽和N型摻雜物，且兩個第二源極/汲極部件包含矽鍺和P型摻雜物。在一些實施例中，半導體材料包括矽。在一些實施例中，複數個第一通道元件與複數個第一內部間隔部件交錯排列，且複數個第二通道元件透過複數個第二內部間隔部件與基底隔開。複數個第一內部間隔部件的最頂部第一間隔部件比複數個第二內部間隔部件的最頂部第二間隔部件更遠離基底。在一些實施例中，複數個第一通道元件的通道長度與複數個第二通道元件的通道長度大致相同。
在另一實施例中，提供半導體裝置。半導體裝置包含第一全環繞式閘極(GAA)電晶體位於基底的第一區上方以及第二全環繞式閘極電晶體位於基底的第二區上方。第一全環繞式閘極電晶體包含複數個第一通道元件沿垂直於基底的頂表面的第一方向堆疊，及N型源極/汲極(S/D)部件。第二全環繞式閘極電晶體包含複數個第二通道元件沿平行於基底的頂表面的第二方向堆疊，及P型源極/汲極部件。複數個第一通道元件和複數個第二通道元件包含具有第一晶面和不同於第一晶面的第二晶面的矽。第一方向垂直於第一晶面，且第二方向垂直於第二晶面。
在一些實施例中，第一晶面為(100)面，且第二晶面為(110)面。在一些實施例中，第一全環繞式閘極電晶體在基底上具有第一佔用面積，第二全環繞式閘極電晶體在基底上具有第二佔用面積，且第一佔用面積與第二佔用面積大致相等。在一些範例中，第一全環繞式閘極電晶體的第一總通道寬度與第二全環繞式閘極電晶體的第二總通道寬度大致相等。在一些實施例中，複數個第一通道元件包含第一數量(N1)的第一通道元件，且複數個第二通道元件包含第二數量(N2)的第二通道元件。在一些範例中，第一數量(N1)大於第二數量(N2)。在一些實施例中，每個複數個第一通道元件具有平行於基底的頂表面的第一寬度(W1)及垂直於基底的頂表面的第一高度(H1)，且每個複數個第二通道元件具有平行於基底的頂表面的第二寬度(W2)及垂直於基底的頂表面的第二高度(H2)。在這些實施例中，第一寬度(W1)大於第一高度(H1)，且第二寬度(W2)小於第二高度(H2)。在一些實施例中，第一全環繞式閘極電晶體的第一總通道寬度包含第一數量和第一寬度的乘積的兩倍((N1 x W1) x 2)，且第二全環繞式閘極電晶體的第二總通道寬度包含第二數量和第二高度的乘積的兩倍((N2 x H2) x 2)。第一總通道寬度大致等於第二總通道寬度。在一些實施例中，半導體裝置更包含第三全環繞式閘極電晶體位於基底的第三區上方。第三全環繞式閘極電晶體包含複數個第三通道元件沿平行於基底的頂表面的第二方向堆疊，及源極/汲極部件。在這些實施例中，源極/汲極部件為N型，第一全環繞式閘極電晶體具有第一通道長度，第二全環繞式閘極電晶體具有第二通道長度，且第三全環繞式閘極電晶體具有第三通道長度。在這些實施例中，第一通道長度與第二通道長度大致相同，且第三通道長度大於第一通道長度。在一些範例中，第一全環繞式閘極電晶體為輸入/輸出(I/O)全環繞式閘極電晶體。
在另一實施例中，提供一方法。此方法包含提供工件，工件包含在基底的第一區和第二區上方交錯排列的複數個第一半導體層和複數個第二半導體層；移除在工件的第二區上方交錯排列的第一半導體層和第二半導體層的一部分；在第二區中形成磊晶半導體層；將工件凹陷以在第一區中形成第一鰭及在第二區中形成複數個第二鰭；在第一鰭的第一通道區上方形成第一虛設閘極堆疊物及在第二鰭的第二通道區上方形成第二虛設閘極堆疊物；在第一虛設閘極堆疊物和第二虛設閘極堆疊物的側壁上形成閘極間隙壁；將第一鰭和第二鰭凹陷，以留下在第一虛設閘極堆疊物下方的第一鰭的一部分及在第二虛設閘極堆疊物下方的第二鰭的一部分；形成第一源極/汲極部件將第一鰭的此部分夾設於中間及形成第二源極/汲極部件將第二鰭的此部分夾設於中間；移除第一虛設閘極堆疊物和第二虛設閘極堆疊物；以及移除第一鰭的第一通道區的第一半導體層和第二鰭的第二通道區的磊晶半導體層。
在一些實施例中，第一半導體層主要由矽鍺組成，且第二半導體層主要由矽組成。在一些實施例中，磊晶半導體層主要由矽組成。在一些實施例中，此方法更包含在形成第一源極/汲極部件和第二源極/汲極部件之前，在第二半導體層之間形成內部間隙壁。在一些實施例中，第一源極/汲極部件為N型，且第二源極/汲極部件為P型。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:方法 12,14,16,18,20,22,24,26,28,30,32,34:方塊 100:工件 102:基底 104:第一半導體層 104B:底部第一半導體層 106:第二半導體層 108:第一硬遮罩層 110:第二硬遮罩層 112:磊晶半導體層 114:第三硬遮罩層 116:第四硬遮罩層 118:隔離部件 120A:第一虛設閘極堆疊物 120B:第二虛設閘極堆疊物 122A,122B:虛設閘極介電層 124A,124B:虛設閘極電極層 126:第五硬遮罩層 127:第六硬遮罩層 128:閘極間隙壁 130A:第一內部間隙壁 130B:第二內部間隙壁 132:接觸蝕刻停止層 134:介電層 136:界面層 138:高介電常數介電質 140A:第一源極/汲極部件 140B:第二源極/汲極部件 140C:第三源極/汲極部件 150A:第一閘極堆疊物 150B:第二閘極堆疊物 150C:第三閘極堆疊物 160:源極/汲極接點 170A:第一通道元件 170B:第二通道元件 170C:第三通道元件 1000:第一區 1002A:第一通道區 1002B:第二通道區 1004A:第一源極/汲極區 1004B:第二源極/汲極區 1100:第一鰭 1110:N型全環繞式閘極電晶體 1200:第二鰭 2000:第二區 2220:P型全環繞式閘極電晶體 3000:第三區 3330:長通道全環繞式閘極電晶體 (100),(110):晶面 H1,H2,H3:高度 L:通道長度 N1,N2,N3:數量 P1,P2,P3:間距 S1,S2,S3:間隔 W1,W2,W3:寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據本發明實施例的各種方面之全環繞式閘極電晶體的製造方法的流程圖。 第2-11、12A、12B、13A、13B、14A、14B、15A、15B、16A和16B為依據本發明實施例的各種方面，例如與第1圖的方法相關聯之各種製造階段，在工件上的全環繞式閘極電晶體的透視圖和剖面示意圖。 第17圖為依據本發明實施例的各種方面之第一類型的全環繞式閘極電晶體的通道區的概略剖面示意圖。 第18圖為依據本發明實施例的各種方面之第二類型的全環繞式閘極電晶體的通道區的概略剖面示意圖。 第19圖為第三類型的全環繞式閘極電晶體的概略橫向側視圖。 第20圖為第三類型的全環繞式閘極電晶體的概略剖面示意圖。
100:工件
102:基底
112:磊晶半導體層
128:閘極間隙壁
130A:第一內部間隙壁
130B:第二內部間隙壁
132:接觸蝕刻停止層
140A:第一源極/汲極部件
140B:第二源極/汲極部件
150A:第一閘極堆疊物
150B:第二閘極堆疊物
160:源極/汲極接點
1000:第一區
1110:N型全環繞式閘極電晶體
2000:第二區
2220:P型全環繞式閘極電晶體

Claims (20)

  1. 一種半導體裝置，包括: 一第一全環繞式閘極電晶體，位於一基底的一第一區上方，該第一全環繞式閘極電晶體包括: 複數個第一通道元件，沿垂直於該基底的頂表面的一第一方向堆疊； 一第一閘極結構，位於該複數個第一通道元件上方；及 兩個第一源極/汲極部件，將該複數個第一通道元件夾設於中間；以及 一第二全環繞式閘極電晶體，位於該基底的一第二區上方，該第二全環繞式閘極電晶體包括: 複數個第二通道元件，沿平行於該基底的頂表面的一第二方向堆疊； 一第二閘極結構，位於該複數個第二通道元件上方；及 兩個第二源極/汲極部件，將該複數個第二通道元件夾設於中間， 其中該複數個第一通道元件和該複數個第二通道元件包括具有一第一晶面和不同於該第一晶面的一第二晶面的一半導體材料，且其中該第一方向垂直於該第一晶面，且該第二方向垂直於該第二晶面。
  2. 如請求項1之半導體裝置，其中該第一全環繞式閘極電晶體為N型，且該第二全環繞式閘極電晶體為P型。
  3. 如請求項1之半導體裝置，其中該第一晶面為(100)面，且該第二晶面為(110)面。
  4. 如請求項1之半導體裝置，其中每個該複數個第一通道元件具有平行於該基底的頂表面的一第一寬度及垂直於該基底的頂表面的一第一高度，其中該第一寬度大於該第一高度，其中每個該複數個第二通道元件具有平行於該基底的頂表面的一第二寬度及垂直於該基底的頂表面的一第二高度，其中該第二寬度小於該第二高度。
  5. 如請求項1之半導體裝置，其中該複數個第一通道元件與複數個第一內部間隔部件交錯排列，其中該複數個第二通道元件透過複數個第二內部間隔部件與該基底隔開，其中該複數個第一內部間隔部件的一最頂部第一間隔部件比該複數個第二內部間隔部件的一最頂部第二間隔部件更遠離該基底。
  6. 如請求項1之半導體裝置，其中該複數個第一通道元件的通道長度與該複數個第二通道元件的通道長度大致相同。
  7. 一種半導體裝置，包括: 一第一全環繞式閘極電晶體，位於一基底的一第一區上方，該第一全環繞式閘極電晶體包括: 複數個第一通道元件，沿垂直於該基底的頂表面的一第一方向堆疊；及 一N型源極/汲極部件；以及 一第二全環繞式閘極電晶體，位於該基底的一第二區上方，該第二全環繞式閘極電晶體包括: 複數個第二通道元件，沿平行於該基底的頂表面的一第二方向堆疊；及 一P型源極/汲極部件， 其中該複數個第一通道元件和該複數個第二通道元件包括具有一第一晶面和不同於該第一晶面的一第二晶面的矽，其中該第一方向垂直於該第一晶面，且該第二方向垂直於該第二晶面。
  8. 如請求項7之半導體裝置，其中該第一晶面為(100)面，且該第二晶面為(110)面。
  9. 如請求項7之半導體裝置，其中該第一全環繞式閘極電晶體在該基底上具有一第一佔用面積，該第二全環繞式閘極電晶體在該基底上具有一第二佔用面積，且該第一佔用面積與該第二佔用面積大致相等。
  10. 如請求項7之半導體裝置，其中該第一全環繞式閘極電晶體的一第一總通道寬度與該第二全環繞式閘極電晶體的一第二總通道寬度大致相等。
  11. 如請求項7之半導體裝置，其中該複數個第一通道元件包括一第一數量的第一通道元件，且該複數個第二通道元件包括一第二數量的第二通道元件，且該第一數量大於該第二數量。
  12. 如請求項11之半導體裝置，其中每個該複數個第一通道元件具有平行於該基底的頂表面的一第一寬度及垂直於該基底的頂表面的一第一高度，其中該第一寬度大於該第一高度，其中每個該複數個第二通道元件具有平行於該基底的頂表面的一第二寬度及垂直於該基底的頂表面的一第二高度，其中該第二寬度小於該第二高度。
  13. 如請求項12之半導體裝置，其中該第一全環繞式閘極電晶體的一第一總通道寬度包含該第一數量和該第一寬度的乘積的兩倍，其中該第二全環繞式閘極電晶體的一第二總通道寬度包含該第二數量和該第二高度的乘積的兩倍，其中該第一總通道寬度大致等於該第二總通道寬度。
  14. 如請求項7之半導體裝置，更包括: 一第三全環繞式閘極電晶體，位於該基底的一第三區上方，該第三全環繞式閘極電晶體包括: 複數個第三通道元件，沿平行於該基底的頂表面的該第二方向堆疊；及 一源極/汲極部件，其中該源極/汲極部件為N型， 其中該第一全環繞式閘極電晶體具有一第一通道長度，該第二全環繞式閘極電晶體具有一第二通道長度，且該第三全環繞式閘極電晶體具有一第三通道長度，其中該第一通道長度與該第二通道長度大致相同，且該第三通道長度大於該第一通道長度。
  15. 如請求項14之半導體裝置，其中該第一全環繞式閘極電晶體為一輸入/輸出全環繞式閘極電晶體。
  16. 一種半導體裝置的形成方法，包括: 提供一工件，該工件包含在一基底的一第一區和一第二區上方交錯排列的複數個第一半導體層和複數個第二半導體層； 移除在該工件的該第二區上方交錯排列的該複數個第一半導體層和該複數個第二半導體層的一部分； 在該第二區中形成一磊晶半導體層； 將該工件凹陷以在該第一區中形成一第一鰭及在該第二區中形成複數個第二鰭； 在該第一鰭的一第一通道區上方形成一第一虛設閘極堆疊物及在該複數個第二鰭的一第二通道區上方形成一第二虛設閘極堆疊物； 在該第一虛設閘極堆疊物和該第二虛設閘極堆疊物的側壁上形成一閘極間隙壁； 將該第一鰭和該複數個第二鰭凹陷，以留下在該第一虛設閘極堆疊物下方的該第一鰭的一部分及在該第二虛設閘極堆疊物下方的該複數個第二鰭的一部分； 形成一第一源極/汲極部件將該第一鰭的該部分夾設於中間及形成一第二源極/汲極部件將該複數個第二鰭的該部分夾設於中間； 移除該第一虛設閘極堆疊物和該第二虛設閘極堆疊物；以及 移除該第一鰭的該第一通道區的該複數個第一半導體層和該複數個第二鰭的該第二通道區的該磊晶半導體層。
  17. 如請求項16之半導體裝置的形成方法，其中該複數個第一半導體層主要由矽鍺組成，且該複數個第二半導體層主要由矽組成。
  18. 如請求項16之半導體裝置的形成方法，其中該磊晶半導體層主要由矽組成。
  19. 如請求項16之半導體裝置的形成方法，更包括: 在形成該第一源極/汲極部件和該第二源極/汲極部件之前，在該複數個第二半導體層之間形成複數個內部間隙壁。
  20. 如請求項16之半導體裝置的形成方法，其中該第一源極/汲極部件為N型，且該第二源極/汲極部件為P型。
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