TW202044329A - 半導體製程結果預測方法 - Google Patents
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Abstract
本發明為一種半導體製程結果預測方法,包括輸入至少一製程參數至一類神經網路估算模型中,以估測出至少一類神經網路估測數值,同時輸入該製程參數至一物理估算模型中,以估測出至少一物理估測數值。接著分別輸入製程參數至一類神經網路權重模型以及一物理權重模型,以訓練出一類神經網路訓練權重以及一物理訓練權重。最後將類神經網路估測數值、物理估測數值、類神經網路訓練權重以及物理訓練權重輸入一半導體製程結果預測方程式中,以估算出一半導體製程結果預測值。根據本發明之方法,僅需較少資料點,即可估測出半導體製程結果。
Description
本發明係有關一種製程數據估測技術,特別是指一種半導體製程結果預測方法。
半導體問世之後,大幅改變了電子產品使用的形式,半導體的發明令行動裝置、計算機等相關的電子產品變得更小、更輕巧,更方便被攜帶,同時半導體的發明更被譽為與印刷機、電力、盤尼西林併列為四大重要發明之一的技術。
半導體的體積小且可承載的功能多,故半導體可以說是相當精密的電子元件,當然製作半導體的機台以及製作過程,也是相對精密且複雜的技術,理所當然製作半導體的各項參數也相對多筆且複雜,若其中關鍵的參數產生偏差,就很有可能造成製程偏離,令半導體元件製作良率降低,嚴重者可能整批半導體元件都需被報廢,所耗費的製作成本也跟著提高。
半導體的製作的流程簡單來說可如第一圖所示,首先圖案化主動區域,接著進行局部氧化(LOCOS),P型井以及N型井離子植入,接著對P型以及N型半導體植入臨界電壓(Vt),以依序形成閘極氧化層、多晶矽閘極沉積、(poly gate)、圖案化閘極經過再氧化後,進行P型以及N型半導體Halo/低參雜汲極(LDD),並在P型以及N型半導體的源/汲極上重摻雜,接著在對半導體進行快速熱退火(Spike RTA)、物理氣相沉積鎳(PVD NI)以及令鎳化矽低溫退火。
以半導體的蝕刻為例,請配合參照第二A圖以及第二B圖,如圖所示,根據不同的臨界電壓(Vt)、寬度(Width)、蝕刻比(d/W)、氣體的蝕刻時間(s)等都會影響到蝕刻的深度(R)。第三A圖至第三D圖為顯微鏡下進行蝕刻後的樣品,第三A圖係在40毫託(mTorr)的壓力,電感應偶合電漿1250瓦(W ICP)功率,200標準狀態毫升/6分(sccm SF6)流速,50次的蝕刻週期時間,以及線寬為1微米()的條件下所呈現的蝕刻態樣;第三B圖則為在40毫託(mTorr)的壓力,電感應偶合電漿1250瓦(W ICP)功率,200標準狀態毫升/6分(sccm SF6)流速,50次的蝕刻週期時間以及線寬為0.8微米()的條件下所呈現的蝕刻態樣;第三C圖線寬為在40毫託(mTorr)的壓力,電感應偶合電漿1250瓦(W ICP)功率,200標準狀態毫升/6分(sccm SF6)流速,20次的蝕刻週期時間以及線寬為1微米()的條件下所呈現的蝕刻態樣;第三D圖線寬為在40毫託(mTorr)的壓力,電感應偶合電漿1250瓦(W ICP)功率,200標準狀態毫升/6分(sccm SF6)流速,20次的蝕刻週期時間以及線寬為0.3微米()的條件下所呈現的蝕刻態樣。
由上述可知,半導體體積小的製作過程不但精細,步驟也相當繁瑣,因此為了降低半導體製作的成本以及時間的耗費,在製作半導體之前使用半導體工藝模擬工具對半導體製程進行預測,已逐漸成為半導體產業中的新興方法。目前採用半導體工藝模擬工具多為物理預測的電腦輔助設計技術(Technology Computer Aided Design,TCAD)估算模型,或利用過去歷史統計資料帶入神經網路所訓練出來的人工神經網路(Artificial Neural Network,ANN)估算模型。其中TCAD估算模型係將製程參數,如蝕刻氣體、蝕刻寬度以及蝕刻時間輸入到TCAD估算模型中,TCAD估算模型即可估測出蝕刻完成半導體的各項參數,如半導體的蝕刻深度等參數。
接著請參照第四圖,以說明ANN估算模型,ANN估算模型為經過大筆的半導體資料所訓練出來的,只要輸入多筆蝕刻寬度、時間等參數進行訓練,往後只要輸入蝕刻寬度及時間等參數,就可預測出蝕刻深度,因此若ANN估算模型所能蒐集的資料越多,估測出來的半導體製程結果也就越精確,但蒐集大筆資料對於半導體製程來說具有相當大的阻力,除了蒐集資料需要大筆經費之外,對於精密製作的半導體製程來說,所需蒐集的資料永遠不足,因此使用ANN估算模型所能估測的半導體製程果,也是相當有限。
有鑑於此,本發明遂針對上述習知技術之缺失,提出一種半導體製程結果預測方法,以有效克服上述之該等問題。
本發明之主要目的係在提供一種半導體製程結果預測方法,其僅需要較少資料點,即可快速估測出半導體製程結果,不但可減少製程嘗試錯誤所需的經費,同時更可減少半導體製程的耗損。
為達上述之目的,本發明係提供一種半導體製程結果預測方法,步驟包括,首先輸入至少一製程參數至一類神經網路估算模型中,以估測出至少一類神經網路估測數值,以及輸入至少一製程參數至一物理估算模型中,以估測出至少一物理估測數值。接著輸入製程參數至一類神經網路權重模型以訓練出一類神經網路訓練權重,以及輸入製程參數至一物理權重模型以訓練出一物理訓練權重,最後輸入類神經網路估測數值、物理估測數值、類神經網路訓練權重以及物理訓練權重至一半導體製程結果預測方程式中,以估算出一半導體製程結果預測值。
其中類神經網路權重模型之產生步驟包括,蒐集實際產生半導體時,該半導體的製程結果,並將其設定為一製程結果目標數值,接著將製程結果目標數值、類神經網路估測數值以及物理估測數值輸入一類神經網路目標權重方程式,以估算出一類神經網路目標權重,其中類神經網路目標權重方程式如下所示:
其中為類神經網路目標權重,為製程結果目標數值,為類神經網路估測數值,為物理估測數值。最後輸入製程參數與類神經網路目標權重至一神經網路模型(Neural Network)進行訓練,以產生類神經網路權重模型。
其中物理權重模型產生步驟包括,蒐集實際產生半導體時,半導體的製程結果,並將其設定為一製程結果目標數值,接著將製程結果目標數值、類神經網路估測數值以及物理估測數值輸入一物理目標權重方程式,以估算出一物理目標權重,其中目標權重方程式如下所示:
其中為物理目標權重,為製程結果目標數值,為類神經網路估測數值,為物理估測數值。最後輸入製程參數與物理目標權重至一神經網路模型(Neural Network)進行訓練,以產生物理權重模型。
底下藉由具體實施例詳加說明,當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
利用本發明之方法僅需輸入較少的資料點,即可快速估測出半導體製程結果,不但可減少收集大筆半導體實驗資料的經費,同時使用本發明之方法亦可提升半導體製程的準確度,有效減少半導體製程中成本的耗損。
接下來詳細說明本發明之方法如何達到上述之功效,首先請參照第五圖,以說明本發明之半導體製程結果預測方法所應用之硬體裝置,其包括一輸入裝置10、一處理裝置12以及一顯示裝置14,處理裝置12分別電性連接輸入裝置10以及顯示裝置14。其中輸入裝置10可為鍵盤或可輸入資料之裝置,處理裝置12則為中央處理器,處理裝置12內載有本發明半導體製程結果預測方法之電腦程式流程,以及半導體工藝模擬工具,如類神經網路估算模型以及物理估算模型,其中類神經網路估算模型為由類神經網路資料帶入神經網路所訓練出來的人工神經網路(Artificial Neural Network,ANN)估算模型,以及物理估算模型,其可為電腦輔助設計技術(Technology Computer Aided Design,TCAD)估算模型,處理裝置12可針對輸入裝置10所輸入的製程參數等資料進行估測或進行其他資料處理,以產生半導體製程結果預測值。顯示裝置14可為顯示螢幕,以顯示處理裝置12所估測的半導體製程結果預測值或其他資訊。
接下來請參照第五圖與第六圖,以詳細說明如何使用本發明之方法估測出半導體程結果預測值,首先進入步驟S10,在輸入裝置10輸入至少一製程參數,本實施例舉例製程參數為蝕刻寬度、蝕刻時間以及蝕刻的氣體流量等,令處理裝置12將製程參數帶入類神經網路估算模型(ANN)中,請同時配合第七圖,如圖所示,將多筆製程參數帶入類神經網路估算模型(ANN),以估測出至少一類神經網路估測數值,本實施例舉例為蝕刻深度類神經網路估測數值,同時處理裝置12也一併將相同的製程參數輸入物理估算模型(TACD)中,以估測出至少一物理估測數值,本實施例舉例為蝕刻深度物理估測數值。其中類神經網路估算模型為過去多筆的半導體的製程參數以及實際製作完成之實際半導體數值,帶入人工神經網路(Artificial Neural Network,ANN)中所訓練出來而產生的估算模型,本實施例舉例製程參數為蝕刻寬度、蝕刻時間以及蝕刻的氣體流量等,相對的實際半導體數值就為半導體的蝕刻深度等資訊。物理估算模型則因本實施例舉例製程參數為蝕刻寬度、蝕刻時間以及蝕刻的氣體流量,故本實施例舉例物理估算模型可表示為以下方程式:
其中為傳輸概率或克努生係數(Knudsen coefficient),為影響蝕刻特徵頂部的氣體流量,為蝕刻寬度,為蝕刻特徵底部表面的反應機率,為蝕刻特徵底部表面的蝕刻比率,為蝕刻特徵頂部的蝕刻比率,為經過時間的蝕刻寬度,為在時間的特徵寬度,以估測出蝕刻深度物理估測數值。
估測出類神經網路估測數以及物理估測數值之後,接著進入步驟S12,處理裝置12再將與上述步驟S10相同的製程參數輸入至一類神經網路權重模型中,以訓練出一類神經網路訓練權重,同時處理裝置12也一併輸入相同的製程參數至一物理權重模型中,以訓練出一物理訓練權重,其中類神經網路權重模型可表示為以下方程式: 為類神經網路訓練權重,為製程參數。物理權重模型可表示為以下方程式: 為物理訓練權重,為製程參數。
最後進入步驟S14,並請配合參照第八圖,處理裝置12再輸入類神經網路估測數值、物理估測數值、類神經網路訓練權重以及物理訓練權重至一半導體製程結果預測方程式中,以估算出一半導體製程結果預測值,其中半導體製程結果預測方程式如下所示:
其中為半導體製程結果預測值,為類神經網路估測數值,為物理估測數值,為類神經網路訓練權重,為物理訓練權重,為製程參數。
透過上述步驟可快速的估測出製作出來的半導體製程結果預測值,且根據本發明之方法,即使所能收集的到的資料量降低,同時透過不同權重的調整分配,令本發明有效提升半導體製程結果預測值的可信度。因此定義出權重比例的類神經網路權重模型以及物理權重模型,對於本發明之方法來說也佔有相當重要的一部分,故本實施例接著針對類神經網路權重模型以及物理權重模型詳細說明。
首先說明類神經網路權重模型,請參照第九圖、第十A圖以及第十B圖,以詳細說明本發明步驟S12中的類神經網路權重模型之產生步驟,如步驟S20所示,蒐集製程結果目標數值為實際產生半導體時,半導體的各項製程結果數值,如半導體的蝕刻深度,並設定為一製程結果目標數值,以透過輸入裝置10在處理裝置12中輸入製程結果目標數值,製程結果目標數值為實際產生半導體時,半導體的各項數值,如半導體的蝕刻深度。接著請參照步驟S22,處理裝置12將真實實驗數據之製程結果目標數值,以及上述步驟S10所估算的類神經網路估測數值類神經網路以及物理估測數值輸入一類神經網路目標權重方程式,以估算出一類神經網路目標權重,其中類神經網路目標權重方程式如下所示:
其中為類神經網路目標權重,為製程結果目標數值,為類神經網路估測數值,為物理估測數值。
最後進入步驟S24,處理裝置12再輸入製程參數,以及上述步驟S22所估測出的類神經網路目標權重至一神經網路模型(Neural Network)進行訓練,以產生類神經網路權重模型,如第十B圖所示。當然上述的製程參數以及類神經網路目標權重皆為複數筆,多能達到上千萬筆以上,將製程參數以及類神經網路目標權重帶入模型訓練後,產生類神經網路權重模型,往後只要輸入層輸入製程參數至類神經網路權重模型,類神經網路權重模型就能產生對應該製程參數的類神經網路訓練權重。
接下來請參照第九圖、第十一A圖以及第十一B圖,以詳細說明本發明步驟S12中的物理權重模型之產生步驟,首先進入步驟S30,蒐集製程結果目標數值為實際產生半導體時,半導體的各項製程結果數值,如半導體的蝕刻深度,並設定為一製程結果目標數值,以透過輸入裝置10輸入製程結果目標數值至處理裝置12中,其中製程結果目標數值為實際產生半導體時的半導體的數值,如半導體的蝕刻深度。接著進入步驟S32,處理裝置12將製程結果目標數值,以及上述步驟S10所估算的類神經網路估測數值以及物理估測數值輸入一物理目標權重方程式,以估算出一物理目標權重,其中目標權重方程式如下所示:
其中為物理目標權重,為製程結果目標數值,為類神經網路估測數值,為物理估測數值。
最後進入步驟S34,處理裝置12再輸入製程參數,與上述步驟S32所估測出的物理目標權重至一神經網路模型(Neural Network)進行訓練,以產生物理權重模型,如第十一B圖所示。當然上述的製程參數以及物理目標權重皆為複數筆,能達到上千萬筆以上,將製程參數以及類神經網路目標權重帶入神經網路模型訓練後,產生物理權重模型,往後只要輸入層輸入製程參數至物理權重模型,物理權重模型就能產生對應該製程參數的物理訓練權重。
接下來請參照第十二A圖、第十二B圖以及第十二C圖,以比較ANN以及本發明半導體製程結果預測方法(AWNN)的估測數值。其中第十二A圖為使用15個蒐集數據量來訓練ANN估測模組的實驗數據圖,可以看出傳統的ANN估測模組可以適應深寬比效應(aspect ratio dependent etching effect,ARDE)問題中的訓練集。第十二B圖則比較了使用傳統ANN估測模組與本發明半導體製程結果預測方法(AWNN)情況下的訓練集。接著實際估測數據則如第十二C圖所示,其為本發明AWNN與ANN實際估測的情況,由圖可知,AWNN所預測出來的數值與實際半導體數值,相較於傳統的ANN模型估測的數值與實際半導體數值來說,AWNN所預測出來的數值與實際半導體數值是更為接近的,故認為本發明AWNN的估測效果會比過去傳統ANN模型估測所估測的數值還要精準。
請參照十三A圖、第十三B圖以及第十三C圖,其中第十三A圖為使用30個蒐集數據量來訓練ANN估測模組的實驗數據圖。第十三B圖則比較了使用傳統ANN估測模組與本發明半導體製程結果預測方法(AWNN)情況下的訓練集。實際估測數據則如第十三C圖所示,其為本發明AWNN與ANN實際估測的情況,由圖可知,本發明AWNN在蒐集數據量30時,AWNN所預測出來的數值與實際半導體數值是比傳統的ANN模型估測的數值還要接近的,可以知道本發明AWNN的估測效果會比過去傳統ANN模型估測,所估測的數值還要精準。
請參照第十四A圖、第十四B圖以及第十四C圖,其中十四A圖為使用45個蒐集數據量來訓練ANN估測模組的實驗數據圖。第十四B圖則比較了使用傳統ANN估測模組與本發明半導體製程結果預測方法(AWNN)情況下的訓練集。如第十四C圖所示,其為本發明AWNN與ANN實際估測的情況,由圖可知,本發明AWNN在蒐集數據量45時,所預測出來的數值與實際半導體數值是比傳統的ANN模型估測的數值還要接近的,由此可以知道本發明AWNN的估測效果比過去傳統ANN模型估測所估測的數值還要精準。
綜上所述,根據本發明之方法估測半導體製程結果,不但可估測出具精準度的半導體製程結果,且估測時需要較少資料點,能有效減省資料收集的經費,同時提升半導體製程的準確度,以減少半導體製程的耗損。
唯以上所述者,僅為本發明之較佳實施例而已,並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾,均應包括於本發明之申請專利範圍內。
10:輸入裝置
12:處理裝置
14:顯示裝置
第一圖係為習知半導體製程流程圖。
第二A圖係為習知半導體蝕刻狀態示意圖。
第二B圖係為習知不同製程參數產生的實驗數據示意圖。
第三A圖至第三D圖係為習知顯微鏡下蝕刻後的半導體示意圖。
第四圖係為習知ANN估算模型狀態圖。
第五圖係為本發明方法所應用之裝置方塊圖。
第六圖係為本發明之方法流程圖。
第七圖係為本發明之ANN估算模型狀態圖。
第八圖係為本發明之半導體製程結果預測方程式示意圖。
第九圖係為本發明之產生類神經網路及物理權重模型示意圖。
第十A圖係為本發明之類神經網路權重模型產生方法流程圖。
第十B圖係為本發明之類神經網路權重模型狀態圖。
第十一A圖係物理權重模型產生方法流程圖。
第十一B圖係為本發明之物理權重模型狀態圖。
第十二A圖至第十二C圖係為本發明第一實施例之實驗數據圖。
第十三A圖至第十三C圖係為本發明第二實施例之實驗數據圖。
第十四A圖至第十四C圖係為本發明第三實施例之實驗數據圖。
Claims (10)
- 一種半導體製程結果預測方法,包括下列步驟: 輸入至少一製程參數至一類神經網路估算模型中,以估測出至少一類神經網路估測數值,以及輸入至少一該製程參數至一物理估算模型中,以估測出至少一物理估測數值; 輸入該製程參數至一類神經網路權重模型以訓練出一類神經網路訓練權重,以及輸入該製程參數至一物理權重模型以訓練出一物理訓練權重;以及 輸入該類神經網路估測數值、該物理估測數值、該類神經網路訓練權重以及該物理訓練權重至一半導體製程結果預測方程式中,以估算出一半導體製程結果預測值。
- 如請求項1所述之半導體製程結果預測方法,其中該類神經網路權重模型之產生步驟包括: 蒐集實際產生半導體時,該半導體的製程結果,並將其設定為一製程結果目標數值; 將該製程結果目標數值、該類神經網路估測數值以及該物理估測數值輸入一類神經網路目標權重方程式,以估算出一類神經網路目標權重;以及 輸入該製程參數與該類神經網路目標權重至一神經網路模型(Neural Network)進行訓練,以產生該類神經網路權重模型。
- 如請求項1所述之半導體製程結果預測方法,其中該物理權重模型之產生步驟包括: 蒐集實際產生半導體時,該半導體的製程結果,並將其設定為一製程結果目標數值; 將該製程結果目標數值、該類神經網路估測數值以及該物理估測數值輸入一物理目標權重方程式,以估算出一物理目標權重;以及 輸入該製程參數與該物理目標權重至一神經網路模型(Neural Network)進行訓練,以產生該物理權重模型。
- 如請求項1所述之半導體製程結果預測方法,其中該製程參數可為蝕刻寬度以及蝕刻時間。
- 如請求項1所述之半導體製程結果預測方法,其中該類神經網路估算模型為人工神經網路(Artificial Neural Network,ANN)估算模型。
- 如請求項1所述之半導體製程結果預測方法,其中該物理估算模型為電腦輔助設計技術(Technology Computer Aided Design,TCAD)估算模型。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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TW202044329A true TW202044329A (zh) | 2020-12-01 |
TWI713085B TWI713085B (zh) | 2020-12-11 |
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---|---|---|---|
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Country Status (1)
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---|---|
TW (1) | TWI713085B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114841378A (zh) * | 2022-07-04 | 2022-08-02 | 埃克斯工业(广东)有限公司 | 晶圆特征参数预测方法、装置、电子设备及可读存储介质 |
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