TW202032147A - 測試系統 - Google Patents

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Abstract

一種測試系統，包含：記憶體測試電路、記憶體、輸入邏輯電路、旁通電路、輸出邏輯電路及暫存器。暫存器運作為記憶體測試電路及輸出邏輯電路的管線暫存器。於第一測試模式，由記憶體測試電路傳送第一測試訊號至記憶體，以由記憶體輸出記憶體輸出測試訊號至暫存器後進一步傳送至記憶體測試電路或輸出邏輯電路進行測試。

Description

測試系統
本發明係有關於一種測試技術，且特別是有關於一種測試系統。
傳統上，在測試內嵌式靜態隨機存取記憶體(embedded static random access memory；eSRAM)，會進行兩種測試。一種是使用記憶體測試電路對記憶體進行測試；另一種是對電路進行電路功能的測試，以由一輸入邏輯電路對記憶體輸出後的輸出邏輯電路進行測試，又稱掃描測試(scan test)。然而，為了進行上述的測試，以及輸出邏輯電路功能的運作正常，常常需要設置多個暫存器(register)，以解決記憶體在時序上的延遲可能造成的資料錯誤。這樣的設置方式，往往提高測試電路的硬體成本。
因此，如何設計一個新的測試系統，以解決上述的缺失，乃為此一業界亟待解決的問題。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示 內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。
本發明內容之一目的是在提供一種測試系統，藉以改善先前技術的問題。
為達上述目的，本發明內容之一技術態樣係關於一種測試系統，包含：記憶體測試電路、記憶體、輸入邏輯電路、旁通電路、輸出邏輯電路以及暫存器。記憶體電性耦接於記憶體測試電路。輸入邏輯電路電性耦接於記憶體。旁通電路選擇性地與記憶體測試電路或輸入邏輯電路其中之一電性耦接。暫存器包含輸入端以及輸出端，輸入端選擇性地與記憶體或旁通電路其中之一電性耦接，輸出端電性耦接於記憶體測試電路以及輸出邏輯電路，暫存器運作為記憶體測試電路以及輸出邏輯電路的管線暫存器(pipeline register)。其中於第一測試模式時，由記憶體測試電路傳送第一測試訊號至記憶體，以由記憶體輸出記憶體輸出測試訊號至暫存器進行暫存後進一步傳送至記憶體測試電路，以根據第一傳送結果進行測試。
本發明的測試系統可藉由暫存器的設置，提供輸出邏輯電路、記憶體測試電路以及旁通電路一個暫存的機制，可大幅減少硬體的成本。進一步地，透過暫存器所形成的共通路徑，測試系統得以對記憶體測試電路、輸出邏輯電路以及旁通電路之間的所有可能路徑均進行測試，更可達到提高測試涵蓋率。
1‧‧‧測試系統
100‧‧‧記憶體測試電路
102‧‧‧記憶體
104‧‧‧輸入邏輯電路
105‧‧‧比較器
106‧‧‧旁通電路
108‧‧‧輸出邏輯電路
110‧‧‧暫存器
112‧‧‧多工器
114‧‧‧多工器
400‧‧‧掃描鏈
402‧‧‧移位暫存器
404‧‧‧多工器
406‧‧‧組合邏輯電路
ADD1、ADD2‧‧‧位址訊號
CLK‧‧‧時脈訊號
CTL1、CTL2‧‧‧控制訊號
DATA‧‧‧資料訊號
DATA1、DATA2‧‧‧資料訊號
OOUT‧‧‧記憶體輸出操作訊號
OUT‧‧‧輸出訊號
P1‧‧‧第一路徑
P2‧‧‧第二路徑
P3‧‧‧第三路徑
P41、P42‧‧‧第四路徑
POUT‧‧‧旁通輸出測試訊號
SCAN‧‧‧掃描訊號
SE‧‧‧選擇訊號
SEL1、SEL2‧‧‧選擇訊號
TOUT‧‧‧記憶體輸出測試訊號
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為本發明一實施例中，一種測試系統的方塊圖；第2圖為本發明一實施例中，第1圖的測試系統運作於第一測試模式下的方塊圖；第3圖為本發明一實施例中，第1圖的測試系統運作於第二測試模式或第三測試模式下的方塊圖；以及第4圖為本發明一實施例中，一種掃描鏈的示意圖。
請參照第1圖。第1圖為本發明一實施例中，一種測試系統1的方塊圖。測試系統1包含：記憶體測試電路100、記憶體102、輸入邏輯電路104、旁通電路106、輸出邏輯電路108、暫存器110、多工器112以及多工器114。
透過多工器112，記憶體測試電路100或輸入邏輯電路104其中之一可選擇性地電性耦接於記憶體102。
於一實施例中，多工器112是根據選擇訊號SEL1進行選擇。舉例而言，在選擇訊號SEL1為第一電壓準位時，多工器112使記憶體測試電路100電性耦接於記憶體102及旁通電路106。而在選擇訊號SEL1為第二電壓準位時，多工器112使輸入邏輯電路104電性耦接於記憶體102及旁通電路106。
於一實施例中，記憶體102為例如，但不限於內嵌式靜態隨機存取記憶體(embedded static random access memory；eSRAM)，配置以儲存經由記憶體測試電路100或是輸入邏輯電路104輸入的訊號，並再輸出。
於一實施例中，記憶體測試電路100為內建自我測試(Built-in Self Test；BIST)電路，並配置以產生包含例如但不限於資料訊號DATA1、位址訊號ADD1以及控制訊號CTL1的一組訊號，並透過多工器112傳送到記憶體102。
於一實施例中，輸入邏輯電路104配置以產生包含例如但不限於資料訊號DATA2、位址訊號ADD2以及控制訊號CTL2的一組訊號，並透過多工器112傳送到記憶體102。
另一方面，透過多工器112，記憶體測試電路100或輸入邏輯電路104其中之一可選擇性地電性耦接於旁通電路106。旁通電路106配置以將記憶體測試電路100或輸入邏輯電路104傳送的訊號傳送至其他電路。於一實施例中，旁通電路106僅有傳送訊號的功能，不具有暫存的機制。
暫存器110具有輸入端以及輸出端。透過多工器114，記憶體102或旁通電路106其中之一可選擇性地電性耦接於暫存器110的輸入端，以使暫存器110的輸入端接收來自記憶體102或旁通電路106所傳送的訊號進行暫存。
暫存器110的輸出端電性耦接於記憶體測試電路100以及輸出邏輯電路108，以將暫存的訊號進一步傳送到記憶體測試電路100及輸出邏輯電路108中。
在運作模式中，暫存器110運作為輸出邏輯電路108的管線暫存器(pipeline register)。
更詳細地說，在運作模式中，輸入邏輯電路104 可透過多工器112傳送例如，但不限於包含資料訊號DATA2、位址訊號ADD2以及控制訊號CTL2的輸入操作訊號至記憶體102儲存。記憶體102進而據以輸出記憶體輸出操作訊號OOUT至暫存器110進行暫存後，進一步由暫存器110傳送至輸出邏輯電路108。由於暫存器110的存在，將輸出邏輯電路108所接收到的訊號不受記憶體102的延遲影響，避免時序不正確(timing violation)造成的資料錯誤。
請參照第2圖。第2圖為本發明一實施例中，第1圖的測試系統1運作於第一測試模式下的方塊圖。
於第一測試模式時，經由多工器112根據選擇訊號SEL1的控制後，由記憶體測試電路100傳送包含例如但不限於資料訊號DATA1、位址訊號ADD1以及控制訊號CTL1的第一測試訊號至記憶體102儲存。接著，記憶體102將輸出記憶體輸出測試訊號TOUT，經由多工器114根據選擇訊號SEL2的控制後，傳送至暫存器110進行暫存，進一步再傳送至記憶體測試電路100或是輸出邏輯電路108。
因此，在第一測試模式中，暫存器110可運作為記憶體測試電路100以及輸出邏輯電路108的管線暫存器。
更詳細地說，暫存器110的存在，可將記憶體測試電路100以及輸出邏輯電路108所接收到的訊號不受記憶體102的延遲影響，避免時序不正確造成的資料錯誤。
於一實施例中，記憶體測試電路100包含比較器105，配置以對第一測試訊號與暫存器110傳送至記憶體測試電路100的第一傳送結果進行比較，以測試記憶體102。
在這樣的情形下，除了可對記憶體102測試外，記憶體102至暫存器110之第一路徑P1以及暫存器110至記憶體測試電路100之第二路徑P2亦可被測試。
請參照第3圖。第3圖為本發明一實施例中，第1圖的測試系統1運作於第二測試模式或第三測試模式下的方塊圖。
於第二測試模式時，經由多工器112根據選擇訊號SEL1的控制後，由記憶體測試電路100傳送包含例如但不限於資料訊號DATA1、位址訊號ADD1以及控制訊號CTL1的第一測試訊號，或由輸入邏輯電路104傳送包含例如但不限於資料訊號DATA2、位址訊號ADD2以及控制訊號CTL2的第二測試訊號至旁通電路106。
接著，旁通電路106輸出旁通輸出測試訊號POUT，經由多工器114根據選擇訊號SEL2的控制後，傳送至暫存器110進行暫存，掃描測試可以透過此暫存器110測試記憶體測試電路100或輸入邏輯電路104至旁通電路106再至暫存器110的第四路徑P41或P42。
於一實施例中，掃描測試可藉由暫存器110傳送測試訊號至記憶體測試電路100進行比較，以測試記憶體測試電路100自身的邏輯功能。
在這樣的情形下，除了可對記憶體測試電路100自身的邏輯功能測試外，暫存器110至記憶體測試電路100之第二路徑P2亦可被測試。
掃描測試可以透過暫存器110將掃描測試訊號傳 送至輸出邏輯電路108，如此暫存器110至輸出邏輯電路108之第三路徑P3可被測試。
需注意的是，若無暫存器110，在第二測試模式時，測試的路徑就必須從記憶體測試電路100經旁通電路106到記憶體測試電路100、由記憶體測試電路100經旁通電路106到輸出邏輯電路108、輸入邏輯電路104經旁通電路106到記憶體測試電路100或輸入邏輯電路104經旁通電路106到輸出邏輯電路108。
然而，如果有暫存器110，掃描測試的路徑可被分為記憶體測試電路100到暫存器110、輸入邏輯電路104到暫存器110、暫存器110到記憶體測試電路100、暫存器110到輸出邏輯電路108。因此，在具有暫存器100的情形下，各別的路徑較短，在電路設計上時序問題較容易被克服。
在另一實施例中，於第三測試模式時，是由記憶體測試電路100傳送包含例如但不限於資料訊號DATA1、位址訊號ADD1以及控制訊號CTL1的第一測試訊號，或由輸入邏輯電路104傳送包含例如但不限於資料訊號DATA2、位址訊號ADD2以及控制訊號CTL2的第二測試訊號至旁通電路106，以由旁通電路106輸出旁通輸出測試訊號POUT至暫存器110進行暫存，以根據第三傳送結果進行測試，使得第四路徑P41以及P42可被測試。
接著，暫存器110透過連接的掃描鏈(scan chain)輸出第三測試訊號TEST至記憶體測試電路100或輸出邏輯電路108，以根據第四傳送結果進行測試，使得第二路徑 P2及第三路徑P3可被測試。其中，第三測試訊號TEST可與第二測試訊號不同，且第三測試訊號TEST可由測試系統1以外的一主機(圖未繪示)經由掃描鏈輸入暫存器110。
請參照第4圖。第4圖為本發明一實施例中，一種掃描鏈400的示意圖。
掃描鏈400包含多個移位暫存器(shift register)。以第4圖繪示的移位暫存器402為例，其依照時脈訊號CLK運作，搭配多工器404根據選擇訊號SE，在運作模式下選擇資料訊號DATA做為輸入，以依虛線繪示的路徑傳送資料訊號DATA至組合邏輯電路406。或是在掃描模式下選擇掃描訊號SCAN做為輸入，以依粗實線繪示的路徑傳送掃描訊號SCAN至下一級的移位暫存器，直至最後一級的移位暫存器產生輸出訊號OUT。
於一實施例中，記憶體測試電路100、輸入邏輯電路104及輸出邏輯電路108各自設置至少一內部暫存器。暫存器110可將第三測試訊號TEST做為掃描訊號SCAN，透過掃描鏈400的移位暫存器輸出為輸出訊號OUT，傳送至記憶體測試電路100或輸出邏輯電路108所包含的內部暫存器，進而使第二路徑P2及第三路徑P3可被測試是否正確。
在部分技術中，為了使訊號的傳輸不會造成時序不正確，往往對於記憶體測試電路100、輸出邏輯電路108以及旁通電路106對應的三個路徑必須設置三個暫存器，來分別提供管線暫存器的功效。並且，在這樣的配置下，記憶體測試電路100、輸出邏輯電路108以及旁通電路106之間互相分離的 路徑中，會存在有無法被測試的路徑，而使測試的精確度下降。
因此，本發明的測試系統1可藉由暫存器110的設置，在運作模式下提供輸出邏輯電路108做為管線暫存器，並且在測試模式下除可提供記憶體測試電路100做為管線暫存器，亦可提供旁通電路106一個暫存的機制，可大幅減少硬體的成本。進一步地，透過暫存器110所形成的共通路徑，測試系統1得以對記憶體測試電路100、輸出邏輯電路108以及旁通電路106之間的所有可能路徑，包括前述的第一路徑P1、第二路徑P2、第三路徑P3及第四路徑P4均進行測試，更可達到提高測試涵蓋率(test coverage)。
雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。
1‧‧‧測試系統
100‧‧‧記憶體測試電路
102‧‧‧記憶體
104‧‧‧輸入邏輯電路
105‧‧‧比較器
106‧‧‧旁通電路
108‧‧‧輸出邏輯電路
110‧‧‧暫存器
112‧‧‧多工器
114‧‧‧多工器
ADD1、ADD2‧‧‧位址訊號
CTL1、CTL2‧‧‧控制訊號
DATA1、DATA2‧‧‧資料訊號
OOUT‧‧‧記憶體輸出操作訊號
SEL1、SEL2‧‧‧選擇訊號

Claims (10)

  1. 一種測試系統，包含：一記憶體測試電路；一記憶體，電性耦接於該記憶體測試電路；一輸入邏輯電路，電性耦接於該記憶體；一旁通電路，選擇性地與該記憶體測試電路或該輸入邏輯電路其中之一電性耦接；一輸出邏輯電路；以及一暫存器，包含一輸入端以及一輸出端，該輸入端選擇性地與該記憶體或該旁通電路其中之一電性耦接，該輸出端電性耦接於該記憶體測試電路以及該輸出邏輯電路，該暫存器運作為該記憶體測試電路以及該輸出邏輯電路的一管線暫存器(pipeline register)；其中於一第一測試模式時，由該記憶體測試電路傳送一第一測試訊號至該記憶體，以由該記憶體輸出一記憶體輸出測試訊號至該暫存器進行暫存後進一步傳送至該記憶體測試電路，以根據一第一傳送結果進行測試。
  2. 如請求項1所述之測試系統，當位於該第一測試模式，是用以測試該記憶體至該暫存器之一第一路徑以及該暫存器至該記憶體測試電路之一第二路徑。
  3. 如請求項1所述之測試系統，其中於一第二測試模式時，由該記憶體測試電路傳送該第一測試訊號或 由該輸入邏輯電路傳送一第二測試訊號至該旁通電路，以由該旁通電路輸出一旁通輸出測試訊號至該暫存器進行暫存，該暫存器進一步傳送該旁通輸出測試訊號至該記憶體測試電路或該輸出邏輯電路，以根據一第二傳送結果進行測試；其中於一第三測試模式時，由該記憶體測試電路傳送該第一測試訊號或由該輸入邏輯電路傳送該第二測試訊號至該旁通電路，以由該旁通電路輸出該旁通輸出測試訊號至該暫存器進行暫存，以根據一第三傳送結果進行測試，且該暫存器透過一掃描鏈傳送一第三測試訊號至該記憶體測試電路或該輸出邏輯電路，以根據一第四傳送結果進行測試。
  4. 如請求項3所述之測試系統，當位於該第二測試模式，且該旁通輸出測試訊號由該暫存器暫存後傳送至該記憶體測試電路時，是用以測試該記憶體測試電路或該輸入邏輯電路其中之一至該旁通電路再至該暫存器之一第四路徑以及該暫存器至該記憶體測試電路之一第二路徑；當位於該第二測試模式，且該旁通輸出測試訊號由該暫存器暫存後傳送至該輸出邏輯電路時，是用以測試該第四路徑以及該暫存器至該輸出邏輯電路之一第三路徑。
  5. 如請求項3所述之測試系統，當位於該第三測試模式，該第三傳送結果是用以測試該記憶體測試電路或該輸入邏輯電路其中之一至該旁通電路再至該暫存器之一第四路徑，該第四傳送結果是用以測試該暫存器至該記憶體測 試電路之一第二路徑或該暫存器至該輸出邏輯電路之一第三路徑。
  6. 如請求項3所述之測試系統，更包含一第一多工器，配置以於該第一測試模式中，使該記憶體與該暫存器電性耦接，以及於該第二測試模式及該第三測試模式中，使該旁通電路與該暫存器電性耦接。
  7. 如請求項1所述之測試系統，更包含一第二多工器，配置以使該記憶體測試電路或該輸入邏輯電路其中之一與該旁通電路電性耦接。
  8. 如請求項1所述之測試系統，其中該記憶體測試電路為一內建自我測試(Built-in Self Test；BIST)電路。
  9. 如請求項1所述之測試系統，在一運作模式中，該輸入邏輯電路傳送一輸入操作訊號至該記憶體，以由該記憶體輸出一記憶體輸出操作訊號至該暫存器進行暫存後進一步傳送至該輸出邏輯電路，以使該輸出邏輯電路所接收到的訊號不受該記憶體的延遲影響。
  10. 如請求項1所述之測試系統，其中該記憶體測試電路、輸入邏輯電路及該輸出邏輯電路各自設置至少一 內部暫存器。
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