TW202027255A

TW202027255A - 半導體裝置及其製造方法

Info

Publication number: TW202027255A
Application number: TW108101307A
Authority: TW
Inventors: 簡毅豪; 竹迫壽晃; 任楷; 魏宏諭
Original assignee: 華邦電子股份有限公司
Priority date: 2019-01-14
Filing date: 2019-01-14
Publication date: 2020-07-16
Also published as: TWI700816B

Abstract

本發明實施例提供半導體裝置及其製造方法。半導體裝置的製造方法包含在基底上形成第一介電層及複數個第一導電結構，第一介電層位於此些第一導電結構之間。半導體裝置的製造方法還包含在第一介電層中及此些第一導電結構之間形成溝槽。半導體裝置的製造方法更包含在溝槽的側壁及底部上形成襯墊材料，以及在溝槽中的襯墊材料上形成導電插塞。半導體裝置的製造方法更包含移除襯墊材料以形成空氣間隙，其中空氣間隙位於導電插塞和第一介電層之間。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置及其製造方法，特別是有關於一種應用於動態隨機存取記憶體(DRAM)的半導體裝置及其製造方法。

在目前的隨機存取記憶體(DRAM)結構中，電容透過電容接觸件(capacitor contact)進行橋接，且位元線靠近於電容接觸件而配置。影響位元線的寄生電容之因素很多，但主要是來自於位元線和電容接觸件之間的位元線-電容接觸件寄生電容(BL-CC capacitance)。然而，隨著製程尺寸不斷微縮，隨機存取記憶體中的位元線和電容接觸件之間的距離越來越短，且隨著隨機存取記憶體的容量需求越來越大，位元線的長度也越來越長。這些都將導致位元線的寄生電容增加，導致進而降低電容放大訊號。

因此，業界需要一種能夠降低位元線的寄生電容之半導體裝置及其製造方法。

本發明的一些實施例提供半導體裝置的製造方法。半導體裝置的製造方法包含在基底上形成第一介電層及複數個第一導電結構，第一介電層位於此些第一導電結構之間。半導體裝置的製造方法還包含在第一介電層中及此些第一導電結構之間形成溝槽。半導體裝置的製造方法更包含在溝槽的側壁及底部上形成襯墊材料，以及在溝槽中的襯墊材料上形成導電插塞。半導體裝置的製造方法更包含經由移除襯墊材料以形成空氣間隙，其中空氣間隙位於導電插塞和第一介電層之間。

本發明的一些實施例提供半導體裝置。半導體裝置包含複數個第一導電結構以及第二導電結構，第一導電結構設置於基底上，第二導電結構設置於基底上且位此些第一導電結構之間。第二導電結構包含歐姆接觸層、導電插塞、金屬襯層及空氣間隙。導電插塞位於歐姆接觸層上。空氣間隙位於歐姆接觸層上並位於導電插塞的側壁上。金屬襯層位於歐姆接觸層與空氣間隙之間並位於導電插塞的側壁上。

以下參照本發明實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1圖是根據本發明的一些實施例繪示的半導體裝置10的上視示意圖；第2圖是根據本發明的一些實施例，沿第1圖中的剖面線I-I繪示的半導體裝置10的剖面示意圖。

如第1～2圖所示，半導體裝置10包含複數個第一導電結構100以及第二導電結構200，第一導電結構100設置於基底300上，且第二導電結構200設置於基底300上且位於第一導電結構100之間。第二導電結構200包含歐姆接觸層210、導電插塞220、金屬襯層230及空氣間隙240。導電插塞220位於歐姆接觸層210上。空氣間隙240位於歐姆接觸層210上並位於導電插塞220的側壁220S上。金屬襯層230位於歐姆接觸層210與空氣間隙240之間並位於導電插塞220的側壁220S上。

如第2圖所示，金屬襯層230例如可直接接觸導電插塞220，空氣間隙240例如可直接接觸導電插塞220。

如第1圖所示，半導體裝置10可更包含複數個第三導電結構700，從俯視方向來看，第三導電結構700與第一導電結構100配置為朝向彼此互相垂直的方向延伸。一些實施例中，第一導電結構100例如是位元線結構，第二導電結構200例如是電容接觸結構，第三導電結構700例如是埋入式(embedded)字元線結構，則半導體裝置10例如是動態隨機存取記憶體結構。

半導體裝置10可更包含形成於基底300中的隔離結構301，隔離結構301定義出基底300中的複數個主動區303。

一些實施例中，基底300可包含半導體基底，例如矽基板或矽鍺基板，隔離結構301可包含淺溝槽隔離結構(shallow trench isolation，STI)。

一些實施例中，第一導電結構100可包含導電結構110(例如，位元線)及導電接觸120(例如，位元線接觸)，導電接觸120位於主動區303與導電結構110之間。一些實施例中，導電結構110和導電接觸120可分別由例如多晶矽、金屬或其他適合的導電材料製成。

如第2圖所示，半導體裝置10可更包含複數個絕緣層130，絕緣層130位於隔離結構301與部分的導電接觸120之間。一些實施例中，絕緣層130可由例如氧化矽或其他適合的絕緣材料製成。需注意的是，為了簡化並清楚表示本發明實施例，第1圖中僅繪示出連接至主動區303的導電接觸120，而設置於絕緣層130上的導電接觸120則省略。

第二導電結構200可更包含導電層250，導電層250形成於歐姆接觸層210和基底300之間。一些實施例中，導電層250可包含導電材料，例如是多晶矽層。

一些實施例中，歐姆接觸層210可包含金屬矽化物，例如矽化鈷(CoSi_x ，x是小於或等於2)。歐姆接觸層210例如是矽化鈷層，可用於降低導電層250與導電插塞220之間的電阻。

一些實施例中，導電插塞220可包含金屬。舉例而言，導電插塞220可包含鎢、其他適合的金屬材料、或上述的任意組合。

一些實施例中，金屬襯層230可包含金屬或金屬氮化物。舉例而言，金屬襯層230可包含鈦、氮化鈦、鉭、氮化鉭或上述的任意組合。

一些實施例中，金屬襯層230設置於歐姆接觸層220與空氣間隙240之間，且可將空氣間隙240與歐姆接觸層220彼此隔離開來，使得金屬襯層230不僅有助於導電插塞220的金屬材料的成長，並且在半導體裝置的製程中，可以保護歐姆接觸層220不受到後續的蝕刻步驟及/或清洗步驟的損傷。

一些實施例中，金屬襯層230的頂表面230a可低於導電插塞220的頂表面220a。一些實施例中，金屬襯層230的頂表面230a可暴露於空氣間隙240中，而空氣間隙240的頂端240a與導電插塞220的頂表面220a可實質上共平面。具體而言，空氣間隙240可疊設於金屬襯層230之上，而堆疊的空氣間隙240與金屬襯層230可共同環繞並包覆導電插塞220的側壁。

一些實施例中，金屬襯層230與空氣間隙240的總高度H2例如實質上等於導電插塞220的高度。一些實施例中，金屬襯層230的高度H1小於金屬襯層230與空氣間隙240的總高度H2，使得疊設於金屬襯層230之上且具有低介電常數的空氣間隙240可以有效地助於降低第二導電結構200與相鄰的第一導電結構100之間形成的寄生電容C_BL 。

半導體裝置10可更包含設置於基底300上的第一介電層400。一些實施例中，第一介電層400可包含氮化物，第一介電層400例如是氮化矽層。

第一介電層400可位於第一導電結構100和第二導電結構200之間，且空氣間隙240可位於導電插塞220和第一介電層400之間。一些實施例中，空氣間隙240可位於第二導電結構200的導電插塞220和第一導電結構100之間，因而可以有效降低第二導電結構200與相鄰的第一導電結構100之間形成的寄生電容C_BL 。

更具體而言，由於電容值與介質的介電常數成正比(C=εA/d，其中C是電容值，ε是介質的介電常數，A是表面積，d是介質的厚度)，第二導電結構200的空氣間隙240與第一介電層400位於第二導電結構200的導電插塞220和第一導電結構100的導電結構110之間，使得空氣間隙240與第一介電層400的結合構成兩個導電結構之間的介質，而空氣間隙240的低介電常數(例如，空氣的介電常數ε_air 為1.0006)使得此介質的等效介電常數低於第一介電層400本身的介電常數。具體而言，具有低介電常數的空氣間隙240有助於使兩個導電結構之間原本僅由第一介電層400的相對高介電常數(例如，氮化矽的介電常數ε_SiN 為7)導致的寄生電容C_BL 進一步有效降低。

半導體裝置10可更包含導電連接層500以及電容元件600。導電連接層500可設置於導電插塞220及空氣間隙240上，電容元件600可設置於導電連接層500上。

半導體裝置10可更包含第二介電層800，第二介電層800可設置於第一介電層400上，且導電連接層500及電容元件600可形成於第二介電層800中。一些實施例中，第二介電層800可包含氧化矽、氮化矽、或上述的組合。

第3圖是根據本發明的一些其他實施例的半導體裝置20的剖面示意圖。半導體裝置20的上視結構類似於第1圖所示的結構，可以將第3圖的半導體裝置20的剖面示意圖視作沿第1圖中的剖面線I-I繪示。如未特別說明，如第3圖所示的實施例中與前述實施例中的類似元件係採用相同的標號表示，並可採用類似的材料及方式形成，因此不再贅述。

根據本發明一些其他實施例，如第3圖所示的半導體裝置20具有類似於第2圖所示的結構，差別在於半導體裝置20的第二導電結構200不包含金屬襯層，空氣間隙240環繞並包覆導電插塞220的側壁，且空氣間隙240連接至下方的歐姆接觸層210，使得具有低介電常數的空氣間隙240有助於使第一導電結構100與第二導電結構200之間原本僅由第一介電層400的相對高介電常數導致的寄生電容C_BL 進一步有效降低。

本發明實施例更提供半導體裝置的製造方法。第4A～4M圖是根據本發明的一些實施例，說明形成半導體裝置20在不同階段的剖面示意圖。如未特別說明，以下所示的實施例中與前述實施例中的類似元件係採用相同的標號表示，因此不再贅述。

請參照第4A圖，在基底300上形成第一介電層400及複數個第一導電結構100，第一介電層400位於第一導電結構100之間。可先在基底300上形成介電層(未繪示)，在介電層中以例如蝕刻製程形成複數個溝槽(未繪示)，其中一些溝槽的底部例如露出基底300的主動區303的頂表面，而其中另一些溝槽的底部例如露出基底300的隔離結構301的頂表面。

接著，在露出隔離結構301的頂表面的一些溝槽中先形成絕緣層130，接著再在一些溝槽中的絕緣層130上及其餘一些溝槽中的主動區303的頂表面上形成導電接觸120，然後再在導電接觸120上形成導電結構110。

請參照第4B圖，在第一介電層400中以及相鄰的各兩個第一導電結構100之間形成一個溝槽410。

舉例而言，可以透過第一介電層400上方的遮罩圖案(未繪示)作為蝕刻遮罩，對第一介電層410進行蝕刻製程，且蝕刻至露出基底300的表面而形成溝槽410。

請參照第4C圖，在溝槽410中形成導電層250及歐姆接觸層210，歐姆接觸層210形成於導電層250上。

一些實施例中，可先在導電層250的上表面形成一金屬層，使用物理氣相沉積(PVD)技術形成此金屬層，接著，對此金屬層進行矽化製程，以形成包含金屬矽化物的歐姆接觸層210。

一些實施例中，當導電層250包含含矽材料(例如，多晶矽)時，可對此金屬層進行高溫回火製程以將此金屬層矽化，而形成金屬矽化物層。一實施例中，此金屬層例如是鈷金屬層，則此金屬矽化物層例如是矽化鈷層。

請參照第4D圖，在溝槽410的側壁、底部及第一介電層400的頂部上形成襯墊材料430。一些實施例中，襯墊材料430例如是金屬襯墊材料，可包含金屬或金屬氮化物。請同時參照第1圖，溝槽410的上視形狀類似於第二導電結構200的上視形狀，因此溝槽410具有環繞的一個完整側壁，襯墊材料430例如可形成在溝槽410內部的整個側壁、底部及第一介電層400的頂部上。

請參照第4E圖，將金屬材料420沉積在溝槽430中的襯墊材料430上，以填充溝槽430並覆蓋第一介電層400的頂表面。

請參照第4F圖，對金屬材料420進行平坦化製程，例如是化學機械研磨製程，將第一介電層400的頂表面上的金屬材料420移除，而存留在溝槽430中及襯墊材料430上的金屬材料420則形成導電插塞220，襯墊材料430直接接觸導電插塞220。由於襯墊材料430包含鈦、氮化鈦、鉭、氮化鉭或上述的任意組合，因此襯墊材料430有助於金屬材料420的沉積成長並增進後續形成的導電插塞220的附著性，因此不易發生形成的導電插塞220剝離(peeling)的狀況，可以提高半導體裝置的穩定性。

請參照第4G及4H圖，可經由進行乾式蝕刻製程900移除襯墊材料430以形成空氣間隙240，形成的空氣間隙240位於導電插塞220和第一介電層400之間。一些實施例中，乾式蝕刻製程900可包含氣態式蝕刻或電漿式蝕刻。根據本發明實施例，採用具有高選擇比的乾式蝕刻製程，可以同時移除襯墊材料430以形成空氣間隙240並且達到盡可能不損傷或僅最小限度地損傷第一介電層400和導電插塞220的結構。

請參照第4H圖，從襯墊材料430的暴露頂表面430a朝向基底300的方向蝕刻襯墊材料430，以移除襯墊材料430，並形成空氣間隙240。

根據本發明實施例，先形成襯墊材料430，有助於避免形成的導電插塞220發生剝離，再將襯墊材料430移除以形成空氣間隙240，可以利用空氣間隙240有效降低第二導電結構200與相鄰的第一導電結構100之間形成的寄生電容C_BL ，如此一來，利用原本形成襯墊材料430的空間製作空氣間隙240，空氣間隙240取代了原本襯墊材料430的設置位置與裝置體積，則無須進一步增加額外的裝置體積來製作空氣間隙，而可以同時達到在製程中促進導電插塞220的形成與成長並降低半導體裝置中的寄生電容。

再者，根據本發明實施例，利用原本形成襯墊材料430的空間製作空氣間隙240，則不需要增設金屬襯墊之外的額外元件在導電插塞220的周圍 (例如，先在溝槽430內製作額外的犧牲層、再將犧牲層移除以形成空氣間隙)，因此不需要因為額外元件的設置而犧牲金屬材料420的填入體積，可以使形成的導電插塞220保有較大的體積，進而維持導電插塞220的較佳的導電性。

更進一步，若在填入金屬材料420之前先在溝槽430內增設金屬襯墊之外的額外元件，則會造成預定填入金屬材料420的溝槽430的剖面尺寸縮減，進而使得溝槽430具有較大深寬比(aspect ratio)，這可能會導致在填充金屬材料420時發生填充不完整而在形成的導電插塞220中產生孔洞(voids)或縫隙(seam)；根據本發明實施例，不需要為了形成空氣間隙而縮減導電插塞220的預定的剖面尺寸，進而可以避免金屬材料420的填充不良，達到製作出具有良好填充性質及良好導電性的導電插塞220的效果。

一些實施例中，進行乾式蝕刻製程900可將襯墊材料430移除至露出歐姆接觸層210，形成的空氣間隙240環繞並包覆導電插塞220的側壁，且空氣間隙240可直接連接至歐姆接觸層210，且位於導電插塞220下方的部分襯墊材料430並未被乾式蝕刻製程900所移除。

一些實施例中，移除襯墊材料430後，暴露出溝槽430的側壁430S及導電插塞220的側壁220S。溝槽430的側壁430S是由第一介電層400所形成。

請參照第4I圖，在溝槽430的側壁430S及導電插塞220的側壁220S上進行蝕刻後清洗(post-etch cleaning)製程910。

請參照第4J圖，在導電插塞220及空氣間隙240上形成導電連接層500。例如可先在第一介電層400的頂表面、導電插塞220的頂表面及空氣間隙240上形成一整面的導電材料層(未繪示)，接著再對導電材料層進行圖案化製程，而形成多個導電連接層500，而各個導電連接層500分別對應設置在一個導電插塞220及與其側壁220S相鄰的一個空氣間隙240上。

請參照第4K圖，在導電連接層500上形成介電層810，介電層810覆蓋導電連接層500及第一介電層400的頂表面，接著在絕緣層810上形成介電層820。介電層810和介電層820構成第二介電層800。一些實施例中，介電層810例如包含氮化矽，介電層820例如包含氧化矽，而介電層810(氮化矽層)環繞導電連接層500且覆蓋第一介電層400的頂表面具有蝕刻阻擋的效果，可以防止蝕刻製程的蝕刻劑(例如，氫氟酸或其他類似的強酸)非預期地穿過導電連接層500之間而傷害到第一介電層400甚至其下方的其他膜層及/或元件，並且可以增大蝕刻製程的製程操作範圍(process window)。

請參照第4L圖，在第二介電層800中並對應於導電連接層500形成溝槽830。例如可以透過第二介電層800上方的遮罩圖案(未繪示)作為蝕刻遮罩，對第二介電層800進行蝕刻製程，且蝕刻至露出導電連接層500的表面而形成溝槽830。

請參照第4M圖，在溝槽830中形成電容元件600。至此，形成如第3圖所示的半導體裝置20。

第5A～5B圖是根據本發明的一些實施例，說明形成半導體裝置在不同階段的剖面示意圖。請同時參照第4A～4G圖及第4J～4M圖。如未特別說明，以下所示的實施例中與前述實施例中的類似元件係採用相同的標號表示，並可採用類似的材料及方式形成，因此不再贅述。

首先，進行如第4A～4G圖所示的製程，形成如第4G圖所示的結構，製程的步驟與細節如前所述，在此不再贅述。

接著，請同時參照第4G圖和第5A圖，從襯墊材料430的暴露頂表面430a朝向基底300的方向進行乾式蝕刻製程900蝕刻襯墊材料430，以部分地移除襯墊材料430，並形成空氣間隙240以及位於空氣間隙240之下的金屬襯層230，金屬襯層230位於歐姆接觸層210上，且金屬襯層230位於歐姆接觸層210與空氣間隙240之間。形成金屬襯層230之後，在溝槽430的側壁及導電插塞220的側壁上進行蝕刻後清洗製程910。

接著，請參照第4J～4M圖及第5B圖，在導電插塞220及空氣間隙240上形成導電連接層500，在導電連接層500上形成電容元件600。並且，形成第二介電層800，導電連接層500和電容元件600位於第二介電層800中。至此，形成如第1～2圖所示的半導體裝置10。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20:半導體裝置230:金屬襯層 100:第一導電結構240:空氣間隙 110:導電結構240a:頂端 120:導電接觸250:導電層 130:絕緣層300:基底 200:第二導電結構301:隔離結構 210:歐姆接觸層303:主動區 220:導電插塞400:第一介電層 220a、230a、430a:頂表面410、830:溝槽 420:金屬材料 220S、430S:側壁430:襯墊材料 500:導電連接層900:乾式蝕刻製程 600:電容元件910:蝕刻後清洗製程 700:第三導電結構C_BL:寄生電容 800:第二介電層H1、H2:高度 810、820 :介電層I-I:剖面線

為讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下：第1圖是根據本發明的一些實施例繪示的半導體裝置的上視示意圖。第2圖是根據本發明的一些實施例，沿第1圖中的剖面線I-I繪示的半導體裝置的剖面示意圖。第3圖是根據本發明的一些其他實施例的半導體裝置的剖面示意圖。第4A～4M圖是根據本發明的一些實施例，說明形成半導體裝置在不同階段的剖面示意圖。第5A～5B圖是根據本發明的一些其他實施例，說明形成半導體裝置在不同階段的剖面示意圖。

100:第一導電結構

110:導電結構

120:導電接觸

130:絕緣層

210:歐姆接觸層

250:導電層

300:基底

301:隔離結構

303:主動區

400:第一介電層

430:襯墊材料

430a:頂表面

900:乾式蝕刻製程

Claims

一種半導體裝置的製造方法，包括：在一基底上形成一第一介電層及複數個第一導電結構，該第一介電層位於該些第一導電結構之間；在該第一介電層中及該些第一導電結構之間形成一溝槽；在該溝槽的一側壁上及一底部形成一襯墊材料；在該溝槽中的該襯墊材料上形成一導電插塞；以及移除該襯墊材料以形成一空氣間隙，其中該空氣間隙位於該導電插塞和該第一介電層之間。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該襯墊材料包括金屬或金屬氮化物，該導電插塞包括金屬。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該襯墊材料直接接觸該導電插塞。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中經由進行一乾式蝕刻製程以移除該襯墊材料。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中移除該襯墊材料包括：從該襯墊材料的一暴露頂表面朝向該基底的方向蝕刻該襯墊材料，以部分地移除該襯墊材料，並形成該空氣間隙以及位於該空氣間隙之下的一襯層。
如申請專利範圍第5項所述之半導體裝置的製造方法，其中在該溝槽的該側壁上形成該襯墊材料之前，該半導體裝置的製造方法更包括：在該溝槽中形成一歐姆接觸層；其中該襯層位於該歐姆接觸層與該空氣間隙之間。
如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在移除該襯墊材料以形成該空氣間隙之後，在該導電插塞及該空氣間隙上形成一導電連接層；以及在該導電連接層上形成一電容元件。
一種半導體裝置，包括：複數個第一導電結構，設置於一基底上；以及一第二導電結構，設置於該基底上且位於該些第一導電結構之間，其中該第二導電結構包括：一歐姆接觸層；一導電插塞，位於該歐姆接觸層上；一空氣間隙，位於該歐姆接觸層上並位於該導電插塞的一側壁上；及一金屬襯層，位於該歐姆接觸層與該空氣間隙之間並位於該導電插塞的該側壁上。
如申請專利範圍第8項所述之半導體裝置，更包括：一第一介電層，設置於該基底上，且位於該些第一導電結構和該第二導電結構之間，其中該空氣間隙位於該導電插塞和該第一介電層之間。
如申請專利範圍第8項所述之半導體裝置，更包括：一導電連接層，設置於該導電插塞及該空氣間隙上；以及一電容元件，設置於該導電連接層上。
如申請專利範圍第8項所述之半導體裝置，其中該金屬襯層包括金屬或金屬氮化物，該導電插塞包括金屬。