TW202013893A

TW202013893A - 位準移位閂鎖電路

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Publication number: TW202013893A
Application number: TW108119428A
Authority: TW
Inventors: 安迪旺坤陳; 賽斯理哈沙馬納帕拉戈達; 李義功; 耀功莊; 拜卡斯麥提; 森傑依曼格爾; 陳信宇
Original assignee: 英商Ａｒｍ股份有限公司
Priority date: 2018-06-08
Filing date: 2019-06-05
Publication date: 2020-04-01
Also published as: US20190379364A1; CN110581703A; TWI826457B; KR20190139771A; CN110581703B; US11005461B2

Abstract

本文中所闡述之各種實施方案係關於一種具有經配置以操作為一閂鎖器之第一裝置之積體電路。該等第一裝置可包含內部裝置及外部裝置。該積體電路可包含第二裝置，其耦合至該等第一裝置且經配置以操作為一位準移位器。該等第二裝置可包含上部裝置及下部裝置。該等下部裝置可交叉耦合至該等內部裝置及該等上部裝置之閘極。該積體電路可包含輸入信號，其施加至該等外部裝置及該等下部裝置之閘極，以藉此自該等下部裝置之輸出產生輸出信號，該等輸出信號施加至該等內部裝置及該等上部裝置之該等閘極以啟動該等輸出信號之閂鎖。

Description

位準移位閂鎖電路

此章節意欲提供與理解本文中所闡述之各種技術相關之資訊。如該章節之標題所暗指，此係相關技術之一論述，相關技術應絕非暗指其係先前技術。大體而言，相關技術可或可不視為先前技術。因此應理解此章節中之任何陳述應以此視角閱讀，且不應作為對先前技術之任何認可。

在習用電路設計中，記憶體通常具有設計者必須遵循以避免直流(DC)路徑之一開啟電源序列。例如，某一核心電壓相關之記憶體必須首先接通電源且稍後接著關閉電源以便避免過度洩漏。此外，在某些例項中，針對功率閘(PG)及非PG例項兩者，核心電壓及周邊電壓在正常操作期間必須係接通的。若PG接腳係在核心電壓範圍內，則周邊電壓可關閉電源，且有時，可降低核心電壓以便以一保留模式操作。此外，在某些例項中，可藉由一技術節點及其位元胞元來判定保留電壓位準。然而，與保留模式相關之習用電路設計可係效率低下的且耗用一大面積。

本文中所闡述之各種實施方案係指且係關於位準移位閂鎖電路及電源接通重置(POR)電路。例如，本文中所闡述之某些實施方案係關於在各種記憶體應用中達成靈活開啟電源及關閉電源序列之電路。在某些實施方案中，可使用一保留信號來抑制或防止產生一DC路徑，且抑制或防止一不必要存留狀態。在此例項中，對於初始開啟電源，本文中所闡述之各種方案及技術允許開啟電源/關閉電源序列，只要一個電力供應器在另一電力供應器開始斜升之前完全斜升。

本文現將參考圖1至圖6詳細闡述位準移位閂鎖電路之各種實施方案。

圖1圖解說明根據本文中所闡述之各種實施方案之位準移位閂鎖電路100之一圖式。在某些實施方案中，位準移位閂鎖電路100可製作為以位準移位功能性及閂鎖功能性操作之一積體電路(IC)。

如圖1中所展示，位準移位閂鎖電路100可包含經配置以操作為一閂鎖器之第一裝置(N0、N1、N2、N3)，且第一裝置(N0、N1、N2、N3)可包含內部裝置(N1、N2)及外部裝置(N0、N3)。術語「內部及外部」係與圖1之電路100中之第一裝置之相對位置相關聯之相對術語，且因此，在不變更圖1中之電路100之範疇及功能性之情形下，可使用其他術語來闡述第一裝置。

在某些實施方案中，如圖1中所展示，第一裝置(N0、N1、N2、N3)可實施為電晶體。例如，第一裝置(N0、N1、N2、N3)可實施為N型金屬氧化物半導體(NMOS)電晶體。

位準移位閂鎖電路100可包含第二裝置(P0、P1、P2、P3)，其耦合至第一裝置(N0、N1、N2、N3)且經配置以操作為一位準移位器。第二裝置(P0、P1、P2、P3)可包含上部裝置(P0、P1)及下部裝置(P2、P3)，且下部裝置(P2、P3)之輸出交叉耦合至內部裝置(N1、N2)及上部裝置(P0、P1)之閘極。術語「上部及下部」係與圖1之電路100中之第二裝置之相對位置相關聯之相對術語，且因此，在不變更圖1中之電路100之範疇及功能性之情形下，可使用其他術語來闡述第二裝置。

在某些實施方案中，如圖1中所展示，第二裝置(P0、P1、P2、P3)可實施為電晶體。例如，第二裝置(P0、P1、P2、P3)可實施為P型MOS(PMOS)電晶體。

位準移位閂鎖電路100可包含輸入信號(NRET、BRET)，其可施加至外部裝置(N0、N3)及下部裝置(P2、P3)之閘極，以藉此自下部裝置(P2、P3)之輸出產生輸出信號(NLVL、NRETC)，輸出信號(NLVL、NRETC)施加至內部裝置(N1、N2)及上部裝置(P0、P1)之閘極以啟動輸出信號(NLVL、NRETC)之閂鎖。

在某些實施方案中，輸入信號(NRET、BRET)可包含一第一保留信號(NRET)及一第二保留信號(BRET)，且輸出信號可包含回饋信號，例如，包含一第一回饋信號(NLVL)及一第二回饋信號(NRETC)。如圖1中所展示，第一回饋信號(NLVL)可在節點n1處自下部裝置之一第一下部裝置(P2)輸出，且自節點n1施加至內部裝置之一第一內部裝置(N2)之閘極及自節點n1施加至上部裝置之一第一上部裝置(P1)之閘極。此外，第二回饋信號(NRETC)可在節點n2處自下部裝置之一第二下部裝置(P3)輸出，且自節點n2施加至內部裝置之一第二內部裝置(N1)之閘極及自節點n2施加至上部裝置之一第二上部裝置(P0)之閘極。此外，如圖1中所展示，輸入信號(NRET、BRET)可施加至外部裝置(N0、N3)及下部裝置(P2、P3)之閘極以啟動保留控制。

位準移位閂鎖電路100可包含一邏輯閘102，其在節點n2處耦合至下部裝置之第二下部裝置(P3)之輸出，且邏輯閘102可自節點n2接收來自下部裝置之第二下部裝置(P3)之第二保留信號(NRETC)。在某些例項中，邏輯閘102可實施為一反相器，且在此例項中，反相器可接收且使第二保留信號(NRETC)反相以便提供一互補保留信號(RETC)作為電路100之一保留控制輸出信號。

在某些實施方案中，位準移位閂鎖電路100可在第一電壓域(Vddce)中操作，其中如圖1中所展示，電路100及相關組件耦合於第一電壓域(Vddce)中之一第一電壓源與一第二電壓源(Vss)或接地(GND)之間。此外，如所展示，位準移位閂鎖電路100可包含在第二電壓域(Vddsoce)中操作之一保留信號產生電路104。例如，輸入信號可包含第一保留信號(NRET)及第二保留信號(BRET)連同一保留控制信號(RET)。如所展示，保留控制信號(RET)可作為輸入提供至一反相器112以便反相且產生第一保留信號(NRET)，且第一保留信號(NRET)可作為輸入提供至另一反相器114以便反相且產生第二保留信號(BRET)。因此，在此例項中，第一保留信號(NRET)可接著提供至裝置(P2、N0)，且第二保留信號(BRET)可接著提供至裝置(P3、N3)。

在使用各種類型之記憶體應用(諸如，例如，隨機存取記憶體(RAM)，包含靜態RAM(SRAM)及/或任何其他類型之揮發性記憶體)中，位準移位閂鎖電路100可實施為一積體電路(IC)。在某些實施方案中，位準移位閂鎖電路100可實施為具有雙軌記憶體架構及各種相關電路之一IC。位準移位閂鎖電路100可與計算電路及相關組件整合於一單個晶片上。此外，位準移位閂鎖電路100可實施於嵌入式系統中用於各種電子、行動、汽車及其他相關應用，包含用於IoT(物聯網)應用之低功率感測器節點。

在某些實施方案中，第二電壓域(Vddsoce)可在第一電壓域(Vddce)仍然接通時針對保留模式關閉電源，即使PG控制接腳資訊歸因於在Vddsoce關閉電源之後之浮動而丟失。內部Vddsoce標頭可係接通的，但輸入接腳(亦即，資料/位址)正浮動，此乃因其等亦在Vddsoce域中。為了避免在Vddsoce及Vddce之介面中產生一DC路徑，圖1圖解說明位準移位閂鎖電路100以當PG接腳在Vddsoce域中且Vddsoce域正浮動時將PG控制信號值保持在Vddce域中。

圖2圖解說明根據本文中所闡述之各種實施方案使用圖1之位準移位閂鎖電路100之控制信號產生電路200之一圖式。參考圖2，其中所闡述之組件在範疇及功能性上類似於如圖1中所展示及闡述之相關組件。

如圖2中所展示，控制信號產生電路200可包含圖1之位準移位閂鎖電路100，在第一電壓域(Vddce)中操作之一第一緩衝器212及在第二電壓域(Vddsoce)中操作之一第二緩衝器214。如以上本文中所闡述，位準移位閂鎖電路100可接收第一電壓域(Vddce)中之一第一源電壓及第二電壓域(Vddsoce)中之一第二源電壓。在某些實施方案中，位準移位閂鎖電路100可將電壓自第二電壓域(Vddsoce)上移位至第一電壓域(Vdcce)。在某些例項中，位準移位閂鎖電路100可在第二電壓域(Vddsoce)關閉電源之後閂鎖保留控制信號(RET)。此外，在某些例項中，位準移位閂鎖電路100可在第二電壓域(Vddsoce)關閉電源之後且當保留控制信號(RET)正浮動或保持為低時閂鎖保留控制信號(RET)。

位準移位閂鎖電路100可接收第二電壓域(Vddsoce)中之保留控制信號(RET)，且位準移位閂鎖電路100可基於保留控制信號(RET)將一輸出信號提供至第一緩衝器212。第一緩衝器212可耦合至位準移位閂鎖電路100之一輸出，且藉此接收位準移位閂鎖電路100之一輸出。第一緩衝器212可基於來自位準移位閂鎖電路100之輸出提供一第一內部保留信號(in_ret_vddce)以在第一電壓域(Vddce)中驅動外部電路(例如，記憶體電路)之一部分。此外，第二緩衝器214可接收保留控制信號(RET)，且第二緩衝器214可基於保留控制信號(RET)進一步提供一第二內部保留信號(in_ret_vddsoce)以在第二電壓域(Vddsoce)中驅動外部電路(例如，記憶體電路)之另一部分。第一及第二緩衝器212、214可實施為各種類型之邏輯閘，諸如，例如，一或多個反相器或「反」閘。

圖2圖解說明具有位準移位閂鎖電路100之控制信號產生電路200。在某些實施方案中，藉助位準移位閂鎖電路100之使用，在Vddsoce關閉電源之後將功率控制信號(in_ret_vddce)維持在Vddce域以避免丟失保留資訊。功率控制信號(in_ret_vddce)可在Vddsoce關閉電源之後仍係高的，因此Vddce標頭可仍係關斷的以抑制或防止任何DC路徑。可使用其他功率控制信號(in_ret_vddsoce)來控制Vddsoce域中之標頭。驅動保留信號(RET)之邏輯需要用與NRET之驅動器相同之電源來供電以確保NRET保持在邏輯零(0)處。接著，位準移位閂鎖電路100可閂鎖正確信號。用於PG接腳之外部電源需要首先斜升此乃因PG控制信號需要控制標頭以確保其等全部關斷。否則，可形成DC路徑。為了達成一靈活開啟電源序列，需要用電路來感測外部電源以確保其在所有外部電源啟動電源之前阻斷PG接腳。因此，圖3提供電源接通重置(POR)電路300來輔助感測外部電源，且如本文中下文所闡述，若Vddsoce或Vddce仍在斜升，則POR電路300將阻斷最終「反或」閘，使得NRET仍係低且確保內部功率閘(PG)係關斷的。

圖3圖解說明根據本文中所闡述之各種實施方案之電源接通重置(POR)電路300之一電路圖。在某些實施方案中，可使用POR電路300來感測外部電源。

如圖3中所展示，POR電路300可包含在一第一電壓域(Vddce)中操作之一第一電路302。第一電路302包含一起耦合於多個源電壓Vddce與Vss(或接地GND)之間之多個裝置(諸如，例如，電晶體P4、P5、N4、N5、一反及閘及一反或閘)以將一第一控制信號312提供至電晶體P8、N8之閘極。反及閘及反或閘可實施為3個輸入；然而，可使用任何數目個輸入，及/或可使用任何其他類型之閘來提供類似操作。

此外，POR電路300可包含在一第二電壓域(Vddsoce)中操作之一第二電路304。第二電路304可包含一起耦合於多個源電壓Vddce與Vss(或接地GND)之間之多個裝置(諸如，例如，電晶體P6、P7、N6、N7、P9、P10、一反及閘及反或閘)以將一第二控制信號314提供至電晶體P9、N9之閘極。第二電路304亦可將一啟動信號316提供至電晶體P10之閘極且亦電晶體P13之閘極。反及閘及反或閘可實施為3個輸入；然而，可使用任何數目個輸入，及/或可使用任何其他類型之閘來提供類似操作。

POR電路300可包含一邏輯閘306，其耦合至第一電路302及第二電路304以便接收來自第一電路302之一第一控制信號312及來自第二電路304之一第二控制信號314作為輸入，且基於第一控制信號312及第二控制信號314，在第一電壓域(Vddce)中提供一第三控制信號(RET_OUT)作為一輸出。在某些例項中，邏輯閘306可包含多個電晶體P8、N8、N9，其經配置以操作為一反及閘；然而，可使用任何數目個電晶體，及/或可實施任何其他類型之閘來提供類似操作。

POR電路300可包含一第三電路308，其接收來自第二電路304之第二控制信號314，基於第二控制信號314保持一保留信號(RET)，且將保留信號(RET)提供至邏輯閘306之輸出。在某些實施方案中，當第一電壓域(Vddce)上升至一高電壓狀態且當第二電壓域(Vddsoce)保持一低電壓狀態時，第三電路308可基於第二控制信號314保持保留信號(RET)。此外，當第一電壓域(Vddce)完全開啟電源或完全上升至高電壓狀態且當第二電壓域(Vddsoce)開始開啟電源或開始上升至一高電壓狀態時，第三電路308可基於第二控制信號314保持保留信號(RET)。如所展示，第三電路308可包含一起耦合於多個源電壓Vddce與Vss(或接地GND)之間之多個裝置(諸如，例如，電晶體P11、P12、N13、N10及一反相器)以在節點n3處將一中間信號320提供至一輸出邏輯閘322，諸如，例如，一反或閘。

在某些實施方案中，第二電路304及第三電路308可一起工作以提供POR功能性及位準移位功能性。如所展示，輸出邏輯閘322接收來自節點n3之中間信號320及保留信號(RET)，且輸出邏輯閘322在第一電壓域(Vddce)中提供第三控制信號(RET_OUT)作為一輸出。

圖4圖解說明根據本文中所闡述之各種實施方案使用電源接通重置(POR)電路300A、300B及位準移位閂鎖電路100之控制信號產生電路400之一圖式。

如圖4中所展示，控制信號產生電路400可包含電源接通重置(POR)電路300A、300B，例如，包含用於一第一電壓域(Vddce)之一第一POR電路300A及用於一第二電壓域(Vddsoce)之一第二POR電路300B。控制信號產生電路400可包含耦合於第一POR電路300A與第二POR電路300B之間之位準移位閂鎖電路100。在各種實施方案中，位準移位閂鎖器操作為位準移位功能性及閂鎖功能性。位準移位閂鎖電路100可接收保留信號(RET)。位準移位閂鎖電路100可將電壓自第二電壓域(Vddsoce)上移位至第一電壓域(Vdcce)。位準移位閂鎖電路100可在第二電壓域(Vddsoce)關閉電源之後閂鎖保留控制信號(RET)。此外，位準移位閂鎖電路100可在第二電壓域(Vddsoce)關閉電源之後且當保留控制信號(RET)正浮動或保持為低時閂鎖保留控制信號(RET)。

控制信號產生電路400可包含一第一邏輯閘402，其耦合至第一POR電路300A之一輸出及位準移位閂鎖電路100之一輸出。第一邏輯閘402可基於來自第一POR電路300A之輸出及來自位準移位閂鎖電路100之輸出在第一電壓域(Vddce)中提供保留信號(RET)。

控制信號產生電路400可包含一第二邏輯閘404，其接收保留信號(RET)且耦合至第二POR電路300B之一輸出。第二邏輯閘404可基於保留信號(RET)及來自第二POR電路300B之輸出在第二電壓域(Vddsoce)中提供保留信號(RET)。

以此方式，圖4圖解說明具有位準移位閂鎖電路100之控制信號產生電路400。在某些實施方案中，電路400與位準移位閂鎖電路100之組合允許針對保留操作模式將Vddsoce域關閉電源。在此例項中，對於初始開啟電源，電路400、100之組合允許開啟電源/關閉電源序列，只要一個電力供應器在另一電力供應器開始斜升之前完全斜升。

圖5圖解說明根據本文中所闡述之各種實施方案用於製造具有位準移位閂鎖電路及功能性之一積體電路之一方法500之一程序流程圖。

應理解，儘管方法500可指示操作執行之一特定次序，但在某些情形中，操作之各種特定部分可以一不同次序且在不同系統上執行。在其他情形中，額外操作及/或步驟可添加至及/或自方法500省略。方法500可在硬體及/或軟體中實施。若在硬體中實施，方法500可實施為諸如本文中上文參考圖1至圖4所闡述之彼等之各種電路組件。若在軟體中實施，方法500可實施為可經組態以實施如本文中所闡述之位準移位閂鎖功能性之一程式或軟體指令程序。此外，若在軟體中實施，與實施方法500相關之指令可儲存在記憶體及/或一資料庫中。例如，具有一處理器及記憶體之一電腦或各種其他類型之計算裝置可經組態以執行方法500。

如參考圖5所闡述及展示，方法500可用於製造在各種類型之記憶體應用中實施位準移位閂鎖功能性之一積體電路(IC)。在某些實施方案中，積體電路(IC)可實施為操作為位準移位功能性及閂鎖功能性之一位準移位閂鎖器。

在方塊510處，方法500可製作經配置以操作為一閂鎖器之第一裝置，其中第一裝置包含內部裝置及外部裝置。第一裝置可實施為電晶體。第一裝置可實施為N型金屬氧化物半導體(NMOS)電晶體。

在方塊520處，方法500可製作耦合至第一裝置且經配置以操作為一位準移位器之第二裝置，其中第二裝置包含上部裝置及下部裝置，其中下部裝置之輸出交叉耦合至內部裝置及上部裝置之閘極。第二裝置可實施為電晶體。第二裝置可實施為P型金屬氧化物半導體(PMOS)電晶體。

在方塊530處，方法500可將輸入信號施加至外部裝置及下部裝置之閘極，以藉此自下部裝置之輸出產生輸出信號，該等輸出信號施加至內部裝置及上部裝置之閘極以啟動輸出信號之閂鎖。輸入信號可包含一第一保留信號(NRET)及一第二保留信號(BRET)。輸出信號可包含回饋信號，其包含一第一回饋信號(NLVL)及一第二回饋信號(NRETC)。第一回饋信號(NLVL)可自下部裝置之一第一下部裝置輸出且施加至內部裝置之一第一內部裝置之閘極及上部裝置之一第一上部裝置之閘極。第二回饋信號(NRETC)可自下部裝置之一第二下部裝置輸出且施加至內部裝置之一第二內部裝置之閘極及上部裝置之一第二上部裝置之閘極。

在某些實施方案中，方法500可製作耦合至下部裝置之第二下部裝置之輸出之一邏輯閘，且邏輯閘自下部裝置之第二下部裝置接收第二保留信號(NRETC)。邏輯閘可實施為一反相器，且反相器接收且使第二保留信號(NRETC)反相以便藉此提供一互補保留信號(RETC)作為積體電路之一保留控制輸出信號。此外，在某些例項中，輸入信號可施加至外部裝置及下部裝置之閘極以啟動保留控制。

圖6圖解說明根據本文中所闡述之各種實施方案用於製造具有電源接通重置(POR)電路及功能性之一積體電路之一方法600之一程序流程圖。

應理解，儘管方法600可指示操作執行之一特定次序，但在某些情形中，操作之各種特定部分可以一不同次序且在不同系統上執行。在其他情形中，額外操作及/或步驟可添加至及/或自方法600省略。方法600可在硬體及/或軟體中實施。若在硬體中實施，方法600可實施為諸如本文中上文參考圖1至圖4所闡述之各種電路組件。若在軟體中實施，方法600可實施為可經組態以實施如本文中所闡述之POR功能性之一程式或軟體指令程序。此外，若在軟體中實施，與執行方法600相關之指令可儲存在記憶體及/或一資料庫中。例如，具有一處理器及記憶體之一電腦或各種其他類型之計算裝置可經組態以執行方法600。

如參考圖6所闡述及展示，方法600可用於製造在各種類型之記憶體應用中實施POR功能性之一積體電路(IC)。在方塊610處，方法600可製作在一第一電壓域中操作之一第一電路。在方塊620處，方法600可製作在一第二電壓域中操作之一第二電路。在方塊630處，方法600可製作一邏輯閘，其耦合至第一電路及第二電路以便接收來自第一電路之一第一控制信號及來自第二電路之一第二控制信號作為輸入，且基於第一控制信號及第二控制信號在第一電壓域中提供一第三控制信號作為一輸出。在方塊640處，方法600可製作一第三電路，其接收來自第二電路之第二控制信號，基於第二控制信號保持一保留信號，且將保留信號提供至邏輯閘之輸出。

在某些實施方案中，第三電路可在第一電壓域上升至一高電壓狀態且在第二電壓域保持一低電壓狀態時基於第二控制信號保持保留信號。第三電路亦可在第一電壓域完全開啟電源或完全上升至高電壓狀態且在第二電壓域開始開啟電源或開始上升至一高電壓狀態時基於第二控制信號保持保留信號。此外，在某些例項中，積體電路可操作為一電源接通重置(POR)電路及一位準移位器，且如此，第二及第三電路可一起工作以提供POR功能性及位準移位功能性。

本文闡述一積體電路之各種實施方案。積體電路可包含經配置以操作為一閂鎖器之第一裝置，且第一裝置可包含內部裝置及外部裝置。積體電路可包含第二裝置，其耦合至第一裝置且經配置以操作為一位準移位器。第二裝置可包含上部裝置及下部裝置，且下部裝置之輸出可交叉耦合至內部裝置及上部裝置之閘極。積體電路可包含施加至外部裝置及下部裝置之閘極之輸入信號，以藉此自下部裝置之輸出產生輸出信號，該等輸出信號施加至內部裝置及上部裝置之閘極以啟動輸出信號之閂鎖。

本文闡述一積體電路之各種實施方案。積體電路可包含在一第一電壓域中操作之一第一電路，且積體電路可包含在一第二電壓域中操作之一第二電路。積體電路可包含一邏輯閘，其耦合至第一電路及第二電路以便接收來自第一電路之一第一控制信號及來自第二電路之一第二控制信號作為輸入，且基於第一控制信號及第二控制信號在第一電壓域中提供一第三控制信號作為一輸出。積體電路可包含一第三電路，其接收來自第二電路之第二控制信號，基於第二控制信號保持一保留信號，且將保留信號提供至邏輯閘之輸出。

本文闡述一積體電路之各種實施方案。積體電路可包含電源接通重置(POR)電路，其具有用於一第一電壓域(VDDCE)之一第一POR電路及用於一第二電壓域(VDDSOCE)之一第二POR電路。積體電路可包含耦合於第一POR電路與第二POR電路之間之位準移位閂鎖電路。位準移位閂鎖電路可接收一保留信號。位準移位閂鎖電路可將電壓自第二電壓域上移位至第一電壓域。位準移位閂鎖電路可在第二電壓域關閉電源之後閂鎖保留控制信號。

申請專利範圍之標的物不應意欲限制於本文中所提供之實施方案及圖解說明，而應包含彼等實施方案(包含實施方案之部分及根據申請專利範圍之不同實施方案之元件之組合)之經修改形式。應瞭解，在開發任何此實施方案中，如在任何工程或設計項目中，必須作出眾多實施方案特有之決策以達成開發者之特定目標，諸如，符合系統相關及商業相關之約束(約束在不同的實施方案之間可不同)。此外，應瞭解，此一開發努力可係複雜且耗時的，但對獲益於本發明之熟悉此項技術者而言，其將不過係一常規的設計、製作及製造工作。

已詳細參考各種實施方案，該等實施方案之實例在附圖及圖中圖解說明。在本文詳細說明中，陳述眾多特定細節以提供對本文中所提供之本發明之一透徹理解。然而，本文中所提供之本發明可在無此等特定細節之情形下實踐。在某些其他例項中，未詳細闡述熟知方法、程序、組件、電路及網路以免不必要地模糊實施例之細節。

亦應理解，儘管本文中可使用術語第一、第二等來闡述各種元件，但此等元件不應受限於此等術語。此等術語僅用於將一個元件與另一元件區分開。舉例而言，一第一元件可稱作一第二元件，且類似地，一第二元件可稱作一第一元件。第一元件及第二元件兩者分別係元件，但其等不能視為同一元件。

在本文中所提供之本發明之說明中所使用之術語係出於闡述特定實施方案之目的，且不意欲限制本文中所提供之本發明。如在本文中所提供之本發明之說明及隨附申請專利範圍中所使用，單數形式「一(a)」、「一(an)」及「該(the)」亦意欲包含複數形式，除非內容脈絡另有明確指示。如本文中所使用，術語「及/或」係指且囊括相關聯所列物項中之一或多者之任一或所有可能組合。當在此說明書中使用時，術語「包含(includes)」、「包含之(including)」、「包括(comprises)」及/或「包括之(comprising)」規定存在所陳述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。

如本文中所使用，術語「若(if)」可取決於內容脈絡而解釋為意指「當……時」或「之後旋即」或「回應於判定」或「回應於偵測」。類似地，片語「若經判定」或「若偵測[一經陳述條件或事件]」可取決於內容脈絡而解釋為意指「判定之後旋即」或「回應於判定」或「偵測到[所陳述條件或事件]之後旋即」或「回應於偵測到[所陳述條件或事件]」。術語「上」及「下」；「上部」及「下部」;「向上」及「向下」;「下方」及「上方」;及指示一既定點或元件之上方或下方之相對位置之其他類似術語可結合本文中所闡述之各種技術之某些實施方案使用。

雖然前述內容係針對本文中所闡述之各種技術之實施方案，但可根據本發明設想其他及進一步實施方案，該等實施方案可由以下申請專利範圍判定。

儘管已以結構特徵及/或方法行為特有之語言來闡述標的物，但應理解，在隨附申請專利範圍中所界定之標的物未必限制於上文所闡述之特定特徵或行為。而是，上文所闡述之特定特徵及行為係作為實施申請專利範圍之實例形式而揭示。

100:位準移位閂鎖電路/電路 102:邏輯閘 104:保留信號產生電路 112:反相器 114:反相器 200:控制信號產生電路 212:第一緩衝器 214:第二緩衝器 300:電源接通重置電路 300A:電源接通重置電路/第一電源接通重置電路 300B:電源接通重置電路/第二電源接通重置電路 302:第一電路 304:第二電路 306:邏輯閘 308:第三電路 312:第一控制信號 314:第二控制信號 316:啟動信號 320:中間信號 322:輸出邏輯閘 400:控制信號產生電路/電路 402:第一邏輯閘 404:第二邏輯閘 500:方法 510:方塊 520:方塊 530:方塊 600:方法 610:方塊 620:方塊 630:方塊 640:方塊 BRET:輸入信號/第二保留信號 in_ret_vddce:第一內部保留信號/功率控制信號 in_ret_ Vddsoce:第二內部保留信號/功率控制信號 N0:第一裝置/外部裝置/裝置 N1:第一裝置/內部裝置/第二內部裝置 n1:節點 N2:第一裝置/內部裝置 n2:節點 N3:第一裝置/外部裝置/裝置 n3:節點 N4:電晶體 N5:電晶體 N6:電晶體 N7:電晶體 N8:電晶體 N9:電晶體 N10:電晶體 NLVL:輸出信號/第一回饋信號 NRET:輸入信號/第一保留信號 NRETC:輸出信號/第二回饋信號/第二保留信號 P0:第二裝置/上部裝置/第二上部裝置 P1:第二裝置/上部裝置/第一上部裝置 P2:第二裝置/下部裝置/第一下部裝置/裝置 P3:第二裝置/下部裝置/第二下部裝置/裝置 P4:電晶體 P5:電晶體 P6:電晶體 P7:電晶體 P8:電晶體 P9:電晶體 P10:電晶體 P11:電晶體 P12:電晶體 P13:電晶體 RET:保留控制信號/保留信號 RETC:互補保留信號 RET_OUT:第三控制信號 Vddce:第一電壓域/域/源電壓 Vddsoce:第二電壓域/域 Vss:第二電壓源

本文參考附圖闡述各種技術之實施方案。然而，應理解，附圖僅圖解說明本文中所闡述之各種實施方案且並不意味著限制本文中所闡述之各種技術之實施例。

圖1圖解說明根據本文中所闡述之各種實施方案之位準移位閂鎖電路之一圖式。

圖2圖解說明根據本文中所闡述之各種實施方案使用位準移位閂鎖電路之控制信號產生電路之一圖式。

圖3圖解說明根據本文中所闡述之各種實施方案之電源接通重置(POR)電路之一圖式。

圖4圖解說明根據本文中所闡述之實施方案使用電源接通重置(POR)電路及位準移位閂鎖電路之控制信號產生電路之一圖式。

圖5圖解說明根據本文中所闡述之實施方案用於製造具有位準移位閂鎖功能性之一積體電路之一方法之一程序流程圖。

圖6圖解說明根據本文中所闡述之各種實施方案用於製造具有電源接通重置(POR)功能性之一積體電路之一方法之一程序流程圖。

100:位準移位閂鎖電路/電路

102:邏輯閘

104:保留信號產生電路

112:反相器

114:反相器

BRET:輸入信號/第二保留信號

N0:第一裝置/外部裝置/裝置

N1:第一裝置/內部裝置/第二內部裝置

n1:節點

N2:第一裝置/內部裝置

n2:節點

N3:第一裝置/外部裝置/裝置

NLVL:輸出信號/第一回饋信號

NRET:輸入信號/第一保留信號

NRETC:輸出信號/第二回饋信號/第二保留信號

P0:第二裝置/上部裝置/第二上部裝置

P1:第二裝置/上部裝置/第一上部裝置

P2:第二裝置/下部裝置/第一下部裝置/裝置

P3:第二裝置/下部裝置/第二下部裝置/裝置

RET:保留控制信號/保留信號

RETC:互補保留信號

Vddce:第一電壓域/域/源電壓

Vddsoce:第二電壓域/域

Vss:第二電壓源

Claims

一種積體電路，其包括：第一裝置，其經配置以操作為一閂鎖器，其中該等第一裝置包含內部裝置及外部裝置；第二裝置，其耦合至該等第一裝置且經配置以操作為一位準移位器，其中該等第二裝置包含上部裝置及下部裝置，其中該等下部裝置之輸出交叉耦合至該等內部裝置及該等上部裝置之閘極；及輸入信號，其施加至該等外部裝置及該等下部裝置之閘極，以藉此自該等下部裝置之輸出產生輸出信號，該等輸出信號施加至該等內部裝置及該等上部裝置之該等閘極以啟動該等輸出信號之閂鎖。
如請求項1之積體電路，其中該等第一裝置及該等第二裝置包括電晶體。
如請求項2之積體電路，其中該等第一裝置包括N型金屬氧化物半導體(NMOS)電晶體，且其中該等第二裝置包括P型金屬氧化物半導體(PMOS)電晶體。
如請求項1之積體電路，其中該等輸入信號包括一第一保留信號(NRET)及一第二保留信號(BRET)。
如請求項1之積體電路，其中該等輸出信號包括回饋信號，該等回饋信號具有一第一回饋信號(NLVL)及一第二回饋信號(NRETC)。
如請求項5之積體電路，其中該第一回饋信號(NLVL)自該等下部裝置之一第一下部裝置輸出且施加至該等內部裝置之一第一內部裝置之該閘極及該等上部裝置之一第一上部裝置之該閘極。
如請求項5之積體電路，其中該第二回饋信號(NRETC)自該等下部裝置之一第二下部裝置輸出且施加至該等內部裝置之一第二內部裝置之該閘極及該等上部裝置之一第二上部裝置之該閘極。
如請求項7之積體電路，其進一步包括一邏輯閘，其耦合至該等下部裝置之該第二下部裝置之輸出，其中該邏輯閘接收來自該等下部裝置之該第二下部裝置之該第二保留信號(NRETC)。
如請求項8之積體電路，其中該邏輯閘包括一反相器，且其中該反相器接收且使該第二保留信號(NRETC)反相以便提供一互補保留信號(RETC)作為該積體電路之一保留控制輸出信號。
如請求項1之積體電路，其中該等輸入信號施加至該等外部裝置及該等下部裝置之該等閘極以啟動保留控制。
如請求項1之積體電路，其中該積體電路包括操作為位準移位功能性及閂鎖功能性之一位準移位閂鎖器。
一種積體電路，其包括：一第一電路，其在一第一電壓域中操作；一第二電路，其在一第二電壓域中操作；一邏輯閘，其耦合至該第一電路及該第二電路以便接收來自該第一電路之一第一控制信號及來自該第二電路之一第二控制信號作為輸入，且基於該第一控制信號及該第二控制信號在該第一電壓域中提供一第三控制信號作為一輸出；及一第三電路，其接收來自該第二電路之該第二控制信號，基於該第二控制信號保持一保留信號，且將該保留信號提供至該邏輯閘之該輸出。
如請求項12之積體電路，其中該第三電路在該第一電壓域上升至一高電壓狀態且在該第二電壓域保持一低電壓狀態時基於該第二控制信號保持該保留信號。
如請求項13之積體電路，其中該第三電路在該第一電壓域完全開啟電源或完全上升至該高電壓狀態且在該第二電壓域開始開啟電源或開始上升至一高電壓狀態時基於該第二控制信號保持該保留信號。
如請求項12之積體電路，其中該積體電路包括一電源接通重置(POR)電路，且其中該等第二及第三電路一起工作以提供POR功能性及位準移位功能性。
一種積體電路，其包括：電源接通重置(POR)電路，其具有用於一第一電壓域(VDDCE)之一第一POR電路及用於一第二電壓域(VDDSOCE)之一第二POR電路；及位準移位閂鎖電路，其耦合於該第一POR電路與該第二POR電路之間，其中該位準移位閂鎖電路接收一保留信號，其中該位準移位閂鎖電路將該電壓自該第二電壓域上移位至該第一電壓域，且其中該位準移位閂鎖電路在該第二電壓域關閉電源之後閂鎖該保留控制信號。
如請求項16之積體電路，其中該位準移位閂鎖電路在該第二電壓域關閉電源之後且當該保留控制信號正浮動或保持為低時閂鎖該保留控制信號。
如請求項16之積體電路，其中該位準移位閂鎖電路操作為位準移位功能性及閂鎖功能性。
如請求項16之積體電路，其進一步包括一第一邏輯閘，其耦合至該第一POR電路之一輸出及該位準移位閂鎖電路之一輸出，其中該第一邏輯閘基於來自該第一POR電路之該輸出及來自該位準移位閂鎖電路之該輸出在該第一電壓域中提供該保留信號。
如請求項16之積體電路，其進一步包括一第二邏輯閘，其接收該保留信號且耦合至該第二POR電路之一輸出，其中該第二邏輯閘基於該保留信號及來自該第二POR電路之該輸出在該第二電壓域中提供該保留信號。