TW202005048A - 半導體封裝系統 - Google Patents

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Abstract

提供一種半導體封裝系統。所述系統包括：基板；第一半導體封裝，位於所述基板上；第二半導體封裝，位於所述基板上；第一被動元件，位於所述基板上；散熱結構，位於所述第一半導體封裝、所述第二半導體封裝及所述第一被動元件上；以及第一熱傳導層，位於所述第一半導體封裝與所述散熱結構之間。所述第一半導體封裝的高度與所述第一熱傳導層的高度之和可大於所述第一被動元件的高度。所述第一半導體封裝的所述高度可大於所述第二半導體封裝的高度。

Description

半導體封裝系統
本文是有關於一種半導體封裝系統，且更具體而言是有關於一種具有散熱結構的半導體封裝系統。 [相關申請案的交叉參考]
本美國非臨時專利申請案主張於2018年5月11日提出申請的韓國專利申請案第10-2018-0054304號的優先權；於2018年5月11日提出申請的韓國專利申請案第10-2018-0054305號的優先權；於2018年5月11日提出申請的韓國專利申請案第10-2018-0054307號的優先權；於2018年5月14日提出申請的韓國專利申請案第10-2018-0055081號的優先權；以及於2018年9月14日提出申請的韓國專利申請案第10-2018-0110511號的優先權，所述韓國專利申請案中的每一者的全部內容併入本案供參考。
半導體封裝是以適合於在電子產品中使用的形式來實作。一般而言，半導體封裝一般安裝有位於印刷電路板（printed circuit board，PCB）上的半導體晶片且使用接合導線（bonding wire）或凸塊而電性連接至彼此。隨著半導體封裝在速度及容量上的提高，半導體封裝的功耗有所增大。因此，半導體封裝的熱特性變得更為重要。
發明概念是有關於一種具有改善的熱特性的半導體封裝以及一種包括所述半導體封裝的半導體模組。
根據發明概念的實施例，一種半導體封裝系統可包括：基板；第一半導體封裝，位於所述基板上；第二半導體封裝，位於所述基板上；第一被動元件，位於所述基板上；散熱結構，設置於所述第一半導體封裝、所述第二半導體封裝及所述第一被動元件上；以及第一熱傳導層，位於所述第一半導體封裝與所述散熱結構之間。所述第一半導體封裝的高度與所述第一熱傳導層的高度之和可大於所述第一被動元件的高度。所述第一半導體封裝的所述高度可大於所述第二半導體封裝的高度。
在發明概念的實施例中，一種半導體封裝系統可包括：基板；第一半導體封裝，位於所述基板的上表面上，且所述第一半導體封裝包括第一半導體晶片，所述第一半導體晶片包括一個或多個邏輯電路；第二半導體封裝，位於所述基板的所述上表面上；被動元件，位於所述基板的所述上表面上；散熱結構，位於所述第一半導體封裝、所述第二半導體封裝及所述被動元件上；以及多個熱傳導層，各自物理地接觸所述散熱結構的下表面。所述多個熱傳導層可包括位於所述第一半導體封裝的上表面上的第一熱傳導層，且所述第一熱傳導層可具有所述多個熱傳導層中最薄的厚度。
在發明概念的實施例中，一種半導體封裝系統可包括：基板；第一半導體封裝，位於所述基板上，所述第一半導體封裝包括第一半導體晶片，所述第一半導體晶片包括一個或多個邏輯電路；第二半導體封裝，位於所述基板上；被動元件，位於所述基板上；散熱結構，位於所述第一半導體封裝、所述第二半導體封裝及所述被動元件上；第一熱傳導層，位於所述第一半導體封裝上，所述第一熱傳導層物理地接觸所述散熱結構；以及第二熱傳導層，位於所述第二半導體封裝上，所述第二熱傳導層物理地接觸所述散熱結構。所述第一熱傳導層的厚度可小於所述第二熱傳導層的厚度。所述第一熱傳導層的上表面可設置於較所述被動元件的上表面高的水平高度處。
在本說明書中，相同的參考編號（reference numerals）在本說明書通篇中指代相同的組件。在下文中，將闡述根據發明概念的一種封裝系統以及一種包括所述封裝系統的半導體模組。半導體封裝系統可為封裝系統或包括所述封裝系統的半導體模組。
圖1A是示出根據示例性實施例的封裝系統的平面圖。圖1B是示出根據示例性實施例的封裝系統的平面圖。圖1C是沿圖1A所示線I-II截取的剖視圖。圖1D是圖1C所示區A的放大圖。圖1E是圖1C所示區B的放大圖。
參照圖1A、圖1B、圖1C、圖1D及圖1E，封裝系統1包括基板500、第一半導體封裝100、第二半導體封裝200、第三半導體封裝300、第一被動元件400、散熱結構600及第一熱傳導層710。作為實例，具有電路圖案的印刷電路板（PCB）可用作基板500。在基板500的下表面上可設置有導電端子550。導電端子550可包括焊球、凸塊及柱（pillar）中的至少一者。導電端子550可包含例如金屬。
第一半導體封裝100可安裝於基板500的上表面500a上。第一半導體封裝100可包括如隨後所述的邏輯晶片或系統晶片（system-on-chip，SOC）。在基板500與第一半導體封裝100之間可內插有第一連接端子150。第一半導體封裝100可經由第一連接端子150而電性連接至基板500。在本說明書中，與基板500電性連接可意指其與基板500中的互連件（interconnection）505電性連接。第一連接端子150可包括焊球、柱、凸塊或球柵陣列。經安裝的第一半導體封裝100的高度H1可被定義為包括第一連接端子150的高度。在本說明書中，任意組件的高度可意指在與基板500的上表面500a垂直的方向上所量測的組件的最大距離。第一連接端子150的節距（pitch）可小於導電端子550的節距。
第二半導體封裝200可安裝於基板500的上表面500a上。在平面圖中，第二半導體封裝200可與第一半導體封裝100間隔開。第二半導體封裝200可為與第一半導體封裝100不同類型的半導體封裝。在基板500與第二半導體封裝200之間可內插有第二連接端子250。第二半導體封裝200可經由第二連接端子250而電性連接至基板500。第二連接端子250可包括焊球、柱、凸塊或球柵陣列。第二連接端子250的節距可小於導電端子550的節距。經安裝的第二半導體封裝200的高度H2可被定義為包括第二連接端子250的高度。可設置有多個第二半導體封裝200。第二半導體封裝200可彼此間隔開。然而，第二半導體封裝200的數目及平面排列可作出各種潤飾。
第三半導體封裝300可安裝於基板500上。在平面圖中，第三半導體封裝300可與第一半導體封裝100及第二半導體封裝200間隔開。第三半導體封裝300可為與第一半導體封裝100及第二半導體封裝200不同類型的半導體封裝。如圖1A中所示，可設置有單個第三半導體封裝300。作為另一實例，如圖1B中所示，可設置有多個第三半導體封裝300。在此種情形中，第三半導體封裝300可彼此間隔開。第三半導體封裝300的數目及平面排列可作出各種潤飾，而不限於圖1A及圖1B中所示者。在下文中，將闡述單個第三半導體封裝300。如圖1C中所示，在基板500與第三半導體封裝300之間可內插有第三連接端子350。第三半導體封裝300可經由第三連接端子350而電性連接至基板500。第三連接端子350可包括焊球、柱、凸塊或球柵陣列。第三連接端子350的節距可小於導電端子550的節距。經安裝的第三半導體封裝300的高度H3可被定義為包括第三連接端子350的高度。經安裝的第一半導體封裝100的高度H1可大於經安裝的第三半導體封裝300的高度H3。
第一被動元件400可安裝於基板500的上表面500a上。在平面圖中，第一被動元件400可與第一半導體封裝100、第二半導體封裝200及第三半導體封裝300間隔開。第一被動元件400可包括電感器、電阻器及電容器中的任一者。如圖1D中所示，在基板500與第一被動元件400之間可進一步設置有第一連接端子部分401。第一連接端子部分401可包括例如焊料、柱、凸塊或球柵陣列。經安裝的第一被動元件400的高度H4可被定義為包括第一連接端子部分401的高度。舉例而言，第一被動元件400的高度H4可等於第一連接端子部分401的高度H41與被安裝前的第一被動元件400'的高度H40之和。經安裝的第一被動元件400的高度H4可實質上等於基板500的上表面500a與第一被動元件400的最上側表面之間的距離。可設置有多個第一被動元件400。如圖1A及圖1B中所示，第一被動元件400可彼此間隔開。第一被動元件400的數目及平面排列可作出各種潤飾。在下文中，將闡述單個第一被動元件400。在除圖1D以外的各圖式中，為簡單起見，省略第一連接端子部分401，但發明概念並非僅限於此。
在第一半導體封裝100、第二半導體封裝200及第三半導體封裝300以及第一被動元件400上可設置有散熱結構600。散熱結構600的下表面600b可面對第一半導體封裝100、第二半導體封裝200及第三半導體封裝300。散熱結構600的下表面600b可實質上為平坦的（flat）。舉例而言，散熱結構600的位於第一半導體封裝100上的下表面600b、位於第二半導體封裝200上的下表面600b、位於第三半導體封裝300上的下表面600b及位於第一被動元件400上的下表面600b可安置於實質上相同的水平高度處。在散熱結構600的下表面600b上進行的附加加工被省略，以使散熱結構600的製造可簡化。所述加工可包括形成溝槽（trench）或形成突起部（protrusion）。散熱結構600可包含導熱材料。導熱材料可包括金屬（例如，銅及/或鋁）或含碳材料（例如，石墨烯、石墨及/或碳奈米管）。散熱結構600可具有相對高的導熱係數（thermal conductivity）。作為實例，單個金屬層或多個經堆疊的金屬層可用作散熱結構600。作為另一實例，散熱結構600可包括熱槽（heat sink）或熱管（heatpipe）。作為另一實例，散熱結構600可使用水冷卻方法（water cooling method）。散熱結構600可包括第一散熱結構610。第一散熱結構610可與基板500間隔開。
第一熱傳導層710可內插於第一半導體封裝100與散熱結構600之間。第一熱傳導層710可物理地接觸第一半導體封裝100的上表面及散熱結構600的下表面600b。第一熱傳導層710可包含熱介面材料（thermal interface material，TIM）。熱介面材料可包括例如聚合物及導熱粒子。導熱粒子可散佈於聚合物內。在第一半導體封裝100的操作期間，自第一半導體封裝100產生的熱可經由第一熱傳導層710而傳遞至散熱結構600。
根據示例性實施例，經安裝的第一半導體封裝100的高度H1與第一熱傳導層710的厚度A1之和可大於經安裝的第一被動元件400的高度H4。即使第一被動元件400設置於基板500的上表面500a上，第一熱傳導層710仍可物理地接觸第一半導體封裝100及散熱結構600。
在第二半導體封裝200與散熱結構600之間可設置有第二熱傳導層720。第二熱傳導層720可物理地接觸第二半導體封裝200的上表面及散熱結構600的下表面600b。舉例而言，第二熱傳導層720可包含熱介面材料。在第二半導體封裝200的操作期間，自第二半導體封裝200產生的熱可經由第二熱傳導層720而傳遞至散熱結構600。
在第三半導體封裝300與散熱結構600之間可設置有第三熱傳導層730。第三熱傳導層730可物理地接觸第三半導體封裝300的上表面及散熱結構600的下表面600b。舉例而言，第三熱傳導層730可包含熱介面材料。在第三半導體封裝300的操作期間，自第三半導體封裝300產生的熱可經由第三熱傳導層730而傳遞至第三半導體封裝300。
在封裝系統1的操作期間，自第一半導體封裝100可產生大量的熱。舉例而言，第一半導體封裝100可產生較自第二半導體封裝200、第三半導體封裝300及第一被動元件400產生的熱更多的熱。第一半導體封裝100的熱特性對封裝系統1的操作特性的影響可大於第二半導體封裝200及第三半導體封裝300的熱特性對封裝系統1的操作特性的影響。由於第一半導體封裝100的熱特性得到改善，因此封裝系統1的操作特性可得到改善。第一熱傳導層710、第二熱傳導層720及第三熱傳導層730中的每一者可具有較散熱結構600的導熱係數低的導熱係數。隨著第一熱傳導層710的厚度A1減小，自第一半導體封裝100產生的熱可被更快的散發至散熱結構600。根據示例性實施例，第一熱傳導層710的厚度A1可為接觸散熱結構600的下表面600b的熱傳導層的厚度中最小的。此處，熱傳導層可包括第一熱傳導層710、第二熱傳導層720及第三熱傳導層730。熱傳導層可更包括隨後將參照圖2A至圖2D闡述的導電黏合圖案741。舉例而言，第一熱傳導層710的厚度A1可小於第二熱傳導層720的厚度A2及第三熱傳導層730的厚度A3。因此，自第一半導體封裝100產生的熱可更快地傳遞至散熱結構600。封裝系統1可表現出改善的操作特性。
在基板500的上表面500a上可進一步設置有電子元件430。電子元件430可包括振盪器（例如晶體振盪器（crystal oscillator））或即時時鐘（real-time clock）。如圖1E中所示，在電子元件430與基板500的上表面500a之間可進一步設置有導電連接端子403以電性連接至電子元件430及基板500。經安裝的電子元件430的高度H5可被定義為包括導電連接端子403的高度H51。經安裝的電子元件430的高度H5可等於導電連接端子403的高度H51與被安裝前的電子元件430'的高度H50之和。經安裝的第一半導體封裝100的高度H1與第一熱傳導層710的厚度A1之和可大於經安裝的電子元件430的高度H5。儘管電子元件430設置於基板500的上表面500a上，然而自第一半導體封裝100產生的熱可經由第一熱傳導層710而順利地排放至散熱結構600。作為另一實例，可不設置電子元件430。在除圖1E以外的各圖式中，為簡單起見，省略導電連接端子403，但發明概念並非僅限於此。在下文中，將闡述半導體封裝100、200及300的電性連接。
如圖1C中所示，第一半導體封裝100經由基板500的互連件505而電性連接至第二半導體封裝200、第三半導體封裝300及導電端子550。第二半導體封裝200可經由基板500的互連件505而電性連接至第一半導體封裝100、第三半導體封裝300及導電端子550。第三半導體封裝300可經由基板500的互連件505而電性連接至第一半導體封裝100、第二半導體封裝200及導電端子550。
在基板500與第一半導體封裝100之間的間隙中可設置有第一底部填充膜160以密封第一連接端子150。在基板500與第二半導體封裝200之間的間隙中可設置有第二底部填充膜260以密封第二連接端子250。在基板500與第二半導體封裝200之間的間隙中可設置有第三底部填充膜360以密封第三連接端子350。第一底部填充膜160、第二底部填充膜260及第三底部填充膜360可包含例如環氧樹脂系聚合物等絕緣聚合物。由於設置有第一底部填充膜160、第二底部填充膜260及第三底部填充膜360，因此第一連接端子150、第二連接端子250及第三連接端子350的接合可靠性可改善。與所說明實施例不同，可省略第一底部填充膜160、第二底部填充膜260及第三底部填充膜360中的至少一者。
在基板500的上表面500a上可進一步設置有擋壩結構（dam structure）590。擋壩結構590可安置於第三半導體封裝300與第一被動元件400之間。擋壩結構590可使用液態樹脂來形成。儘管圖式中未示出，然而基板500可包括多個層，且所述層中的最上側層可包含例如阻焊劑材料（solder resist material）等絕緣聚合物。在一個實例中，擋壩結構590可與基板500的最上側層一體地形成。在此種情形中，擋壩結構590可連接至基板500的最上側層而不存在介面。作為另一實例，擋壩結構590可包含與基板500的材料不同的材料。舉例而言，擋壩結構590可由與第一底部填充膜160、第二底部填充膜260及第三底部填充膜360中的任一者相同的材料形成。擋壩結構590的高度可等於或小於經安裝的第一半導體封裝100的高度H1與第一熱傳導層710的厚度A1之和。
擋壩結構590的排列及數目可作出各種潤飾。舉例而言，擋壩結構590可安置於第一半導體封裝100與第一被動元件400之間。作為另一實例，擋壩結構590可安置於第二半導體封裝200與第一被動元件400之間。如圖1A中所示，可設置有多個擋壩結構590。擋壩結構590可彼此間隔開。在下文中，將更詳細地闡述第一半導體封裝100、第二半導體封裝200及第三半導體封裝300中的每一者。
圖1F是示出根據示例性實施例的封裝系統的圖，其對應於沿圖1A所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。在對圖1F的說明中，一起闡述圖1A、圖1B及圖1C。
參照圖1F，封裝系統1a包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。
第一半導體封裝100可包括第一基板110、第一半導體晶片120及第一模製層130。作為實例，印刷電路板（PCB）可用作基板500。作為另一實例，重佈線層（redistribution layer）可用作基板500。第一半導體晶片120可以倒裝晶片（flip-chip）方式安裝於第一基板110上。在第一半導體晶片120與第一基板110之間可設置有連接部分。連接部分可包括焊球、柱、凸塊或球柵陣列。第一半導體晶片120可為系統晶片（SOC）、邏輯晶片或應用處理器（application processor，AP）晶片。第一半導體晶片120可包括具有不同功能的電路。第一半導體晶片120可包括邏輯電路及記憶體電路。第一半導體晶片120可更包括數位積體電路（integrated circuit，IC）、無線射頻積體電路（radio frequency integrated circuit，RFIC）及輸入/輸出電路中的至少一者。自第一半導體封裝100產生熱可意指自第一半導體晶片120產生熱。
第一模製層130可安置於第一基板110上以覆蓋第一半導體晶片120。第一模製層130覆蓋第一半導體晶片120的側表面及上表面以密封第一半導體晶片120。在此種情形中，第一半導體封裝100的上表面可對應於第一模製層130的上表面。第一模製層130可包含例如環氧樹脂模製化合物（epoxy molding compound）等絕緣聚合物。第一模製層130可更延伸至第一基板110與第一半導體晶片120之間的間隙中。與所示者不同，在第一基板110與第一半導體晶片120之間的間隙中可填充有附加底部填充圖案。底部填充圖案可通過對非導電性膏體或非導電性膜進行熱壓縮的方法或者通過毛細底部填充製程（capillary underfill process）來形成。經安裝的第一半導體封裝100的高度H1被定義為第一連接端子150的高度、第一基板110的高度及第一模製層130的高度之和。
第二半導體封裝200可包括第二基板210、第二半導體晶片220及第二模製層230。印刷電路板（PCB）或重佈線層可用作基板500。第二半導體晶片220可為與第一半導體晶片120不同類型的半導體晶片。舉例而言，第二半導體晶片220可充當記憶體晶片。記憶體晶片可包括動態隨機存取記憶體（dynamic random access memory，DRAM）晶片。作為另一實例，記憶體晶片可包括靜態隨機存取記憶體（static random access memory，SRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）及/或反及快閃記憶體（NAND flash memory）。自第二導體封裝200產生熱可意指自第二半導體晶片220產生熱。第二半導體晶片220可以倒裝晶片方法或接合導線方法（bonding wire method）被安裝。當第二半導體晶片220是以倒裝晶片方式安裝時，在第二基板210與第二半導體晶片220之間的間隙中可填充有附加底部填充圖案。第二半導體封裝200可包括多個第二半導體晶片220。作為另一實例，第二半導體封裝200可包括單個第二半導體晶片220。第二模製層230覆蓋第二半導體晶片220的側表面及上表面以密封第二半導體晶片220。在此種情形中，第二半導體封裝200的上表面可對應於第二模製層230的上表面。與所示者不同，第二模製層230覆蓋第二半導體晶片220的側表面，且可暴露出上表面。在此種情形中，第二半導體封裝200的上表面可對應於第二模製層230的上表面及第二半導體晶片220的藉由第二模製層230而暴露出的上表面。第二模製層230可包含例如環氧樹脂系聚合物等絕緣聚合物。經安裝的第二半導體封裝200的高度H1被定義為第二連接端子250的高度、第二基板210的高度及第二模製層230的高度之和。
第三半導體封裝300可包括第三基板310、第三半導體晶片320及第三模製層330。重佈線層或印刷電路板可用作第三基板310。當使用重佈線層作為第三基板310時，可以扇出型面板級封裝（fan-out panel level package）或扇出型晶圓級封裝（fan-out wafer level package）來製作第三半導體封裝300。第三半導體晶片320可為與第一半導體晶片120及第二半導體晶片220不同類型的半導體晶片。舉例而言，第三半導體晶片320可包括電力管理積體電路（power management integrated circuit，PMIC）以充當電力管理晶片。自第三導體封裝300產生熱可意指自第三半導體晶片320產生熱。第三模製層330可設置於第三基板310上以覆蓋第三半導體晶片320的上表面及側表面。在此種情形中，第三半導體封裝300的上表面可對應於第三模製層330的上表面。與所示者不同，第二模製層230覆蓋第二半導體晶片220的側表面，且可暴露出上表面。在此種情形中，第三半導體封裝300的上表面可對應於第三模製層330的上表面及第三半導體晶片320的藉由第三模製層330而暴露出的上表面。第三模製層330可包含例如環氧樹脂系聚合物等絕緣聚合物。經安裝的第三半導體封裝300的高度H3被定義為第三連接端子350的高度、第三基板310的高度及第三模製層330的高度之和。第三半導體封裝300的形成可包括：將第三半導體晶片320設置於載體基板上；形成覆蓋第三半導體晶片320的第三模製層330；移除載體基板以暴露出第三半導體晶片320的下表面；以及在被暴露出的第三半導體晶片320的下表面及模製層的下表面上形成重佈線層。在此種情形中，重佈線層可為第三基板310。
圖1G對應於圖1A所示區III的放大圖。圖1H是沿圖1G所示線I'-II’截取的剖視圖。在以下說明中，一起參照圖1A、圖1B、圖1C及圖1D。
參照圖1G及圖1H，在第一模製層130上可設置有第一標記139。舉例而言，第一標記139可設置於第一模製層130的上表面上。與此不同，第一標記139可設置於第一模製層130的側表面上。第一標記139可為位於第一模製層130的一個表面上的凹陷部分。第一標記139的形成可包括移除第一模製層130的一部分。當第一標記139形成於第一半導體晶片120上時，第一半導體晶片120在第一標記139的形成期間可能受到損傷。舉例而言，在第一半導體晶片120上或在第一半導體晶片120中可能形成裂紋（crack）。根據示例性實施例，第一標記139可設置於第一模製層130上，以使第一半導體晶片120在第一標記139的形成製程中可不受到損傷。第一標記139可提供並顯示關於第一半導體封裝100的資訊。在除圖1G至圖1I以外的各圖式中，為方便起見，省略第一標記139，但發明概念並非僅限於此。
在第一半導體封裝100的上表面上可形成有第一熱傳導層710。第一熱傳導層710的形成可包括在第一半導體封裝100上設置熱介面材料並接著將所述熱介面材料固化。在被固化之前的熱介面材料可具有流動性（fluidity）。在第一熱傳導層710的形成製程中，即使位於第一半導體封裝100的上表面的邊緣區上的熱介面材料向下流動至第一半導體封裝100的側表面100c，位於第一半導體封裝100的上表面的中心區上的熱介面材料仍可不向下流動。因此，第一熱傳導層710可很好地填充第一半導體封裝100的上表面的中心區與散熱結構600之間的間隙。舉例而言，位於第一半導體封裝100的中心區中的第一熱傳導層710的上表面710a可物理地接觸散熱結構600。根據示例性實施例，由於設置有第一模製層130，因此在平面圖中，第一半導體晶片120可設置於第一半導體封裝100的中心區中。因此，即使熱介面材料在第一熱傳導層710的形成製程中部分地向下流動，第一熱傳導層710仍可很好地將第一半導體晶片120的熱傳導至第一散熱結構610。當第一模製層130包括第一標記139、第一熱傳導層710可延伸至第一標記139中。參照圖1C，在第二模製層230的上表面上可設置有第二熱傳導層720。第二熱傳導層720的形成可藉由與在第一熱傳導層710的形成中所闡述的方法實質上相同的方法來執行。儘管熱介面材料在第二熱傳導層720的形成期間部分地向下流動，然而第二熱傳導層720仍可很好地填充第二半導體封裝200的上表面的中心區與散熱結構600之間的間隙。第二半導體封裝200的中心區可為設置有第二半導體晶片220的區。因此，自第二半導體封裝220產生的熱可經由第二熱傳導層720而很好地散發至散熱結構600。
儘管圖式中未示出，然而在第二模製層230上可進一步設置有第二標記。第二標記可為第二模製層230的凹陷部分。
在第三模製層330的上表面上可形成有第三熱傳導層730。第三熱傳導層730的形成可藉由與在第一熱傳導層710的形成中所闡述的方法實質上相同的方法來執行。此時，儘管熱介面材料在第三熱傳導層730的形成期間部分地向下流動，然而第三熱傳導層730仍可很好地填充第三半導體封裝300的上表面的中心區與散熱結構600之間的間隙。第三半導體封裝300的中心區可為設置有第三半導體晶片320的區。因此，第三半導體封裝300的熱特性可得到改善。儘管圖式中未示出，然而在第三模製層330上可進一步設置有第三標記。第三標記可為第三模製層330的凹陷部分。
圖1I是用於闡釋根據示例性實施例的第一半導體封裝的圖，且對應於沿圖1G所示線I'-II'截取的剖面。
參照圖1G及圖1I，第一半導體封裝100可包括第一基板110、第一半導體晶片120及第一模製層130。第一模製層130覆蓋第一半導體晶片120的側表面，且可暴露出上表面。在此種情形中，第一半導體封裝100的上表面可對應於第一模製層130的上表面及第一半導體晶片120的藉由第一模製層130而暴露出的上表面。被暴露出的第一半導體晶片120的上表面可直接物理地接觸第一熱傳導層710。自第一半導體晶片120產生的熱可經由第一熱傳導層710而傳遞至散熱結構600。因此，第一半導體晶片120的散熱特性可得到進一步改善。
圖2A是示出根據示例性實施例的封裝系統的平面圖。圖2B是沿圖2A所示線I-II截取的剖視圖。在下文中，將省略與上述內容重覆的內容。
參照圖2A及圖2B，封裝系統1b包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400以及第一熱傳導層710、第二熱傳導層720及第三熱傳導層730可與以上參照圖1A至圖1I所述者實質上相同。
在基板500的上表面500a上可設置有接地圖案。接地圖案可包括接地接墊510G。導電端子550中的至少一者可充當接地端子。接地電壓可經由接地端子及基板500而施加至接地接墊510G。
散熱結構600可包括第二散熱結構620。第二散熱結構620可包括本體部分621及腿部分622。第二散熱結構620的本體部分621可相似於先前參照圖1A至圖1C所述的第一散熱結構610。散熱結構600的下表面600b可包括第二散熱結構620的本體部分621的下表面。舉例而言，本體部分621可設置於第一半導體封裝100的上表面、第二半導體封裝200的上表面及第一被動元件400的上表面上。第一熱傳導層710可物理地接觸第二散熱結構620的本體部分621的下表面。
第二散熱結構620的腿部分622可設置於本體部分621的邊緣區與基板500之間。第二散熱結構620的腿部分622可連接至本體部分621。如圖2A中所示，第一半導體封裝100、第二半導體封裝200及第一被動元件400可與第二散熱結構620的腿部分622間隔開。在平面圖中，腿部分622可設置於基板500的邊緣區中。第二散熱結構620可包括導熱材料。
第二散熱結構620具有導電性且可屏蔽第一半導體封裝100、第二半導體封裝200及第三半導體封裝300的電磁干擾（electromagnetic interference，EMI）。電磁干擾意指自一電性元件輻射或傳導的電磁波對其他電性元件的接收/傳輸功能造成干擾。藉由第二散熱結構620，第一半導體封裝100、第二半導體封裝200及第三半導體封裝300以及第一被動元件400的操作可不干擾其他封裝的操作或可不被其他封裝所干擾。
在基板500與第二散熱結構620的腿部分622之間可設置有黏合圖案741及742以將第二散熱結構620固定至基板500。黏合圖案741及742可包括導電黏合圖案741及絕緣黏合圖案742。導電黏合圖案741可設置於接地接墊510G與第二散熱結構620的腿部分622之間。第二散熱結構620可經由導電黏合圖案741而連接至接地接墊510G。
若在散熱結構600中累積有超過一定量的電荷，則所述電荷可自散熱結構600流動至另一導電組件中而使所述導電組件受到損傷。導電組件包括以下中的至少一者：第一半導體晶片120、第二半導體晶片220及第三半導體晶片320中的積體電路及導線、第一基板110、第二基板210及第三基板310中的導線、三種連接端子350以及基板500中的互連件。根據示例性實施例，接地電壓可藉由導電黏合圖案741而施加至第二散熱結構620。因此，第二散熱結構620可限制及/或防止由於靜電放電（electrostatic discharge，ESD）而對封裝系統1b造成電性損傷。
在基板500與散熱結構600之間可設置有絕緣黏合圖案742。因此，散熱結構600與基板500絕緣，以使可限制及/或防止電性短接（electrical short）的發生。導電黏合圖案741的厚度A5可與絕緣黏合圖案742的厚度實質上相同。
第二散熱結構620的腿部分622的高度B可小於經安裝的第一半導體封裝100的高度H1。此時，腿部分622的高度B可等於第二散熱結構620的內表面的高度。導電黏合圖案741可物理地接觸腿部分622的下表面。因此，第一熱傳導層710的厚度A1可小於黏合圖案741及742的厚度（例如，導電黏合圖案741的厚度A5）。由於第一熱傳導層710的厚度A1為小的，因此自第一半導體封裝100產生的熱可經由第一熱傳導層710而更快地傳遞至散熱結構600。
圖2C是示出根據示例性實施例的封裝系統的平面圖。圖2D是沿圖2C所示線I-II截取的剖視圖。在下文中，將省略與上述內容重覆的內容。
參照圖2C及圖2D，封裝系統1c包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。散熱結構600可包括參照圖2A及圖2B所述的第二散熱結構620。舉例而言，第二散熱結構620可包括本體部分621及腿部分622。
在接地接墊510G與第二散熱結構620的腿部分622之間可設置有導電黏合圖案741以與第二散熱結構620及接地接墊510G連接。與圖2A及圖2B所示實例不同，可不設置絕緣黏合圖案742。第一熱傳導層710的厚度A1可小於導電黏合圖案741的厚度A5。
基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400以及第一熱傳導層710、第二熱傳導層720及第三熱傳導層730可與以上參照圖1A至圖1I所述者實質上相同。
圖2E是示出根據示例性實施例的封裝系統的圖，其對應於沿圖2C所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。
參照圖2C及圖2E，封裝系統1d包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400以及第一熱傳導層710、第二熱傳導層720及第三熱傳導層730可與以上參照圖1A至圖1E所述者實質上相同。
散熱結構600可包括第一散熱結構610、第二散熱結構620及散熱層630。第一散熱結構610可與以上參照圖1A至圖1C所述者實質上相同。然而，第一散熱結構610可設置於第二散熱結構620的上表面上。第二散熱結構620可與參照圖2A至圖2D所述的第二散熱結構620實質上相同。舉例而言，第二散熱結構620可包括本體部分621及腿部分622。第一散熱結構610的寬度可等於或寬於第二散熱結構620的寬度。導電黏合圖案741可設置於接地接墊510G與第一散熱結構610之間。作為另一實例，可進一步設置有如在圖2A及圖2B所示實例中所述的絕緣黏合圖案742。散熱層630可內插於第一散熱結構610與第二散熱結構620之間。散熱層630可包含例如熱介面材料。
圖3A是示出根據示例性實施例的封裝系統的剖視圖，其對應於沿圖2A所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。
參照圖2C及圖3A，封裝系統1e包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。
除第一基板110、第一半導體晶片120及第一模製層130以外，第一半導體封裝100亦包括第一黏合層141及第一導熱結構140。第一導熱結構140可具有相對高的導熱係數。第一導熱結構140可包含在圖1A至圖1C所示實例中所述的導熱材料。在一個實例中，第一導熱結構140可包括金屬層、熱槽或熱管。作為另一實例，第一導熱結構140可使用水冷卻方法。第一黏合層141可設置於第一模製層130與第一導熱結構140之間。第一黏合層141可包含熱介面材料。在第一半導體封裝100的操作期間，自第一半導體晶片120產生的熱可經由第一黏合層141及第一導熱結構140而傳遞至第一熱傳導層710。
根據示例性實施例，第一半導體封裝100的上表面可對應於第一導熱結構140的上表面。經安裝的第一半導體封裝100的高度H1被定義為第一連接端子150的高度、第一基板110的高度、第一模製層130的高度、第一黏合層141的高度及第一導熱結構140的高度之和。即使第一模製層130的上表面設置於較第二半導體封裝200的上表面或第三半導體封裝300的上表面低的水平高度處，藉由提供第一黏合層141及第一導熱結構140，經安裝的第一半導體封裝100的高度H1可大於經安裝的第二半導體封裝200的高度H2及經安裝的第三半導體封裝300的高度H3。第一熱傳導層710的厚度A1可小於第二熱傳導層720的厚度A2及第三熱傳導層730的厚度A3。因此，第一半導體封裝100的熱特性可得到改善。
基板500、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600可與如參照圖1A至圖1F以及圖2A至圖2E所述者實質上相同。
圖3B是示出根據示例性實施例的封裝系統的剖視圖，其對應於沿圖2C所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。
參照圖2C及圖3B，封裝系統1f包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。基板500、第一半導體封裝100、及第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600可與以上所述者實質上相同。
除第二基板210、第二半導體晶片220及第二模製層230以外，第二半導體封裝200亦包括第二黏合層241及第二導熱結構240。第二導熱結構240可包含導熱材料且可具有相對高的導熱係數。第二導熱結構240可包括金屬層、熱槽或熱管。第二黏合層241可設置於第二模製層230與第二導熱結構240之間。第二黏合層241可包含熱介面材料。在第二半導體封裝200的操作期間，自第二半導體晶片220產生的熱可經由第二黏合層241及第二導熱結構240而傳遞至第二熱傳導層720。
第二半導體封裝200的上表面可對應於第二導熱結構240的上表面。經安裝的第二半導體封裝200的高度H2被定義為第二連接端子250的高度、第二基板210的高度、第二模製層230的高度、第二黏合層241的高度及第二導熱結構240的高度之和。經安裝的第一半導體封裝100的高度H1可大於經安裝的第二半導體封裝200的高度H2。因此，第一熱傳導層710的厚度A1可小於第二熱傳導層720的厚度A2。
除第三基板310、第三半導體晶片320及第三模製層330以外，第三半導體封裝300亦包括第三黏合層341及第三導熱結構340。第三導熱結構340可包含導熱材料且可具有相對高的導熱係數。第三導熱結構340可包括金屬層、熱槽或熱管。第三黏合層341可設置於第三模製層330與第二導熱結構240之間。第三黏合層341可包含熱介面材料。在第三半導體封裝300的操作期間，自第三半導體晶片320產生的熱可經由第三黏合層341及第三導熱結構340而傳遞至第三熱傳導層730。
第三半導體封裝300的上表面可對應於第三導熱結構340的上表面。經安裝的第三半導體封裝300的高度H3被定義為第三連接端子350的高度、第三基板310的高度、第三模製層330的高度、第三黏合層341的高度及第三導熱結構340的高度之和。經安裝的第一半導體封裝100的高度H1可大於經安裝的第三半導體封裝300的高度H3。因此，第一熱傳導層710的厚度A1可小於第三熱傳導層730的厚度A3。
與所示者不同，省略第二熱傳導層720及第二導熱結構240，且如圖1D中所示，第二熱傳導層720可直接接觸第二模製層230的上表面。作為另一實例，省略第三熱傳導層730及第三導熱結構340，且第三熱傳導層730可直接接觸第三模製層330的上表面。
圖3C是示出根據示例性實施例的封裝系統的剖視圖，其對應於沿圖2A所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。
參照圖2C及圖3C，封裝系統1g包括基板500、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。基板500、第一至第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600與以上所述者實質上相同。
第一半導體封裝100可與在圖3A所示實例中所述者實質上相同。舉例而言，第一半導體封裝100包括第一基板110、第一半導體晶片120、第一模製層130、第一黏合層141及第一導熱結構140。第二半導體封裝200及第三半導體封裝300可分別與在圖3B所示實例中所述者實質上相同。第二半導體封裝200包括第二基板210、第二半導體晶片220、第二模製層230、第二黏合層241及第二導熱結構240。第三半導體封裝300包括第三基板310、第三半導體晶片320、第三模製層330、第三黏合層341及第三導熱結構340。
經安裝的第一半導體封裝100的高度H1可大於經安裝的第二半導體封裝200的高度H2及經安裝的第三半導體封裝300的高度H3。第一熱傳導層710的厚度A1可小於第二熱傳導層720的厚度A2及第三熱傳導層730的厚度A3。
圖4A是示出根據示例性實施例的封裝系統的剖視圖，其對應於沿圖2C所示線I-II截取的剖面。圖3B是示出根據示例性實施例的封裝系統的剖視圖，其對應於沿圖2C所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。
參照圖2C、圖4A及圖4B，封裝系統1h或1i包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710以及散熱結構600。基板500、第一至第三半導體封裝300、第一被動元件400、第一熱傳導層710以及散熱結構600與以上所述者實質上相同。
如圖4A中所示，封裝系統1h可不包括第二熱傳導層720。經安裝的第一半導體封裝100的高度H1與第一熱傳導層710的厚度A1之和可大於經安裝的第二半導體封裝200的高度H2。
如圖4B中所示，封裝系統1i可不包括第三熱傳導層730。經安裝的第一半導體封裝100的高度H1與第一熱傳導層710的厚度A1之和可大於經安裝的第三半導體封裝300的高度H3。
圖4C是示出根據示例性實施例的封裝系統的剖視圖，其對應於沿圖2C所示線I-II截取的剖面。在下文中，將省略與上述內容重覆的內容。
參照圖2C及圖4C，封裝系統1j包括基板500、第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400、第一熱傳導層710、第二熱傳導層720及第三熱傳導層730以及散熱結構600。第一熱傳導層710的厚度A1可小於第二熱傳導層720的厚度A2及第三熱傳導層730的厚度A3。
在第一被動元件400與散熱結構600之間設置有第四熱傳導層740，以使第四熱傳導層740可物理地接觸第一被動元件400的上表面及散熱結構600的下表面600b。第四熱傳導層740可包含熱介面材料。自第一被動元件400產生的熱可經由第四熱傳導層740而傳遞至散熱結構600。經安裝的第一半導體封裝100的高度H1可大於經安裝的第一被動元件400的高度H4。舉例而言，第一半導體封裝100的上表面可安置於較第一被動元件400的上表面高的水平高度處。因此，第一熱傳導層710的厚度A1可小於第四熱傳導層740的厚度A4。
作為另一實例，可省略第二熱傳導層720或第三熱傳導層730。
在圖3A至圖3C及圖4A至圖4C所示說明中，可省略第一散熱結構610或第二散熱結構620。在此種情形中，可不提供散熱層630。
在圖4A至圖4C所示說明中，第一半導體封裝100可更包括第一黏合層141及第一導熱結構140。第二半導體封裝200可更包括第二黏合層241及第二導熱結構240。第三半導體封裝300可更包括第三黏合層341及第三導熱結構340。
圖5A是示出根據示例性實施例的半導體模組的剖視圖。圖5B是用於闡釋根據示例性實施例的第二被動元件的圖，且是示出圖5A所示區C的放大圖的剖視圖。圖5C是用於闡釋根據示例性實施例的下部接墊及導電端子的圖，且示出圖5A所示放大區IV。圖5D是用於闡釋根據示例性實施例的下部接墊的圖。在下文中，將省略與上述內容重覆的內容。
參照圖1A、圖5A及圖5B，半導體模組10可包括板1000及封裝系統1。舉例而言，可使用印刷電路板作為板1000。在板1000的上表面1000a上可設置有導電接墊1500。導電接墊1500可電性連接至板1000的內部導線（圖中未示出）。在本說明書中，與板1000電性連接可意指與板1000的內部導線電性連接。
參照圖1A至圖1C所述的封裝系統1可安裝於板1000上，以使可形成半導體模組10。作為另一實例，圖1D所示封裝系統1a、圖2A及圖2B所示封裝系統1b、圖2C及圖2D所示封裝系統1c、圖2E所示封裝系統1d、圖3A所示封裝系統1e、圖3B所示封裝系統1f、圖3C所示封裝系統1g、圖4A所示封裝系統1h、圖4B所示封裝系統1i或圖4C所示封裝系統1j安裝於板1000上，以使可形成半導體模組10。為方便起見，圖1A至圖1C所示封裝系統1是針對安裝於板1000上的半導體模組10而示出及闡述，但發明概念並非僅限於此。
對封裝系統1的封裝包括以使得導電端子550面對板1000的方式將封裝系統1設置在板1000上以及將導電端子550電性連接至導電接墊1500。導電端子550的節距可與導電接墊1500的節距P4實質上相同。導電接墊1500的節距P4可被標準化。舉例而言，導電接墊1500的節距P4可滿足電子裝置工程聯合委員會（Joint Electron Device Engineering Council，JEDEC）標準。導電接墊1500的節距P4可為大的。舉例而言，導電接墊1500的節距P4可為0.65毫米（mm）或大於0.65毫米。
當第一半導體封裝100、第二半導體封裝200及第三半導體封裝300直接安裝於板1000上時，第一連接端子150的節距P1、第二連接端子250的節距P2及第三連接端子350的節距P3中的每一者可需要與導電接墊1500的節距P4實質上相同。根據示例性實施例，第一半導體封裝100、第二半導體封裝200及第三半導體封裝300可經由基板500而連接至板1000。因此，第一連接端子150的節距P1、第二連接端子250的節距P2及第三連接端子350的節距P3被自由設計，而不受導電接墊1500的節距P4所約束。
第一連接端子150的節距P1可小於導電接墊1500的節距P4。舉例而言，第一連接端子150的節距P1可為0.4毫米或小於0.4毫米。因此，第一連接端子150被更緊密地設置，以使第一半導體封裝100的平面面積可減小。第二連接端子250的節距P2及第三連接端子350的節距P3可小於導電接墊1500的節距P4。舉例而言，第二連接端子250的節距P2及第三連接端子350的節距P3中的每一者可為0.4毫米或小於0.4毫米。因此，第二半導體封裝200及第三半導體封裝300可被微型化。由於第一半導體封裝100、第二半導體封裝200及第三半導體封裝300被微型化，因此第一半導體封裝100、第二半導體封裝200及第三半導體封裝300之間的距離可減小。因此，第一半導體封裝100、第二半導體封裝200及第三半導體封裝300之間的電性訊號路徑的長度可減小。封裝系統1的操作速度及可靠性可得到改善。
第二被動元件420可安裝於板1000的下表面1000b上。如圖5B中所示，在板1000與第二被動元件420之間可進一步設置有第二連接端子部分402。第二被動元件420可經由第二連接端子部分402而連接至板1000。第二連接端子部分402可包括例如焊料、柱、凸塊或球柵陣列。經安裝的第二被動元件420的高度H6可被定義為包括第二連接端子部分402的高度H61。經安裝的第二被動元件420的高度H6可被定義為包括第二連接端子部分402的高度H61。舉例而言，經安裝的第二被動元件420的高度H6等於第二連接端子部分402的高度H61與被安裝前的第一被動組件420'的高度H60之和。舉例而言，經安裝的第二被動元件420的高度H6可大於經安裝的第一半導體封裝100的高度H1與第一熱傳導層710的厚度A1之和。即使經安裝的第二被動元件420的高度H6為大的，第二被動元件420仍可經由基板500而電性連接至封裝系統1。
第二被動元件420可電性連接至第一半導體封裝100、第二半導體封裝200及第三半導體封裝300中的一者。在平面圖中，第二被動元件420可被設置成與第一半導體封裝100、第二半導體封裝200及第三半導體封裝300中的所述一者重疊或相鄰。因此，第二被動元件420與半導體封裝100、200及300中的所述一者之間的訊號長度可減小。因此，半導體模組10的電性特性可得到改善。
可設置有多個第二被動元件420。在此種情形中，第二被動元件420的高度H6可彼此相等或彼此不同。第二被動元件420的數目可作出各種潤飾。在下文中，參照圖5C及圖5D，將闡述導電端子550及下部接墊540。
下部接墊540可設置於基板500的下表面上。下部接墊540可包括連接接墊541及測試接墊542。在封裝系統1的製造製程期間或在封裝系統1被安裝於板1000上之前，封裝系統1的電性特性可得到評估。對電性特性的評估可使用測試接墊542來執行。舉例而言，當探針（圖中未示出）接觸測試接墊542時，第一半導體封裝100、第二半導體封裝200及第三半導體封裝300、第一被動元件400以及電子元件430中的至少一者的電性特性及連接關係可得到評估。此後，導電端子550形成，且封裝系統1可安裝於板1000上。
如圖5C中所示，導電端子550可包括第一端子551及第二端子552。第一端子551設置於連接接墊541的下表面上且可連接至連接接墊541以及導電接墊1500中對應的一者。第一端子551可將封裝系統1電性連接至板1000。第一端子551可充當訊號傳輸路徑。
第二端子552設置於測試接墊542的下表面上且可連接至測試接墊542。舉例而言，第二端子552可充當接地端子。接地電壓經由板1000及第二端子552而傳輸至封裝系統1。作為另一實例，第二端子552可為虛設端子。舉例而言，第二端子552可不電性連接至板1000中的內部導線。作為另一選擇，第二端子552可不電性連接至封裝系統1。
如圖5D中所示，可不設置第二端子（圖5C中的552）。測試接墊542可與板1000間隔開且電性絕緣。儘管圖式中未示出，然而在板1000與測試接墊542之間的間隙中可填充有底部填充材料。底部填充材料可包括絕緣聚合物。
根據發明概念，在封裝系統的操作期間，第一半導體封裝可產生大量的熱。第一熱傳導層的厚度可小於第二熱傳導層的厚度及第三熱傳導層的厚度。隨著第一熱傳導層的厚度減小，第一半導體封裝的熱特性可得到改善。封裝系統可表現出改善的操作特性。
儘管已闡述發明概念的一些示例性實施例，然而應理解，發明概念不應限於該些實施例，而是此項技術中具有通常知識者可在如下文所聲明的發明概念的精神及範圍內作出各種改變及潤飾。
1、1a、1b、1c、1d、1e、1f、1g、1h、1i、1j‧‧‧封裝系統 10‧‧‧半導體模組 100‧‧‧半導體封裝/第一半導體封裝 100c‧‧‧側表面 110‧‧‧第一基板 120‧‧‧第一半導體晶片 130‧‧‧第一模製層 139‧‧‧第一標記 140‧‧‧第一導熱結構 141‧‧‧第一黏合層 150‧‧‧第一連接端子 160‧‧‧第一底部填充膜 200‧‧‧半導體封裝/第二半導體封裝 210‧‧‧第二基板 220‧‧‧第二半導體晶片 230‧‧‧第二模製層 240‧‧‧第二導熱結構 241‧‧‧第二黏合層 250‧‧‧第二連接端子 260‧‧‧第二底部填充膜 300‧‧‧半導體封裝/第三半導體封裝 310‧‧‧第三基板 320‧‧‧第三半導體晶片 330‧‧‧第三模製層 340‧‧‧第三導熱結構 341‧‧‧第三黏合層 350‧‧‧第三連接端子 360‧‧‧第三底部填充膜 400‧‧‧第一被動元件/經安裝的第一被動元件 400'‧‧‧被安裝前的第一被動元件 401‧‧‧第一連接端子部分 402‧‧‧第二連接端子部分 403‧‧‧導電連接端子 420‧‧‧第二被動元件/經安裝的第二被動元件 420'‧‧‧被安裝前的第二被動元件 430‧‧‧電子元件/經安裝的電子元件 430'‧‧‧被安裝前的電子元件 500‧‧‧基板 500a、710a、1000a‧‧‧上表面 505‧‧‧互連件 510G‧‧‧接地接墊 540‧‧‧下部接墊 541‧‧‧連接接墊 542‧‧‧測試接墊 550‧‧‧導電端子 551‧‧‧第一端子 552‧‧‧第二端子 590‧‧‧擋壩結構 600‧‧‧散熱結構 500b、600b、1000b‧‧‧下表面 610‧‧‧第一散熱結構 620‧‧‧第二散熱結構 621‧‧‧本體部分 622‧‧‧腿部分 630‧‧‧散熱層 710‧‧‧第一熱傳導層 720‧‧‧第二熱傳導層 730‧‧‧第三熱傳導層 740‧‧‧第四熱傳導層 741‧‧‧黏合圖案/導電黏合圖案 742‧‧‧黏合圖案/絕緣黏合圖案 1000‧‧‧板 1500‧‧‧導電接墊 A、B、C、III、VI‧‧‧區 A1、A2、A3、A4、A5‧‧‧厚度 H1、H2、H3、H4、H40、H41、H5、H50、H51、H6、H60、H61‧‧‧高度 I-II、I'-II’‧‧‧線 P1、P2、P3、P4‧‧‧節距
包括附圖以提供對發明概念的進一步理解，且附圖被併入本說明書中且構成本說明書的一部分。各圖式說明發明概念的示例性實施例且與說明一起用於闡釋發明概念的原理。在附圖中： 圖1A是示出根據示例性實施例的封裝系統的平面圖。 圖1B是示出根據示例性實施例的封裝系統的平面圖。 圖1C是沿圖1A所示線I-II截取的剖視圖。 圖1D是圖1C所示區A的放大圖。圖1E是圖1C所示區B的放大圖。 圖1F是示出根據示例性實施例的封裝系統的圖。 圖1G對應於圖1A所示區III的放大圖。 圖1H是沿圖1G所示線I'-II’截取的剖視圖。 圖1I是用於闡釋根據示例性實施例的第一半導體封裝的圖。 圖2A是示出根據示例性實施例的封裝系統的平面圖。 圖2B是沿圖2A所示線I-II截取的剖視圖。 圖2C是示出根據示例性實施例的封裝系統的平面圖。 圖2D是沿圖2C所示線I-II截取的剖視圖。 圖2E是示出根據示例性實施例的封裝系統的剖視圖。 圖3A是示出根據示例性實施例的封裝系統的剖視圖。 圖3B是示出根據示例性實施例的封裝系統的剖視圖。 圖3C是示出根據示例性實施例的封裝系統的剖視圖。 圖4A是示出根據示例性實施例的封裝系統的剖視圖。 圖4B是示出根據示例性實施例的封裝系統的剖視圖。 圖4C是示出根據示例性實施例的封裝系統的剖視圖。 圖5A是示出根據示例性實施例的半導體模組的剖視圖。 圖5B是用於闡釋根據示例性實施例的第二被動元件的圖，且是示出圖5A所示區C的放大圖的剖視圖。 圖5C是用於闡釋根據示例性實施例的下部接墊及導電端子的圖。 圖5D是用於闡釋根據示例性實施例的下部接墊的圖。
1‧‧‧封裝系統
100‧‧‧半導體封裝/第一半導體封裝
200‧‧‧半導體封裝/第二半導體封裝
300‧‧‧半導體封裝/第三半導體封裝
400‧‧‧第一被動元件/經安裝的第一被動元件
430‧‧‧電子元件/經安裝的電子元件
500‧‧‧基板
590‧‧‧擋壩結構
600‧‧‧散熱結構
610‧‧‧第一散熱結構
I-II‧‧‧線
III‧‧‧區

Claims (21)

  1. 一種半導體封裝系統，包括： 基板； 第一半導體封裝，位於所述基板上； 第二半導體封裝，位於所述基板上； 第一被動元件，位於所述基板上； 散熱結構，位於所述第一半導體封裝、所述第二半導體封裝及所述第一被動元件上；以及 第一熱傳導層，位於所述第一半導體封裝與所述散熱結構之間， 所述第一半導體封裝的高度與所述第一熱傳導層的高度之和大於所述第一被動元件的高度，且 所述第一半導體封裝的所述高度大於所述第二半導體封裝的高度。
  2. 如申請專利範圍第1項所述的半導體封裝系統，更包括： 第二熱傳導層，設置於所述第二半導體封裝與所述散熱結構之間，其中 所述第一熱傳導層的厚度小於所述第二熱傳導層的厚度。
  3. 如申請專利範圍第2項所述的半導體封裝系統，其中所述第一熱傳導層及所述第二熱傳導層物理地接觸所述散熱結構。
  4. 如申請專利範圍第1項所述的半導體封裝系統，其中 所述第一半導體封裝包括第一基板、第一半導體晶片及第一模製層，且 所述第一半導體晶片是系統晶片。
  5. 如申請專利範圍第4項所述的半導體封裝系統，其中所述第一半導體封裝更包括位於所述第一模製層上的第一導熱結構。
  6. 如申請專利範圍第5項所述的半導體封裝系統，其中所述第一模製層的上表面位於較所述第二半導體封裝的上表面低的水平高度處。
  7. 如申請專利範圍第1項所述的半導體封裝系統，其中 所述第二半導體封裝包括第二基板、第二半導體晶片、第二模製層及位於所述第二模製層上的第二導熱結構。
  8. 如申請專利範圍第1項所述的半導體封裝系統，更包括： 接地圖案，位於所述基板的上表面上；以及 導電黏合圖案，位於所述接地圖案與所述散熱結構之間，其中 所述散熱結構包括本體部分及腿部分， 所述本體部分與所述基板的所述上表面平行地延伸， 所述腿部分連接至所述本體部分， 所述腿部分位於所述基板與所述本體部分之間，且 所述散熱結構經由所述導電黏合圖案而電性連接至所述接地圖案。
  9. 如申請專利範圍第8項所述的半導體封裝系統，其中所述第一熱傳導層的厚度小於所述導電黏合圖案的厚度。
  10. 如申請專利範圍第1項所述的半導體封裝系統，更包括： 板，位於所述基板的下表面上； 導電端子，連接至所述基板及所述板；以及 第二被動元件，位於所述板的下表面上，其中 所述第二被動元件的高度大於所述第一半導體封裝的所述高度。
  11. 如申請專利範圍第10項所述的半導體封裝系統，更包括： 第一連接端子，位於所述基板與所述第一半導體封裝之間，其中 所述第一連接端子的節距小於所述導電端子的節距。
  12. 一種半導體封裝系統，包括： 基板； 第一半導體封裝，位於所述基板的上表面上，所述第一半導體封裝包括第一半導體晶片，所述第一半導體晶片包括一個或多個邏輯電路； 第二半導體封裝，位於所述基板的所述上表面上； 被動元件，位於所述基板的所述上表面上； 散熱結構，位於所述第一半導體封裝、所述第二半導體封裝及所述被動元件上；以及 多個熱傳導層，各自物理地接觸所述散熱結構的下表面， 所述多個熱傳導層包括位於所述第一半導體封裝的上表面上的第一熱傳導層，且所述第一熱傳導層具有所述多個熱傳導層中最薄的厚度。
  13. 如申請專利範圍第12項所述的半導體封裝系統，其中所述第一半導體封裝的高度大於所述第二半導體封裝的高度。
  14. 如申請專利範圍第13項所述的半導體封裝系統，其中 所述第一半導體封裝更包括第一基板、第一模製層及第一導熱結構， 所述第一半導體晶片位於所述第一基板上， 所述第一模製層被配置成覆蓋所述第一半導體晶片，且 所述第一導熱結構位於所述第一模製層上。
  15. 如申請專利範圍第12項所述的半導體封裝系統，其中所述第一半導體封裝的高度與所述第一熱傳導層的厚度之和大於所述被動元件的高度。
  16. 如申請專利範圍第12項所述的半導體封裝系統，其中所述多個熱傳導層更包括位於所述第二半導體封裝的上表面上的第二熱傳導層。
  17. 如申請專利範圍第16項所述的半導體封裝系統，其中所述第二半導體封裝包括電力管理晶片或記憶體晶片。
  18. 一種半導體封裝系統，包括： 基板； 第一半導體封裝，位於所述基板上，所述第一半導體封裝包括第一半導體晶片，所述第一半導體晶片包括一個或多個邏輯電路； 第二半導體封裝，位於所述基板上； 被動元件，位於所述基板上； 散熱結構，位於所述第一半導體封裝、所述第二半導體封裝及所述被動元件上； 第一熱傳導層，位於所述第一半導體封裝上，所述第一熱傳導層物理地接觸所述散熱結構；以及 第二熱傳導層，位於所述第二半導體封裝上，所述第二熱傳導層物理地接觸所述散熱結構， 所述第一熱傳導層的厚度小於所述第二熱傳導層的厚度，且 所述第一熱傳導層的上表面設置於較所述被動元件的上表面高的水平高度處。
  19. 如申請專利範圍第18項所述的半導體封裝系統，更包括： 第三半導體封裝，位於所述基板上；以及 第三熱傳導層，位於所述第三半導體封裝上，其中所述第三熱傳導層物理地接觸所述散熱結構，且 所述第一熱傳導層的所述厚度小於所述第三熱傳導層的厚度。
  20. 如申請專利範圍第18項所述的半導體封裝系統，其中 所述第二半導體封裝包括第二基板、第二半導體晶片及第二模製層，且 所述第二半導體晶片是與所述第一半導體晶片不同類型的半導體晶片。
  21. 如申請專利範圍第20項所述的半導體封裝系統，其中 所述第二半導體封裝更包括位於所述第二模製層上的第二導熱結構，且 所述第二熱傳導層位於所述第二導熱結構上。
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US20220367413A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Packages With Multiple Types of Underfill and Method Forming The Same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5171549B2 (ja) * 2008-10-30 2013-03-27 ルネサスエレクトロニクス株式会社 電子装置
JP5165017B2 (ja) * 2010-03-18 2013-03-21 株式会社日立製作所 電子機器の冷却構造
US9287194B2 (en) * 2013-03-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods for semiconductor devices
US9583415B2 (en) * 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies
US9735082B2 (en) * 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US20150170989A1 (en) * 2013-12-16 2015-06-18 Hemanth K. Dhavaleswarapu Three-dimensional (3d) integrated heat spreader for multichip packages
JP6421050B2 (ja) * 2015-02-09 2018-11-07 株式会社ジェイデバイス 半導体装置

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