TW202001628A

TW202001628A - 時脈樹合成方法

Info

Publication number: TW202001628A
Application number: TW107121286A
Authority: TW
Inventors: 劉恩誠; 蔡宜青; 張雲智
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2018-06-21
Filing date: 2018-06-21
Publication date: 2020-01-01
Also published as: TWI664546B; US20190392109A1; US10762270B2

Abstract

本發明揭露了一種時脈樹合成方法，包含：決定一時脈單元之一驅動力；根據該驅動力決定對應該時脈單元之一保留空間；生成該時脈單元及該保留空間，其中該保留空間與該時脈單元相鄰；在該保留空間中設置一去耦合電容充填單元，其中該去耦合電容充填單元的面積及/或電容值與該驅動力有關；以及固定該時脈單元的屬性及該去耦合電容充填單元的屬性。

Description

時脈樹合成方法

本發明是關於時脈樹（clock tree），尤其是關於時脈樹合成方法。

時脈樹常見於現今的積體電路中，圖1為習知電路佈局的示意圖，其中包含兩個時脈樹──時脈樹112及時脈樹122。時脈樹112由複數個時脈單元（clock cell）115構成，時脈樹122由複數個時脈單元125構成。一個時脈單元例如是一個反相器或是一個緩衝器（buffer）。時脈樹112電連接鎖相迴路110，鎖相迴路110透過時脈樹112將時脈提供給暫存器132及暫存器134。時脈樹122電連接鎖相迴路120，鎖相迴路120透過時脈樹122將時脈提供給暫存器136及暫存器138。邏輯電路140耦接於暫存器132及暫存器134之間，並且在兩者之間形成資料路徑。電路中還包含類比電路150、記憶體160及輸出/入電路170等元件。為了簡潔起見，圖1中沒有繪示類比電路150、記憶體160及輸出/入電路170與其他元件之間的繞線。

時脈樹合成之前包括版面規劃（floorplan）及放置最佳化（placement optimization）的步驟。版面規劃指的是安排各元件的位置。放置最佳化指的是資料路徑最佳化。因為隨著製程的進步，多晶體（polycrystal）的寬度愈來愈小，所以當驅動力（driving strength）強的時脈單元聚集時可能會有電遷移（electro-migration）效應。再者，因為當晶片速度愈來愈快，亦即切換速率（toggle rate）愈高時，時脈單元會有更高的功耗，所以在電路設計上還需要考慮供電電壓下降（IR drop）的問題。鑑於以上的考量，在安排時脈單元時會避免時脈單元過於接近，以降低電路無法通過電遷移測試及供電電壓下降測試的機率。然而，即使在版面規劃時已在時脈單元之間預留適當的間隔，但對應於該些間隔的參數，例如時脈單元間隔（clock cell spacing），對物理實作工具（physical implementation tool）而言並非強制性的，換言之，該些參數為軟性約束（soft constraint）而非硬性約束（hard constraint），所以在時脈樹合成後該些間隔可能變得過小，造成電路無法通過測試。

因此，有必要提出一種時脈樹的合成方法，以確保在時脈樹合成後時脈單元之間或時脈單元與其他元件之間有足夠的間隔。

鑑於先前技術之不足，本發明之一目的在於提供一種時脈樹合成方法，以提高電路通過電遷移測試及供電電壓下降測試的機率。

本發明揭露一種時脈樹合成方法，包含：選取一時脈單元；為該時脈單元設定一保留餘量；執行時脈樹合成以生成該時脈單元及緊鄰該時脈單元之一保留空間，其中該保留空間的大小對應該保留餘量；在該保留空間中設置一去耦合電容充填單元，其中該去耦合電容充填單元的面積及/或電容值與該保留餘量有關；以及固定該時脈單元的屬性及該去耦合電容充填單元的屬性。

本發明另揭露一種時脈樹合成方法，包含：決定一時脈單元之一驅動力；根據該驅動力決定對應該時脈單元之一保留空間；生成該時脈單元及該保留空間，其中該保留空間與該時脈單元相鄰；在該保留空間中設置一去耦合電容充填單元，其中該去耦合電容充填單元的面積及/或電容值與該驅動力有關；以及固定該時脈單元的屬性及該去耦合電容充填單元的屬性。

本發明的時脈樹合成方法能夠確保在時脈樹合成後（亦即時脈單元形成後）時脈單元與另一時脈單元之間或時脈單元與其他元件之間有足夠的間隔空間。相較於傳統技術，利用本發明的時脈樹合成方法所形成的時脈樹不易遭遇電遷移及供電電壓下降等問題，因此可以更容易通過測試，亦可提升電路的壽命及穩定性。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之時脈樹合成方法的部分或全部流程可以是軟體及/或韌體之形式，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

圖2係本發明時脈樹合成方法的一實施例的流程圖。版面規劃的步驟（步驟S210）包含從時脈單元庫（clock cell library）中選取時脈單元。此步驟決定時脈單元的驅動力，換句話說，此步驟依據所需的驅動力選擇時脈單元。然而為了通過電遷移測試及供電電壓下降測試，通常此步驟不會選擇驅動力最強的時脈單元。步驟S210完成後，本方法先進行放置最佳化（步驟S215），然後設定時脈單元的保留餘量（keep-out margin）（步驟S220）。步驟S220可以藉由在物理實作工具上以指令set_keepout_margin或具有相同功能的指令來進行設定。對物理實作工具而言，此保留餘量是硬性約束，而此保留餘量指示與該時脈單元相鄰之一保留空間的大小。舉例來說，保留餘量可以指示該保留空間的面積、邊長或周長。此保留餘量與時脈單元的驅動力有關。在一些實施例中，當時脈單元的驅動力愈強，保留餘量就愈大，當時脈單元的驅動力愈弱，保留餘量就愈小。一般來說，時脈單元的驅動力愈大時脈單元的面積就愈大，所以保留空間的面積可以是與時脈單元的面積成正比，也就是說保留餘量也可以根據時脈單元的尺寸進行設定。愈大的保留空間能容量愈大的去耦合電容。

接下來，根據所選擇的時脈單元及所設定的保留餘量執行時脈樹合成，以生成該時脈單元及該保留空間（步驟S230）。圖3為伴隨有保留空間的時脈單元的俯視圖。保留空間315與時脈單元310相鄰。圖3的範例係將時脈單元310近似為一個四邊形的元件，但時脈單元310亦有可能近似其他多邊形，且保留空間315可以設置於時脈單元310的任一邊上。凡是在步驟S220被設定有保留餘量的時脈單元，在步驟S230完成後，該些時脈單元皆伴隨著保留空間。因為保留餘量被物理實作工具視為硬性約束，所以當時脈樹合成的步驟被執行時，物理實作工具即會認為設定有保留餘量的時脈單元需要占用比較大的空間。

接下來為設有保留餘量的時脈單元設置去耦合電容充填單元（decoupling capacitor filler cell），亦即在保留空間315中設置去耦合電容（步驟S240）。去耦合電容的面積及/或電容值與保留空間315有關（亦即與保留餘量有關）。在一些實施例中，保留餘量或保留空間愈大，去耦合電容的面積及電容值就愈大。換句話說，去耦合電容也可以根據時脈單元的驅動力或尺寸進行選擇。

步驟S240完成後，時脈單元與去耦合電容電性連接。圖4顯示時脈單元及與其相鄰的去耦合電容的示意圖。在電性上，去耦合電容415與時脈單元410並聯（符號IN為時脈單元410的輸入端，符號OUT為時脈單元410的輸出端）。去耦合電容415可以減輕電壓源VDD的動態下降（dynamic drop），因此可以減輕供電電壓下降的效應。接下來進行繞線以適當地連接電路上的元件（步驟S250），最後進行繞線後的最佳化（步驟S260）及填入充填單元（filler cell）（步驟S270）。步驟S250~S270為習知的步驟，其細節不再贅述。然而，與習知不同的是，習知的時脈樹合成方法在步驟S250~S270之前尚未有去耦合電容充填單元形成於電路中（亦即時脈單元尚未與去耦合電容並聯），而本發明在執行步驟S250~270時，已有去耦合電容充填單元形成於電路中（於步驟S240形成）。

圖5為步驟S240的詳細流程。在時脈樹合成完畢後且保留餘量尚未移除之前，在電路中填入複數個充填單元（步驟S510）。充填單元為包含多晶體但不包含金屬的結構。步驟S510結束後，電路上除了元件（包含但不限於鎖相迴路、暫存器、邏輯電路、類比電路、記憶體、輸出/入電路）、時脈單元及保留空間以外的部分被填入充填單元。接者移除保留餘量（步驟S520）。步驟S520在物理實作工具上對應的指令為remove_keepout_margin（或具有相同功能的指令）。步驟S520完成後，對物理實作工具而言電路上的保留空間便不再被占用，亦即物理實作工具認為保留空間未設置任何元件。接著，在保留空間填入去耦合電容充填單元（步驟S530）。步驟S530完成後，原先設有保留餘量的時脈單元（亦即與保留空間相鄰的時脈單元）便與去耦合電容並聯（如圖4所示）。最後移除充填單元（步驟S540），然後固定時脈單元的屬性及去耦合電容充填單元的屬性（步驟S550）。步驟S550可以使時脈單元及去耦合電容充填單元的位置不會在之後的步驟中改變。步驟S550所指的屬性例如包含時脈單元及去耦合電容充填單元的位置資訊。

圖6係本發明時脈樹合成方法的另一實施例的流程圖。首先決定時脈單元的驅動力（步驟S610），亦即根據需求（例如時脈樹的大小、時脈單元的位置等因素）選擇適當的時脈單元。然後根據驅動力決定對應時脈單元的保留空間（步驟S620），也就是說保留空間的大小與時脈單元的驅動力及/或面積有關。接著生成時脈單元及保留空間，其中保留空間與時脈單元相鄰（如圖3所示）（步驟S630）。接下來在保留空間中設置去耦合電容充填單元，其中去耦合電容充填單元的面積及/或電容值與時脈單元的驅動力及/或面積有關（步驟S640）。步驟S640的詳細流程如圖5所示。步驟S640完成後便執行步驟S250~S270。

在一些實施例中，圖3的時脈單元310與保留空間315彼此緊密相鄰，兩者之間無法再填入充填單元。

本發明可以使物理實作工具在時脈樹合成時同時考量填入去耦合電容充填單元後對電路的時脈延遲（clock latency）及時脈偏移（clock skew）所造成的影響，使得時脈樹合成完成時的結果能與填入去耦合電容充填單元後的結果一致。藉由在時脈樹合成的步驟前設定保留餘量（亦即預留保留空間），並且在繞線前即設置去耦合電容充填單元且固定去耦合電容充填單元及時脈單元的屬性，本發明可以利用去耦合電容確保時脈單元與其他時脈單元或元件之間具有一定的間隔，使時脈單元的分佈更為平均。再者，因為去耦合電容充填單元本身的電容具有減輕供電電壓下降的功效，所以本發明可以有效降低時脈單元所在區域的電遷移及/或供電電壓下降的效應。

由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

110、120‧‧‧鎖相迴路112、122‧‧‧時脈樹115、125、310、410‧‧‧時脈單元132、134、136、138‧‧‧暫存器140‧‧‧邏輯電路150‧‧‧類比電路160‧‧‧記憶體170‧‧‧輸出/入電路315‧‧‧保留空間415‧‧‧去耦合電容S210～S270、S510～S550、S610～S640‧‧‧步驟

［圖1］為習知電路佈局的示意圖；［圖2］為本發明時脈樹合成方法的一實施例的流程圖；［圖3］為伴隨有保留空間的時脈單元的俯視圖；［圖4］為時脈單元及與其相鄰的去耦合電容的示意圖；［圖5］為圖2之步驟S240的詳細流程；以及［圖6］為本發明時脈樹合成方法的另一實施例的流程圖。

S210~S270‧‧‧步驟

Claims

一種時脈樹合成方法，包含：選取一時脈單元；為該時脈單元設定一保留餘量；執行時脈樹合成以生成該時脈單元及緊鄰該時脈單元之一保留空間，其中該保留空間的大小對應該保留餘量；在該保留空間中設置一去耦合電容充填單元，其中該去耦合電容充填單元的面積及/或電容值與該保留餘量有關；以及固定該時脈單元的屬性及該去耦合電容充填單元的屬性。
如申請專利範圍第1項所述之方法，其中該保留餘量係根據該時脈單元之一驅動力而設定。
如申請專利範圍第2項所述之方法，其中當該驅動力愈強，該保留餘量愈大，而當該驅動力愈弱，該保留餘量愈小。
如申請專利範圍第1項所述之方法，其中該設置該去耦合電容充填單元之步驟包含：在該時脈單元及該保留空間以外的區域填入複數個充填單元；移除該保留餘量；在該保留空間填入該去耦合電容充填單元；以及移除該些充填單元。
如申請專利範圍第1項所述之方法，更包含：在該時脈單元的屬性及該去耦合電容充填單元的屬性被固定後進行繞線及最佳化；於繞線後填入複數個充填單元。
一種時脈樹合成方法，包含：決定一時脈單元之一驅動力；根據該驅動力決定對應該時脈單元之一保留空間；生成該時脈單元及該保留空間，其中該保留空間與該時脈單元相鄰；在該保留空間中設置一去耦合電容充填單元，其中該去耦合電容充填單元的面積及/或電容值與該驅動力有關；以及固定該時脈單元的屬性及該去耦合電容充填單元的屬性。
如申請專利範圍第6項所述之方法，其中當該驅動力愈強，該保留空間及該去耦合電容充填單元愈大，而當該驅動力愈弱，該保留空間及該去耦合電容充填單元愈小。
如申請專利範圍第6項所述之方法，其中該設置該去耦合電容充填單元之步驟包含：在該時脈單元及該保留空間以外的區域填入複數個充填單元；在該保留空間填入該去耦合電容充填單元；以及移除該些充填單元。
如申請專利範圍第6項所述之方法，更包含：在該時脈單元的屬性及該去耦合電容充填單元的屬性被固定後進行繞線及最佳化；於繞線後填入複數個充填單元。