TW202001381A

TW202001381A - 畫素結構

Info

Publication number: TW202001381A
Application number: TW107121760A
Authority: TW
Inventors: 龔晏瑩; 王奕筑; 鄭偉成
Original assignee: 友達光電股份有限公司
Priority date: 2018-06-25
Filing date: 2018-06-25
Publication date: 2020-01-01
Also published as: TWI668504B; CN113900306B; CN109116638A; CN109116638B; CN113900306A

Abstract

一種畫素結構，包括基板以及畫素電極。畫素電極設置該基板上。畫素電極包含第一主圖案、第二主圖案、多個分支圖案與外圍圖案。第一主圖案之尾端及第二主圖案之尾端與部份外圍圖案連接。第一主圖案與第二主圖案交錯以區分出至少四個區域。多個分支圖案分別位於至少四個區域。位於各區域的各分支圖案之一端與第一主圖案及第二主圖案其中至少一者連接。位於各區域的部份多個分支圖案之另一端與部份外圍圖案之間具有多個寬度之多個第一狹縫。任二相鄰之多個分支圖案相分隔開來。

Description

畫素結構

本發明是有關於一種半導體結構，且特別是有關於一種畫素結構。

隨著大尺寸液晶顯示面板的快速發展，液晶顯示面板必須具備廣視角特性，方能滿足使用上的需求。為了使液晶顯示面板具有更高的對比以及更廣的視角，畫素電極通常包括不同的配向方向，可使位於不同的配向區內的液晶分子於施加電壓下會朝向不同的方向傾倒。然而，位於不同配向方向的邊界處的電場會因為邊緣電場效應過大而使得液晶分子過於向不同配向方向的邊界處的延伸方向傾倒，因而於形成顯示畫面時會產生暗紋並降低液晶效率，進而使得穿透率降低而嚴重影響顯示品質。

本發明提供一種具有高解析度（例如：4K、6K、8K）之畫素結構，其可減少暗紋的區域並提高穿透率。

本發明的一實施例提供一種畫素結構。本實施例的畫素結構包括基板以及畫素電極。畫素電極設置於基板上。畫素電極包含第一主圖案、第二主圖案、多個分支圖案與外圍圖案。第一主圖案之尾端及第二主圖案之尾端與部份的外圍圖案連接。第一主圖案與第二主圖案交錯以區分出至少四個區域。多個分支圖案分別位於至少四個區域。位於各區域的各分支圖案之一端與第一主圖案及第二主圖案其中至少一者連接。位於各區域的部份多個分支圖案之另一端與部份外圍圖案之間具有多個寬度之多個第一狹縫。任二相鄰之多個分支圖案相分隔開來。

本發明的另一實施例提供一種畫素結構。本實施例的畫素結構包括基板以及畫素電極。畫素電極設置於基板上。畫素電極包含第一主圖案、第二主圖案、多個分支圖案與一外圍圖案。外圍圖案包含至少二第一外圍圖案及與第一外圍圖案相分隔開來之至少二第二外圍圖案。第一主圖案與第二主圖案交錯以區分出至少四個區域。多個分支圖案分別位於至少四個區域。位於各區域的各分支圖案之一端與第一主圖案及第二主圖案其中至少一者連接。任二相鄰之多個分支圖案相分隔開來。各第一外圍圖案與較遠離第二主圖案之多個分支圖案之第一部份其中至少一根另一端及第一主圖案之各尾端連接。而多個分支圖案之第一部份中未與各第一外圍圖案連接之其它分支圖案分別與外圍圖案間具有多個第一狹縫。各第二外圍圖案與較遠離第一主圖案之多個分支圖案之第二部份其中至少一根另一端及第二主圖案之各尾端連接。

本發明的又一實施例提供一種畫素結構。本實施例的畫素結構包括基板以及畫素電極。畫素電極設置於基板上。畫素電極包含第一主圖案、第二主圖案、多個分支圖案與外圍圖案。外圍圖案包含至少二第一外圍圖案及與第一外圍圖案相分隔開來之至少二第二外圍圖案。第一主圖案與第二主圖案交錯以區分出至少四個區域。多個分支圖案分別位於至少四個區域。位於各區域的各分支圖案之一端與第一主圖案及第二主圖案其中至少一者連接。任二相鄰之多個分支圖案相分隔開來各該第一外圍圖案與位於至少四個區域其中二個之多個分支圖案之另一端以構成一缺口。各第二外圍圖案位於各缺口中。

本發明的再一實施例提供一種畫素結構。本實施例的畫素結構包括基板以及畫素電極。畫素電極設置於基板上。畫素電極包含第一主圖案、第二主圖案、多個分支圖案與外圍圖案。第一主圖案與第二主圖案交錯以區分出至少四個區域。多個分支圖案分別位於至少四個區域。位於各區域的各分支圖案之一端與第一主圖案及第二主圖案其中至少一者連接。任二相鄰之多個分支圖案相分隔開來。多個分支圖案鄰近於第一主圖案與第二主圖案其中至少一者之至少二根另一端之間具有多個第一狹縫，且其餘的分支圖案之另一端連接外圍圖案。

基於上述，本發明由於在多個分支圖案與外圍圖案之間設置有多個第一狹縫，因此可避免液晶分子進行配向時過度地於外圍圖案與第一主圖案的交會處（即，第一主圖案的邊界處）朝向第二方向（以及與第二方向相反的方向）傾倒，藉此可改善外圍圖案與第一主圖案交會處的暗紋（disclination line）問題。並且，由於多個第一狹縫於第二方向上的寬度自最大寬度的部分沿著第一方向的方向或者與第一方向相反的方向逐漸變小而在外圍圖案的第一邊與第二邊的交會處形成有最小寬度，因此在鄰近於外圍圖案的第一邊與第二邊的交會處的液晶分子於配向時可較不受第一狹縫影響，進而使液晶分子的配向實質上均勻且一致。因此，本發明的至少一實施例之畫素結構具有高解析度（例如：4K、6K、8K）。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”係可為二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文的示意圖僅是用以示意本發明部分的實施例。因此，示意圖中所示之各個元件的形狀、數量及比例大小不應被用來限制本發明。

圖1為依照本發明的第一實施例的畫素結構的俯視示意圖。請參照圖1，本實施例的畫素結構10可包括基板100、以及畫素電極200。基板100可包括硬式基板或可撓式基板，且其材料例如玻璃、塑膠、或其它合適的材料、或前述之組合，但不以此為限。

畫素電極200設置於基板100上。畫素電極200可例如是穿透式畫素電極、反射式畫素電極或半穿透半反射式畫素電極。上述的穿透式畫素電極可為單層或多層，且其材料包含銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、奈米碳管/桿、小於60埃的金屬或合金、或其它合適的材料。上述的反射式畫素電極可為單層或多層，且其材料包含金屬、合金、或其它合適的材料。

在一實施例中，畫素電極200包含第一主圖案210、第二主圖案220、多個分支圖案230以及外圍圖案240。在此需說明的是，“圖案”可意指經圖案化製程後的凸起部分，以本實施例的畫素電極200為例，第一主圖案210、第二主圖案220、多個分支圖案230以及外圍圖案240分別為畫素電極200的凸起部分，而在相鄰的凸起部分之間具有狹縫（slit），則第一主圖案210、第二主圖案220、多個分支圖案230以及外圍圖案240也可分別被稱為第一主電極、第二主電極、分支電極以及外圍電極。另外，“圖案”也可意指經圖案化製程後的凹陷部分，例如：第一主圖案210、第二主圖案220、多個分支圖案230以及外圍圖案240分別為畫素電極200的凹陷部分，而在相鄰的凹陷部分之間可例如具有凸起部分之電極。於其它實施例中，“圖案”亦可包含凹陷部份與凸起部份。

第一主圖案210之尾端210a及第二主圖案220之尾端220a與部份的外圍圖案240連接，且第一主圖案210與第二主圖案220交錯（interlaced manner），以區分出（或定義出）畫素電極200的至少四個區域200a1~200a4。在一實施例中，第一主圖案210與第二主圖案220例如為長條狀的圖案，但不限於此，亦可為其它的多邊形、或其它合適的形狀。第一主圖案210與第二主圖案220可分別具有離形心處最遠的兩個尾端210a、220a。在一實施例中，第一主圖案210與第二主圖案220的交錯處可為彼此的形心。第一主圖案210例如實質上沿著第一方向D1延伸，且第二主圖案220例如沿著不平行於第一方向D1的第二方向D2延伸。在本實施例中，第一方向D1與第二方向D2彼此實質上垂直，但不限於此。在一實施例中，外圍圖案240為具有外框的圖案，其具有兩個第一邊240L（或者在圖1中可依左至右而被稱為（例如：第一子外圍圖案與第二子外圍圖案）以及兩個第二邊240S（或者在圖1中可依上至下而被稱為第三子外圍圖案與第四子外圍圖案）。外圍圖案240的兩個第一邊240L分別與第二主圖案220的兩個尾端220a連接，且外圍圖案240的兩個第二邊240S分別與第一主圖案210的兩個尾端210a連接。在本實施例中，外圍圖案240的兩個第一邊240L的寬度W1於第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處實質上沿著第一方向D1的方向或者與第一方向D1相反的方向實質上相同，且外圍圖案240的兩個第二邊240S的寬度W2於第一主圖案210的尾端210a與外圍圖案240的第二邊240S的交會處實質上沿著第二方向D2的方向或者與第二方向D2相反的方向實質上相同。於部份實施例中，較佳地，外圍圖案240的兩個第一邊240L的寬度W1實質上相同於外圍圖案240的兩個第二邊240S的寬度W2，但不限於此。外圍圖案240可例如實質上為矩形的外框，但本發明不以此為限，亦可為其它的多邊形、或其它合適的形狀。

多個分支圖案230分別位於四個區域200a1~200a4（或可依標號順序可分別稱為第一區200a1、第二區200a4、第三區200a3與第四區200a4）中。並且，位於各區域200a1~200a4的該些分支圖案230之一端與第一主圖案210及第二主圖案220中的至少一者連接。在一實施例中，多個分支圖案230可具有任意的延伸方向。在本實施例中，多個分支圖案230的延伸方向與第一方向D1的夾角及/或多個分支圖案230的延伸方向與第二方向D2的夾角約為45度，但不限於此。於其它實施例中，分支圖案230與第一方向D1及/或第二方向D2之夾角可約為0度~90度之間，且不為0度或90度。在一實施例中，多個分支圖案230約為長條狀的圖案，但不限於此，亦可為其它的多邊形、或其它合適的形狀。多個分支圖案230可具有離形心處最遠的兩個尾端230a_1、230a_2。在本實施例中，多個分支圖案230的一個尾端230a_1與第一主圖案210或第二主圖案220連接。多個分支圖案230的另一個尾端230a_2與部分的外圍圖案240之間具有多個寬度W3之多個第一狹縫230S1。舉例而言，多個分支圖案230的另一個尾端230a_2與外圍圖案240的兩個第一邊240L（例如：第一子外圍圖案與第二子外圍圖案）之間具有多個第一狹縫230S1，且多個第一狹縫230S1於第二方向D2上具有多個寬度W3，且多個寬度W3中的至少一者可為最大寬度W3_m _ax 。在一實施例中，多個第一狹縫230S1各自的最大寬度W3_m _ax 分別鄰近第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處。此外，在本實施例中，多個第一狹縫230S1的寬度W3於第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小。因此，多個第一狹縫230S1於第二方向D2上的寬度W3自最大寬度W3_m _ax 實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小而形成有最小寬度W3_m _in 。從另一方面觀之，第一狹縫230S1的寬度W3例如自第二主圖案220之尾端220a沿著實質上平行於第一主圖案210之延伸方向（例如：第一方向D1或與第一方向D1相反的方向）的方向來變化。

在一實施例中，多個分支圖案230的另一個尾端230a_2與部分的外圍圖案240之間具有寬度W4之多個第二狹縫230S2。舉例而言，多個分支圖案230的另一個尾端230a_2與外圍圖案240的兩個第二邊240S（例如：第三子外圍圖案與第四子外圍圖案）之間具有多個第二狹縫230S2。在本實施例中，多個第二狹縫230S2實質上於第一方向D1上的寬度W4實質上相同，但本發明不以此為限。

在一實施例中，任二相鄰的多個分支圖案230相分隔開來。亦即，位於四個區域200a1~200a4的任二相鄰的多個分支圖案230之間具有多個第三狹縫230S3。多個第三狹縫230S3例如自第一主圖案210或第二主圖案220實質上沿著相鄰分支圖案230的延伸方向延伸而分別與位於四個區域200a1~200a4的第一狹縫230S1與第二狹縫230S2其中至少一者連接，但本發明不以此為限。多個第三狹縫230S3在該延伸方向上例如具有實質上相同的寬度，但不限於此。於其它實施例中，多個第三狹縫230S3在該延伸方向上可具有不同的寬度、例如：漸變大、漸變小、多段寬度改變、或其它合適的寬度設計。

本發明的畫素結構10可選擇性的更包括共通電極300。共通電極300例如設置於基板100上且鄰設於畫素電極200的至少部份周圍。舉例而言，共通電極300可例如至少設置於畫素電極200的兩側。在本實施例中，共通電極300設置於畫素電極200的三側，但不以此為限。共通電極300與畫素電極200之間可例如具有間隙300G，使得共通電極300與畫素電極200彼此分隔。此外，共通電極300與畫素電極200可例如藉由同一層圖案化導電層所構成，但不限於此。舉例而言，圖案化導電層可包括透明導電材料，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、奈米碳管/桿、小於60埃的金屬或合金、或其它合適的材料，但不限於此。在一實施例中，部分的共通電極300可於垂直投影方向Z上與資料線DL至少部份重疊，並透過設置於其間的絕緣層（未繪示）與資料線DL彼此分隔。

本發明的畫素結構10可更包括主動元件T。主動元件T設置於基板100上且電性連接於至少一訊號線CL。主動元件T例如包含閘極G、半導體層SE、源極S與汲極D。至少一訊號線CL例如包含至少一掃描線SL、至少一資料線DL、至少一共用電極線（未繪示）、至少一電源供應線（未繪示）、或其它合適的線路、或前述線路其中至少一者。至少一資料線DL各自與相應的至少一掃描線SL以及至少一共用電極線交錯設置（interlaced manner）。舉例而言，至少一掃描線SL以及至少一共用電極線其中至少一者可例如實質上沿著第一方向D1延伸，且至少一資料線DL則可例如實質上沿著第二方向D2延伸，但不限於此。於其它實施例中，至少一掃描線SL以及至少一共用電極線其中至少一者可例如實質上沿著第二方向D2延伸，且至少一資料線DL則可例如實質上沿著第一方向D1延伸。閘極G與源極S分別電性連接至掃描線SL與資料線DL。在一實施例中，汲極D可例如與共用電極線部份重疊，但本發明不以此為限。在一實施例中，主動元件T的閘極G、掃描線SL以及共用電極線可由同一層第一圖案化導電層所構成，但不限於此。掃描線SL可與共用電極線彼此分隔。主動元件T的源極S、汲極D以及資料線DL可由同一層第二圖案化導電層所構成，但不限於此。

在本實施例中，由於在多個分支圖案230的一個尾端230_2與外圍圖案240之間設置有多個第一狹縫230S1或多個第二狹縫230S2，因此可避免液晶分子進行配向時過度地於外圍圖案240與第一主圖案210的交會處朝向第二方向D2（以及與第二方向D2相反的方向）傾倒，或者過度地於外圍圖案240與第二主圖案220的交會處朝向第一方向D1（以及與第一方向D1相反的方向）傾倒，藉此可改善外圍圖案240與第一主圖案210以及第二主圖案220與外圍電極240之間的交會處的暗紋（disclination line）問題。

並且，由於多個第一狹縫230S1於第二方向D2上的寬度W3自最大寬度W3_max 實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小，而較佳地，在外圍圖案240的第一邊240L（或稱為第一子外圍圖案與第二子外圍圖案）與第二邊240S（或稱為第三子外圍圖案與第四子外圍圖案）的交會處形成有最小寬度W3_min ，因此在鄰近於外圍圖案240的第一邊240L與第二邊240S的交會處的液晶分子於配向時可較不受第一狹縫230S1影響，則液晶分子於該處仍保有原有的較佳的傾倒方向（實質上為分支圖案230的延伸方向），進而使液晶分子的配向實質上均勻且一致。從而，本實施例的畫素結構可減少暗紋的區域且提高穿透率。

圖2為依照本發明的第二實施例的畫素結構的俯視示意圖。在此必須說明的是，圖2的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。並且，圖2省略了主動元件以及訊號線的繪示，以更清楚地表示本實施例的畫素結構。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖2的實施例中至少一部份未省略的描述可參閱後續內容。

請參照圖2，在圖2所繪示的實施例中，外圍圖案240的兩個第一邊240L（或者在圖2中可依左至右而被稱為第一外圍圖案與第二外圍圖案）的寬度W1在鄰近於第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處具有最小寬度W1_min ，且外圍圖案240在鄰近於第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處的寬度W1實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變大而具有最大寬度W1_max 。寬度W1例如可約為0.5um~6um，但不限於此。從另一方面觀之，外圍圖案240的第一邊240L的寬度W1例如自第二主圖案220之尾端220a沿著實質上平行於第一主圖案210之延伸方向（例如：第一方向D1或與第一方向D1相反的方向）的方向來變化。再者，本實施例的畫素結構20的多個第一狹縫230S1於第二方向D2上也可選擇性的具有多個寬度W3，且多個寬度W3中的至少一者為最大寬度W3_max ，但不限於此。在本實施例中，多個第一狹縫230S1的寬度W3於第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小。因此，多個第一狹縫230S1於第二方向D2上的寬度W3自最大寬度W3_max 實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小而形成有最小寬度W3_min 。舉例而言，第一狹縫230S1的寬度W3例如自第二主圖案220之尾端220a沿著實質上平行於第一主圖案210之延伸方向（例如：第一方向D1或與第一方向D1相反的方向）的方向來變化。於部份實施例中，較佳地，最小寬度W1_min 與最大寬度W3_max 實質上對應，且最大寬度W1_max 與最小寬度W3_min 實質上對應，其餘詳細描述與相關元件可參閱前述內容。

在本實施例中，外圍圖案240的兩個第二邊240S（或者可依上至下而被稱為第三外圍圖案與第四外圍圖案）的寬度W2在鄰近於第一主圖案210的尾端210a與外圍圖案240的第二邊240S的交會處具有最小寬度W2_min ，且外圍圖案240在鄰近於第一主圖案210的尾端210a與外圍圖案240的第二邊240S的交會處的寬度W2實質上沿著第二方向D2的方向或者與第二方向D2相反的方向逐漸變大而具有最大寬度W2_max 。從另一方面觀之，外圍圖案240的第二邊240S的寬度W2例如自第一主圖案210之尾端210a沿著實質上平行於第二主圖案220之延伸方向（例如：第二方向D2或與第二方向D2相反的方向）的方向來變化。再者，本實施例的畫素結構20的多個第二狹縫230S2於第一方向D1上也可選擇性的具有多個寬度W4，且多個寬度W4中的至少一者可為最大寬度W4_max ，但不限於此。在本實施例中，多個第二狹縫230S2的寬度W4於第一主圖案210的尾端210a與外圍圖案240的第二邊240S的交會處實質上沿著第二方向D2的方向或者與第二方向D2相反的方向逐漸變小而形成有最小寬度W4_min 。從另一方面觀之，多個第二狹縫230S2的寬度W4例如自第一主圖案210之尾端210a沿著實質上平行於第二主圖案220之延伸方向（例如：第二方向D2或與第二方向D2相反的方向）的方向來變化。於部份實施例中，較佳地，最小寬度W2_min 與最大寬度W4_max 實質上對應，且最大寬度W2_max 與最小寬度W4_min 實質上對應，其餘詳細描述與相關元件可參閱前述內容。

在本實施例中，由於多個第二狹縫230S2於第一方向D1上的寬度W4自最大寬度W4_max 的部分實質上沿著第二方向D2的方向或者與第二方向D2相反的方向逐漸變小而在外圍圖案240的第一邊240L與第二邊240S的交會處形成有最小寬度W4_min ，因此在鄰近於外圍圖案240的第一邊240L與第二邊240S的交會處的液晶分子於配向時可較不受第二狹縫230S2影響，亦即，液晶分子於該處可更保有原有的較佳的傾倒方向（實質上為分支圖案230的延伸方向），進而使液晶分子的配向實質上均勻且一致。從而，本實施例的畫素結構可進一步減少暗紋的區域並提高穿透率。

圖3為依照本發明的第三實施例的畫素結構的俯視示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。並且，圖3省略了主動元件以及訊號線的繪示，以更清楚地表示本實施例的畫素結構。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖3的實施例中至少一部份未省略的描述可參閱後續內容。

在本實施例中，外圍圖案240具有至少二第一外圍圖案242以及與第一外圍圖案242相分隔開來的至少二第二外圍圖案244，但不限於此。於其它實施例中，第一外圍圖案242以及第一外圍圖案242可部份相連接。第一外圍圖案242例如為外圍圖案240的兩個第一邊240L（或者可依左至右而被稱為第一子外圍圖案與第二子外圍圖案），且第二外圍圖案244例如為外圍圖案240的兩個第二邊240S（或者可依上至下而被稱為第三子外圍圖案與第四子外圍圖案）。外圍圖案240的兩個第一外圍圖案242分別與第二主圖案220的兩個尾端220a連接，且外圍圖案240的兩個第二外圍圖案244分別與第一主圖案210的兩個尾端210a連接。在本實施例中，外圍圖案240的兩個第一外圍圖案242的寬度W1於第二主圖案220的尾端220a與外圍圖案240的第一外圍圖案242的交會處實質上沿著第一方向D1的方向或者與第一方向D1相反的方向實質上相同，但不限於此。外圍圖案240的兩個第二外圍圖案244的寬度W2於第一主圖案210的尾端210a與外圍圖案240的第二外圍圖案244的交會處實質上沿著第二方向D2的方向或者與第二方向D2相反的方向實質上相同，但不限於此。

在一實施例中，第一外圍圖案242與較遠離第二主圖案220（或者較接近第一主圖案210）之分支圖案230之第一部份230p1中的至少一根的另一個尾端230a_2及第二主圖案220之各尾端220a連接。位於區域200a1~200a4中的一者的分支圖案230之第一部份230p1可具有一根以上的分支圖案。在此段之“遠離”意謂為第一外圍圖案242與第二主圖案220的尾端220a交會處及/或連接處為起點算起。在本實施例中，以圖3之左邊為範例，分支圖案230之第一部份230p1具有至少五根分支圖案，且第一外圍圖案242與較遠離第二主圖案220之分支圖案230之第一部份230p1中的至少二根分支圖案230p1_1的另一個尾端230a_2及第二主圖案之尾端220a連接，但本發明不以此為限。同理，圖3之右邊之相關元件描述依此類推。在一實施例中，分支圖案230之第一部份230p1中未與第一外圍圖案242連接之其它分支圖案分別與第一外圍圖案242間具有多個第一狹縫230S1。多個第一狹縫230S1於第二方向D2上具有實質上相同的寬度W3，但本發明不以此為限。

在一實施例中，第二外圍圖案244與較遠離第一主圖案210（或者較接近第二主圖案220）之分支圖案230之第二部份230p2中的至少一根的另一個尾端230a_2及該第一主圖案210之各尾端210a連接。在此段之“遠離”意謂為第二外圍圖案244與第一主圖案210的尾端210a交會處及/或連接處為起點算起。舉例而言，第二外圍圖案244可與分支圖案230之第二部份230p2中的至少一根的另一個尾端230a_2連接而於該處形成封閉區。位於區域200a1~200a4中的一者的分支圖案230之第二部份230p2可具有一根以上的分支圖案。在本實施例中，以圖3之上邊為範例，分支圖案230之第二部份230p2具有兩根分支圖案，且第二外圍圖案244與較遠離第一主圖案210之分支圖案230之第二部份230p2中的一根分支圖案230p2_1與另一個尾端230a_2及第一主圖案210之尾端210a連接，但本發明不以此為限。同理，圖3之下邊之相關元件描述依此類推。在一實施例中，分支圖案230之第二部份230p2中未與第二外圍圖案244連接之其它分支圖案分別與第二外圍圖案244間具有多個第二狹縫230S2。多個第二狹縫230S2於第一方向D1上具有實質上相同的寬度W4，但本發明不以此為限。

從另一個角度來看，由於鄰近於畫素結構30的角落處的分支圖案230p1_1、230p2_1的尾端230a_2各自與第一外圍圖案242以及第二外圍圖案244連接，因此，分支圖案230p1_1、230p2_1之間的多個第三狹縫230S3中的至少一者與共通電極300和畫素電極200之間的間隙300G連接。以單一個區域舉例而言，鄰近於畫素結構30的角落處的分支圖案230p1_1、230p2_1之間的多個第三狹縫230S3中的第三狹縫230S3_1與共通電極300和畫素電極200之間的間隙300G連接，而多個第三狹縫230S3中除了第三狹縫230S3_1以外的其他者則與第一狹縫230S1連接。

在本實施例中，由於鄰近於畫素結構30的角落處（例如：第一外圍圖案242的尾端與第二外圍圖案244的尾端的交會處）的第三狹縫230S3_1與共通電極300和畫素電極200之間的間隙300G連接，因此在鄰近於畫素結構30的角落處的液晶分子於配向時可較不受第一狹縫230S1或第二狹縫230S2影響，亦即，液晶分子於該處可更保有原有的較佳的傾倒方向（實質上為分支圖案230的延伸方向），進而使液晶分子的配向實質上均勻且一致。從而，本實施例的畫素結構30可進一步減少暗紋的區域並提高穿透率。

圖4為依照本發明的第四實施例的畫素結構的俯視示意圖。在此必須說明的是，圖4的實施例沿用圖3的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖4的實施例中至少一部份未省略的描述可參閱後續內容。

請參照圖4，在圖4所繪示的實施例中，多個第一狹縫230S1於第二方向D2上具有多個寬度W3，且多個寬度W3中的至少一者為最大寬度W3_max 。在本實施例中，多個第一狹縫230S1於第二方向D2上具有多個寬度W3，例如：分支圖案230實質上在第二方向D2上的長度L1自第一主圖案210與第二主圖案220的交會處實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變大。在一實施例中，多個第一狹縫230S1各自的最大寬度W3_max 分別鄰近第二主圖案220的尾端220a與外圍圖案240的第一外圍圖案242（或前述實施例所述之第一邊240L）的交會處。此外，在本實施例中，多個第一狹縫230S1的寬度W3於第二主圖案220的尾端220a與外圍圖案240的第一邊240L的交會處沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小。因此，多個第一狹縫230S1於第二方向D2上的寬度W3自最大寬度W3_max 實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小而形成有最小寬度W3_min 。

在本實施例中，除了鄰近於畫素結構40的角落處（例如：第一外圍圖案242的尾端與第二外圍圖案244的尾端的交會處）的第三狹縫230S3_1與共通電極300和畫素電極200之間的間隙300G連接以外，由於多個第一狹縫230S1於第二方向D2上的寬度W3自最大寬度W3_max 的部分實質上沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小而在鄰近於畫素結構40的角落處形成有最小寬度W3_min ，因此在鄰近於畫素結構40的角落處的液晶分子於配向時可較不受第一狹縫230S1或第二狹縫230S2影響，亦即，液晶分子於該處仍保有原有的較佳的傾倒方向（實質上為分支圖案230的延伸方向），進而使液晶分子的配向實質上均勻且一致。換言之，本實施例的畫素結構40可減少暗紋的區域並提高穿透率。

圖5以及圖6各自為依照本發明的第五實施例的畫素結構以及第六實施例的畫素結構的俯視示意圖。在此必須說明的是，圖5以及圖6的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。並且，圖5以及圖6省略了主動元件以及訊號線的繪示，以更清楚地表示本實施例的畫素結構。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖5與圖6的實施例中至少一部份未省略的描述可參閱後續內容。

請同時參照圖5以及圖6，在圖5以及圖6所繪示的實施例中，多個分支圖案230與外圍圖案240之間不具有任何的第一狹縫230S1與第二狹縫230S2。並且，外圍圖案240具有至少二第一外圍圖案242以及與第一外圍圖案242相分隔開來的至少二第二外圍圖案244。舉例而言，第一外圍圖案242例如為由一個第二邊242S以及與第二邊242S的兩端連接的兩個第一邊242L組成，亦即，第一外圍圖案242例如呈現類似“ㄇ”或“ㄩ”字的形狀。在一實施例中，各第一外圍圖案242與位於區域200a1~200a4中的至少二者之多個分支圖案230之另一端230a_2連接以構成一缺口。舉例而言，最接近第二主圖案220的分支圖案232例如由兩個長條狀圖案232a、232b所構成。長條狀圖案232a的延伸分向與其它分支圖案230其中一者的延伸分向實質上平行並具有兩個尾端232a_1、232a_2，長條狀圖案232a的尾端232a_1例如與第二主圖案220連接，且長條狀圖案232a的尾端232a_2例如與第一外圍圖案242連接。長條狀圖案232b的延伸分向與第一方向D1實質上平行並具有兩個尾端232b_1、232b_2，長條狀圖案232b的尾端232b_1例如與長條狀圖案232a連接，且長條狀圖案232b的尾端232b_2例如與第二主圖案220連接。長條狀圖案232b的尾端232b_1可例如與長條狀圖案232a的形心處連接，但本發明不以此為限。因此，第一外圍圖案242可例如與位於區域200a1、200a3以及區域200a2、200a4中的較接近第二主圖案220的分支圖案232構成缺口240O。缺口240O例如鄰近於第一主圖案210與第二主圖案220中的至少一者之尾端。在本實施例中，缺口240O鄰近於第二主圖案220中之尾端220a。第二外圍圖案244例如位於缺口240O中且與第二主圖案220連接。在本實施例中，第二外圍圖案244為梯型圖案，但不以此為限，第二外圍圖案244可為三角形、矩形或其他可設置於缺口240O內的幾何形狀。在本實施例中，第二外圍圖案244與最接近第二主圖案220的分支圖案232之間具有間距W5，且間距W5可約為0.5um~3um，但不限於此。第二外圍圖案244具有較靠近共通電極300的外側邊244S，且第一外圍圖案242具有較靠近共通電極300的第一邊242L（例如：第一外圍圖案242中實質上沿著第一方向D1延伸的外側邊）。在圖5所繪示的實施例中，各第二外圍圖案244之外側邊244S與各第一外圍圖案242之第一邊242L實質上切齊，但不以此為限。在圖6所繪示的實施例中，各第二外圍圖案244之外側邊244S與各第一外圍圖案242之第一邊242L未切齊。舉例而言，第二外圍圖案244自與第二主圖案220的連接處向第二方向D2或與二方向D2相反的方向延伸凸出。

在本實施例中，由於第一外圍圖案242與較接近第二主圖案244的分支圖案232構成缺口240O，且第二外圍圖案244位於缺口240O中並與第一外圍圖案242與較接近第二主圖案244的分支圖案232分隔開，因此，可避免液晶分子進行配向時過度地於第二外圍圖案244與第二主圖案220的交會處朝向第二方向D2（以及與第二方向相反的方向）傾倒，藉此可改善外圍圖案與第二主圖案220的交會處的暗紋（disclination line）問題。

圖7為依照本發明的第七實施例的畫素結構的俯視示意圖。在此必須說明的是，圖7的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。並且，圖7省略了主動元件以及訊號線的繪示，以更清楚地表示本實施例的畫素結構。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖7的實施例中至少一部份未省略的描述可參閱後續內容。

請參照圖7，在圖7繪示的實施例中，多個分支圖案230中鄰近於第二主圖案220（或遠離第一主圖案210）的分支圖案232之一尾端232a_1與第二主圖案220連接，且分支圖案232之另一尾端232a_2與外圍圖案240之間具有第一狹縫230S1。分支圖案232可例如包括至少一個長條狀圖案（或長條狀電極），但本發明不以此為限，亦可為其它的多邊形、或其它合適的形狀。另一方面，多個分支圖案230的除分支圖案232之外的其他者的一尾端230a_1與第一主圖案210或第二主圖案220連接，且分支圖案230之另一尾端230a_2與外圍圖案240連接。因此，多個分支圖案230的除分支圖案232之外的其他者與外圍圖案240之間不具有狹縫（例如：前述實施例之第一狹縫230S1第二狹縫230S2），但相鄰的兩分支圖案230之間仍存在第三狹縫230S3。

在本實施例中，由於在鄰近於第二主圖案220的分支圖案232與外圍圖案240之間具有第一狹縫230S1，因此可避免液晶分子進行配向時過度地於外圍圖案240與第二主圖案220的交會處朝向第一方向D1（以及與第一方向D1相反的方向）傾倒，藉此可改善外圍圖案240與第二主圖案220的交會處的暗紋（disclination line）問題。

並且，由於在遠離第二主圖案220的分支圖案230與外圍圖案240之間不具有狹縫（例如：第一狹縫230S1第二狹縫230S2），因此在鄰近於外圍圖案240的第一邊240L與第二邊240S的交會處的液晶分子於配向時仍保有原有的較佳的傾倒方向（實質上為分支圖案230的延伸方向），進而使液晶分子的配向實質上均勻且一致。從而，本實施例的畫素結構70可減少暗紋的區域並提高穿透率。

圖8為依照第一對比例的畫素結構的俯視示意圖。在此必須說明的是，圖8的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。並且，圖8省略了主動元件以及訊號線的繪示。

請參照圖1以及圖8，第一對比例的畫素結構10’與本發明的第一實施例的畫素結構10大致上相同，兩者的主要差異在於，第一對比例的第一狹縫230S1在第二方向D2上的寬度W31實質上相同。

圖9為依照第二對比例的畫素結構的俯視示意圖。在此必須說明的是，圖9的實施例沿用圖8的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。

請參照圖1、圖8以及圖9，第二對比例的畫素結構20’與本發明的第一實施例的畫素結構10大致上相同，兩者的主要差異在於，第二對比例的第一狹縫230S1在第二方向D2上的寬度W32實質上相同。並且，第二對比例的第一狹縫230S1在第二方向D2上的寬度W32大於本發明的第一實施例的第一狹縫230S1在第二方向D2上的寬度W3。此外，第二對比例的第二狹縫230S2在第一方向D1上的寬度W42實質上相同。並且，第二對比例的第二狹縫230S2在第一方向D1上的寬度W42大於本發明的第一實施例的第二狹縫230S2在第一方向D1上的寬度W4。換言之，第二對比例的第一狹縫230S1在第二方向D2上的寬度W32大於第一對比例的第一狹縫230S1在第二方向D2上的寬度W31。此外，第二對比例的第二狹縫230S2在第一方向D1上的寬度W42大於第一對比例的第二狹縫230S2在第一方向D1上的寬度W4。

圖10為依照第三對比例的畫素結構的俯視示意圖。在此必須說明的是，圖10的實施例沿用圖7的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。

請參照圖7以及圖10，第三對比例的畫素結構30’與本發明的第七實施例的畫素結構70大致上相同，兩者的主要差異在於，第三對比例的畫素結構30’不具有第一狹縫230S1。從另一方面觀之，第三對比例的畫素結構30’不具有第一狹縫230S1與第二狹縫230S2，僅具有封閉式之第三狹縫230S3。

圖11A為依照圖1的本發明的第一實施例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11B為依照圖8的第一對比例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11C為依照圖9的第二對比例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。

為方便比較本發明的第一實施例的畫素結構與第一對比例及第二對比例的畫素結構的表現，將上述各個畫素結構的設計參數與液晶效率整理如下表。其中，液晶效率為百分比，無單位。

[表1]

請同時參照圖11A至圖11C，在圖11A所繪示的本發明的第一實施例的畫素結構10的光學模擬圖中，與圖11B、圖11C的第一對比例以及第二對比例的畫素結構10’、20’的光學模擬圖相比可知，在第一實施例的畫素結構10之區域R1中明顯可看出該處呈現較細的暗紋，且在區域R2中則呈現明顯的亮區。但是，第一對比例以及第二對比例的畫素結構10’、20’在區域R1皆呈現較粗或更粗的暗紋，且區域R2皆呈現較少或更少的亮區。這是因第一實施例的畫素結構10中的第一狹縫230S1於第二方向D2上的寬度自最大寬度的部分沿著第一方向D1的方向或者與第一方向D1相反的方向逐漸變小而在外圍圖案240的第一邊240L與第二邊240S的交會處形成有最小寬度W3_min ，因此可避免液晶分子進行配向時過度地於外圍圖案240與第二主圖案220的交會處朝向第一方向D1（以及與第一方向D1相反的方向）傾倒。另外，從表1可看出第一實施例的畫素結構10相對於第一對比例以及第二對比例的畫素結構10’、20’明顯具有較高的液晶效率。並且，在鄰近於外圍圖案240的第一邊240L與第二邊240S的交會處（例如：區域R2）的液晶分子於配向時可較不受第一狹縫230S1影響，從而，液晶分子於該處（例如：區域R2）仍保有原有的較佳的傾倒方向，進而使液晶分子的配向可實質上均勻且一致。基於此，本發明的第一實施例的畫素結構10的暗紋的面積小且亮區的面積大，穿透率可藉此較為提升。

圖11D為依照圖5的本發明的第五實施例的畫素結構於光學顯微鏡圖。圖11E為依照圖6的本發明的第六實施例的畫素結構於光學顯微鏡下圖。其中，前述光學顯微鏡圖皆是各個實施例之畫素結構50、60搭配正交之偏光片，且正交之偏光片之角度例如:約45與約135度。

請同時參照圖11D及圖11E，在圖11D以及圖11E所繪示的本發明的第五實施例以及第六實施例的畫素結構50、60的光學圖中，在區域R3、R4處明顯可看出該處的液晶分子的配向較為實質上均勻且一致，這是因在第一外圍圖案242與較接近第二主圖案244的分支圖案232構成缺口240O，且第二外圍圖案244位於缺口240O中並與第一外圍圖案242及較接近第二主圖案244的分支圖案232分隔開，因此，可避免液晶分子進行配向時過度地於第二外圍圖案244與第二主圖案220的交會處朝向第二方向D2（以及與第二方向D2相反的方向）傾倒。基於此，本發明的第五實施例以及第六實施例的畫素結構50、60的暗紋的面積小且亮區的面積大，穿透率可藉此較為提升。

圖11F為依照圖7的本發明的第七實施例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11G為依照圖10的第三對比例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。為方便比較本發明的第七實施例的畫素結構70與第三對比例的畫素結構30’的表現，將上述各個畫素結構的設計參數與液晶效率整理如下表。

[表2]

請同時參照圖11F以及圖11G，在圖11F所繪示的本發明的第七實施例的畫素結構70的光學模擬圖中，與圖11G的第三對比例的畫素結構30’的光學模擬圖相比，在第七實施例的畫素結構70的區域R5中明顯可看出該處呈現較細的暗紋，相對地，在第三對比例的畫素結構30’的區域R6中則具有較明顯的暗紋，這是因在鄰近於第二主圖案220的分支圖案232與外圍圖案240之間設置有第一狹縫230S1，因此可避免液晶分子進行配向時過度地於外圍圖案240與第二主圖案220的交會處朝向第二方向D2（以及與第二方向D2相反的方向）傾倒。另外，從表2可看出第七實施例的畫素結構70相對於第三對比例的畫素結構30’明顯具有較高的液晶效率。亦即，液晶分子於該處具有較佳的傾倒方向，進而使液晶分子的配向實質上均勻且一致。基於前述各實施例與對比例而言，較佳地，本發明的第七實施例的畫素結構70的暗紋的面積較小且亮區的面積較大，穿透率可藉此較為提升。

再者，前述實施例之主動元件T可為底閘型電晶體（例如：閘極G在半導體層SE下方）、頂閘型電晶體（例如：閘極G在半導體層SE上方）、立體型電晶體（例如：半導體層SE位於不同的水平面上）、或其它合適類型的電晶體。半導體層SE可為單層或多層結構，且其材料包含非晶矽、奈米晶矽、微晶矽、多晶矽、單晶矽、奈米碳管（桿）、氧化物半導體材料、有機半導體材料、鈣鈦礦、或其它合適的半導體材料。

綜上所述，本發明由於在多個分支圖案與外圍圖案之間設置有多個第一狹縫，因此可避免液晶分子進行配向時過度地於外圍圖案與第一主圖案的交會處朝向第一方向（以及與第一方向相反的方向）傾倒，藉此可改善外圍圖案與第一主圖案交會處的暗紋（disclination line）問題。並且，由於多個第一狹縫於第二方向上的寬度自最大寬度的部分沿著第一方向的方向或者與第一方向相反的方向逐漸變小而在外圍圖案的第一邊與第二邊的交會處形成有最小寬度，因此在鄰近於外圍圖案的第一邊與第二邊的交會處的液晶分子於配向時可較不受第一狹縫影響，亦即，液晶分子於該處仍保有原有的較佳的傾倒方向（實質上為分支圖案的延伸方向），進而使液晶分子的配向實質上均勻且一致。換言之，本發明的畫素結構可減少暗紋的區域並提高穿透率。因此，本發明的至少一實施例之畫素結構具有高解析度（例如：4K、6K、8K）。

此外，在本發明的部分實施例中，藉由在第一外圍圖案與較接近第二主圖案的分支圖案構成缺口，且第二外圍圖案位於缺口中並與第一外圍圖案與較接近第二主圖案的分支圖案分隔開，因此，可避免液晶分子進行配向時過度地於第二外圍圖案與第二主圖案的交會處朝向第二方向（以及與第二方向相反的方向）傾倒，藉此可改善外圍圖案與第二主圖案的交會處的暗紋（disclination line）問題。亦即，液晶分子於該處具有較佳的傾倒方向，進而使液晶分子的配向實質上均勻且一致。換言之，本發明的畫素結構可減少暗紋的區域並提高穿透率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30、40、50、60、70、10’、20’、30’‧‧‧畫素結構100‧‧‧基板200‧‧‧畫素電極200a1、200a2、200a3、200a4‧‧‧區域210‧‧‧第一主圖案210a、220a、230a_1、230a_2、232a_1、232a_2、232b_1、232b_2‧‧‧尾端220‧‧‧第二主圖案230、230p1_1、230p2_1、232‧‧‧分支圖案230p1‧‧‧第一部分230p2‧‧‧第二部分230S1‧‧‧第一狹縫230S2‧‧‧第二狹縫230S3、230S3_1‧‧‧第三狹縫232a、232b‧‧‧長條狀圖案240‧‧‧外圍圖案240L、242L‧‧‧第一邊240O‧‧‧缺口240S、242S‧‧‧第二邊242‧‧‧第一外圍圖案244‧‧‧第二外圍圖案244S‧‧‧外側邊300‧‧‧共通電極300G‧‧‧間隙CL‧‧‧訊號線D‧‧‧汲極DL‧‧‧資料線D1‧‧‧第一方向D2‧‧‧第二方向G‧‧‧閘極L1‧‧‧長度R1、R2、R3、R4、R5‧‧‧區域S‧‧‧源極SE‧‧‧半導體層SL‧‧‧掃描線W1、W2、W3、W4、W31、W32、W42‧‧‧寬度W1_max、W2_max、W3_max、W4_max‧‧‧最大寬度W1_min、W2_min、W3_min、W4_min‧‧‧最小寬度W5‧‧‧間距Z‧‧‧垂直投影方向

圖1為依照本發明的第一實施例的畫素結構的俯視示意圖。圖2為依照本發明的第二實施例的畫素結構的俯視示意圖。圖3為依照本發明的第三實施例的畫素結構的俯視示意圖。圖4為依照本發明的第四實施例的畫素結構的俯視示意圖。圖5為依照本發明的第五實施例的畫素結構的俯視示意圖。圖6為依照本發明的第六實施例的畫素結構的俯視示意圖。圖7為依照本發明的第七實施例的畫素結構的俯視示意圖。圖8為依照第一對比例的畫素結構的俯視示意圖。圖9為依照第二對比例的畫素結構的俯視示意圖。圖10為依照第三對比例的畫素結構的俯視示意圖。圖11A為依照圖1的本發明的第一實施例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11B為依照圖8的第一對比例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11C為依照圖9的第二對比例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11D為依照圖5的本發明的第五實施例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11E為依照圖6的本發明的第六實施例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11F為依照圖7的本發明的第七實施例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。圖11G為依照圖10的第三對比例的畫素結構於光學顯微鏡下所拍攝的光學模擬圖。

10‧‧‧畫素結構

100‧‧‧基板

200‧‧‧畫素電極

200a1、200a2、200a3、200a4‧‧‧區域

210‧‧‧第一主圖案

210a、220a、230a_1、230a_2‧‧‧尾端

220‧‧‧第二主圖案

230‧‧‧分支圖案

230S1‧‧‧第一狹縫

230S2‧‧‧第二狹縫

230S3‧‧‧第三狹縫

240‧‧‧外圍圖案

240L‧‧‧第一邊

240S‧‧‧第二邊

300‧‧‧共通電極

300G‧‧‧間隙

CL‧‧‧訊號線

D‧‧‧汲極

DL‧‧‧資料線

D1‧‧‧第一方向

D2‧‧‧第二方向

G‧‧‧閘極

S‧‧‧源極

SE‧‧‧半導體層

SL‧‧‧掃描線

T‧‧‧主動元件

W1、W2、W3、W4‧‧‧寬度

W3_max‧‧‧最大寬度

W3_min‧‧‧最小寬度

Z‧‧‧垂直投影方向

Claims

一種畫素結構，包括：一基板；以及一畫素電極，設置於該基板上，其中，該畫素電極包含一第一主圖案、一第二主圖案、多個分支圖案與一外圍圖案，該第一主圖案之尾端及該第二主圖案之尾端與部份該外圍圖案連接，該第一主圖案與該第二主圖案交錯以區分出至少四個區域，該些分支圖案分別位於該些區域，位於各該區域的各該分支圖案之一端與該第一主圖案及該第二主圖案其中至少一者連接，且位於各該區域的部份該些分支圖案之另一端與部份該外圍圖案之間具有多個寬度之多個第一狹縫，而任二相鄰之該些分支圖案相分隔開來。
如申請專利範圍第1項所述的畫素結構，其中，該些第一狹縫之該些寬度從各該區域之該第二主圖案往遠離各該區域之該第二主圖案之方向由大變小。
如申請專利範圍第1項所述的畫素結構，其中，位於各該區域的該外圍圖案之寬度從各該區域之該第二主圖案往遠離各該區域之該第二主圖案之方向實質上相同。
如申請專利範圍第1項所述的畫素結構，其中，位於各該區域的另一部份該些分支圖案之另一端與各該區域之另一部份該外圍圖案之間具有多個第二狹縫。
如申請專利範圍第4項所述的畫素結構，其中，該些第二狹縫之寬度實質上相同。
如申請專利範圍第1項所述的畫素結構，其中，位於各該區域的部份該外圍圖案之寬度從各該區域之該第二主圖案往遠離各該區域之該第二主圖案之方向由小變大。
如申請專利範圍第4項所述的畫素結構，其中，該些第二狹縫具有多個寬度，且該些寬度從各該區域之該第一主圖案往遠離各該區域之該第一主圖案方向由大變小。
如申請專利範圍第7項所述的畫素結構，其中，位於各該區域的另一部份該外圍圖案之寬度從各該區域之該第一主圖案往遠離各該區域之該第一主圖案之方向由小變大。
一種畫素結構，包括：一基板；以及一畫素電極，設置於該基板上，其中，該畫素電極包含一第一主圖案、一第二主圖案、多個分支圖案與一外圍圖案，該外圍圖案包含至少二第一外圍圖案及與該些第一外圍圖案相分隔開來之至少二第二外圍圖案，該第一主圖案與該第二主圖案交錯以區分出至少四個區域，該些分支圖案分別位於該些區域，位於各該區域的各該分支圖案之一端與該第一主圖案及該第二主圖案其中至少一者連接，任二相鄰之該些分支圖案相分隔開來，其中，各該第一外圍圖案與較遠離該第二主圖案之該些分支圖案之第一部份其中至少一根另一端及該第一主圖案之各尾端連接，而該些分支圖案之第一部份中未與各該第一外圍圖案連接之其它該些分支圖案分別與該些外圍圖案間具有多個第一狹縫，各該第二外圍圖案與較遠離該第一主圖案之該些分支圖案之第二部份其中至少一根另一端及該第二主圖案之各尾端連接。
如申請專利範圍第9項所述的畫素結構，其中，位於各該區域的該些分支圖案之其中至少一根之寬度從該第一主圖案或該第二主圖案其中一者往遠離該第一主圖案或該第二主圖案其中一者之方向改變。
如申請專利範圍第9項所述的畫素結構，其中，各該第二外圍圖案與較遠離該第一主圖案之該些分支圖案之第二部份第一根另一端及該第一主圖案之各端連接。
如申請專利範圍第9項所述的畫素結構，其中，各該第一外圍圖案與較遠離該第二主圖案之該些分支圖案之第一部份第一根另一端及該第二主圖案之各端連接。
一種畫素結構，包括：一基板；以及一畫素電極，設置於該基板上，其中，該畫素電極包含一第一主圖案、一第二主圖案、多個分支圖案與一外圍圖案，該外圍圖案包含至少二第一外圍圖案及與該些第一外圍圖案相分隔開來之至少二第二外圍圖案，該第一主圖案與該第二主圖案交錯以區分出至少四個區域，該些分支圖案分別位於該些區域，位於各該區域的各該分支圖案之一端與該第一主圖案及該第二主圖案其中至少一者連接，任二相鄰之該些分支圖案相分隔開來，其中，各該第一外圍圖案與位於該些區域其中二個之該些分支圖案之另一端以構成一缺口，各該第二外圍圖案位於各該缺口中。
如申請專利範圍第13項所述的畫素結構，其中，該缺口鄰近於該第一主圖案與該第二主圖案其中至少一者之尾端。
如申請專利範圍第13項所述的畫素結構，其中，各該第二外圍圖案之外側邊與各該第一外圍圖案之外側邊實質上切齊。
一種畫素結構，包括：一基板；以及一畫素電極，設置於該基板上，其中，該畫素電極包含一第一主圖案、一第二主圖案、多個分支圖案與一外圍圖案，該第一主圖案與該第二主圖案交錯以區分出至少四個區域，該些分支圖案分別位於該些區域，位於各該區域的各該分支圖案之一端與該第一主圖案及該第二主圖案其中至少一者連接，任二相鄰之該些分支圖案相分隔開來，其中，該些分支圖案鄰近於該第一主圖案與該第二主圖案其中至少一者之至少二根另一端之間具有多個第一狹縫，而其餘的該些分支圖案之另一端連接該外圍圖案。
如申請專利範圍第16項所述的畫素結構，其中，該些分支圖案鄰近於該第一主圖案與該第二主圖案其中至少一者之至少二第一根另一端之間具有該些第一狹縫。
如申請專利範圍第1項、第9項、第13項或第16項所述的畫素結構，更包含一共通電極，設置於該基板上，其中，該共通電極與該畫素電極相分隔開來且位於該畫素電極之至少二外側。