TW201945572A - 經由氣相沉積調諧p金屬功函數膜的功函數 - Google Patents

經由氣相沉積調諧p金屬功函數膜的功函數 Download PDF

Info

Publication number
TW201945572A
TW201945572A TW108113300A TW108113300A TW201945572A TW 201945572 A TW201945572 A TW 201945572A TW 108113300 A TW108113300 A TW 108113300A TW 108113300 A TW108113300 A TW 108113300A TW 201945572 A TW201945572 A TW 201945572A
Authority
TW
Taiwan
Prior art keywords
work function
substrate
precursor
metal
nitride film
Prior art date
Application number
TW108113300A
Other languages
English (en)
Inventor
國強 蹇
薇 唐
林齊洲
伯方 馬
楊逸雄
鎂 張
劉雯伊
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201945572A publication Critical patent/TW201945572A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67248Temperature monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭示內容係關於一種用於在基板上形成具有期望p功函數的p金屬功函數氮化物膜的方法,包括:調節基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力中的一或多者以將p金屬功函數氮化物膜的功函數調諧為期望p功函數;以及使基板與鎢前驅物、鈦前驅物、及反應氣體的時間上分開的氣相脈衝接觸以在其上形成具有期望p功函數的p金屬功函數氮化物膜。

Description

經由氣相沉積調諧P金屬功函數膜的功函數
本申請案主張於2018年4月19日申請之美國臨時專利申請案第62/660,235號以及於2019年4月11日申請之申請案第16/381,776號的權益,該等申請案之全部內容以引用方式併入本文中。
本揭示內容的實施例大體而言係關於半導體製造製程的領域,更特定而言,係關於用於p金屬膜的功函數調諧的氣相沉積方法。
p金屬膜在10 nm技術節點及以外的技術節點中的金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect-transistor; MOSFET)(諸如鰭式場效電晶體(fin field-effect transistor; FinFET))中越來越多地使用,然而發明者已經觀察到,在該領域中仍有眾多挑戰。例如,電晶體技術到更先進節點(n>10nm)的發展需要在電晶體裝置中之低電阻率功函數金屬(例如,p金屬)的發展。另外,由於在閘極結構中可用的有限空間,臨限電壓(Vt)調諧範圍由傳統膜厚度縮放極大地限制。因此,對於p金屬膜的功函數控制,在不改變膜厚度的情況下調諧功函數(諸如多Vt調諧)的能力變得重要。
此外,發明者已經觀察到,儘管一些金屬氮碳化物膜具有期望的功函數,但該等金屬氮碳化物膜可具有高電阻率,這限制其在FinFET裝置中作為功函數材料的應用。
據此,發明者已經觀察到,對於具有較小大小的FinFET裝置,在沒有厚度縮放的情況下獲得期望的p功函數調諧及低電阻率的能力係重要的。
由此,發明者已提供了一種形成一或多個p金屬功函數膜以及調諧一或多個p金屬功函數膜的功函數的方法。
本文提供了用於形成具有期望p功函數的p金屬功函數膜的方法。在一些實施例中,一種用於在基板上形成具有期望p功函數的p金屬功函數氮化物膜的方法包括:調節基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力中的一或多者以將p金屬功函數氮化物膜的功函數調諧為期望p功函數;以及使基板與鎢前驅物、鈦前驅物、及反應氣體的時間上分開的氣相脈衝接觸以在其上形成具有期望p功函數的p金屬功函數氮化物膜。
在一些實施例中,一種用於在反應中於基板上方形成具有期望p功函數的一或多個p金屬功函數膜的方法包括:調節反應的一或多個處理參數以將一或多個p金屬功函數氮化物膜的功函數調諧為期望p功函數;以及交替及連續地使基板與一或多種金屬源化學試劑、以及一或多種反應氣體的時間上分開的氣相脈衝接觸,以形成具有期望功函數的一或多個p金屬功函數氮化物膜。
在一些實施例中,本揭示內容係關於一種其上儲存有指令的非暫時性電腦可讀取媒體,當執行該等指令時,產生一種在處理腔室中的基板上形成具有期望p功函數的p金屬功函數氮化物膜的方法,該方法包含:調節基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力中的一或多者以將p金屬功函數氮化物膜的功函數調諧為期望p功函數;以及使基板與鎢前驅物、鈦前驅物及反應氣體的時間上分開的氣相脈衝接觸,以在其上形成具有期望p功函數的p金屬功函數氮化物膜。
下文描述了本揭示內容的其他及進一步實施例。
本揭示內容的實施例提供了用於在基板上方形成一或多個p金屬功函數膜的方法,該方法有利地調諧一或多個p金屬功函數氮化物膜的功函數。根據本揭示內容調諧的功函數可適用於在半導體裝置中獲得期望臨限電壓(Vt)。因此,本揭示內容的實施例可有利地在不同的化學氣相沉積(Chemical Vapor Deposition; CVD)及原子層沉積(Atomic Layer Deposition ALD)製程期間使用,或在可經歷進一步處理的裝置中使用。在一些實施例中,本揭示內容的方法有利地提供適於在10 nm技術節點及以上的技術節點中的鰭式場效電晶體(FinFET)中使用的具有期望或預定p功函數的p金屬功函數氮化物膜。在實施例中,預定本揭示內容的p金屬膜的期望功函數。例如,本揭示內容的p金屬膜的期望功函數可靶向至4.8 eV以上,或大於4.8 eV至約5.0 eV、4.9 eV至5.0 eV,約4.9 eV至約5.0 eV、約5.0 eV、或5.0 eV。
第1圖係根據本揭示內容的一些實施例的用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的方法100的流程圖。方法100在下文係關於處理基板的各階段描述,並且例如可在適當的晶圓處理系統中執行。可用於執行本文揭示的方法的示例性處理系統可包括但不限於可購自Santa Clara,California的Applied Materials,Inc.的下列系統中的任一者:ENDURA®、CENTURA®或PRODUCER®品牌的處理系統。適合的ALD晶圓處理系統的一個實例在2007年7月3日授權給Applied Materials Inc.的標題為Method and Apparatus for Depositing Tungsten After Surface Treatment to Improve Film Characteristics 的美國專利第7,238,552號中圖示並描述。其他處理腔室(包括可獲自其他製造商的處理腔室)亦可適當地與本文提供的教示結合使用。
方法100通常在基板(諸如半導體基板及玻璃基板)以及其上方形成的層(諸如介電層(例如,SiO2 )及阻障層(例如,鈦、氮化鈦及類似者))上執行。在一些實施例中,基板可為提供到處理腔室的處理容積的高介電常數介電層。高介電常數介電層可為與二氧化矽(3.9)相比具有高介電常數的任何適當層。高介電常數介電材料的非限制性實例包括具有大於7的介電常數的材料。高介電常數介電層可包括金屬氧化物。根據本揭示內容使用的適當金屬氧化物的非限制性實例包括含有金屬(諸如鉿(Hf))的氧化物。例如,金屬氧化物可包括氧化鉿或HfO2 。根據本揭示內容適合用作基板的高介電常數介電材料的非限制性實例可進一步包括HfO2 、TiO2 、Ta2 O5 、CeO2 、BaZrTiO3 、Al2 O3 、及其組合。在實施例中,基板具有1至5 nm的厚度。在實施例中,基板係藉由物理氣相沉積、化學氣相沉積、及原子層沉積中的一者形成。
在本揭示內容的實施例中,p金屬功函數氮化物膜係藉由ALD製程、CVD製程、或其衍生製程在基板頂部或接觸基板(諸如上文描述的彼等)形成或沉積。返回參見第1圖,在102處,製程包括調節基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力中的一或多者以調諧p金屬功函數氮化物膜的功函數。在102處描述的製程可在下文進一步描述的104之前、之後或期間執行。在實施例中,適當的p金屬功函數氮化物膜包括膜,該等膜包括鎢(W)、鈦(Ti)及其組合,例如,諸如WTiNC膜、或Wx Tiy NC膜的膜。
在實施例中,取決於具體沉積製程(諸如,例如,ALD),可在沉積中設定基板溫度。在實施例中,可調節反應的一或多個時間上分開的氣相脈衝的溫度以調諧p金屬功函數氮化物膜的功函數。基板可在層沉積之前經由嵌入基座內的加熱器在反應腔室(諸如第5圖中的處理腔室16)中加熱至期望溫度。例如,基座可藉由將電流從電源供應器施加到在基座中設置的加熱器元件來電阻式加熱。基板繼而經加熱並且可以維持在例如約250℃至約500℃的期望處理溫度範圍內。在一些實施例中,基板溫度在約375℃至約400℃之間。溫度感測器(諸如熱電偶)亦可嵌入晶圓支撐基座中以習知方式監測基座溫度。
在實施例中,可調節反應的一或多個時間上分開的氣相脈衝的持續時間以調諧p金屬功函數氮化物膜的功函數。例如,在沉積製程(諸如ALD)中包括金屬有機前驅物(諸如包括鎢、氮、碳及氫的前驅物)的第一氣相脈衝可在基板上沉積。第一前驅物的其他非限制性實例包括鎢前驅物,諸如WCl5 、WCl6 、WF6 、雙(三級丁基亞胺基)-雙(二甲基醯胺基)鎢-(VI)(bis(tert -butylimido)-bis(dimethylamido)tungsten-(VI))或類似者中的一或多個。第一前驅物可以足夠在基板的頂表面之上形成第一層的量供應,諸如足夠有助於形成具有在約10埃至約50埃之間的厚度的一或多個p金屬功函數氮化物膜的量。在實施例中,氣相脈衝的持續時間係在約0.1秒至10秒之間。在一些實施例中,調諧第一氣相脈衝的持續時間或一或多個時間上分開的氣相脈衝的持續時間以將p金屬功函數氮化物膜的膜功函數改變為期望功函數。在實施例中,氣相脈衝的持續時間改變了在約0.2秒至9.9秒之間的量。
在實施例中,可調節反應的第二時間上分開的氣相脈衝的持續時間以將p金屬功函數氮化物膜的功函數調諧為期望值。例如,在沉積製程(諸如ALD)中,包括金屬前驅物(諸如包括鈦的前驅物)的第二氣相脈衝可在基板上沉積。第二前驅物的其他非限制性實例包括鈦前驅物,諸如TiCl4 、四(二甲基醯胺基)鈦(TDMAT)、四(二乙基醯胺基)鈦(TDEAT)、或類似者、或其組合中的一或多個。在實施例中,適合的第二前驅物係TiCl4 。第二前驅物可以足夠在由第一前驅物在基板的頂表面上方形成的層之上形成一層的量供應,諸如足夠有助於形成具有在約10埃至約50埃之間的厚度的一或多個p金屬功函數氮化物膜的量。在實施例中,第二氣相脈衝的持續時間係在約0.1秒至10秒之間。在一些實施例中,調節第二氣相脈衝的持續時間以調諧p金屬功函數氮化物膜的功函數。在實施例中,第二氣相脈衝的持續時間改變了在約0.2秒至9.9秒之間的量。
在實施例中,可調節反應的鎢前驅物與鈦前驅物的比率以將p金屬功函數氮化物膜的功函數調諧為期望值。例如,在第一前驅物係鎢前驅物並且第二前驅物係鈦前驅物的情況下,可調節形成膜的每種前驅物的量以將p金屬功函數氮化物膜的功函數調諧為期望值。在實施例中,在膜中存在鎢的百分比顯著大於在膜中的鈦量的情況下,形成富含鎢的膜。在實施例中,鎢以大於膜中的鈦1、2、5、10至20倍的量存在。類似地,富含Ti膜的形成可調諧p金屬功函數氮化物膜的功函數。在實施例中,鈦以大於膜中的鎢1、2、5、10至20倍的量存在。在實施例中,以在1:99與99:1之間的鎢前驅物與鈦前驅物的比率將鎢前驅物施加到鈦。所選比率適用於調諧p金屬功函數氮化物膜的功函數。在實施例中,增加鎢或鎢成分將提供較高p功函數膜,並且可降低具有在其中或其上設置的p功函數膜的半導體裝置(諸如電晶體)中的Vt。在實施例中,增加鈦或鈦成分將提供較低p功函數膜,並且可增加具有在其中或其上設置的p功函數膜的半導體裝置(諸如電晶體)中的Vt。
在實施例中,可調節反應壓力以將p金屬功函數氮化物膜的功函數調諧為期望p功函數。真空泵亦可用於抽空處理腔室,並且幫助在處理腔室內維持適當的氣流及壓力。在實施例中,反應壓力係在約1 Torr至50 Torr之間,或在約5 Torr至25 Torr之間。
返回參見第1圖,104包括使基板與鎢前驅物、鈦前驅物及反應氣體(各者獨立地添加)的時間上分開的氣相脈衝接觸,以在其上形成具有期望p功函數的p金屬功函數氮化物膜。
在實施例中,反應氣體係以足夠使上文描述的第一前驅物及第二前驅物反應以形成p金屬氮化物膜的量提供。在實施例中,反應氣體包含呈氣相並且以反應氣體脈衝供應到基板以及供應到基板開口中的氨、肼、或其組合。
在實施例中,在已經供應足夠的鎢前驅物、鈦前驅物及反應氣體以至少到達其上方期望沉積的所有表面之後,過量的鎢前驅物、鈦前驅物及反應氣體(以及任何反應物副產物)在每個時間上分開的氣相脈衝之後的一或多個淨化或移除製程(諸如並且包括用惰性氣體淨化)中移除。
第2圖為根據本揭示內容的一些實施例的用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的方法200的流程圖。方法200關於處理基板的各階段類似於方法100,並且例如,方法200可在適當的晶圓處理系統中執行。此外,方法200可利用上文提及的前驅物及反應氣體。然而,在方法200中的製程亦可以應用到採用以交替及時間上分開的脈衝的三種或更多種反應物的製程,並且可以採用其他額外的反應物或條件,使得通常可以調節處理參數以便根據本揭示內容調諧p金屬氮化物膜的功函數。例如,對於一些應用,供應僅藉由移除(諸如藉由淨化)分開的相同反應物的兩個順序脈衝可為有利的。另外,在一些應用中,在應用如上文描述的反應氣體以形成本揭示內容的p金屬膜之前,在鎢前驅物脈衝之前供應鈦前驅物脈衝(僅藉由移除分開,諸如藉由淨化)可為有利的。仍參見第2圖,方法200係關於在基板上方形成具有期望p功函數的一或多個p金屬功函數膜。在製程序列202處,方法200包括調節反應的一或多個處理參數以將一或多個p金屬功函數氮化物膜的功函數調諧為期望p功函數。進一步在204處,方法200包括交替及連續地使基板與一或多種金屬源化學試劑、以及一或多種反應氣體的時間上分開的氣相脈衝接觸,以形成具有期望功函數的一或多個p金屬功函數氮化物膜。在一些實施例中,一或多個處理參數係基板溫度、時間上分開的氣相脈衝的持續時間、或反應壓力中的一或多者,以調諧一或多個p金屬功函數氮化物膜的功函數。在一個實施例中,一個處理參數係根據本揭示內容適用於預選擇或調節的基板溫度。在一個實施例中,一個處理參數係根據本揭示內容適用於預選擇或調節的時間上分開的氣相脈衝的持續時間。在一個實施例中,反應壓力係根據本揭示內容適用於預選擇或調節的處理參數。在一個實施例中,本文使用的適當金屬源化學試劑包括鎢前驅物及鈦前驅物,其中鎢前驅物及鈦前驅物以在1:99與99:1之間的比率應用。
第3圖為根據本揭示內容的實施例大體而言示出交替及連續沉積製程的流程圖。在實施例中,例如,在302處藉由調節下列各項中的一或多者來調節處理參數:基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力,以調諧p金屬功函數氮化物膜的功函數來達成期望p功函數值。在實施例中,在第一前驅物脈衝304中將第一前驅物供應到基板並且供應到基板中的開口中。在已經供應足夠的前驅物(諸如鎢前驅物)以至少到達其上方期望沉積的所有表面之後,過量的第一反應物(以及任何反應物副產物)在第一移除或淨化305中移除。移除或淨化305可以包括抽氣至真空;然而,移除亦可以藉由供應惰性氣體(如淨化)來達成。在基板之上的反應空間中第一與第二前驅物之間的不期望的氣相反應係藉由移除來避免,將該移除最佳化為儘可能短的同時確保相互反應的反應物空間及時間分開。第一前驅物脈衝304及第一移除或淨化305一起表示第一反應物階段。
隨後,在第二前驅物脈衝306中將第二前驅物(諸如呈氣相的鈦前驅物)供應到基板並且供應到基板開口中。在已經供應足夠的第二前驅物以至少到達其上方期望沉積的所有表面之後,過量的第二前驅物(以及任何反應物副產物)在第二移除307(其可包括用惰性氣體淨化)中移除。第二前驅物脈衝306及第二移除307一起表示第二階段。在第3圖中的第二前驅物脈衝306以虛線圖示以示出第二前驅物脈衝306及反應氣體脈衝308可選地互換的實施例。例如,下文描述的反應氣體脈衝308可在淨化305之後,並且第二前驅物脈衝306可視情況在第二移除307之後。
在反應氣體脈衝308中將反應氣體(諸如呈氣相的氨、肼、或其組合)供應到基板並且供應到基板開口中。在已經供應足夠的反應氣體以至少到達其上方期望沉積的所有表面之後,過量的反應氣體(以及任何反應物副產物)在第三移除309(其可包括用惰性氣體淨化)中移除。反應氣體脈衝308及第三移除309一起表示第三階段,並且第一、第二及第三階段一起表示交替及連續沉積製程的循環。循環隨後按需要重複多次,直至形成期望厚度的膜。此外,如上文描述,可根據本揭示內容改變處理參數302以將p金屬功函數氮化物的功函數調諧為期望臨限電壓。
在實施例中,第一前驅物及第二前驅物可為電漿活化的。例如,電漿活化的前驅物於直接在基板上表面上方的反應器內原位活化,以提供跨基板的活化物質的均勻供應。
參見第4圖,在實施例中,本揭示內容的氮化鎢膜402適於在PMOS電晶體400中使用,例如,PMOS電晶體400包括:包括第一表面的適用於小於10奈米的節點的基板404;以及在基板的頂表面之上設置的具有10至50埃的厚度的功函數金屬,其中功函數金屬包含預定的期望功函數。在實施例中,PMOS電晶體包括p金屬功函數氮化物膜,包括包含鎢(W)、鈦(Ti)及其組合的膜,例如,諸如WTiNC膜或Wx Tiy NC膜的膜。在實施例中,p金屬功函數氮化物膜具有預定的期望功函數。例如,本揭示內容的p金屬膜的期望功函數可靶向並預定至為4.8 eV以上,或大於4.8 eV至約5.0 eV、4.9 eV至5.0 eV、約4.9 eV至約5.0 eV、約5.0 eV、或5.0 eV。
現在參見第5圖,圖示了根據本揭示內容適用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的處理腔室16。在實施例中,處理腔室16可經配置以在CVD模式或循環沉積模式(ALD)二者中操作。參見第5圖,加熱器/升降組件46設置在處理腔室16內,該加熱器/升降組件包括連接到適用於支撐晶圓的支撐軸件48a的支撐基座48。當蓋組件20處於關閉位置時,支撐基座48在支撐軸件48a與蓋組件20之間定位。支撐軸件48a從支撐基座48遠離蓋組件20延伸穿過在外殼14中形成的通道。波紋管50附接到與蓋組件20相對設置的外殼14的一部分,以防止從支撐軸件48a與外殼14之間洩露到處理腔室16中。加熱器/升降組件46可在處理腔室16內垂直地移動,使得可控制在支撐基座48與蓋組件20之間的距離。感測器(未圖示)提供關於支撐基座48在處理腔室16內的位置的資訊。
支撐基座48包括可用於監測其溫度的嵌入式熱電偶50a。例如,來自熱電偶50a的訊號可在反饋迴路中使用以控制由電源52施加到加熱器元件52a的功率。加熱器元件52a可為用於控制其溫度的在支撐基座48內設置或與支撐基座48接觸的電阻式加熱器元件或其他熱傳遞裝置。可選地,支撐基座48可使用熱傳遞流體(未圖示)加熱。
支撐基座48可由任何製程可相容的材料(包括氮化鋁及氧化鋁)形成,並且亦可經配置以在其上採用真空固持基板(未圖示),亦即,支撐基座48可為真空夾盤。為此,支撐基座48可包括複數個真空孔(未圖示),該複數個真空孔經由穿過支撐軸件48a的真空管與真空源(諸如泵系統)流體連通地置放。
襯墊組件設置在處理腔室16中,並且包括圓柱形部分54及平面部分。圓柱形部分54及平面部分可由任何適當材料(諸如鋁、陶瓷及類似者)形成。圓柱形部分54圍繞支撐基座48。圓柱形部分54額外包括孔60,該孔與在外殼14的側壁14b上設置的狹縫閥開口44對準,以允許基板從處理腔室16進入及離開。
泵送通道62沿著處理腔室16的側壁14b鄰近蓋組件20設置。泵送通道62包括複數個孔,該等孔中之一者圖示為第一孔62a。泵送通道62包括第二孔62b,該第二孔藉由管道66耦合到泵系統18。節流閥18A在泵送通道62與泵系統18之間耦接。泵送通道62、節流閥18A及泵系統18控制從處理腔室16流動的量。孔(諸如與處理腔室16連通的第一孔62a)的大小及數量與位置經配置以達成離開蓋組件20的氣體在支撐基座48及基板(當安置於基座上時)上方的均勻流動。製程及/或其他流體的複數個供應器68a、68b及68c穿過一系列管道(未圖示)與閥32a、32b或32c中的一者流體連通,該等管道穿過外殼14、蓋組件20及氣體歧管34形成。
控制器70調整系統10的各個部件的操作。控制器70包括與記憶體(諸如隨機存取記憶體74及硬碟驅動機76)資料通訊的處理器72,並且與至少泵系統18、電源52、及閥32a、32b及32c通訊。
儘管可採用任何類型的處理流體,處理流體的一個實例為如上文描述的鎢前驅物、鈦前驅物及反應氣體,並且視情況為淨化流體。腔室壓力可處於如上文描述的壓力範圍中,並且加熱支撐基座48,使得可將基板維持在設定溫度,諸如處於本文上文描述的溫度的基板。在實施例中,處理流體(諸如鎢前驅物、鈦前驅物及反應氣體)可隨載體流體(諸如Ar)流入處理腔室16中。然而,淨化流體可能不同於載體流體或前驅物、或共反應物。
在根據本揭示內容的氣相沉積實施例中,方法包括:藉由調節基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力中的一或多者以將p金屬功函數氮化物膜的功函數調諧為期望p功函數,在處理腔室(諸如處理腔室16)中執行化學氣相沉積(CVD)製程。在實施例中,處理腔室適用於使基板與一或多種鎢前驅物、一或多種鈦前驅物、及反應氣體的時間上分開的氣相脈衝接觸,以在其上形成具有期望p功函數的p金屬功函數氮化物膜。
在一些實施例中,根據本揭示內容的氣相沉積實施例包括方法,該等方法包括藉由調節反應的一或多個處理參數以將一或多個p金屬功函數氮化物膜的功函數調諧為期望p功函數,在處理腔室(諸如處理腔室16)中執行化學氣相沉積(CVD)製程。在實施例中,處理腔室經配置用於交替及連續地使基板與一或多種金屬源化學試劑、以及一或多種反應氣體的時間上分開的氣相脈衝接觸,以形成具有期望功函數的一或多個p金屬功函數氮化物膜。
在另一實施例中,一種其上儲存有指令的非暫時性電腦可讀取媒體,當執行該等指令時,產生沉積方法,諸如例如,根據本揭示內容的基板處理。例如,在實施例中,一種其上儲存有指令的非暫時性電腦可讀取媒體,當執行該等指令時,產生在沉積腔室內或穿過沉積腔室處理的基板處理方法,該方法包括:調節基板溫度、一或多個時間上分開的氣相脈衝的持續時間、鎢前驅物與鈦前驅物的比率、或反應壓力中的一或多者以將p金屬功函數氮化物膜的功函數調諧為期望p功函數;以及使基板與鎢前驅物、鈦前驅物、及反應氣體的時間上分開的氣相脈衝接觸,以在其上形成具有期望p功函數的p金屬功函數氮化物膜。
在另一實施例中,一種其上儲存有指令的非暫時性電腦可讀取媒體,當執行該等指令時,產生沉積方法,諸如例如,根據本揭示內容的基板處理。例如,在實施例中,一種其上儲存有指令的非暫時性電腦可讀取媒體,當執行該等指令時,產生在沉積腔室內或穿過沉積腔室處理的基板處理方法,該方法包括:調節反應的一或多個處理參數以將一或多個p金屬功函數氮化物膜的功函數調諧為期望p功函數;以及交替及連續地使基板與一或多種金屬源化學試劑、以及一或多種反應氣體的時間上分開的氣相脈衝接觸,以形成具有期望功函數的一或多個p金屬功函數氮化物膜。
以上實施例僅以示例性方式描述,並且在不脫離由隨附申請專利範圍定義的保護範疇的情況下可能存在變化。
10‧‧‧系統
14‧‧‧外殼
14b‧‧‧側壁
16‧‧‧處理腔室
18‧‧‧泵系統
18A‧‧‧節流閥
20‧‧‧蓋組件
32c‧‧‧閥
34‧‧‧氣體歧管
44‧‧‧狹縫閥開口
46‧‧‧加熱器/升降組件
48‧‧‧支撐基座
48a‧‧‧支撐軸件
50‧‧‧波紋管
50a‧‧‧熱電偶
52‧‧‧電源
52a‧‧‧加熱器元件
54‧‧‧圓柱形部分
60‧‧‧孔
62‧‧‧泵送通道
62a‧‧‧第一孔
62b‧‧‧第二孔
66‧‧‧管道
68a‧‧‧供應器
68b‧‧‧供應器
68c‧‧‧供應器
70‧‧‧控制器
72‧‧‧處理器
74‧‧‧隨機存取記憶體
76‧‧‧硬碟驅動機
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
200‧‧‧方法
202‧‧‧步驟
204‧‧‧步驟
304‧‧‧第一前驅物脈衝
305‧‧‧移除或淨化
306‧‧‧第二前驅物脈衝
307‧‧‧第二移除
308‧‧‧反應氣體脈衝
309‧‧‧第三移除
400‧‧‧PMOS電晶體
402‧‧‧氮化鎢膜
404‧‧‧基板
上文所簡要概述並且在下文更詳細論述的本揭示內容的實施例可以藉由參考在附圖中描繪的本揭示內容的說明性實施例來理解。然而,附圖僅示出本揭示內容的典型實施例,並且由此不被認為限制範疇,因為本揭示內容可允許其他同等有效的實施例。
第1圖描繪了根據本揭示內容的一些實施例的用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的方法的流程圖。
第2圖描繪了根據本揭示內容的一些實施例的用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的方法的流程圖。
第3圖描繪了根據本揭示內容的一些實施例的用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的方法的流程圖。
第4圖描繪了包括適合根據本揭示內容使用的基板及p金屬功函數氮化物膜的PMOS電晶體。
第5圖描繪了根據本揭示內容的一些實施例的適用於在基板上形成具有期望功函數的p金屬功函數氮化物膜的沉積腔室。
為了便於理解,在可能的情況下,已使用相同的元件符號標識圖中共有的相同元件。諸圖並非按比例繪製,並且為了清楚起見可簡化。一個實施例的元件及特徵可有利地併入其他實施例中,而無需進一步敘述。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記)
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記)

Claims (20)

  1. 一種用於在一基板上形成具有一期望p功函數的一p金屬功函數氮化物膜的方法,包含以下步驟: 調節一基板的一溫度、一或多個時間上分開的氣相脈衝的一持續時間、一鎢前驅物與一鈦前驅物的一比率、或一反應的一壓力中的一或多者,以將一p金屬功函數氮化物膜的一功函數調諧為一期望p功函數,以及使該基板與該鎢前驅物、該鈦前驅物、及一反應氣體的時間上分開的氣相脈衝接觸,以在其上形成具有該期望p功函數的一p金屬功函數氮化物膜。
  2. 如請求項1所述之方法,其中該基板的該溫度係在約250℃至約500℃之間。
  3. 如請求項1或2所述之方法,其中該基板的該溫度係在約375℃至約400℃之間。
  4. 如請求項1或2所述之方法,其中該等時間上分開的氣相脈衝具有在約0.1秒至10秒之間的一持續時間。
  5. 如請求項1或2所述之方法,其中一或多個時間上分開的氣相脈衝的一持續時間係在約1秒至5秒之間。
  6. 如請求項1或2所述之方法,其中該反應的該壓力係在約1 Torr至50 Torr之間。
  7. 如請求項1或2所述之方法,其中該反應的該壓力係在約5 Torr至25 Torr之間。
  8. 如請求項1或2所述之方法,其中該基板的該溫度係在約375℃至約400℃之間,其中該等時間上分開的氣相脈衝的一持續時間係在約1秒至5秒之間,其中該壓力係在約5 Torr至25 Torr之間。
  9. 如請求項1或2所述之方法,進一步包含以下步驟:在每個氣相脈衝之後移除過量的鎢前驅物、鈦前驅物、及反應氣體。
  10. 如請求項9所述之方法,其中移除之步驟進一步包含以下步驟:用一惰性氣體淨化一反應空間。
  11. 如請求項1或2所述之方法,其中該p金屬功函數氮化物膜進一步包含碳化物。
  12. 如請求項1或2所述之方法,其中該鎢前驅物包含WCl5 、WCl6 、WF6 、雙(三級丁基亞胺基)-雙(二甲基醯胺基)鎢-(VI)中的一或多者。
  13. 如請求項1或2所述之方法,其中該鈦前驅物包含TiCl4 、TDMAT、TDEAT、或其組合。
  14. 如請求項1或2所述之方法,其中該反應氣體包含氨、肼、或其組合。
  15. 如請求項1或2所述之方法,其中該p金屬功函數氮化物膜具有在約10埃至約50埃之間的一厚度。
  16. 如請求項1或2所述之方法,其中該p金屬功函數氮化物膜係藉由一ALD製程、一CVD製程、或其衍生製程來沉積。
  17. 一種用於在一反應中於一基板上方形成具有一期望p功函數的一或多個p金屬功函數膜的方法,包含以下步驟: 調節一反應的一或多個處理參數以將一或多個p金屬功函數氮化物膜的一功函數調諧為一期望p功函數;以及交替及連續地使該基板與一或多種金屬源化學試劑、以及一或多種反應氣體的時間上分開的氣相脈衝接觸以形成具有一期望功函數的一或多個p金屬功函數氮化物膜。
  18. 如請求項17所述之方法,其中一或多個處理參數係該基板的一溫度、一時間上分開的氣相脈衝的一持續時間、或該反應的一壓力中的一或多者,以調諧該一或多個p金屬功函數氮化物膜的一功函數。
  19. 如請求項18所述之方法,其中一金屬源化學試劑包含鎢前驅物及鈦前驅物,其中該鎢前驅物及鈦前驅物係以在1:99與99:1之間的一比率施加。
  20. 一種其上儲存有指令的非暫時性電腦可讀取媒體,當執行該等指令時,產生一種在一處理腔室中的一基板上形成具有一期望p功函數的一p金屬功函數氮化物膜的方法,該方法包含以下步驟:調節一基板的一溫度、一或多個時間上分開的氣相脈衝的一持續時間、一鎢前驅物與一鈦前驅物的一比率、或一反應的一壓力中的一或多者,以將一p金屬功函數氮化物膜的一功函數調諧為一期望p功函數;以及使該基板與該鎢前驅物、該鈦前驅物、及一反應氣體的時間上分開的氣相脈衝接觸,以在其上形成具有該期望p功函數的一p金屬功函數氮化物膜。
TW108113300A 2018-04-19 2019-04-17 經由氣相沉積調諧p金屬功函數膜的功函數 TW201945572A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862660235P 2018-04-19 2018-04-19
US62/660,235 2018-04-19
US16/381,776 US11018009B2 (en) 2018-04-19 2019-04-11 Tuning work function of p-metal work function films through vapor deposition
US16/381,776 2019-04-11

Publications (1)

Publication Number Publication Date
TW201945572A true TW201945572A (zh) 2019-12-01

Family

ID=68238136

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108113300A TW201945572A (zh) 2018-04-19 2019-04-17 經由氣相沉積調諧p金屬功函數膜的功函數

Country Status (6)

Country Link
US (1) US11018009B2 (zh)
JP (2) JP2021522405A (zh)
KR (2) KR20230107400A (zh)
CN (1) CN111989762A (zh)
TW (1) TW201945572A (zh)
WO (1) WO2019204120A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11851761B2 (en) * 2021-04-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor processing tool

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387259B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
JP2006135229A (ja) * 2004-11-09 2006-05-25 Elpida Memory Inc 絶縁膜の成膜方法及びその絶縁膜を備えた半導体装置
JP2007243105A (ja) * 2006-03-13 2007-09-20 Sony Corp 半導体装置およびその製造方法
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7927943B2 (en) 2008-09-12 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for tuning a work function of high-k metal gate devices
TWI536451B (zh) 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之n型金氧半導體金屬閘極材料、製造方法及設備
US9362385B2 (en) 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
TWI556429B (zh) 2014-07-10 2016-11-01 台灣積體電路製造股份有限公司 積體電路裝置與其形成方法
JP6416031B2 (ja) * 2015-03-30 2018-10-31 株式会社Kokusai Electric 半導体デバイスの製造方法、基板処理装置およびプログラム
JP6548622B2 (ja) * 2016-09-21 2019-07-24 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置及びプログラム

Also Published As

Publication number Publication date
KR20200133814A (ko) 2020-11-30
JP2023051913A (ja) 2023-04-11
US11018009B2 (en) 2021-05-25
JP2021522405A (ja) 2021-08-30
CN111989762A (zh) 2020-11-24
US20190326120A1 (en) 2019-10-24
KR20230107400A (ko) 2023-07-14
WO2019204120A1 (en) 2019-10-24

Similar Documents

Publication Publication Date Title
KR101618560B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US10388530B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
TWI493071B (zh) 金屬矽酸鹽膜的原子層沈積
US20080274616A1 (en) Method for depositing titanium nitride films for semiconductor manufacturing
US7816200B2 (en) Hardware set for growth of high k and capping material films
TW201700768A (zh) 使用表面封端化學性質的薄膜介電質之選擇性沉積
TWI803479B (zh) 金屬氮化物膜的選擇性蝕刻
JP2008547199A (ja) シリコンベースの誘電性化学気相堆積の方法
WO2008121463A1 (en) Method for forming strained silicon nitride films and a device containing such films
JP2007516599A (ja) ゲルマニウム上の堆積前の表面調製
KR20070013337A (ko) 높은 k 유전체 물질 상에 실리콘 옥시니트라이드 층의형성
JP2009260151A (ja) 金属ドープ層の形成方法、成膜装置及び記憶媒体
KR101737215B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US20200312653A1 (en) Methods And Precursors For Selective Deposition Of Metal Films
WO2012106612A2 (en) In-situ hydroxylation system
US20100227459A1 (en) Method for forming w-based film, method for forming gate electrode, and method for manufacturing semiconductor device
US7589020B2 (en) Method for depositing titanium nitride films for semiconductor manufacturing
JP2023051913A (ja) 気相堆積によるp-金属仕事関数膜の仕事関数の調整
TW202247469A (zh) 以偶極膜工程化的mosfet閘極
US20160056044A1 (en) Method of manufacturing a semiconductor device
JP2007113103A (ja) 成膜方法、成膜装置及び記憶媒体
KR101393898B1 (ko) 니켈막의 성막 방법
US8419855B2 (en) Substrate processing chamber with off-center gas delivery funnel
KR20210113563A (ko) 비정질 탄소 막들의 분자 층 증착
JP6061385B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム