TW201942901A - 記憶體配置結構 - Google Patents
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Abstract
一種記憶體配置結構,係包含複數基板;複數分別連通設於各基板之中央處之穿孔區;複數分別連通設於各基板且位於各穿孔區一側之第一接點區,各第一接點區係用以與一記憶體之各接腳墊用訊號線連接;以及複數分別連通設於各基板且位於各穿孔區另一側之第二接點區,各第二接點區係用以與該記憶體之各接腳墊用訊號線連接,且至少包含該記憶體之PAR接腳,並使其中一基板以其第一接點區或第二接點區通過穿孔區與另一基板之第一接點區或第二接點區相互電連接。藉此,可使記憶體之各接腳與第一接點區及第二接點區電連接後,讓各基板以其第一接點區或第二接點區相對應之訊號線透過穿孔區之導引進行跨層之相互電連接,使記憶體於製作時,可有效避免參考層產生破碎之情形,且具有較佳之電源分佈以及足夠之線路佈局空間,進而可維持較佳之訊號完整性。
Description
本發明是有關於一種記憶體配置結構,尤指一種使記憶體於製作時,可有效避免參考層產生破碎之情形,且具有較佳之電源分佈以及足夠之線路佈局空間,進而可維持較佳之訊號完整性者。
按,一般習用之記憶體,通常係將其各接腳依配置之需求電連接至各接點,而各接點再分別以訊號線相互電連接;藉以完成記憶體之設置。 然,以習用記憶體之接線方式而言,其基板上之各處係設有穿孔,並直接將記憶體之各接腳與各接點分別以訊號線經穿孔相互電連接,除導致線路佈局空間較為侷促之外,更有電源分佈不良之情形,而造成接線時參考層產生破碎之情形,使得記憶體之參考層較無法具有訊號之完整性。 因此,為改善上述之缺失,本案之發明人特潛心研究,開發出一種「記憶體配置結構」,以有效改善習用之缺點。
本發明之主要目的係在於,可使記憶體之各接腳與第一接點區及第二接點區電連接後,讓各基板以其第一接點區或第二接點區相對應之訊號線透過穿孔區之導引進行跨層之相互電連接,使記憶體於製作時,可有效避免參考層產生破碎之情形,且具有較佳之電源分佈以及足夠之線路佈局空間,進而可維持較佳之訊號完整性。 為達上述之目的,本發明係一種記憶體配置結構,其係包含有:複數基板;複數分別連通設於各基板之中央處之穿孔區;複數分別連通設於各基板且位於各穿孔區一側之第一接點區,各第一接點區係用以與一記憶體之各接腳墊用訊號線連接;以及複數分別連通設於各基板且位於各穿孔區另一側之第二接點區,各第二接點區係用以與該記憶體之各接腳墊用訊號線連接,且至少包含該記憶體之PAR接腳,並使其中一基板以其第一接點區或第二接點區通過穿孔區與另一基板之第一接點區或第二接點區相互電連接。 於本發明之一實施例中,各穿孔區係分別包含有一第一排穿孔、一設於第一排穿孔一側之第二排穿孔、及一設於第二排穿孔一側之第三排穿孔。 於本發明之一實施例中,各第一排穿孔至少分別具有八個穿孔,各第二排穿孔至少分別具有九個穿孔,各第三排穿孔至少分別具有八個穿孔。 於本發明之一實施例中,各第一排穿孔、第二排穿孔與該各三排穿孔之間係分別具有一區隔部。 於本發明之一實施例中,各穿孔之外緣係分別具有一絕緣部,且各穿孔之間係分別具有一電源連接部。 於本發明之一實施例中,各第一接點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點,各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。 於本發明之一實施例中,各第二接點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點,各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。 於本發明之一實施例中,各第一接點區與各第二接點區係分別以訊號線經由該其中一基板之二表面通過該穿孔區與另一基板之一接點區或第二接點區進行電連接。 於本發明之一實施例中,各訊號線係為相同之長度。
請參閱『第1圖及第2圖』所示,係分別為本發明之基本示意圖及本發明之使用狀態示意圖。如圖所示:本發明係一種記憶體配置結構,其至少包含有複數基板1、複數穿孔區2、複數第一接點區3以及複數第二接點區4。 各基板1係為電路板,且各基板1係以上下對應或層疊之方式設置。 各穿孔區2係分別連通設於各基板1之中央處。 各第一接點區3係分別連通設於各基板1且位於各穿孔區2之一側,各第一接點區3係用以與一記憶體之各接腳墊用訊號線連接(圖未示)。 各第二接點區4係分別連通設於各基板1且位於各穿孔區2之另一側,各第二接點4區係用以與該記憶體之各接腳墊用訊號線連接,且至少包含該記憶體之PAR接腳(圖未示),並使使其中一基板以其第一接點區3或該第二接點區4通過穿孔區2與另一基板1之第一接點區3或第二接點區4相互電連接。 而當該記憶體之各接腳與其中一基板1之第一接點區3及第二接點區4電連接後,係可讓該第一接點區3與該第二接點區4相對應之訊號線5透過該穿孔區2之導引與所需之另一基板1之一接點區3或第二接點區4進行相互跨層之電連接(圖未示),使記憶體於製作時,可有效避免參考層產生破碎之情形,且具有較佳之電源分佈以及足夠之線路佈局空間,進而可維持較佳之訊號完整性。 於本創作之一實施例中,各穿孔區2係分別包含有一第一排穿孔21 、一設於第一排穿孔21一側之第二排穿孔22、及一設於第二排穿孔22一側之第三排穿孔23,各第一排穿孔21至少分別具有八個穿孔211,各第二排穿孔22至少分別具有九個穿孔221,各第三排穿孔23至少分別具有八個穿孔231,各第一排穿孔21、各第二排穿孔22與各第三排穿孔23之間係分別具有一區隔部24,且各穿孔之外緣係分別具有211、221、231一絕緣部212、222、232,並於且各穿孔211、221、231之間係分別具有一電源連接部25。 於本創作之一實施例中,各第一接點區3係分別包含有一第一排接點31、一設於第一排接點31一側之第二排接點32、及一設於第二排接點32一側之第三排接點33,各第一排接點31、各第二排接點32與各第三排接點33係分別具有至少九個接點311、321 、331。 於本創作之一實施例中,各第二接點區4分別係包含有一第一排接點41、一設於第一排接點41一側之第二排接點42、及一設於第二排接點42一側之第三排接點43,各第一排接點41、各第二排接點42與各第三排接點43係分別具有至少九個接點411、421 、431。 而當記憶體與其中一基板1之第一接點區3以及第二接點區4進行電連接時,舉例說明如下: 當記憶體連接時,係至少將該記憶體之VDD接腳連接至該第一接點區3中所設第一排接點31之第一個接點311;該記憶體之A13接腳連接至該第一接點區3中所設第二排接點32之第一個接點321;該記憶體之A17接腳連接至該第一接點區3中所設第三排接點33之第一個接點331;該記憶體之PAR接腳連接至該第二接點區4中所設第一排接點41之第一個接點411;該記憶體之A11接腳連接至該第二接點區4中所設第二排接點42之第一個接點421;該記憶體之VSS接腳連接至該第二接點區4中所設第三排接點43之第一個接點431。 由於該穿孔區2係設於該第一接點區3與該第二接點區4之間,因此 ,可於該基板1之第一接點區3及第二接點區4與另一基板1(圖未示)進行電連接時,將各訊號線5分別經由該基板1之二表面通過該穿孔區2所設該第一排穿孔21、該第二排穿孔22與該第三排穿孔23之各穿孔211、221、231進行各訊號線5之走線與導引,讓該第一接點區3之各接點311、321、331與該第二接點區4之各接點411、421、431依所需穿過各穿孔211、221、231後,以各訊號線5與另一基板1第一接點區3及第二接點區4進行跨層之電連接,並依所需將電源線或接地線分別與各電源連接部25連接,本實施例中各訊號線5係為相同之長度,如此,可使各訊號線5之走線乾淨俐落,不會造成參考層之破碎,且可做到各訊號線5皆等長之功效,而具有較佳之電源分佈以及足夠之線路線路佈局空間。 而各第一排穿孔21、各第二排穿孔22與各第三排穿孔23除藉由各區隔部24加以區隔避免各訊號線5相互干擾之外,當各訊號線5穿設至各穿孔211、221、231時,可藉由各絕緣部212、222、232避免各訊號線5接觸各電源連接部25產生短路。 綜上所述,本發明記憶體配置結構,可使記憶體之各接腳與第一接點區及第二接點區電連接後,讓各基板以其第一接點區或第二接點區相對應之訊號線透過穿孔區之導引進行跨層之相互電連接,使記憶體於製作時,可有效避免參考層產生破碎之情形,且具有較佳之電源分佈以及足夠之線路佈局空間,進而可維持較佳之訊號完整性;進而使本發明之產生能更進步、更實用、更符合消費者使用之所須,確已符合發明專利申請之要件,爰依法提出專利申請。 惟以上所述者,僅為本發明之較佳實施例而已,當不能以此限定本發明實施之範圍;故,凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾,皆應仍屬本發明專利涵蓋之範圍內。
1‧‧‧基板
2‧‧‧穿孔區
21‧‧‧第一排穿孔
211、221、231‧‧‧穿孔
212、222、232‧‧‧絕緣部
22‧‧‧第二排穿孔
23‧‧‧第三排穿孔
24‧‧‧區隔部
25‧‧‧電源連接部
3‧‧‧第一接點區
31‧‧‧第一排接點
311、321、331‧‧‧接點
32‧‧‧第二排接點
33‧‧‧第三排接點
4‧‧‧第二接點區
41‧‧‧第一排接點
411、421、431‧‧‧接點
42‧‧‧第二排接點
43‧‧‧第三排接點
5‧‧‧訊號線
第1圖,係本發明之基本示意圖。 第2圖,係本發明之使用狀態示意圖。
Claims (9)
- 一種記憶體配置結構,其包含有: 複數基板; 複數穿孔區,係分別連通設於各基板之中央處; 複數s第一接點區,係分別連通設於各基板且位於各穿孔區之一側,各第一接點區係用以與一記憶體之各接腳墊用訊號線連接;以及 複數第二接點區,係分別連通設於各基板且位於各穿孔區之另一側,各第二接點區係用以與該記憶體之各接腳墊用訊號線連接,且至少包含該記憶體之PAR接腳,並使其中一基板以其第一接點區或第二接點區通過穿孔區與另一基板之第一接點區或第二接點區相互電連接。
- 依申請專利範圍第1項所述之記憶體配置結構,其中,各穿孔區 係分別包含有一第一排穿孔、一設於第一排穿孔一側之第二排穿孔、及一設於第二排穿孔一側之第三排穿孔。
- 依申請專利範圍第2項所述之記憶體配置結構,其中,各第一排 穿孔至少分別具有八個穿孔,各第二排穿孔至少分別具有九個穿孔,各第三排穿孔至少分別具有八個穿孔。
- 依申請專利範圍第3項所述之記憶體配置結構,其中,各第一排 穿孔、各第二排穿孔與各第三排穿孔之間係分別具有一區隔部。
- 依申請專利範圍第3項所述之記憶體配置結構,其中,各穿孔之 外緣係分別具有一絕緣部,且各穿孔之間係分別具有一電源連接部。
- 依申請專利範圍第1項所述之記憶體配置結構,其中,各第一接 點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點,各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。
- 依申請專利範圍第1項所述之記憶體配置結構,其中,各第二接 點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點,各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。
- 依申請專利範圍第1項所述之記憶體配置結構,其中,各第一接 點區與各第二接點區係分別以訊號線經由其中一基板之二表面通過穿孔區與另一基板之一接點區或第二接點區進行電連接。
- 依申請專利範圍第8項所述之記憶體配置結構,其中,各訊號線 係為相同之長度。
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