TW201923727A - 光電裝置及電子機器 - Google Patents

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Abstract

本發明之課題在於實現一種可以低消耗電力顯示高解像度且多灰階之高品質圖像、且以更高速動作並能獲得更明亮之顯示的光電裝置。 本發明之光電裝置10之特徵在於具備：掃描線42、信號線43、對應於掃描線42與信號線43之交叉而設置之像素電路41、被供給第1電位之第1高電位線47、被供給第2電位之低電位線46、及被供給第3電位之第2高電位線49，像素電路41包含：發光元件20、配置於第1高電位線47與低電位線46之間之記憶電路60、閘極電性連接於記憶電路60之第1電晶體31、及閘極電性連接於掃描線42之第2電晶體32，第2電晶體32配置於記憶電路60與信號線43之間，第1電位相對於第2電位之電位差小於第3電位相對於第2電位之電位差。

Description

光電裝置及電子機器
本發明係關於一種光電裝置及電子機器。
近年來，作為可實現虛像之形成及觀察之電子機器，提出有將來自光電裝置之影像光引導至觀察者之瞳孔之類型的頭戴式顯示器(HMD：Head Mount Display)。於此種電子機器中，作為光電裝置使用例如具有發光元件即有機EL(Electro Luminescence：電致發光)元件之有機EL裝置。於頭戴式顯示器所使用之有機EL裝置中，尋求高解像度化(像素之微細化)、顯示之多灰階化、低消耗電力化。
於先前之有機EL裝置中，若藉由供給至掃描線之掃描信號而選擇電晶體成接通狀態，則基於自信號線供給之圖像信號之電位保持於驅動電晶體之閘極所連接之電容元件。若根據保持於電容元件之電位，即驅動電晶體之閘極電位而驅動電晶體成接通狀態，則對應於驅動電晶體之閘極電位之量之電流於有機EL元件流通，且有機EL元件以對應於該電流量之亮度發光。
如此，於先前之有機EL裝置中，由於藉由根據驅動電晶體之閘極電位控制於有機EL元件流通之電流的類比驅動進行灰階顯示，故有因驅動電晶體之電壓電流特性或閾值電壓之差異，於像素間產生亮度差異或灰階偏移而導致顯示品質降低之課題。相對於此，提出一種具備補償驅動電晶體之電壓電流特性或閾值電壓之差異之補償電路的有機EL裝置(例如，參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-062199號公報
[發明所欲解決之問題]
然而，若如專利文獻1所記載設置補償電路，則於補償電路亦流通電流，故招致消耗電力之增大。又，於先前之類比驅動中，為了使顯示多灰階化，需要增大記憶圖像信號之電容元件之電容量，故難以與高解像度化(像素之微細化)並存，且伴隨電容元件之充放電消耗電力亦增大。換言之，於先前之技術中，有難以實現能以低消耗電力顯示高解像度且多灰階之高品質圖像之光電裝置的課題。 [解決問題之技術手段]
本發明係為了解決上述課題之至少一部分而完成者，且可作為以下之形態或應用例實現。
(應用例1)本應用例之光電裝置之特徵在於具備：掃描線、信號線、對應於上述掃描線與上述信號線之交叉而設置之像素電路、被供給第1電位之第1電位線、被供給第2電位之第2電位線、及被供給第3電位之第3電位線；上述像素電路包含：發光元件、配置於上述第1電位線與上述第2電位線之間之記憶電路、閘極電性連接於上述記憶電路之第1電晶體、及閘極電性連接於上述掃描線之第2電晶體，上述第2電晶體配置於上述記憶電路與上述信號線之間，上述發光元件與上述第1電晶體串聯地配置於上述第2電位線與上述第3電位線之間，上述第1電位相對於上述第2電位之電位差之絕對值小於上述第3電位相對於上述第2電位之電位差之絕對值。
根據本應用例之構成，像素電路包含配置於第1電位線與第2電位線之間之記憶電路，閘極電性連接於掃描線之第2電晶體配置於記憶電路與信號線之間，閘極電性連接於記憶電路之第1電晶體與發光元件串聯地配置於第2電位線與第3電位線之間。因此，可經由第2電晶體將以接通/斷開之2值表現之數位信號寫入至記憶電路，經由第1電晶體控制發光元件之發光與非發光之比例而進行灰階顯示。藉此，由於不易受到各電晶體之電壓電流特性或閾值電壓之差異之影響，故即使無補償電路，亦可降低像素間之亮度差異或灰階偏移。又，於數位驅動中，藉由於顯示一張圖像之場中增加成為控制發光元件之發光與非發光之單位之副場之數量，即使無電容元件，亦可容易地增加灰階數。又，由於無須保有電容較大之電容元件，故可實現像素之微細化。藉此，可將像素微細化而高解像度化，且可降低伴隨電容元件之充放電之電力消耗。
再者，供給至記憶電路之第1電位相對於第2電位之電位差之絕對值小於供給至發光元件與第1電晶體之第3電位相對於第2電位之電位差的絕對值。即，以第1電位與第2電位之低電壓系電源使記憶電路動作，以第3電位與第2電位之高電壓系電源使發光元件發光。因此，可將記憶電路微細化而使其高速動作，且可提高發光元件之發光亮度。藉此，可將圖像信號之寫入或覆寫高速化，且可使顯示更明亮。其等之結果，可實現能以低消耗電力明亮地顯示高解像度且多灰階之高品質圖像的光電裝置。
(應用例2)本應用例之光電裝置較佳為上述記憶電路包含第3電晶體，且上述第3電晶體之閘極長度短於上述第1電晶體之閘極長度。
根據本應用例之構成，由於包含於記憶電路之第3電晶體之閘極長度短於與發光元件串聯配置之第1電晶體之閘極長度，故可使第3電晶體小於第1電晶體，而將記憶電路微細化。因此，可使記憶電路高速動作，且使發光元件以高電壓發光。
(應用例3)本應用例之光電裝置較佳為上述第3電晶體之通道形成區域之面積小於上述第1電晶體之通道形成區域之面積。
根據本應用例之構成，由於包含於記憶電路之第3電晶體之電晶體電容小於第1電晶體之電晶體電容，故可使向記憶電路之圖像信號之寫入或覆寫高速化。
(應用例4)本應用例之光電裝置較佳為上述第1電晶體之源極電性連接於上述第2電位線，且於上述第1電晶體之汲極與上述第3電位線之間配置有上述發光元件。
根據本應用例之構成，由於將第1電晶體之源極電位固定為第2電位，故於第1電晶體成為接通狀態時，即使第1電晶體之源極汲極電壓之絕對值較小，亦可增大第1電晶體之電導率。即，於第1電晶體成為接通狀態而使發光元件發光時，可使第1電晶體大致線形地動作(於以下簡稱為線形動作)。藉此，由於將高電壓系電源即第2電位與第3電位之電位差之大部分施加於發光元件，故於使發光元件發光時不易受第1電晶體之閾值電壓差異之影響。其結果，可提高像素間之亮度之均勻性。
(應用例5)本應用例之光電裝置較佳為上述第1電晶體之接通電阻充分低於上述發光元件之接通電阻。
根據本應用例之構成，於將第1電晶體設為接通狀態而使發光元件發光時，可使第1電晶體線形動作。其結果，由於將發光元件與第1電晶體中產生之電位下降之大部分施加於發光元件，故於使發光元件發光時不易受第1電晶體之閾值電壓差異之影響。藉此，可減小像素間之亮度差異或灰階偏移。
(應用例6)本應用例之光電裝置較佳為上述第1電晶體與上述第2電晶體為同一極性。
根據本應用例之構成，例如於第1電晶體為N型，且根據High之信號成為接通狀態之情形時，第2電晶體亦為N型，且根據High之信號成為接通狀態。由於可將自掃描線供給至第2電晶體之閘極之選擇信號之電位設為第1電位、第2電位及第3電位中最高之第3電位，將非選擇信號設為第1電位、第2電位及第3電位中最低之第2電位，故可將選擇信號之電位設定為高於圖像信號之電位(第1電位或第2電位)。因此，於將第2電晶體設為接通狀態而將圖像信號寫入至記憶電路時，可使第2電晶體之閘極源極電壓僅增大選擇信號高出之量，因而即使源極電位因圖像信號之寫入而上升(即使作為圖像信號供給高電位側之第1電位)，亦可將第2電晶體之接通電阻維持較低。
同樣地，於第1電晶體為P型，且根據Low之信號成為接通狀態之情形時，第2電晶體亦為P型，且根據Low之信號成為接通狀態。由於可將自掃描線供給至第2電晶體之閘極之選擇信號之電位設為第1電位、第2電位及第3電位中最低之第3電位，將非選擇信號設為第1電位、第2電位及第3電位中最高之第2電位，故可將選擇信號之電位設定為低於圖像信號之電位(第1電位或第2電位)。因此，於將第2電晶體設為接通狀態而將圖像信號寫入至記憶電路時，可使第2電晶體之閘極源極電壓之絕對值僅增大選擇信號降低之量，因而即使源極電位因圖像信號之寫入而降低(即使作為圖像信號供給低電位側之第1電位)，亦可將第2電晶體之接通電阻維持較低。藉此，可高速且確實地進行向記憶電路之圖像信號之寫入或覆寫。
(應用例7)本應用例之光電裝置較佳為具備控制線，且上述像素電路包含閘極電性連接於上述控制線之第4電晶體，上述發光元件、上述第1電晶體及上述第4電晶體串聯地配置於上述第2電位線與上述第3電位線之間。
根據本應用例之構成，可藉由控制線與第2電晶體獨立地控制與發光元件及第1電晶體串聯配置之第4電晶體。即，可獨立地控制將第2電晶體設為接通狀態而將圖像信號寫入至記憶電路之期間、與將第4電晶體設為接通狀態而將發光元件設為可發光之狀態的期間。因此，於各像素中，可於將圖像信號寫入至記憶電路之期間將發光元件設為非發光狀態，於將圖像信號寫入至記憶電路後，以特定之時間為顯示期間將發光元件設為可發光之狀態，故可藉由分時驅動實現正確之灰階顯示。
(應用例8)本應用例之光電裝置較佳為將上述第4電晶體之汲極與上述發光元件電性連接。
根據本應用例之構成，於配置於源極電性連接於第2電位線之第1電晶體與第3電位線之間之發光元件電性連接有第4電晶體之汲極。因此，若第4電晶體為N型，則第4電晶體配置於較發光元件更靠低電位側，若第4電晶體為P型，則第4電晶體配置於較發光元件更靠高電位側，故於第4電晶體成為接通狀態時，即使第4電晶體之源極汲極電壓較小，亦可增大第4電晶體之電導率。即，於第4電晶體成為接通狀態而使發光元件發光時，可使第4電晶體線形動作。藉此，由於將高電壓系電源即第2電位與第3電位之電位差之大部分施加於發光元件，故於使發光元件發光時不易受第4電晶體之閾值電壓差異之影響。其結果，可提高像素間之亮度之均一性。
(應用例9)本應用例之光電裝置較佳為上述第4電晶體之接通電阻低於上述發光元件之接通電阻。
根據本應用例之構成，於將第1電晶體與第4電晶體設為接通狀態而使發光元件發光時，可使第4電晶體線形動作。其結果，由於將發光元件、第1電晶體及第4電晶體中產生之電位下降之大部分施加於發光元件，故於使發光元件發光時不易受第4電晶體之閾值電壓差異之影響。藉此，可減小像素間之亮度差異或灰階偏移。
(應用例10)本應用例之光電裝置較佳為上述第1電晶體與上述第4電晶體為相反極性。
根據本應用例之構成，將第1電晶體之源極與第4電晶體之源極分別電性連接於不同電位之電位線。因此，由於將第1電晶體之源極電位與第4電晶體之源極電位固定為各種電位，故於兩電晶體成為接通狀態時，可擴大兩電晶體之電導率並使其等線形動作。
(應用例11)本應用例之光電裝置較佳為於上述第2電晶體為接通狀態時，上述第4電晶體為斷開狀態。
根據本應用例之構成，於將第2電晶體設為接通狀態自信號線將圖像信號寫入至記憶電路時，將第4電晶體設為斷開狀態將發光元件設為非發光狀態，因而可將信號以低消耗電力確實且高速地寫入(或覆寫)至記憶電路。藉此，可抑制因未將圖像信號正確地寫入至記憶電路引起之誤顯示或降低圖像顯示之品質。
(應用例12)本應用例之光電裝置較佳為，於對上述掃描線之任一者供給將上述第2電晶體設為接通狀態之選擇信號之第1期間，對上述控制線供給將上述第4電晶體設為斷開狀態之非啟用信號。
根據本應用例之構成，由於根據選擇信號第2電晶體成為接通狀態之第1期間第4電晶體為斷開狀態，故可於將圖像信號寫入至記憶電路之第1期間將發光元件設為非發光。
(應用例13)本應用例之光電裝置較佳為，於對上述控制線供給將上述第4電晶體設為接通狀態之啟用信號之第2期間，對上述掃描線供給將上述第2電晶體設為斷開狀態之非選擇信號。
根據本應用例之構成，由於根據啟用信號第4電晶體成為接通狀態之第2期間第2電晶體為斷開狀態，故可於發光元件能發光之第2期間停止向記憶電路寫入圖像信號。又，由於可獨立地控制第1期間與第2期間，故可不論第1期間之長度而使發光元件能發光之第2期間之長度各有不同。藉此，可以數位分時驅動實現更高灰階之顯示。再者，由於可以複數個像素共用供給至控制線之信號(啟用信號、非啟用信號)，故即使為第2期間短於選擇完所有複數條掃描線之一垂直期間之副場，亦可容易地驅動光電裝置。
(應用例14)本應用例之光電裝置較佳為上述第1電晶體為N型，上述第4電晶體為P型，於將上述第1電位設為V1，將上述第2電位設為V2，將上述第3電位設為V3時，供給至上述控制線之上述啟用信號之電位為V3-(V1-V2)以下。
根據本應用例之構成，由於將N型之第1電晶體之源極電性連接於第2電位線，將P型之第4電晶體之源極電性連接於第3電位線，故第3電位高於第2電位。第4電晶體於將Low之啟用信號供給至閘極時成為接通狀態，但由於將啟用信號之電位設為V3-(V1-V2)以下，即，較第4電晶體之源極電位即第3電位降低低電壓系電源電壓量，故可根據啟用信號確實地將第4電晶體設為接通狀態。又，由於啟用信號之電位越低，第4電晶體之閘極源極電壓於負之方向越大，接通狀態中之第4電晶體之接通電阻越低，故於使發光元件發光時不易受第4電晶體之閾值電壓差異之影響。
(應用例15)本應用例之光電裝置較佳為上述啟用信號之電位為上述第2電位。
根據本應用例之構成，藉由將啟用信號之電位設為第1電位、第2電位及第3電位間最低之第2電位，而無須導入新電位。且，由於可充分地增大第4電晶體之閘極源極電壓之絕對值，故可充分降低接通狀態中之第4電晶體之接通電阻，而基本消除第4電晶體之閾值電壓差異對發光元件之發光亮度造成之影響。
(應用例16)本應用例之光電裝置較佳為上述第1電晶體與上述第2電晶體皆為N型，且供給至上述掃描線之上述選擇信號之電位為上述第1電位以上。
根據本應用例之構成，由於源極電性連接於第2電位線之N型之第1電晶體於自配置於第1電位線與第2電位線之間之記憶電路將High之信號供給至閘極時成為接通狀態，故第1電位高於第2電位。N型之第2電晶體之源極電位成為第1電位與第2電位之間之電位，但由於自掃描線供給至第2電晶體之閘極之選擇信號之電位為第1電位以上，故可將第2電晶體確實地設為接通狀態。又，由於選擇信號之電位越高於第1電位，接通狀態中之第2電晶體之接通電阻越低，故可高速且無誤動作地確實進行向記憶電路之圖像信號之寫入或覆寫。
(應用例17)本應用例之光電裝置較佳為上述選擇信號之電位為上述第3電位。
根據本應用例之構成，藉由將選擇信號之電位設為第1電位、第2電位及第3電位中最高之第3電位，而無須導入新電位。且，由於可充分地增大第2電晶體之閘極源極電壓，故可充分降低接通狀態中之第2電晶體之接通電阻，而高速且無誤動作地確實進行向記憶電路之圖像信號之寫入或覆寫。
(應用例18)本應用例之光電裝置較佳為上述第1電晶體為P型，上述第4電晶體為N型，於將上述第1電位設為V1，將上述第2電位設為V2，將上述第3電位設為V3時，供給至上述控制線之上述啟用信號之電位為V3+(V2-V1)以上。
根據本應用例之構成，由於將P型之第1電晶體之源極電性連接於第2電位線，將N型之第4電晶體之源極電性連接於第3電位線，故第3電位低於第2電位。第4電晶體於將High之啟用信號供給至閘極時成為接通狀態，但由於將啟用信號之電位設為V3+(V2-V1)以上，即，較第4電晶體之源極電位即第3電位提高低電壓系電源電壓量，故可根據啟用信號確實地將第4電晶體設為接通狀態。又，由於啟用信號之電位越高，第4電晶體之閘極源極電壓越大，接通狀態中之第4電晶體之接通電阻越低，故於使發光元件發光時不易受第4電晶體之閾值電壓差異之影響。
(應用例19)本應用例之光電裝置較佳為上述啟用信號之電位為上述第2電位。
根據本應用例之構成，藉由將啟用信號之電位設為第1電位、第2電位及第3電位間最高之第2電位，而無須導入新電位。且，由於可充分地增大第4電晶體之閘極源極電壓，故可充分降低接通狀態中之第4電晶體之接通電阻，而基本消除第4電晶體之閾值電壓差異對發光元件之發光亮度造成之影響。
(應用例20)本應用例之光電裝置較佳為上述第1電晶體與上述第2電晶體皆為P型，且供給至上述掃描線之上述選擇信號之電位為上述第1電位以下。
根據本應用例之構成，由於源極電性連接於第2電位線之P型之第1電晶體於自配置於第1電位線與第2電位線之間之記憶電路將Low之信號供給至閘極時成為接通狀態，故第1電位低於第2電位。P型之第2電晶體之源極電位成為第1電位與第2電位之間之電位，但由於自掃描線供給至第2電晶體之閘極之選擇信號之電位為第1電位以下，故可將第2電晶體確實地設為接通狀態。又，由於選擇信號之電位越低於第1電位，接通狀態中之第2電晶體之接通電阻越低，故可高速且無誤動作地確實進行向記憶電路之圖像信號之寫入或覆寫。
(應用例21)本應用例之光電裝置較佳為上述選擇信號之電位為上述第3電位。
根據本應用例之構成，藉由將選擇信號之電位設為第1電位、第2電位及第3電位間最低之第3電位，而無須導入新電位。且，由於可充分地增大第2電晶體之閘極源極電壓，故可充分降低接通狀態中之第2電晶體之接通電阻，而高速且無誤動作地確實進行向記憶電路之圖像信號之寫入或覆寫。
(應用例22)本應用例之電子機器之特徵在於具備上述應用例所記載之光電裝置。
根據本應用例之構成，可實現顯示於例如頭戴式顯示器等電子機器之圖像之高品質化。
以下，使用圖式說明本發明之實施形態。另，於以下之圖式中，為了將各層或各構件設為圖式上可辨識之程度之大小，有時使各層或各構件每一者之比例尺不同。
[電子機器之概要] 首先，參照圖1說明電子機器之概要。圖1係說明本實施形態之電子機器之概要之圖。
頭戴式顯示器100係本實施形態之電子機器之一例，且具備光電裝置10(參照圖3)。如圖1所示，頭戴式顯示器100具有如眼鏡之外觀。對於佩戴該頭戴式顯示器100之使用者，使其視認到成為圖像之影像光GL(參照圖3)，且使使用者透視視認到外界光。簡而言之，頭戴式顯示器100具有使外界光與影像光GL重疊顯示之透視功能，寬視角且高性能，同時小型輕量。
頭戴式顯示器100具備：透視構件101，其覆蓋使用者之眼前；鏡架102，其支持透視構件101；及第1內置裝置部105a與第2內置裝置部105b，其等附加於鏡架102左右兩端之蓋部至後方之懸吊部分(眼鏡腿)之部分。
透視構件101為覆蓋使用者眼前之壁厚且彎曲之光學構件(透過眼罩)，且被分為第1光學部分103a與第2光學部分103b。於圖1中將左側之第1光學部分103a與第1內置裝置部105a組合之第1顯示機器151為透視顯示右眼用之虛像的部分，即使獨立亦作為附顯示功能之電子機器發揮功能。又，於圖1中將右側之第2光學部分103b與第2內置裝置部105b組合之第2顯示機器152為透視形成左眼用之虛像的部分，即使獨立亦作為附顯示功能之電子機器發揮功能。於第1顯示機器151與第2顯示機器152組入有光電裝置10(參照圖3)。
[電子機器之內部構造] 圖2係說明本實施形態之電子機器之內部構造之圖。圖3係說明本實施形態之電子機器之光學系統之圖。接著，參照圖2與圖3說明電子機器之內部構造與光學系統。另，於圖2與圖3中，以第1顯示機器151為電子機器之例進行說明，但對於第2顯示機器152亦左右對稱地成幾乎相同之構造。因此，對第1顯示機器151進行說明，省略第2顯示機器152之詳細說明。
如圖2所示，第1顯示機器151具備：投射透視裝置170、與光電裝置10(參照圖3)。投射透視裝置170具備：作為導光構件之稜鏡110、光透過構件150、及成像用投射透鏡130(參照圖3)。稜鏡110與光透過構件150係藉由接合而一體化，並以例如使稜鏡110之上表面110e與鏡架161之下表面161e相接之方式牢牢地固定於鏡架161之下側。
投射透鏡130經由收納其之鏡筒162固定於稜鏡110之端部。投射透視裝置170中之稜鏡110與光透過構件150相當於圖1中之第1光學部分103a，投射透視裝置170之投射透鏡130、與光電裝置10相當於圖1中之第1內置裝置部105a。
投射透視裝置170中之稜鏡110為俯視時沿著臉彎曲之圓弧狀之構件，且可分成靠近鼻子之中央側之第1稜鏡部分111、與遠離鼻子之周邊側之第2稜鏡部分112來研究。第1稜鏡部分111配置於光出射側，且具有第1面S11(參照圖3)、第2面S12、及第3面S13作為具有光學功能之側面。
第2稜鏡部分112配置於光入射側，且具有第4面S14(參照圖3)、與第5面S15作為具有光學功能之側面。其中，第1面S11與第4面S14鄰接，第3面S13與第5面S15鄰接，於第1面S11與第3面S13之間配置有第2面S12。又，稜鏡110具有自第1面S11鄰接於第4面S14之上表面110e。
稜鏡110由可視域中顯示出較高之光透過性之樹脂材料形成，且藉由例如將熱塑性樹脂注入並固化於模具內而成形。稜鏡110之本體部分110s(參照圖3)為一體形成品，但亦可分成第1稜鏡部分111與第2稜鏡部分112來研究。第1稜鏡部分111可實現影像光GL之導波及出射，且可透視外界光。第2稜鏡部分112可實現影像光GL之入射及導波。
光透過構件150與稜鏡110一體固定。光透過構件150為輔助稜鏡110之透視功能之構件(輔助稜鏡)。光透過構件150由可視域中顯示出較高之光透過性，且具有與稜鏡110之本體部分110s大致相同之折射率之樹脂材料形成。光透過構件150藉由例如熱塑性樹脂之成形而形成。
如圖3所示，投射透鏡130沿著入射側光軸具有例如3個透鏡131、132、133。各透鏡131、132、133為相對於透鏡之光入射面之中心軸旋轉對稱之透鏡，且至少1個以上為非球面透鏡。
投射透鏡130使自光電裝置10出射之影像光GL入射至稜鏡110內並於眼睛EY再成像。簡而言之，投射透鏡130為用以使自光電裝置10之各像素出射之影像光GL經由稜鏡110於眼睛EY再成像的中繼光學系統。投射透鏡130保持於鏡筒162內，光電裝置10固定於鏡筒162之一端。稜鏡110之第2稜鏡部分112連結於保持投射透鏡130之鏡筒162，而間接地支持投射透鏡130及光電裝置10。
於如頭戴式顯示器100般佩戴於使用者頭部且覆蓋眼前之類型之電子機器中，尋求小型且輕量。又，於如頭戴式顯示器100之電子機器所使用之光電裝置10中，尋求高解像度化(像素之微細化)、顯示之多灰階化、低消耗電力化。
[光電裝置之構成] 接著，參照圖4說明光電裝置之構成。圖4係顯示本實施形態之光電裝置之構成之概略俯視圖。於本實施形態中，以光電裝置10為具備有機EL元件作為發光元件之有機EL裝置之情形為例進行說明。如圖4所示，本實施形態之光電裝置10具有：元件基板11、與保護基板12。於元件基板11設置有未圖示之彩色濾光片。元件基板11與保護基板12經由未圖示之填充劑對向配置並接著。
元件基板11由例如單晶半導體基板(例如單晶矽基板)構成。元件基板11具有：顯示區域E、與包圍顯示區域E之非顯示區域D。於顯示區域E例如矩陣狀地排列有例如發出藍色(B)光之副像素58B、發出綠色(G)光之副像素58G、及發出紅色(R)光之副像素58R。於副像素58B、副像素58G、副像素58R各者，設置有發光元件20(參照圖6)。於光電裝置10中，包含副像素58B、副像素58G、副像素58R之像素59為顯示單位，提供所有顏色之顯示。
另，於本說明書中，有不區分副像素58B、副像素58G、及副像素58R而總稱為副像素58之情形。顯示區域E為透過自副像素58發出之光而有助於顯示之區域。非顯示區域D為不透過自副像素58發出之光而無益於顯示之區域。
元件基板11大於保護基板12，並沿著自保護基板12超出之元件基板11之第1邊排列有複數個外部連接用端子13。於複數個外部連接用端子13與顯示區域E之間設置有信號線驅動電路53。於與該第1邊正交之其他第2邊與顯示區域E之間設置有掃描線驅動電路52。又，於與該第1邊正交且與第2邊對向之第3邊與顯示區域E之間設置有控制線驅動電路54。
保護基板12小於元件基板11，且以使外部連接用端子13露出之方式配置。保護基板12為光透過性之基板，且可使用例如石英基板或玻璃基板等。保護基板12具有於顯示區域E中保護配置於副像素58之發光元件20不受損傷之作用，且配置成至少與顯示區域E對向。
另，彩色濾光片亦可設置於元件基板11中之發光元件20上，又可設置於保護基板12。於自發光元件20發出對應於各色之光之構成之情形時，彩色濾光片並非必須。又，亦可為保護基板12並非必須，而取代保護基板12於元件基板11設置保護發光元件20之保護層的構成。
於本說明書中，將沿著排列有外部連接用端子13之上述第1邊之方向設為X方向(列方向)，將沿著與該第1邊正交且相互對向之其他2條邊(第2邊、第3邊)之方向(行方向)設為Y方向。於本實施形態中，採用例如將能發出同色光之副像素58排列於行方向(Y方向)，將能發出不同顏色之光之副像素58排列於列方向(X方向)的所謂條紋方式之配置。
另，列方向(X方向)上之副像素58之配置不限定於如圖4所示之B、G、R之順序，亦可為例如R、G、B之順序。又，副像素58之配置不限定於條紋方式，亦可為三角形方式、或拜耳方式、S型條紋方式等，此外，副像素58B、58G、58R之形狀或大小不限定於相同。
(第1實施形態) [光電裝置之電路構成] 接著，參照圖5說明光電裝置之電路構成。圖5係本實施形態之光電裝置之電路區塊圖。如圖5所示，於光電裝置10之顯示區域E形成有相互交叉之複數條掃描線42與複數條信號線43，且對應於掃描線42與信號線43之各交叉而矩陣狀地排列有副像素58。於各副像素58設置有包含發光元件20(參照圖8)等之像素電路41。
於光電裝置10之顯示區域E，與各掃描線42對應地形成有控制線44。掃描線42與控制線44於列方向(X方向)延伸。又，於顯示區域E，與各信號線43對應地形成有互補信號線45。信號線43與互補信號線45於行方向(Y方向)延伸。
於光電裝置10中，於顯示區域E矩陣狀地配置有M列×N行之副像素58。具體而言，於顯示區域E形成有M條掃描線42、M條控制線44、N條信號線43、及N條互補信號線45。另，M與N為2以上之整數，於本實施形態中作為一例，設為M=720，N=1280×p。p為1以上之整數，且表示顯示之基本色之數量。於本實施形態中，以p=3，即顯示之基本色為R、G、B之3色之情形為例進行說明。
於光電裝置10中，於顯示區域E外具有驅動部50。自驅動部50將各種信號供給至排列於顯示區域E之各像素電路41，並以像素59(3色之副像素58)為顯示單位將圖像顯示於顯示區域E。驅動部50包含驅動電路51與控制裝置55。控制裝置55將顯示用信號供給至驅動電路51。驅動電路51基於顯示用信號經由複數條掃描線42、複數條信號線43、及複數條控制線44將驅動信號供給至各像素電路41。
再者，於非顯示區域D及顯示區域E，配置有作為供給有第1電位之第1電位線之第1高電位線47、作為供給有第2電位之第2電位線之低電位線46、及作為供給有第3電位之第3電位線之第2高電位線49。對各像素電路41，第1高電位線47供給第1電位，低電位線46供給第2電位，第2高電位線49供給第3電位。
於本實施形態中，第1電位(V1)為第1高電位VDD1(例如V1=VDD1=3.0 V)，第2電位(V2)為低電位VSS(例如V2=VSS=0 V)，第3電位(V3)為第2高電位VDD2(例如V3=VDD2=7.0 V)。因此，第1電位高於第2電位，且第3電位高於第1電位。
於本實施形態中，由第1電位(第1高電位VDD1)與第2電位(低電位VSS)構成低電壓系電源，由第3電位(第2高電位VDD2)與第2電位(低電位VSS)構成高電壓系電源。第2電位為低電壓系電源與高電壓系電源中成為基準之電位。
另，於本實施形態中，作為一例，第2電位線(低電位線46)、第1電位線(第1高電位線47)、及第3電位線(第2高電位線49)於顯示區域E內於列方向延伸，但其等亦可於行方向延伸，又可使該等之一部分於列方向延伸其他部分於行方向延伸，還可將該等於列行方向上配置成格子狀。
驅動電路51包含掃描線驅動電路52、信號線驅動電路53、及控制線驅動電路54。驅動電路51設置於非顯示區域D(參照圖4)。於本實施形態中，驅動電路51與像素電路41形成於圖4所示之元件基板11(於本實施形態中為單晶矽基板)上。具體而言，驅動電路51或像素電路41由形成於單晶矽基板之電晶體等元件構成。
於掃描線驅動電路52電性連接有掃描線42。掃描線驅動電路52將列方向上選擇或不選擇像素電路41之掃描信號(Scan)輸出至各掃描線42，掃描線42將該掃描信號傳遞至像素電路41。換言之，掃描信號具有選擇狀態與非選擇狀態，掃描線42可接收且適當地選擇來自掃描線驅動電路52之掃描信號。掃描信號取第2電位(低電位VSS)與第3電位(第2高電位VDD2)之間之電位。
如後所述，於本實施形態中，由於第2電晶體32與互補第2電晶體38皆為N型(參照圖8)，故選擇狀態中之掃描信號(選擇信號)為High(高電位)，非選擇狀態之掃描信號(非選擇信號)為Low(低電位)。選擇信號設定為第1電位(V1)以上之高電位，且較佳為第3電位(V3)。又，非選擇信號設定為第2電位(V2)以下之低電位，且較佳為第2電位(V2)。
另，於特定供給至M條掃描線42中之第i列之掃描線42之掃描信號時，記述為第i列之掃描信號Scan i。掃描線驅動電路52具備未圖示之移位暫存器電路，且將使移位暫存器電路產生移位之信號逐級地作為移位輸出信號輸出。使用該移位輸出信號，形成第1列之掃描信號Scan 1～第M列之掃描信號Scan M。
於信號線驅動電路53電性連接有信號線43與互補信號線45。信號線驅動電路53具備：未圖示之移位暫存器電路、或解碼器電路、或解多工器電路等。信號線驅動電路53與掃描線42之選擇同步，將圖像信號(Data)供給至N條信號線43之各者，將互補圖像信號(XData)供給至N條互補信號線45之各者。圖像信號與互補圖像信號為取第1電位(本實施形態中為VDD1)與第2電位(本實施形態中為VSS)之任一電位的數位信號。
另，於特定供給至N條信號線43中之第j行之信號線43之圖像信號時，記述為第j行之圖像信號Data j。同樣地，於特定供給至N條互補信號線45中之第j行之互補信號線45之互補圖像信號時，記述為第j行之互補圖像信號XData j。
於控制線驅動電路54電性連接有控制線44。控制線驅動電路54對依每列劃分之各控制線44輸出列固有之控制信號。控制線44將該控制信號供給至對應之列之像素電路41。控制信號具有啟用狀態與非啟用狀態，控制線44可接收來自控制線驅動電路54之控制信號而適當設為啟用狀態。控制信號取第2電位(低電位VSS)與第3電位(第2高電位VDD2)之間之電位。
如後所述，於本實施形態中，由於第4電晶體34為P型(參照圖8)，故啟用狀態中之控制信號(啟用信號)為Low(低電位)，非啟用狀態中之控制信號(非啟用信號)為High(高電位)。將第1電位記述為V1，將第2電位記述為V2，將第3電位記述為V3，啟用信號設定為V3-(V1-V2)以下，且較佳為第2電位(V2)。又，非啟用信號設定為第3電位(V3)以上，且較佳為第3電位(V3)。
另，於特定供給至M條控制線44中之第i列之控制線44之控制信號時，記述為第i列之控制信號Enb i。控制線驅動電路54可逐列供給啟用信號(或非啟用信號)作為控制信號，亦可複數列同時供給啟用信號(或非啟用信號)。於本實施形態中，控制線驅動電路54經由控制線44同時將啟用信號(或非啟用信號)供給至位於顯示區域E之所有像素電路41。
控制裝置55包含：顯示用信號供給電路56、與VRAM(Video Random Access Memory：視訊隨機存取記憶體)電路57。VRAM電路57暫時記憶訊框圖像等。顯示用信號供給電路56自暫時記憶於VRAM電路57之訊框圖像作成顯示用信號(圖像信號或時脈信號等)，並將該信號供給至驅動電路51。
於本實施形態中，驅動電路51或像素電路41形成於元件基板11(於本實施形態中為單晶矽基板)。具體而言，驅動電路51或像素電路41由形成於單晶矽基板之電晶體元件構成。
控制裝置55由形成於包含與元件基板11不同之單晶半導體基板等之基板(未圖示)的半導體積體電路構成。形成有控制裝置55之基板係藉由可撓性印刷基板(Flexible Printed Circuits：FPC)與設置於元件基板11之外部連接用端子13連接。經由該可撓性印刷基板自控制裝置55將顯示用信號供給至驅動電路51。
[像素之構成] 接著，參照圖6說明本實施形態之像素之構成。圖6係說明本實施形態之像素之構成之圖。
如上所述，於光電裝置10中，以包含副像素58(副像素58B、58G、58R)之像素59為顯示單位顯示圖像。於本實施形態中，副像素58之列方向(X方向)之長度a為4微米(μm)，副像素58之行方向(Y方向)之長度b為12微米(μm)。換言之，副像素58之列方向(X方向)上之配置間距為4微米(μm)，副像素58之行方向(Y方向)上之配置間距為12微米(μm)。
於各副像素58設置有包含發光元件(Light Emitting Device：LED)20之像素電路41。發光元件20射出白色光。光電裝置10具備透過自發光元件20射出之光之未圖示之彩色濾光片。彩色濾光片包含對應於顯示之基本色p之顏色之彩色濾光片。於本實施形態中，基本色p=3，且對應於副像素58B、副像素58G、副像素58R各者配置有B、G、R各色之彩色濾光片。
於本實施形態中，作為發光元件20之一例，使用有機EL(Electro Luminescence)元件。有機EL元件可具有放大特定波長之光之強度之光共振構造。即，可為以下構成：於副像素58B中自發光元件20發出之白色光提取藍色光之成分，於副像素58G中自發光元件20發出之白色光提取綠色光之成分，於副像素58R中自發光元件20發出之白色光提取紅色光之成分。
又，除上述例以外，亦可設為基本色p=4，且對彩色濾光片準備B、G、R以外之顏色例如白色光用之彩色濾光片(實質上無彩色濾光片之副像素58)，又可準備黃色或青色等其他顏色光用之彩色濾光片。再者，作為發光元件20，可使用氮化鎵(GaN)等發光二極體元件、或半導體雷射元件等。
[光電裝置之數位驅動] 接著，參照圖7說明本實施形態之光電裝置10中之數位驅動之圖像顯示方法。圖7係說明本實施形態之光電裝置之數位驅動之圖。
光電裝置10根據數位驅動將特定之圖像顯示於顯示區域E(參照圖4)。即，配置於各副像素58之發光元件20(參照圖6)採取發光(亮顯示)或非發光(暗顯示)之2值之任一狀態，且顯示之圖像之灰階由各發光元件20之發光期間之比例決定。將此稱為分時驅動。
如圖7所示，於分時驅動中，將顯示一個圖像之1個場(F)分割成複數個副場(SF)，並藉由對每個副場(SF)控制發光元件20之發光與非發光而表現灰階顯示。此處作為一例，以藉由6位元之分時灰階方式進行26 =64灰階之顯示之情形為例進行說明。於6位元之分時灰階方式中，將1個場F分割成6個副場SF1～SF6。
於圖7，於1個場F中，以SFi表示第i個副場，且顯示第1個副場SF1至第6個副場SF6之6個副場。於各副場SF包含作為第2期間之顯示期間P2(P2-1～P2-6)、與根據需要作為第1期間之非顯示期間(信號寫入期間)P1(P1-1～P1-6)。
另，於本說明書中，有時不區分副場SF1～SF6而總稱為副場SF，不區分非顯示期間P1-1～P1-6而總稱為非顯示期間P1，不區分顯示期間P2-1～P2-6而總稱為顯示期間P2。
發光元件20於顯示期間P2中為發光或非發光，於非顯示期間(信號寫入期間)P1中為非發光。非顯示期間P1用於向記憶電路60(參照圖8)寫入圖像信號或調整顯示時間等，且於最短之副場(例如SF1)相對較長之情形等時，亦可省略非顯示期間P1(P1-1)。
於6位元之分時灰階方式中，將各副場SF之顯示期間P2(P2-1～P2-6)設定為(SF1之P2-1)：(SF2之P2-2)：(SF3之P2-3)：(SF4之P2-4)：(SF5之P2-5)：(SF6之P2-6)=1：2：4：8：16：32。例如，於以訊框頻率為30 Hz之漸進方式顯示圖像之情形時，1訊框=1場(F)=33.3毫秒(msec)。
於上述之例之情形時，若將各副場SF中之非顯示期間P1(P1-1～P1-6)設為1毫秒，則設定為(SF1之P2-1)=0.434毫秒、(SF2之P2-2)=0.868毫秒、(SF3之P2-3)=1.735毫秒、(SF4之P2-4)=3.471毫秒、(SF5之P2-5)=6.942毫秒、(SF6之P2-6)=13.884毫秒。
此處，若以x(sec)表示非顯示期間P1之時間，以y(sec)表示最短之顯示期間P2(於上述例之情形時為第1個副場SF1中之顯示期間P2-1)之時間，以g表示灰階之位元數(=副場SF之數量)，以f(Hz)表示場頻率，則依以下之公式1顯示該等之關係。
[數1]
於光電裝置10之數位驅動中，基於發光期間相對於1個場F內之總顯示期間P2之比而實現灰階顯示。例如，於灰階「0」之黑色顯示時，於6個副場SF1～SF6之所有顯示期間P2-1～P2-6將發光元件20設為非發光。另一方面，於灰階「63」之白色顯示時，於6個副場SF1～SF6之所有顯示期間P2-1～P2-6將發光元件20設為發光。
又，如要獲得64灰階中之例如灰階「7」之中間亮度之顯示之情形時，於第1個副場SF1之顯示期間P2-1、第2個副場SF2之顯示期間P2-2、及第3個副場SF3之顯示期間P2-3使發光元件20發光，於其他之副場SF4～SF6之顯示期間P2-4～P2-6，將發光元件20設為非發光。對於如此構成1個場F之每個副場SF，可藉由適當選擇於其顯示期間P2使發光元件20發光或非發光而進行中間灰階之顯示。
然而，於先前之類比驅動之光電裝置(有機EL裝置)中，乃藉由根據驅動電晶體之閘極電位對流通於有機EL元件之電流進行類比控制而進行灰階顯示，故而因驅動電晶體之電壓電流特性或閾值電壓之差異，於像素間產生亮度差異或灰階偏移而導致顯示品質降低。相對於此，若如專利文獻1所記載設置補償驅動電晶體之電壓電流特性或閾值電壓之差異之補償電路，則因於補償電路亦流通電流，故而招致消耗電力增大。
又，於先前之有機EL裝置中，為了使顯示多灰階化，需要擴大記憶類比信號即圖像信號之電容元件之電容量，故難以與高解像度化(像素之微細化)兼顧，且伴隨較大之電容元件之充放電，消耗電力亦增大。換言之，先前之有機EL裝置有難以實現能以低消耗電力顯示高解像度且多灰階之高品質圖像之光電裝置的課題。
於本實施形態之光電裝置10中，由於為以接通/斷開之2值動作之數位驅動，故發光元件20可採取發光或非發光之2值之任一狀態。因此，與類比驅動之情形相比，由於不易受到電晶體之電壓電流特性或閾值電壓之差異之影響，故可獲得像素59(副像素58)中亮度差異或灰階偏移較少且高品質之顯示圖像。再者，於數位驅動中，由於無須保有類比驅動時所要求之較大電容之電容元件，故可實現像素59(副像素58)之微細化，而易於推進高解像度化，且亦可降低伴隨較大電容元件之充放電之電力消耗。
又，於光電裝置10之數位驅動中，可藉由增加構成1個場F之副場SF之數g而容易地增加灰階數。於該情形時，若如上所述具有非顯示期間P1，則可藉由僅縮短最短之顯示期間P2而增加灰階數。例如，於以訊框頻率f=30 Hz之漸進方式且設為g=8進行256灰階之顯示之情形時，若將非顯示期間P1之時間設為x=1毫秒，則根據公式1，只要將最短之顯示期間(SF1之P2-1)之時間設為y=0.100毫秒即可。
如後所詳述，於光電裝置10之數位驅動中，可將作為第1期間之非顯示期間P1設為將圖像信號寫入至記憶電路60之信號寫入期間(或覆寫圖像信號之信號覆寫期間)。因此，無須改變信號寫入期間(即，無須改變驅動電路51之時脈頻率)，即可自6位元之灰階顯示簡單地改變成8位元之灰階顯示。
再者，於光電裝置10之數位驅動中，於副場SF間、或場F間覆寫改變顯示之副像素58之記憶電路60(參照圖8)之圖像信號。另一方面，由於未改變顯示之副像素58之記憶電路60之圖像信號未被覆寫(保持)，故實現低消耗電力。即，根據本構成，可實現降低能耗，且像素59(副像素58)間之亮度差異或灰階偏移較少且以多灰階顯示高解像度之圖像的光電裝置10。
(實施例1) 「像素電路之構成」 接著，列舉實施例與變化例說明第1實施形態之像素電路之構成。首先，參照圖8，說明第1實施形態之實施例1之像素電路之構成。圖8係說明實施例1之像素電路之構成之圖。
如圖8所示，於每個對應於掃描線42與信號線43之交叉而配置之副像素58設置有像素電路41。沿著掃描線42配置有控制線44，沿著信號線43配置有互補信號線45。對於各像素電路41，掃描線42、信號線43、控制線44、及互補信號線45相對應。
又，於第1實施形態(實施例1及以下之變化例)中，對各像素電路41，自第1高電位線47供給第1電位(VDD1)，自低電位線46供給第2電位(VSS)，自第2高電位線49供給第3電位(VDD2)。
實施例1之像素電路41包含：N型之第1電晶體31、發光元件20、P型之第4電晶體34、記憶電路60、N型之第2電晶體32、及N型之互補第2電晶體38。由於像素電路41包含記憶電路60，故光電裝置10可實現數位驅動，與類比驅動之情形相比，由於抑制副像素58間之發光元件20之發光亮度差異，故可降低像素59間之顯示差異。
第1電晶體31、發光元件20、及第4電晶體34串聯地配置於第3電位線(第2高電位線49)與第2電位線(低電位線46)之間。記憶電路60配置於第1電位線(第1高電位線47)與第2電位線(低電位線46)之間。第2電晶體32配置於記憶電路60與信號線43之間。互補第2電晶體38配置於記憶電路60與互補信號線45之間。
記憶電路60包含第1反相器61與第2反相器62。記憶電路60構成為將該等2個反相器61、62連接成環狀，成所謂之靜態記憶體而記憶圖像信號即數位信號。第1反相器61之輸出端子25電性連接於第2反相器62之輸入端子28，第2反相器62之輸出端子27電性連接於第1反相器61之輸入端子26。
另，於本說明書中，端子(輸出或輸入)A與端子(輸出或輸入)B電性連接之狀態指可使端子A之邏輯與端子B之邏輯相同之狀態，例如，即使於端子A與端子B之間配置有電晶體或電阻元件、二極體等，亦可說是電性連接之狀態。又，於記述為「電晶體或元件配置於A與B之間」時之「配置」並非佈局上之配置，而為電路圖上之配置。
記憶電路60記憶之數位信號為High或Low之2值。於本實施形態中，於第1反相器61之輸出端子25之電位為Low之情形(第2反相器62之輸出端子27之電位為High之情形)時，發光元件20為可發光之狀態，於第1反相器61之輸出端子25之電位為High之情形(第2反相器62之輸出端子27之電位為Low之情形)時，發光元件20為非發光。
於本實施形態中，構成記憶電路60之2個反相器61、62配置於第1電位線(第1高電位線47)與第2電位線(低電位線46)之間，對2個反相器61、62供給作為第1電位之VDD1與作為第2電位之VSS。因此，High相當於第1電位(VDD1)，Low相當於第2電位(VSS)。
例如，若於記憶電路60記憶有數位信號，且第1反相器61之輸出端子25之電位為Low，則將Low輸入至第2反相器62之輸入端子28且第2反相器62之輸出端子27之電位為High。接著，將High輸入至第1反相器61之輸入端子26且第1反相器61之輸出端子25之電位為Low。如此，記憶於記憶電路60之數位信號以穩定之狀態保持至下一次進行覆寫為止。
第1反相器61包含N型之第3電晶體33與P型之第5電晶體35，且為CMOS構成。第3電晶體33與第5電晶體35串聯地配置於第1電位線(第1高電位線47)與第2電位線(低電位線46)之間。第3電晶體33之源極電性連接於第2電位線(低電位線46)。第5電晶體35之源極電性連接於第1電位線(第1高電位線47)。
第2反相器62包含P型之第6電晶體36、與N型之第7電晶體37，且為CMOS構成。第6電晶體36與第7電晶體37串聯地配置於第1電位線(第1高電位線47)與第2電位線(低電位線46)之間。第6電晶體36之源極電性連接於第1電位線(第1高電位線47)。第7電晶體37之源極電性連接於第2電位線(低電位線46)。
第1反相器61之輸出端子25為第3電晶體33及第5電晶體35之汲極。第2反相器62之輸出端子27為第6電晶體36及第7電晶體37之汲極。第1反相器61之輸入端子26為第3電晶體33及第5電晶體35之閘極，且電性連接於第2反相器62之輸出端子27。同樣地，第2反相器62之輸入端子28為第6電晶體36及第7電晶體37之閘極，且電性連接於第1反相器61之輸出端子25。
另，於本實施形態中，第1反相器61與第2反相器62皆為CMOS構成，但該等反相器61、62亦可由電晶體與電阻元件構成。例如，於第1反相器61中可以電阻元件置換第3電晶體33及第5電晶體35之一者，於第2反相器62中可以電阻元件置換第6電晶體36及第7電晶體37之一者。
發光元件20於本實施形態中為有機EL元件，且包含陽極(像素電極)21、發光部(發光功能層)22及陰極(對向電極)23。發光部22構成為：藉由自陽極21側注入之電洞與自陰極23側注入之電子形成激子，且於激子消失時(電洞與電子再耦合時)能量之一部分成為螢光或磷光而放出，藉此獲得發光。
於實施例1之像素電路41中，發光元件20配置於第1電晶體31與第4電晶體34之間。發光元件20之陽極21電性連接於第4電晶體34之汲極，發光元件20之陰極23電性連接於第1電晶體31之汲極。
第1電晶體31為針對發光元件20之驅動電晶體。即，於第1電晶體31為接通狀態時，發光元件20可發光。第1電晶體31之閘極電性連接於記憶電路60之第2反相器62之輸出端子27。第1電晶體31之源極電性連接於第2電位線(低電位線46)。第1電晶體31之汲極電性連接於發光元件20(陰極23)。即，N型之第1電晶體31相對於發光元件20配置於低電位側。
第4電晶體34為控制發光元件20之發光之控制電晶體。於第4電晶體34為接通狀態時，發光元件20可發光。雖予以後述，但於本實施形態中，若將啟用信號作為控制信號供給至控制線44而使第4電晶體34為接通狀態，且第2反相器62之輸出端子27成為相當於發光之電位而使第1電晶體31變為接通狀態，則發光元件20發光。
第4電晶體34之閘極電性連接於控制線44。第4電晶體34之源極電性連接於第3電位線(第2高電位線49)。第4電晶體34之汲極電性連接於發光元件20(陽極21)。即，P型之第4電晶體34相對於發光元件20配置於高電位側。
此處，於N型電晶體中，比較源極電位與汲極電位，電位較低者為源極。又，於P型電晶體中，比較源極電位與汲極電位，電位較高者為源極。N型電晶體配置於較發光元件20更靠低電位側。另一方面，P型電晶體配置於較發光元件20更靠高電位側。可藉由相對於發光元件20如此配置N型電晶體與P型電晶體，而使各電晶體大致線形地動作(於以下簡稱為線形動作)。
第1電晶體31與第4電晶體34較佳為相反極性。於實施例1中，第1電晶體31為N型，第4電晶體34為P型，N型之第1電晶體31配置於較發光元件20更靠低電位側，P型之第4電晶體34配置於較發光元件20更靠高電位側。因此，可使第1電晶體31與第4電晶體34線形動作，可使第1電晶體31或第4電晶體34之閾值電壓差異不對顯示特性(發光元件20之發光亮度)造成影響。
且，由於將第1電晶體31之源極電性連接於第2電位線(低電位線46)，將第4電晶體34之源極電性連接於第3電位線(第2高電位線49)，故將第1電晶體31之源極電位固定為第2電位，將第4電晶體34之源極電位固定為第3電位。藉此，即使第1電晶體31或第4電晶體34之源極汲極電壓較小，亦可增大接通狀態中之第1電晶體31或第4電晶體34之電導率。其結果，由於將第3電位(VDD2)與第2電位(VSS)之大部分電位差施加於發光元件20，故可不易受到第1電晶體31或第4電晶體34之閾值電壓差異之影響，而提高像素59(副像素58)間之發光元件20之發光亮度之均一性。
第2電晶體32配置於記憶電路60(第2反相器62之輸入端子28=第1反相器61之輸出端子25)與信號線43之間。N型之第2電晶體32之源極汲極之一者電性連接於信號線43，另一者電性連接於記憶電路60(第2反相器62之輸入端子28)，即第6電晶體36及第7電晶體37之閘極(第3電晶體33及第5電晶體35之汲極)。第2電晶體32之閘極電性連接於掃描線42。
互補第2電晶體38配置於記憶電路60(第1反相器61之輸入端子26=第2反相器62之輸出端子27)與互補信號線45之間。N型之互補第2電晶體38之源極汲極之一者電性連接於互補信號線45，另一者電性連接於記憶電路60(第1反相器61之輸入端子26)，即第3電晶體33及第5電晶體35之閘極(第6電晶體36及第7電晶體37之汲極)。互補第2電晶體38之閘極電性連接於掃描線42。
本實施形態之光電裝置10於顯示區域E(參照圖5)具備複數條互補信號線45。於1個像素電路41，1條信號線43與1條互補信號線45對應。對1個像素電路41之信號線43及與其成對之互補信號線45供給彼此互補之信號。即，將供給至信號線43之信號之極性反轉之信號(於以下稱為反轉信號)供給至互補信號線45。例如，於將High供給至信號線43時，將Low供給至與其成對之互補信號線45。又，於將Low供給至信號線43時，將High供給至與其成對之互補信號線45。
第2電晶體32與互補第2電晶體38為針對像素電路41之選擇電晶體。第2電晶體32之閘極與互補第2電晶體38之閘極電性連接於掃描線42。第2電晶體32與互補第2電晶體38根據供給至掃描線42之掃描信號(選擇信號或非選擇信號)，同時切換接通狀態與斷開狀態。
若對掃描線42供給選擇信號作為掃描信號，則第2電晶體32與互補第2電晶體38被選擇且皆為接通狀態。如此，信號線43與記憶電路60之第2反相器62之輸入端子28為導通狀態，同時，互補信號線45與記憶電路60之第1反相器61之輸入端子26為導通狀態。
藉此，對第2反相器62之輸入端子28自信號線43經由第2電晶體32寫入數位圖像信號。又，對第1反相器61之輸入端子26自互補信號線45經由互補第2電晶體38寫入數位圖像信號之反轉信號(數位互補圖像信號)。其結果，將數位圖像信號與數位互補圖像信號記憶於記憶電路60。
記憶於記憶電路60之數位圖像信號與數位互補圖像信號以穩定之狀態保持至下一次第2電晶體32與互補第2電晶體38被選擇且皆為接通狀態，自信號線43與互補信號線45將數位圖像信號與數位互補圖像信號重新寫入為止。
另，較佳以第2電晶體32之接通電阻低於第3電晶體33之接通電阻或第5電晶體35之接通電阻之方式，確定各電晶體之極性或尺寸(閘極長度或閘極寬度)、驅動條件(掃描信號為選擇信號時之電位)等。同樣地，較佳以互補第2電晶體38之接通電阻低於第6電晶體36之接通電阻或第7電晶體37之接通電阻之方式，確定各電晶體之極性或尺寸、驅動條件等。藉由如此，可迅速且確實地覆寫記憶於記憶電路60之信號。
本實施形態之光電裝置10於顯示區域E具備複數條控制線44。於控制線44電性連接有第4電晶體34之閘極。針對發光元件20之控制電晶體即第4電晶體34根據供給至控制線44之控制信號(啟用信號或非啟用信號)，切換接通狀態與斷開狀態。
若對控制線44供給啟用信號作為控制信號，則第4電晶體34為接通狀態。於第4電晶體34為接通狀態時，發光元件20可發光。另一方面，若對控制線44供給非啟用信號作為控制信號，則第4電晶體34為斷開狀態，發光元件20不發光。於第4電晶體34為斷開狀態時，記憶電路60可不產生誤動作地進行記憶之圖像信號之覆寫。以下說明該點。
於本實施形態中，由於對各像素電路41，使控制線44與掃描線42相互獨立，故第2電晶體32與第4電晶體34以相互獨立之狀態動作。其結果，於將第2電晶體32設為接通狀態時，必定可將第4電晶體34設為斷開狀態。
即，於將圖像信號寫入至記憶電路60時，將第4電晶體34設為斷開狀態後，將第2電晶體32與互補第2電晶體38設為接通狀態，而將圖像信號與圖像信號之反轉信號供給至記憶電路60。於第2電晶體32為接通狀態時第4電晶體34為斷開狀態，因而於將圖像信號寫入至記憶電路60之期間，發光元件20不發光。藉此，可正確地表現分時之灰階。
此後，於使發光元件20發光時，將第2電晶體32與互補第2電晶體38設為斷開狀態後，將第4電晶體34設為接通狀態。此時，若第1電晶體31為接通狀態，則自第3電位線(第2高電位線49)經由第4電晶體34、發光元件20、及第1電晶體31到達第2電位線(低電位線46)之路徑為導通狀態，而於發光元件20流通電流。
於第4電晶體34為接通狀態時，由於第2電晶體32與互補第2電晶體38為斷開狀態，故於使發光元件20發光之期間，不將圖像信號與圖像信號之反轉信號供給至記憶電路60。藉此，由於不會錯誤地覆寫記憶於記憶電路60之圖像信號，故可實現無誤顯示之高品質之圖像顯示。
[各電位與電晶體之閾值電壓之關係] 如上所述，於本實施形態中，由第1電位(VDD1)與第2電位(VSS)構成低電壓系電源，由第3電位(VDD2)與第2電位(VSS)構成高電壓系電源。藉由設為此種構成，實現高速動作且可獲得明亮之顯示之光電裝置10。以下說明該點。
於以下之說明中，將第1電位記述為V1，將第2電位記述為V2，將第3電位記述為V3。於本實施形態中，低電壓系電源之電壓即第1電位(作為一例，V1=3.0 V)相對於第2電位(作為一例，V2=0 V)之電位差(V1-V2=3.0 V)小於高電壓系電源之電壓即第3電位(作為一例，V3=7.0 V)相對於第2電位(V2=0 V)之電位差(V3-V2=7.0 V)(V1-V2＜V3-V2)。
若如上所述設定各電位，則由於以供給有第1電位與第2電位之低電壓系電源使驅動電路51或記憶電路60動作，故可使構成驅動電路51或記憶電路60之電晶體微細化並高速動作。另一方面，由於以供給有第3電位與第2電位之高電壓系電源使發光元件20發光，故可提高發光元件20之發光亮度。即，可藉由設為本實施形態之構成，而實現使各電路高速動作，且使發光元件20以高亮度發光而能獲得明亮之顯示的光電裝置10。
一般而言，於如有機EL元件之發光元件中，為了使發光元件發光需要相對較高之電壓(例如5 V以上)。然而，於半導體裝置中，若提高電源電壓，則為了防止誤動作必須使電晶體之尺寸(閘極長度L或閘極寬度W)增大，故電路之動作緩慢。另一方面，若為了使電路高速動作而降低電源電壓，則招致發光元件之發光亮度降低。簡而言之，於如先前般使發光元件發光之電源電壓與使電路動作之電源電壓相同之構成中，難以使發光元件之高亮度下之發光與電路之高速動作並存。
相對於此，於本實施形態中，作為光電裝置10之電源具有低電壓系電源與高電壓系電源，將使驅動電路51或記憶電路60動作之電源設為低電壓系電源。藉此，將構成驅動電路51或記憶電路60之各電晶體之尺寸設為L=0.5微米(μm)左右，小於第1電晶體31或第4電晶體34之L=0.75微米(μm)左右，由於以V1-V2=3.0 V之低電壓驅動該等電路，故可使驅動電路51或記憶電路60高速動作。
且，由於藉由高電壓系電源以V3-V2=7.0 V之高電壓使發光元件20發光，故可使發光元件20以高亮度發光。再者，如後所述，藉由使與發光元件20串聯配置之第1電晶體31或第4電晶體34線形動作，可對發光元件20施加大部分之V3-V2=7.0 V之高電壓，因而可進一步提高發光元件20發光時之亮度。
於本實施形態中，驅動電晶體即第1電晶體31之閾值電壓(Vth1 )為正(0＜Vth1 )。於記憶於記憶電路60之圖像信號相當於非發光時，記憶電路60之輸出端子27之電位為Low，即第2電位(V2)。由於第1電晶體31之源極連接於第2電位線(低電位線46)，故第1電晶體31之源極電位與閘極電位皆為第2電位(V2)，因而第1電晶體31之閘極源極電壓Vgs1 為0 V。
因此，於第1電晶體31之閾值電壓Vth1 (作為一例Vth1 =0.36 V)為正(0＜Vth1 )時，由於N型之第1電晶體31之閘極源極電壓Vgs1 小於閾值電壓Vth1 ，故第1電晶體31為斷開狀態。藉此，於圖像信號為非發光時，可確實地將第1電晶體31設為斷開狀態。
且，於本實施形態中，以第2電位(V2)為基準之第1電位(V1)之電位差大於第1電晶體31之閾值電壓Vth1 (Vth1 ＜V1-V2)。於記憶於記憶電路60之圖像信號相當於發光時，記憶電路60之輸出端子27之電位為High。由於High為第1電位(V1)，故第1電晶體31之閘極源極電壓Vgs1 成為第1電位(V1)相對於第2電位(V2)之電位差(Vgs1 =V1-V2=3.0 V-0 V=3.0 V)。
若第1電位(V1)相對於第2電位(V2)之電位差(V1-V2=3.0 V)大於第1電晶體31之閾值電壓Vth1 (Vth1 =0.36 V)(Vth1 ＜V1-V2)，則於記憶電路60之輸出端子27之電位為High時，N型之第1電晶體31之閘極源極電壓Vgs1 大於閾值電壓Vth1 ，故而第1電晶體31為接通狀態。因此，於圖像信號為發光時，可確實地將第1電晶體31設為接通狀態。
控制電晶體即第4電晶體34於自電性連接於閘極之控制線44供給有非啟用信號作為控制信號時成為斷開狀態，於供給有啟用信號時成為接通狀態。於本實施形態(實施例1)中，由於第4電晶體34為P型，故如上所述，非啟用信號設定為第3電位(V3)以上之高電位，且較佳為第3電位(V3)。又，啟用信號設定為V3-(V1-V2)以下之低電位，且較佳為第2電位(V2)。
於對第4電晶體34之閘極自控制線44供給第3電位(V3)之非啟用信號時，第4電晶體34之源極電位與閘極電位皆成為第3電位(V3)，因而第4電晶體34之閘極源極電壓Vgs4 為0 V。若設為P型之第4電晶體34之閾值電壓Vth4 (作為一例Vth4 =-0.36 V)，則由於第4電晶體34之閘極源極電壓Vgs4 大於閾值電壓Vth4 ，故第4電晶體34為斷開狀態。因此，於控制信號為非啟用信號時，可將第4電晶體34確實地設為斷開狀態。
於自控制線44供給V3-(V1-V2)以下，即7.0 V-(3.0 V-0 V)=4.0 V以下之電位之啟用信號時，第4電晶體34之閘極源極電壓Vgs4 為4.0 V-7.0 V=-3.0 V以下。因此，由於第4電晶體34之閘極源極電壓Vgs4 充分小於閾值電壓Vth4 ，故於控制信號為啟用信號時，可將第4電晶體34確實地設為接通狀態。
且，啟用信號之電位越低，第4電晶體34之閘極源極電壓Vgs4 越大。若將啟用信號之電位設為第2電位(V2)，則第4電晶體34之閘極源極電壓Vgs4 為0 V-7.0 V=-7.0 V，由於接通狀態中之第4電晶體34之接通電阻降低，故於使發光元件20發光時不易受第4電晶體34之閾值電壓之差異之影響。
藉由將現有之3個電位(第1電位、第2電位、及第3電位)中之最高之第3電位(V3)設為非啟用信號之電位，將最低之第2電位(V2)設為啟用信號之電位，可無須設置新電位(電位線)而設定非啟用信號及啟用信號之電位。且，由於可藉由啟用信號充分增大第4電晶體34之閘極源極電壓之絕對值，故可充分地降低接通狀態中之第4電晶體34之接通電阻，基本消除第4電晶體34之閾值電壓差異對發光元件之發光亮度造成之影響。
即，藉由設為本實施形態之構成，即使使用低電壓系電源與高電壓系電源之2種電氣系統，亦可於應將發光元件20設為非發光時將第1電晶體31與第4電晶體34設為斷開狀態而確實地設為非發光，於應將發光元件20設為發光時將第1電晶體31與第4電晶體34設為接通狀態而確實地設為發光。
又，選擇電晶體即第2電晶體32於自電性連接於閘極之掃描線42供給有非選擇信號作為掃描信號時成為斷開狀態，供給有選擇信號時成為接通狀態。於本實施形態中，由於第2電晶體32為N型，故如上所述，將非選擇信號設定為第2電位(V2)以下之低電位，且較佳為第2電位(V2)。又，選擇信號設定為第1電位(V1)以上之高電位，且較佳為第3電位(V3)。
第1電晶體31與第2電晶體32較佳為同一極性。於第1實施形態中，第1電晶體31與第2電晶體32皆為N型。因此，第1電晶體31於供給至閘極之圖像信號之電位為High時成為接通狀態，第2電晶體32於供給至閘極之掃描信號為選擇信號(High)時成為接通狀態。雖圖像信號之High為第1電位(V1)，但將選擇信號(High)設定為第1電位(V1)以上，且較佳設為第3電位(V3)。
說明將選擇信號之電位設為第3電位(V3)，且將記憶電路60之圖像信號自Low覆寫成High之情形。電性連接有第2電晶體32之源極汲極之一者之第2反相器62之輸入端子28(=第1反相器61之輸出端子25)於覆寫圖像信號之前為Low之第2電位(V2)。於對第2電晶體32之閘極自掃描線42供給第3電位(V3)之選擇信號時，第2電晶體32之閘極源極電壓Vgs2 為V3-V2=7.0 V-0 V=7.0 V，由於高於第2電晶體32之閾值電壓Vth2 (作為一例Vth2 =0.36 V)，故第2電晶體32為接通狀態。
藉由自信號線43將High(V1)之圖像信號寫入至記憶電路60，第1反相器61之輸出端子25之電位逐漸自Low(V2)上升至High(V1)，但伴隨於此，第2電晶體32之閘極源極電壓Vgs2 逐漸降低至V3-V1=7.0 V-3.0 V=4.0 V。即使第2電晶體32之閘極源極電壓Vgs2 成為最低之4.0 V，閘極源極電壓Vgs2 亦充分高於第2電晶體32之閾值電壓Vth2 。因此，於將圖像信號寫入至記憶電路60之前，維持第2電晶體32之接通電阻較低之狀態，因而將圖像信號確實地寫入至記憶電路60。
此處，設想假定第2電晶體32為與第1電晶體31相反特性之P型(設為第2電晶體32A)之情形。於該情形時，第2電晶體32A於選擇信號為Low時成為接通狀態。於將選擇信號之電位設為第2電位(V2)，將記憶電路60之圖像信號自High覆寫成Low之情形時，於自掃描線42供給第2電位(V2)之選擇信號時，第2電晶體32A之閘極源極電壓Vgs2 為V2-V1=0 V-3.0 V=-3.0 V，由於低於第2電晶體32A之閾值電壓Vth2 (作為一例Vth2 =-0.36 V)，故第2電晶體32A成為接通狀態。
藉由自信號線43將Low(V2)之圖像信號寫入至記憶電路60，第2反相器62之輸入端子28之電位自High(V1)逐漸降低，伴隨於此，第2電晶體32A之閘極源極電壓Vgs2 自-3.0 V逐漸上升，且於輸入端子28之電位成為第2電位(V2)之前達到P型之第2電晶體32A之閾值電壓Vth2 ，導致第2電晶體32A成為斷開狀態。
又，於第2電晶體32A成為斷開狀態之前，由於伴隨閘極源極電壓Vgs2 上升並接近閾值電壓Vth2 ，第2電晶體32A之接通電阻上升，故向記憶電路60覆寫圖像信號耗費時間，或覆寫失敗。為了避免此只要將選擇信號之電位設定為更低電位即可，但於該情形時，進而需要與現有之電位不同之電位線。
如第1實施形態，若第1電晶體31與第2電晶體32皆為N型之同一極性，則可藉由將選擇信號之電位設為第3電位與第1電位間最高之第3電位而無須設置新電位線地設定。且，於將第2電晶體32設為接通狀態而將圖像信號寫入至記憶電路60時，可增大第2電晶體32之閘極源極電壓Vgs2 ，因而即使源極電位因圖像信號之寫入而上升，亦可將第2電晶體32之接通電阻維持較低。藉此，可高速、且確實地進行向記憶電路60之圖像信號之寫入或覆寫。
根據以上之結果，若彙總本實施形態中較佳之各電位(V1、V2、V3)與第1電晶體31之閾值電壓(Vth1 )之關係，則以公式2及公式3表示其等之關係。
[數2]
[數3]
[電晶體之特性] 接著，對本實施形態之光電裝置10具備之電晶體之特性進行說明。於本實施形態之光電裝置10中，於構成高電壓系電源之第3電位線(第2高電位線49)與第2電位線(低電位線46)之間，與發光元件20串聯地配置有第1電晶體31與第4電晶體34。較佳為第1電晶體31之接通電阻與發光元件20之接通電阻相比充分低。又，較佳為第4電晶體34之接通電阻與發光元件20之接通電阻相比亦充分低。
充分低為第1電晶體31或第4電晶體34線形動作之驅動條件，具體而言指第1電晶體31或第4電晶體34之接通電阻為發光元件20之接通電阻之1/100以下，較佳為1/1000以下。藉由如此，可於發光元件20發光時使第1電晶體31或第4電晶體34線形動作。
其結果，串聯配置之第1電晶體31、第4電晶體34及發光元件20中產生之大部分電位下降(簡而言之，高電壓系電源之電壓即第3電位與第2電位之電位差)被施加至發光元件20，因而於發光元件20發光時不易受到兩電晶體31、34之閾值電壓差異之影響。即，若設為此種構成，則由於可減小第1電晶體31或第4電晶體34之閾值電壓之差異之影響，故可抑制像素59(副像素58)間之亮度差異或灰階偏移且實現均一性優異之圖像顯示。
其理由在於：藉由將第1電晶體31或第4電晶體34之接通電阻設為發光元件20之接通電阻之1/100以下，由發光元件20承受電源電壓之99%以上，而兩電晶體31、34中之電位下降為1%以下。由於兩電晶體31、34中之電位下降為1%以下，故兩電晶體31、34之閾值電壓差異對發光元件20之發光特性造成之影響較小。
於本實施形態(實施例1)中，第1電晶體31與第4電晶體34之串聯電阻為發光元件20之接通電阻之1/1000左右。於該情形時，由發光元件20承受電源電壓之99.9%左右，而兩電晶體31、34中之電位下降為0.1%左右，因而幾乎可忽略兩電晶體31、34之閾值電壓差異對發光元件20之發光特性造成之影響。
電晶體之接通電阻依存於電晶體之極性或閘極長度、閘極寬度、閾值電壓、閘極絕緣膜厚度等。於本實施形態中，較佳以第1電晶體31及第4電晶體34之接通電阻與發光元件20之接通電阻相比充分低之方式，決定兩電晶體31、34之極性或閘極長度、閘極寬度、閾值電壓、閘極絕緣膜厚度等。以下說明該點。
於本實施形態中，對發光元件20使用有機EL元件，第1電晶體31、第4電晶體34等電晶體形成於包含單晶矽基板之元件基板11。發光元件20之電壓電流特性大致由以下之公式4表示。
[數4]
於公式4中，IEL 為通過發光元件20之電流，VEL 為施加於發光元件20之電壓，LEL 為發光元件20之俯視時之長度，WEL 為發光元件20之俯視時之寬度，J0 為發光元件20之電流密度係數，Vtm 為依存於發光元件20具有之溫度之係數電壓(固定溫度下之固定電壓)，V0 為相對於發光元件20之發光之閾值電壓。
另，於以VP 表示高電壓系電源之電壓，以Vds 表示第1電晶體31與第4電晶體34中產生之電位下降時，VEL +Vds =VP 。又，於本實施形態中，LEL =11微米(μm)，WEL =3微米(μm)，J0 =1.449毫安每平方厘米(mA/cm2 )，V0 =3.0伏(V)，Vtm =0.541伏(V)。
另一方面，於將第1電晶體31或第4電晶體34等表示為第i電晶體(i為1或4)時，其之汲極電流Idsi 由以下之公式5表示。
[數5]
於公式5中，Wi 為第i電晶體之閘極寬度，Li 為第i電晶體之閘極長度，ε0 =真空之介電常數，εox 為閘極絕緣膜之介電常數，toxi 為閘極絕緣膜之厚度，μi 為第i電晶體之遷移率，Vgsi 為閘極電壓，Vdsi 為因第i電晶體之電位下降之汲極電壓，Vthi 為第i電晶體之閾值電壓。
於實施例1中，W1 =1.0微米(μm)，W4 =1.25微米(μm)，L1 =L4 =0.75微米(μm)，tox =20奈米(nm)，μ1 =240平方厘米每伏每秒(cm2 /V•s)，μ4 =150平方厘米每伏每秒(cm2 /V•s)，Vth1 =0.36 V，Vth4 =-0.36 V，Vgs1 =V1-V2=3.0 V，Vgs4 =V2-V3=-7 V。
另，於使第1電晶體31與第4電晶體34線形動作之情形時，使用兩電晶體31、34中之電位下降Vds ，並以Vds =0 V附近將發光元件20之電壓電流特性近似為以下之公式6。
[數6]
於實施例1中，由公式6定義之係數k為k=1.39×10-6 (Ω-1 )。I0 為將所有高電壓系電源之電壓VP 皆施加於發光元件20時之電流量，I0 =7.82×10-7 (A)。
於此種條件下，發光元件20發光之電壓基於公式4與公式6為IEL =Ids 之電壓。於本實施形態中，VP =V3-V2=7 V，Vds1 =0.0053 V，Vds4 =0.0027 V，VEL =6.9920 V，IEL =Ids1 =Ids4 =7.672×10-7 A。又，此時之第1電晶體31之接通電阻為6.859×103 Ω，第4電晶體34之接通電阻為3.491×103 Ω，發光元件20之接通電阻為9.113×106 Ω。
因此，第1電晶體31之接通電阻低於發光元件20之接通電阻之1/1000為1/1300左右，第4電晶體34之接通電阻低於發光元件20之接通電阻之1/1000為1/2600左右，因此可將高電壓系電源之大部分電壓施加於發光元件20。
於該條件下，即使電晶體之閾值電壓變動例如30%以上(於實施例1中，即使Vth1 或Vth4 於0.29 V至0.53 V之間變動)，VEL =6.99 V，IEL =Ids1 =Ids4 =7.67×10-7 A亦不變。通常，電晶體之閾值電壓不會有如此大差異。因此，藉由將第4電晶體34之接通電阻設為發光元件20之接通電阻之1/1000左右以下，第1電晶體31與第4電晶體34之閾值電壓差異實質上不會對發光元件20之發光亮度造成影響。
近似而言，可藉由使公式5與公式6聯立設為IEL =Idsi ，而依以下之公式7表現相對於電流IEL =Idsi 的第i電晶體之閾值電壓差異之影響。
[數7]
由於I0 為將所有之高電壓系電源之電壓VP 施加於發光元件20時之電流量，故如根據公式7所判斷，為了使發光元件20於電源電壓VP 附近發光，只要增大閘極電壓Vgsi 或Zi 即可。換言之，Zi 越大，發光元件20之發光亮度越不易受到電晶體之閾值電壓差異之影響。
於實施例1中，由於k/Z1 =2.52×10-2 V，k/Z4 =3.22×10-2 V，成為較小之值，故公式7左邊第2項相對於第1電晶體31為k/(Z1 (Vgs1 -Vth1 ))=0.01，相對於第4電晶體34為k/(Z4 (Vgs4 -Vth4 ))=0.005，未達0.01(1%)之程度。其結果，發光元件20發光時之電流(發光亮度)幾乎不受兩電晶體31、34之閾值電壓影響。即，可藉由使k/(Zi (Vgsi -Vthi ))之值滿足0.01(1%)之程度，而實質上排除相對於發光元件20之發光亮度的兩電晶體31、34之閾值電壓(Vth1 、Vth 4 )之差異。
於公式7中，k與Zi係根據公式5與公式6定義。另，由於遷移率μi 在P型電晶體中小於N型電晶體，故使P型電晶體之W(本實施形態中為W3 )大於N型電晶體之W(本實施形態中為W1 )，將P型之第4電晶體34之Z4 、與N型之第1電晶體31之Z1 設為大致相同程度。
為了使發光元件20於電源電壓VP 附近發光，較佳為閘極電壓Vgsi 儘可能地大。於本實施形態(實施例1)中，藉由將啟用狀態中之控制信號(啟用信號)之電位相對於成為第4電晶體34之源極電位之第3電位(V3)設為第2電位(V2)，而增大第4電晶體34之閘極源極電壓Vgs4 。
又，於本實施形態之光電裝置10中，於構成低電壓系電源之第1電位線(第1高電位線47)與第2電位線(低電位線46)之間，配置有構成記憶電路60所含之第1反相器61之第1電晶體33及第5電晶體35、與構成第2反相器62之第6電晶體36及第7電晶體37。
由於該等電晶體33、35、36、37與以高電壓系電源動作之第1電晶體31或第4電晶體34相比流通之電流量較少，故可減小通道形成區域之面積。即，可將記憶電路60微細化。且，當電晶體33、35、36、37之通道形成區域之面積較小時，由於電晶體電容減小，故可高速地進行充放電。即，可使向記憶電路60之圖像信號之寫入或覆寫高速化。
於本實施形態中，包含於記憶電路60之該等第3電晶體33、第5電晶體35、第6電晶體36、及第7電晶體37之俯視時之閘極長度短於與發光元件20串聯配置之第1電晶體31及第4電晶體34之俯視時之閘極長度。
第3電晶體33、第5電晶體35、第6電晶體36、及第7電晶體37之俯視時之閘極長度為L3 =L5 =L6 =L7 =0.5微米(μm)。如上所述，由於第1電晶體31及第4電晶體34之俯視時之閘極長度為L1 =L4 =0.75微米(μm)，故第3電晶體33、第5電晶體35、第6電晶體36、及第7電晶體37之閘極長度較短。
又，於本實施形態中，第3電晶體33、第5電晶體35、第6電晶體36、及第7電晶體37之俯視時之通道形成區域之面積小於第1電晶體31及第4電晶體34之俯視時之通道形成區域之面積。電晶體之通道形成區域之面積大致等於對向配置之閘極電極之面積，即俯視時閘極長度與閘極寬度之乘積。
N型之第3電晶體33及第7電晶體37之閘極寬度為W3 =W7 =0.5微米(μm)，P型之第5電晶體35及第6電晶體36之閘極寬度為W5 =W6 =0.75微米(μm)。因此，第3電晶體33及第7電晶體37之通道形成區域之面積為0.5×0.5=0.25平方微米(μm2 )，第5電晶體35及第6電晶體36之通道形成區域之面積為0.5×0.75=0.375平方微米(μm2 )。
如上所述，由於第1電晶體31之閘極寬度為W1 =1.0微米(μm)，故第1電晶體31之通道形成區域之面積為0.75×1.0=0.75平方微米(μm2 )。又，由於第4電晶體34之閘極寬度為W4 =1.25微米(μm)，故第4電晶體34之通道形成區域之面積為0.75×1.25=0.9375平方微米(μm2 )。因此，第3電晶體33、第5電晶體35、第6電晶體36、及第7電晶體37之通道形成區域之面積較小。
如此，於本實施形態中，可藉由使記憶電路60所含之電晶體33、35、36、37之通道形成區域之面積小於與發光元件20串聯配置之電晶體31、34之通道形成區域之面積，而將記憶電路60微細化並使其高速動作，且使發光元件20高亮度地發光。
[像素電路之驅動方法] 接著，參照圖9說明本實施形態之光電裝置10中之像素電路之驅動方法。圖9係說明本實施形態之像素電路之驅動方法之圖。於圖9中，橫軸為時間軸，且具有第1期間(非顯示期間)與第2期間(顯示期間)。第1期間相當於圖7所示之P1(P1-1～P1-6)。第2期間相當於圖7所示之P2(P2-1～P2-6)。
於圖9之縱軸中，Scan 1～Scan M表示供給至M條掃描線42(參照圖5)中之第1列至第M列之各掃描線42的掃描信號。掃描信號具有：選擇狀態之掃描信號(選擇信號)、與非選擇狀態之掃描信號(非選擇信號)。又，Enb表示供給至控制線44(參照圖5)之控制信號。控制信號包含：啟用狀態之控制信號(啟用信號)、與非啟用狀態之控制信號(非啟用信號)。
如參照圖7所說明，將顯示1張圖像之1個場(F)分割成複數個副場(SF)，各副場(SF)中包含第1期間(非顯示期間)、及第1期間結束後開始之第2期間(顯示期間)。第1期間(非顯示期間)為信號寫入期間，該期間於位於顯示區域E之各像素電路41(參照圖5)中將圖像信號寫入至記憶電路60(參照圖8)。第2期間(顯示期間)為位於顯示區域E之各像素電路41中發光元件20(參照圖8)可發光之期間。
如圖9所示，於本實施形態之光電裝置10中，於第1期間(非顯示期間)將非啟用信號作為控制信號供給至所有的控制線44。當將非啟用信號供給至控制線44時，由於第4電晶體34(參照圖8)為斷開狀態，故成為位於顯示區域E之所有的像素電路41中發光元件20不發光的狀態。
且，於第1期間，於各副場(SF)將選擇信號作為掃描信號供給至掃描線42之任一者。當將選擇信號供給至掃描線42時，被選擇之像素電路41中第2電晶體32與互補第2電晶體38(參照圖8)為接通狀態。藉此，於被選擇之像素電路41中，自信號線43及互補信號線45(參照圖8)將圖像信號寫入至記憶電路60。如此，於第1期間將圖像信號寫入並記憶於各像素電路41之記憶電路60。
於第2期間(顯示期間)中，將啟用信號作為控制信號供給至所有的控制線44。當將啟用信號供給至控制線44時，由於第4電晶體34為接通狀態，故成為位於顯示區域E之所有像素電路41中發光元件20可發光之狀態。於第2期間，將第2電晶體32設為斷開狀態之非選擇信號作為掃描信號供給至所有掃描線42。藉此，於各像素電路41之記憶電路60中，以該副場(SF)保持寫入之圖像信號。
如此，於本實施形態中，由於可獨立控制第1期間(非顯示期間)與第2期間(顯示期間)，故可進行利用數位分時驅動之灰階顯示。又，其結果，由於可使第2期間短於第1期間，故可實現更高灰階之顯示。
再者，由於可以複數個像素電路41共用供給至控制線44之控制信號，故容易驅動光電裝置10。具體而言，於不具有第1期間之數位驅動之情形時，要使發光期間短於選擇完所有的掃描線42之一垂直期間，要求相當複雜之驅動。相對於此，於本實施形態中，藉由以複數個像素電路41共用供給至控制線44之控制信號，即使為發光時間短於選擇完所有的掃描線42之一垂直期間之副場(SF)，亦可單純縮短第2期間而容易地驅動光電裝置10。
如以上所述，根據本實施形態之像素電路41之構成，可實現能以低消耗電力顯示高解像度且多灰階之高品質圖像、且能夠以更高速動作並能獲得更明亮之顯示的光電裝置10。
於以下，對第1實施形態之像素圖像之構成說明變化例。於以下之變化例之說明中，說明與實施例1或上述變化例之不同點，對於與實施例1或上述變化例相同之構成要素，於圖式上標註同一符號而省略其說明。另，上述之像素電路之驅動方法與實施例1相同，於以下之變化例之構成中，亦可獲得與實施例1同樣之效果。
(變化例1) 「像素電路之構成」 首先，說明第1實施形態之變化例1之像素電路。圖10係說明變化例1之像素電路之構成的圖。如圖10所示，變化例1之像素電路41A相對於實施例1之像素電路41不同點在於：第4電晶體34A為N型電晶體，且配置於發光元件20與第1電晶體31之間，其他之構成皆相同。
變化例1之像素電路41A包含：發光元件20、N型之第4電晶體34A、N型之第1電晶體31、記憶電路60、N型之第2電晶體32、及N型之互補第2電晶體38。發光元件20之陽極21電性連接於第3電位線(第2高電位線49)，發光元件20之陰極23電性連接於第4電晶體34A之汲極。
第4電晶體34A之源極電性連接於第1電晶體31之汲極。第1電晶體31之源極電性連接於第2電位線(低電位線46)。因此，於變化例1之像素電路41A中，將N型之第4電晶體34A配置於較發光元件20更靠低電位側，將N型之第1電晶體31配置於較第4電晶體34A更靠低電位側。
於變化例1中，由於第4電晶體34A為N型，故非啟用信號相對於第4電晶體34A之源極電位設定為低電位，且較佳為第2電位(V2)。又，啟用信號相對於第4電晶體34A之源極電位設定為高電位，且較佳為第3電位(V3)。
將第1電晶體31配置於第4電晶體34A與第2電位線(低電位線46)之間。因此，於第1電晶體31變為接通狀態且第4電晶體34A亦成為接通狀態時，第4電晶體34A之源極電位略高於第2電位(V2)。然而，由於可將第1電晶體31之源極電位固定為第2電位(V2)，使第1電晶體31線形動作，故可將第4電晶體34A之源極電位設為與第2電位(V2)大致相等。
當自控制線44將第2電位(V2)之非啟用信號供給至第4電晶體34A時，第4電晶體34A之閘極源極電壓Vgs4 為大約0 V。當設為N型之第4電晶體34A之閾值電壓Vth4 (作為一例Vth4 =0.36 V)時，由於第4電晶體34之閘極源極電壓Vgs4 小於閾值電壓Vth4 ，故第4電晶體34A為斷開狀態。因此，於控制信號為非啟用信號時，可確實地將第4電晶體34A設為斷開狀態。
當自控制線44供給第3電位(V3)之啟用信號時，第4電晶體34A之閘極源極電壓Vgs4 與第3電位(V3)相對於第2電位(V2)之電位差(V3-V2=7.0 V-0 V=7.0 V)大致相等。因此，由於使第4電晶體34A之閘極源極電壓Vgs4 充分大於閾值電壓Vth4 ，故於控制信號為啟用信號時，可確實地將第4電晶體34A設為接通狀態而使其線形動作。
當第1電晶體31與第4電晶體34A變為接通狀態時，自第3電位線(第2高電位線49)經由發光元件20、第4電晶體34A及第1電晶體31到達第2電位線(低電位線46)之路徑變為導通狀態，而於發光元件20流通電流。且，於使發光元件20發光時可使第1電晶體31與第4電晶體34A線形動作，因而不易受到兩電晶體31、34A之閾值電壓差異之影響。又，藉此，於變化例1之像素電路41A中，亦可對發光元件20施加V3-V2=7.0 V之高電壓之大部分，故可提高發光元件20發光時之亮度。
(變化例2) 接著，說明第1實施形態之變化例2之像素電路。圖11係說明變化例2之像素電路之構成之圖。如圖11所示，變化例2之像素電路41B相對於變化例1之像素電路41A不同點在於：第1電晶體31配置於發光元件20與第4電晶體34A之間，其他之構成皆相同。
變化例2之像素電路41B包含：發光元件20、N型之第1電晶體31、N型之第4電晶體34A、記憶電路60、N型之第2電晶體32、及N型之互補第2電晶體38。發光元件20之陽極21電性連接於第3電位線(第2高電位線49)，發光元件20之陰極23電性連接於第1電晶體31之汲極。
第1電晶體31之源極電性連接於第4電晶體34A之汲極。第4電晶體34A之源極電性連接於第2電位線(低電位線46)。因此，於變化例2之像素電路41B中，將N型之第1電晶體31配置於較發光元件20更靠低電位側，將N型之第4電晶體34A配置於較第1電晶體31更靠低電位側。
於變化例2中，由於將第4電晶體34A之源極電性連接於第2電位線(低電位線46)，故於發光元件20發光時，即，當將第3電位(V3)之啟用信號供給至控制線44時，第4電晶體34A之閘極源極電壓Vgs4 為第3電位(V3)之以第2電位(V2)為基準之電位差(Vgs4 =V3-V2=7.0 V)。因此，可確實地將第4電晶體34A設為接通狀態並使其線形動作。
於變化例2中，將第4電晶體34A配置於第1電晶體31與第2電位線(低電位線46)之間，故於第4電晶體34A變為接通狀態且第1電晶體31亦為接通狀態時，第1電晶體31之源極電位略高於第2電位(V2)。然而，由於可將第4電晶體34A之源極電位固定為第2電位(V2)，使第4電晶體34A線形動作，故可將第1電晶體31之源極電位設為與第2電位(V2)大致相等。
因此，於記憶電路60之輸出端子27之電位變為High(第1電位)時，第1電晶體31之閘極源極電壓Vgs1 與第1電位(V1)相對於第2電位(V2)之電位差(V1-V2=3.0 V)大致相等，且大於第1電晶體31之閾值電壓(Vth1 =0.36 V)，故可確實地將第1電晶體31設為接通狀態並使其線形動作。
於變化例2之像素電路41B中，亦可於使發光元件20發光時使第1電晶體31與第4電晶體34A線形動作，因而不易受兩電晶體31、34A之閾值電壓差異之影響。又，藉此，由於可對發光元件20施加V3-V2=7.0 V之高電壓之大部分，故可提高發光元件20發光時之亮度。
(變化例3) 接著，說明第1實施形態之變化例3之像素電路。圖12係說明變化例3之像素電路之構成之圖。如圖12所示，變化例3之像素電路41C相對於上述實施例1及變化例不同點在於：不具備第4電晶體34(或第4電晶體34A)，其他之構成皆相同。
變化例3之像素電路41C包含：發光元件20、N型之第1電晶體31、記憶電路60、N型之第2電晶體32、及N型之互補第2電晶體38。發光元件20之陽極21電性連接於第3電位線(第2高電位線49)，發光元件20之陰極23電性連接於第1電晶體31之汲極。第1電晶體31之源極電性連接於第2電位線(低電位線46)。
於變化例3之像素電路41C中，於第3電位線(第2高電位線49)與第2電位線(低電位線46)之間，串聯地配置有發光元件20與第1電晶體31。於記憶電路60之輸出端子27之電位為High(第1電位)，第1電晶體31為接通狀態時，發光元件20發光。於發光元件20發光時，可將第1電晶體31之源極電位固定為第2電位(V2)，使第1電晶體31線形動作，因而不易受第1電晶體31之閾值電壓差異之影響。藉此，由於可對發光元件20施加V3-V2=7.0 V之高電壓之大部分，故可提高發光元件20發光時之亮度。
又，由於變化例3之像素電路41C中不需要控制線44，故可削減配線之數量因而亦可削減配線層之數量。一般而言，若配線層之數量較多，則由於隔著層間絕緣層形成各配線層，故有招致光電裝置(元件基板)之製造工時增大或製造良率降低之虞。根據變化例3之構成，即使配線層之數量較少亦可利用數位驅動進行圖像顯示。因此，與上述實施例1及變化例相比，可謀求減少製造工時或提高製造良率。又，由於可藉由減少具有遮光性之配線數量而減小遮光區域，故可實現高解像度化(像素之微細化)。
(第2實施形態) 接著，說明第2實施形態之光電裝置之構成。第2實施形態之光電裝置相對於第1實施形態之光電裝置10不同點在於：第1電晶體及第2電晶體為P型，第2電位(V2)高於第1電位(V1)及第3電位(V3)。伴隨於此，第2實施形態之像素電路之構成亦與第1實施形態之像素電路之構成不同。圖13係本發明第2實施形態之光電裝置之電路方塊圖。圖14係說明本發明第2實施形態之像素構成之圖。如圖13及圖14所示，於本實施形態之光電裝置10中，對驅動部50供給第1低電位VSS1、第2低電位VSS2、及高電位VDD，且第1低電位VSS1、第2低電位VSS2、及高電位VDD被供給至像素電路71。
於以下，列舉實施例與複數個變化例說明第2實施形態之像素電路之構成。另，於以下之實施例及變化例之說明中，說明與第1實施形態之實施例1或變化例之不同點，關於與第1實施形態之實施例1或變化例相同之構成要素，於圖式標註同一符號而省略其說明。
(實施例2) 「像素電路之構成」 首先，參照圖15，說明第2實施形態之實施例2之像素電路之構成。圖15係說明實施例2之像素電路之構成之圖。如圖15所示，實施例2之像素電路71包含：P型之第1電晶體31A、發光元件20、N型之第4電晶體34A、記憶電路60、P型之第2電晶體32A、及P型之互補第2電晶體38A。
另，於第2實施形態(實施例2及以下之變化例)中，對第1實施形態更換高電位與低電位。具體而言，第1電位(V1)為第1低電位VSS1(例如V1=VSS1=4.0 V)，第2電位(V2)為高電位VDD(例如V2=VDD=7.0 V)，第3電位(V3)為第2低電位VSS2(例如V3=VSS2=0 V)。因此，第1電位低於第2電位，第3電位低於第1電位。
於本實施形態中，由第1電位(第1低電位VSS1)與第2電位(高電位VDD)構成低電壓系電源，由第3電位(第2低電位VSS2)與第2電位(高電位VDD)構成高電壓系電源。第2電位為低電壓系電源與高電壓系電源中成為基準之電位。
又，於第2實施形態(實施例2及以下之變化例)中，對各像素電路71自作為第1電位線之第1低電位線46供給第1電位(VSS1)，自作為第2電位線之高電位線47供給第2電位(VDD)，自作為第3電位線之第2低電位線48供給第3電位(VSS2)。
於實施例2中，將第1電晶體31A、發光元件20及第4電晶體34A串聯地配置於第2電位線(高電位線47)與第3電位線(第2低電位線48)之間。與第1實施形態同樣，記憶電路60配置於第1電位線(第1低電位線46)與第2電位線(高電位線47)之間。第2電晶體32A配置於記憶電路60與信號線43之間。互補第2電晶體38A配置於記憶電路60與互補信號線45之間。
第1電晶體31A之閘極電性連接於記憶電路60之第2反相器62之輸出端子27。第1電晶體31A之源極電性連接於第2電位線(高電位線47)。第1電晶體31A之汲極電性連接於發光元件20之陽極21。第4電晶體34A之閘極電性連接於控制線44。第4電晶體34A之源極電性連接於第3電位線(第2低電位線48)。第4電晶體34A之汲極電性連接於發光元件20之陰極23。
於實施例2之像素電路71中，第1電晶體31A與第4電晶體34A為相反特性。P型之第1電晶體31A相對於發光元件20配置於高電位側，N型之第4電晶體34A相對於發光元件20配置於低電位側。發光元件20於第4電晶體34A與第1電晶體31A為接通狀態時可發光。於第1電晶體31A與第4電晶體34A為接通狀態時，自第2電位線(高電位線47)經由第1電晶體31A、發光元件20、及第4電晶體34A到達第3電位線(第2低電位線48)之路徑變為導通狀態，而於發光元件20流通電流。
於第2實施形態(實施例2及以下之變化例)中，於記憶電路60之第1反相器61之輸出端子25之電位為High之情形(第2反相器62之輸出端子27之電位為Low之情形)時發光元件20為可發光之狀態，於第1反相器61之輸出端子25之電位為Low之情形(第2反相器62之輸出端子27之電位為High之情形)時發光元件20不發光。
[各電位與電晶體之閾值電壓之關係] 於第2實施形態(實施例2及以下之變化例)中，亦由第1電位(V1)與第2電位(V2)構成低電壓系電源，由第3電位(V3)與第2電位(V2)構成高電壓系電源。低電壓系電源之電壓即第2電位(V2)相對於第1電位(V1)之電位差(V2-V1=7.0 V-4.0 V=3.0 V)小於高電壓系電源之電壓即第2電位(2)相對於第3電位(V3)之電位差(V2-V3=7.0 V-0 V=7.0 V)(V2-V1＜V2-V3)。
於第2實施形態中，由於亦藉由低電壓系電源以V2-V1=3.0 V之低電壓驅動驅動電路51或記憶電路60，故可使驅動電路51或記憶電路60高速動作。且，由於藉由高電壓系電源以V2-V3=7.0 V之高電壓使發光元件20發光，故可使發光元件20以高亮度發光。再者，可藉由使與發光元件20串聯配置之第1電晶體31A或第4電晶體34A線形動作，對發光元件20施加V2-V3=7.0 V之高電壓之大部分，故可進而提高發光元件20發光時之亮度。
於第2實施形態中，構成記憶電路60之2個反相器61、62配置於第1電位線(第1低電位線46)與第2電位線(高電位線47)之間，並對2個反相器61、62供給作為第1電位之VSS1與作為第2電位之VDD。因此，Low相當於第1電位(VSS1)，High相當於第2電位(VDD)。
於本實施形態中，驅動電晶體即第1電晶體31A之閾值電壓(Vth1 )為負(Vth1 ＜0)。於記憶於記憶電路60之圖像信號相當於非發光時，記憶電路60之輸出端子27之電位為High(第2電位)。第1電晶體31A之源極係由於連接於第2電位線(高電位線47)，故源極電位為第2電位(VDD)，第1電晶體31A之閘極源極電壓Vgs1 為0 V。
因此，若相對於第1電晶體31A之閾值電壓Vth1 (作為一例Vth1 =-0.36 V)，閘極源極電壓Vgs1 為0 V，則由於閘極源極電壓Vgs1 大於閾值電壓Vth1 ，故第1電晶體31A為斷開狀態。藉此，於圖像信號為非發光時，可確實地將第1電晶體31A設為斷開狀態。
於記憶於記憶電路60之圖像信號相當於發光時，記憶電路60之輸出端子27之電位為Low(第1電位)。由於第1電晶體31A之源極電位為第2電位，故第1電晶體31A之閘極源極電壓Vgs1 為第1電位(V1)相對於第2電位(V2)之電位差(Vgs1 =V1-V2=4.0 V-7.0 V=-3.0 V)。因此，由於第1電晶體31A之閘極源極電壓Vgs1 小於閾值電壓Vth1 ，故第1電晶體31A為接通狀態。藉此，於圖像信號發光時，可確實地將第1電晶體31A設為接通狀態。
於第2實施形態中，亦於第1期間(非顯示期間)，將非啟用信號作為控制信號供給至所有控制線44，第4電晶體34A為斷開狀態，因而發光元件20為非發光之狀態。且，若於第1期間將選擇信號作為掃描信號供給至掃描線42之任一者，則被選擇之第2電晶體32A與互補第2電晶體38A為接通狀態，而將圖像信號自信號線43及互補信號線45寫入至記憶電路60。
於第2期間(顯示期間)，將啟用信號作為控制信號供給至所有控制線44，第4電晶體34A為接通狀態，因而發光元件20為可發光之狀態。於第2期間，將第2電晶體32A設為斷開狀態之非選擇信號作為掃描信號供給至所有掃描線42。如此，於第2實施形態中，亦可獨立地控制第1期間(非顯示期間)與第2期間(顯示期間)，故可進行數位分時驅動之灰階顯示。
於第2實施形態(實施例2)中，由於第4電晶體34A為N型，故啟用狀態之控制信號(啟用信號)為高電位，非啟用狀態之控制信號(非啟用信號)為低電位。具體而言，非啟用信號設定為第3電位(V3)以下之低電位，且較佳為第3電位(V3)。又，啟用信號設定為V3+(V2-V1)以上之高電位，且較佳為第2電位(V2)。
當自控制線44將第3電位(V3)之非啟用信號供給至第4電晶體34A之閘極時，第4電晶體34A之源極電位與閘極電位皆為第3電位(V3)，因而第4電晶體34A之閘極源極電壓Vgs4 為0 V。若設為N型之第4電晶體34A之閾值電壓Vth4 (作為一例Vth4 =0.36 V)，則由於第4電晶體34A之閘極源極電壓Vgs4 小於閾值電壓Vth4 ，故第4電晶體34A成為斷開狀態。因此，於控制信號為非啟用信號時，可確實地將第4電晶體34A設為斷開狀態。
當自控制線44供給V3+(V2-V1)以上，即0 V+(7.0 V-4.0 V)=3.0 V以上之電位之啟用信號時，第4電晶體34A之閘極源極電壓Vgs4 為3.0-0 V=3.0 V以上。因此，由於第4電晶體34A之閘極源極電壓Vgs4 充分大於閾值電壓Vth4 ，故於控制信號為啟用信號時，可確實地將第4電晶體34A設為接通狀態。
且，啟用信號之電位越高，第4電晶體34A之閘極源極電壓Vgs4 越大。若將啟用信號之電位設為第2電位(V2)，則第4電晶體34A之閘極源極電壓Vgs4 為V2-V3=7.0 V-0 V=7.0 V，由於接通狀態中之第4電晶體34A之接通電阻降低，故於使發光元件20發光時不易受第4電晶體34A之閾值電壓差異之影響。
又，選擇電晶體即第2電晶體32A自電性連接於閘極之掃描線42作為掃描信號被供給非選擇信號時成為斷開狀態，被供給選擇信號時成為接通狀態。於第2實施形態中，由於第2電晶體32A為P型，故如上所述，非選擇信號設定為第2電位(V2)以上之高電位，且較佳為第2電位(V2)。又，選擇信號設定為第1電位(V1)以下之低電位，且較佳為第3電位(V3)。
於第2實施形態中，亦較佳為第1電晶體31A與第2電晶體32A為同一極性。於第2實施形態中，第1電晶體31A、第2電晶體32A皆為P型。因此，第1電晶體31A於供給至閘極之圖像信號之電位為Low時成為接通狀態，第2電晶體32A於供給至閘極之掃描信號為選擇信號(Low)時成為接通狀態。圖像信號之Low為第1電位(V1)，但選擇信號(Low)設定為第1電位(V1)以下，且較佳為設為第3電位(V3)。
說明將選擇信號之電位設為第3電位(V3)，將記憶電路60之圖像信號自High覆寫為Low之情形。電性連接有第2電晶體32A之源極汲極之一者之第2反相器62之輸入端子28(=第1反相器61之輸出端子25)於覆寫圖像信號之前為High之第2電位(V2)。當自掃描線42將第3電位(V3)之選擇信號供給至第2電晶體32A之閘極時，第2電晶體32A之閘極源極電壓Vgs2 為V3-V2=0 V-7.0 V=-7.0 V，由於低於第2電晶體32A之閾值電壓Vth2 (作為一例Vth2 =-0.36 V)，故第2電晶體32A成為接通狀態。
藉由自信號線43將Low(V1)之圖像信號寫入至記憶電路60，第2反相器62之輸入端子28之電位逐漸自High(V2)下降至Low(V1)，但伴隨於此，第2電晶體32A之閘極源極電壓Vgs2 之絕對值逐漸降低直至V3-V2=0 V-4.0 V=-4.0 V。即使第2電晶體32A之閘極源極電壓Vgs2 最高(接近零)為-4.0 V，閘極源極電壓Vgs2 亦充分低於第2電晶體32A之閾值電壓Vth2 。因此，由於將圖像信號寫入至記憶電路60之前，維持第2電晶體32A之接通電阻較低之狀態，故將圖像信號確實地寫入至記憶電路60。
此處，設想假定第2電晶體32A為與第1電晶體31A相反特性之N型(設為第2電晶體32)之情形。於該情形時，第2電晶體32於選擇信號為High時成為接通狀態。於將選擇信號之電位設為第2電位(V2)，將記憶電路60之圖像信號自Low覆寫為High之情形時，當自掃描線42供給第2電位(V2)之選擇信號時，第2電晶體32之閘極源極電壓Vgs2 為V2-V1=7.0 V-4.0 V=3.0 V，由於高於第2電晶體32之閾值電壓Vth2 (作為一例Vth2 =0.36 V)，故第2電晶體32成為接通狀態。
藉由自信號線43將High(V2)之圖像信號寫入至記憶電路60，第2反相器62之輸入端子28之電位自Low(V1)逐漸上升，伴隨於此，第2電晶體32之閘極源極電壓Vgs2 自3.0 V逐漸降低，且於輸入端子28之電位成為第2電位(V2)之前，達到N型之第2電晶體32之閾值電壓Vth2 (例如0.36 V)，導致第2電晶體32成為斷開狀態。
又，於第2電晶體32成為斷開狀態之前，閘極源極電壓Vgs2 降低並接近閾值電壓Vth2 ，伴隨於此，第2電晶體32之接通電阻上升，因而向記憶電路60覆寫圖像信號耗費時間，或覆寫失敗。為了避免此將選擇信號之電位設定為更低電位即可，但於該情形時，進而需要與現有之電位不同之電位線。
如本實施形態，若第1電晶體31A與第2電晶體32A皆為P型之同一極性，則可藉由將選擇信號之電位設為第3電位與第2電位間最低之第3電位而無須設置新電位線地設定。且，於將第2電晶體32A設為接通狀態而將圖像信號寫入至記憶電路60時，可增大第2電晶體32A之閘極源極電壓Vgs2 ，因而即使源極電位因圖像信號之寫入而上升，亦可將第2電晶體32A之接通電阻維持較低。藉此，可高速、且確實地進行向記憶電路60之圖像信號之寫入或覆寫。
因此，根據第2實施形態之實施例2之像素電路71之構成，可實現能以低消耗電力顯示高解像度且多灰階之高品質圖像，且以更高速動作並能獲得更明亮之顯示的光電裝置10。
於以下，對第2實施形態之像素電路之構成說明變化例。於以下之變化例之說明中，說明與實施例2或上述變化例之不同點，對於與實施例2或上述變化例相同之構成要素，於圖式標註同一符號而省略其說明。
(變化例4) 接著，說明第2實施形態之變化例(變化例4)之像素電路。圖16係說明變化例4之像素電路之構成之圖。如圖16所示，變化例4之像素電路71A相對於實施例2之像素電路71不同點在於：第4電晶體34為P型，且配置於第1電晶體31A與發光元件20之間，其他之構成皆相同。
變化例4之像素電路71A包含：P型之第1電晶體31A、P型之第4電晶體34、發光元件20、記憶電路60、P型之第2電晶體32A、及P型之互補第2電晶體38A。第1電晶體31A之汲極電性連接於第4電晶體34之源極。第4電晶體34之汲極電性連接於發光元件20之陽極21。即，於變化例4之像素電路71A中，將P型之第4電晶體34相對於發光元件20配置於高電位側，將P型之第1電晶體31A相對於第4電晶體34配置於高電位側。
於變化例4中，由於第4電晶體34為P型，故將非啟用信號之電位設為高電位之第2電位(V2)，將啟用信號之電位設為低電位之第3電位(V3)。當將啟用信號供給至控制線44使第4電晶體34之閘極電位與第3電位成為同電位時，第4電晶體34為接通狀態。當第1電晶體31A與第4電晶體34變為接通狀態時，自第2電位線(高電位線47)經由第1電晶體31A、第4電晶體34及發光元件20到達第3電位線(第2低電位線48)之路徑變為導通狀態，而於發光元件20流通電流。
於變化例4中，於第4電晶體34與第2電位線(高電位線47)之間配置有第1電晶體31A。因此，於第4電晶體34成為接通狀態時，第4電晶體34之源極電位略低於第2電位(V2)。然而，可藉由使第1電晶體31A線形動作，而將第4電晶體34之源極電位設為與第2電位大致相等。
因此，第4電晶體34之閘極源極電壓Vgs4 與第3電位(V3)相對於第2電位(V2)之電位差(V3-V2=-7.0 V)大致相等，由於小於P型之第4電晶體34之閾值電壓Vth4 (Vth4 =-0.36 V)，故第4電晶體34確實地成為接通狀態。且，由於接通狀態之第4電晶體34之閘極源極電壓Vgs4 充分小於閾值電壓Vth4 ，故可使第4電晶體34線形動作。
(變化例5) 接著，說明第2實施形態之變化例(變化例5)之像素電路。圖17係說明變化例5之像素電路之構成之圖。如圖17所示，變化例5之像素電路71B相對於變化例4之像素電路71A不同點在於：第1電晶體31A配置於第4電晶體34與發光元件20之間，其他之構成皆相同。
變化例5之像素電路71B包含：P型之第4電晶體34、P型之第1電晶體31A、發光元件20、記憶電路60、P型之第2電晶體32A、及P型之互補第2電晶體38A。第4電晶體34之源極電性連接於第2電位線(高電位線47)。第1電晶體31A之源極電性連接於第4電晶體34之汲極，第1電晶體31A之汲極電性連接於發光元件20之陽極21。即，於變化例5之像素電路71B中，將P型之第1電晶體31A配置於較發光元件20更靠高電位側，將P型之第4電晶體34配置於較第1電晶體31A更靠高電位側。
於變化例5中，於第1電晶體31A與第2電位線(高電位線47)之間配置有第4電晶體34。因此，於第1電晶體31A變為接通狀態時，第1電晶體31A之源極電位略低於第2電位(V2)。然而，可藉由使第4電晶體34線形動作，而將第1電晶體31A之源極電位設為與第2電位大致相等。因此，第1電晶體31A之閘極源極電壓Vgs1 與第1電位(V1)相對於第2電位(V2)之電位差(V1-V2=-3 V)大致相等，因而可確實地將第1電晶體31A設為接通狀態並使其線形動作。
(變化例6) 接著，說明第2實施形態之變化例(變化例6)之像素電路。圖18係說明變化例6之像素電路之構成之圖。如圖18所示，變化例6之像素電路71C相對於上述實施例2及變化例不同點在於不具備第4電晶體34(或第4電晶體34A)，其他之構成皆相同。
變化例6之像素電路71C包含：發光元件20、P型之第1電晶體31A、記憶電路60、P型之第2電晶體32A、及P型之互補第2電晶體38A。第1電晶體31A之源極電性連接於第2電位線(高電位線47)，第1電晶體31A之汲極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於第3電位線(第2低電位線48)。
於變化例6之像素電路71C中，於第2電位線(高電位線47)與第3電位線(第2低電位線48)之間，串聯地配置有第1電晶體31A與發光元件20。因此，於記憶電路60之輸出端子27之電位為Low(第1電位)，第1電晶體31A為接通狀態時，發光元件20發光。於變化例6中，亦與上述實施例2及變化例同樣，可提高發光元件20發光時之亮度，且實質上排除相對於發光元件20之發光亮度的第1電晶體31A之閾值電壓Vth1 之差異。
又，由於變化例6之像素電路71C中不需要控制線44，故可削減配線之數量因而亦可削減配線層之數量。因此，與上述實施例及變化例相比，可謀求減少製造工時或提高製造良率。又，由於可藉由減少具有遮光性之配線數量而減小遮光區域，故可實現高解像度化(像素之微細化)。
(第3實施形態) 接著，說明第3實施形態之光電裝置之構成。圖19係本發明第3實施形態之光電裝置之電路方塊圖，圖20係說明本發明第3實施形態之像素構成之圖。圖21係說明本發明第3實施形態之像素電路之構成之圖。
如圖19所示，於本實施形態中，信號線驅動電路53與掃描線42之選擇同步，將圖像信號(Data)供給至N條信號線43各者。然而，於本實施形態中，與第1實施形態及第2實施形態不同，信號線驅動電路53不輸出互補圖像信號。因此，如圖20所示，雖然對像素電路81供給圖像信號(Data)，但未供給互補圖像信號。因此，如圖21所例示，於像素電路81中，藉由例如將圖像信號(Data)經由第2電晶體32A及記憶電路60供給至閘極的P型之第1電晶體31A、及將控制信號Enb供給至閘極的P型之第4電晶體34，控制對發光元件20之通電。
於本實施形態中，以對驅動部50供給第1低電位VSS1、第2低電位VSS2、及高電位VDD之第2實施形態為基礎而構成，但亦可以對驅動部50供給第1高電位VDD1、第2高電位VDD2、及低電位VSS之第1實施形態為基礎而構成。
上述之實施形態(實施例及變化例)始終為揭示本發明之一態樣者，可於本發明之範圍內任意變化及應用。作為上述以外之變化例，例如考慮如以下者。
(變化例7) 於上述之實施形態(實施例及變化例)之像素電路中，構成為第1電晶體31(或第1電晶體31A)之閘極電性連接於記憶電路60之第2反相器62之輸出端子27，但本發明不限定於此種形態。亦可構成為第1電晶體31(或第1電晶體31A)之閘極電性連接於記憶電路60之第1反相器61之輸出端子25。
(變化例8) 於上述之實施形態(實施例及變化例)之像素電路中，構成為第2電晶體32配置於記憶電路60之第2反相器62之輸入端子28(=第1反相器61之輸出端子25)與信號線43之間，互補第2電晶體38配置於記憶電路60之第1反相器61之輸入端子26(=第2反相器62之輸出端子27)與互補信號線45之間，但本發明不限定於此種形態。亦可構成為第2電晶體32配置於第1反相器61之輸入端子26(=第2反相器62之輸出端子27)與信號線43之間，互補第2電晶體38配置於第2反相器62之輸入端子28(=第1反相器61之輸出端子25)與互補信號線45之間。
(變化例9) 於上述之實施形態(實施例及變化例)之像素電路中，記憶電路60包含有2個反相器61、62，但本發明不限定於此種形態。亦可構成為記憶電路60包含2個以上之偶數個之反相器。
(變化例10) 於上述之實施形態(實施例及變化例)中，作為光電裝置，列舉於包含單晶半導體基板(單晶矽基板)之元件基板11排列有720列×3840(1280×3)行之包含有機EL元件之發光元件20的有機EL裝置為例進行了說明，但本發明之光電裝置不限定於此種形態。例如光電裝置亦可具有於包含玻璃基板之元件基板11作為各電晶體形成有薄膜電晶體(Thin Film Transistor：TFT)之構成，又可具有於包含聚醯亞胺等之可撓性基板形成有薄膜電晶體之構成。又，光電裝置可為作為發光元件將微細之LED元件高密度排列之微LED顯示器、或對發光元件使用奈米級半導體結晶物質之量子點(Quantum Dots)顯示器。再者，作為彩色濾光片亦可使用將入射之光轉換為其他波長之光之量子點。
(變化例11) 於上述之實施形態中，作為電子機器，列舉組入有光電裝置10之透視型之頭戴式顯示器100為例進行了說明，但本發明之光電裝置10亦可應用於以封閉型之頭戴式顯示器為代表之其他電子機器。作為其他電子機器，可列舉例如投影儀、背投型電視、直視型電視、行動電話、行動用聲頻機器、個人電腦、攝像機之監視器、汽車導航裝置、平視顯示器、傳呼器、電子記事簿、計算器、手錶等可穿戴機器、手持顯示器、文字處理器、工作站、可視電話、POS終端、數位靜態相機、電子看板顯示器等。
10‧‧‧光電裝置
11‧‧‧元件基板
12‧‧‧保護基板
13‧‧‧外部連接用端子
20‧‧‧發光元件
21‧‧‧陽極
22‧‧‧發光部
23‧‧‧陰極
25‧‧‧輸出端子
26‧‧‧輸入端子
27‧‧‧輸出端子
28‧‧‧輸入端子
31‧‧‧第1電晶體
31A‧‧‧第1電晶體
32‧‧‧第2電晶體
32A‧‧‧第2電晶體
33‧‧‧第3電晶體
34‧‧‧第4電晶體
34A‧‧‧第4電晶體
35‧‧‧第5電晶體
36‧‧‧第6電晶體
37‧‧‧第7電晶體
38‧‧‧互補第2電晶體
38A‧‧‧互補第2電晶體
41‧‧‧像素電路
41A‧‧‧像素電路
41B‧‧‧像素電路
41C‧‧‧像素電路
42‧‧‧掃描線
43‧‧‧信號線
44‧‧‧控制線
45‧‧‧互補信號線
46‧‧‧低電位線(第2電位線)
47‧‧‧第1高電位線(第1電位線)
48‧‧‧第2低電位線(第3電位線)
49‧‧‧第2高電位線(第3電位線)
50‧‧‧驅動部
51‧‧‧驅動電路
52‧‧‧掃描線驅動電路
53‧‧‧信號線驅動電路
54‧‧‧控制線驅動電路
55‧‧‧控制裝置
56‧‧‧顯示用信號供給電路
57‧‧‧VRAM電路
58‧‧‧副像素
58B‧‧‧副像素
58G‧‧‧副像素
58R‧‧‧副像素
59‧‧‧像素
60‧‧‧記憶電路
61‧‧‧第1反相器
62‧‧‧第2反相器
71‧‧‧像素電路
71A‧‧‧像素電路
71B‧‧‧像素電路
71C‧‧‧像素電路
81‧‧‧像素電路
100‧‧‧頭戴式顯示器(電子機器)
101‧‧‧透視構件
102‧‧‧鏡架
103a‧‧‧第1光學部分
103b‧‧‧第2光學部分
105a‧‧‧第1內置裝置部
105b‧‧‧第2內置裝置部
110‧‧‧稜鏡
110e‧‧‧上表面
110s‧‧‧本體部分
111‧‧‧第1稜鏡部分
112‧‧‧第2稜鏡部分
130‧‧‧成像用投射透鏡
131‧‧‧透鏡
132‧‧‧透鏡
133‧‧‧透鏡
150‧‧‧光透過構件
151‧‧‧第1顯示機器
152‧‧‧第2顯示機器
161‧‧‧鏡架
161e‧‧‧下表面
162‧‧‧鏡筒
170‧‧‧投射透視裝置
a‧‧‧副像素之列方向(X方向)長度
b‧‧‧副像素之行方向(Y方向)長度
D‧‧‧非顯示區域
Data‧‧‧圖像信號
Data1～Data N‧‧‧圖像信號
Data j～Data j+3‧‧‧圖像信號
E‧‧‧顯示區域
Enb‧‧‧控制信號
Enb i‧‧‧控制信號
Enb 1～Enb M‧‧‧控制信號
EY‧‧‧眼睛
F‧‧‧場
GL‧‧‧影像光
P1-1～P1-6‧‧‧非顯示期間
P2-1～P2-6‧‧‧顯示期間
S11‧‧‧第1面
S12‧‧‧第2面
S13‧‧‧第3面
S14‧‧‧第4面
S15‧‧‧第5面
Scan‧‧‧掃描信號
Scan 1～Scan M‧‧‧掃描信號
Scan i‧‧‧掃描信號
Scan i+1‧‧‧掃描信號
SF1～SF6‧‧‧副場
VDD‧‧‧高電位
VDD1‧‧‧第1高電位
VDD2‧‧‧第2高電位
VSS‧‧‧低電位
VSS1‧‧‧第1低電位
VSS2‧‧‧第2低電位
XData‧‧‧互補圖像信號
XData 1～XData N‧‧‧互補圖像信號
XData j～XData j+2‧‧‧互補圖像信號
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係說明本實施形態之電子機器之概要之圖。 圖2係說明本實施形態之電子機器之內部構造之圖。 圖3係說明本實施形態之電子機器之光學系統之圖。 圖4係顯示本實施形態之光電裝置之構成之概略俯視圖。 圖5係本實施形態之光電裝置之電路區塊圖。 圖6係說明本實施形態之像素之構成之圖。 圖7係說明本實施形態之光電裝置之數位驅動之圖。 圖8係說明實施例1之像素電路之構成之圖。 圖9係說明本實施形態之像素電路之驅動方法之圖。 圖10係說明變化例1之像素電路之構成之圖。 圖11係說明變化例2之像素電路之構成之圖。 圖12係說明變化例3之像素電路之構成之圖。 圖13係本發明第2實施形態之光電裝置之電路方塊圖。 圖14係說明本發明第2實施形態之像素構成之圖。 圖15係說明實施例2之像素電路之構成之圖。 圖16係說明變化例4之像素電路之構成之圖。 圖17係說明變化例5之像素電路之構成之圖。 圖18係說明變化例6之像素電路之構成之圖。 圖19係本發明第3實施形態之光電裝置之電路方塊圖。 圖20係說明本發明第3實施形態之像素構成之圖。 圖21係說明本發明第3實施形態之像素電路之構成之圖。

Claims (22)

  1. 一種光電裝置，其特徵在於具備：掃描線、信號線、對應於上述掃描線與上述信號線之交叉而設置之像素電路、被供給第1電位之第1電位線、被供給第2電位之第2電位線、及被供給第3電位之第3電位線； 上述像素電路包含：發光元件、配置於上述第1電位線與上述第2電位線之間之記憶電路、閘極電性連接於上述記憶電路之第1電晶體、及閘極電性連接於上述掃描線之第2電晶體；且 上述第2電晶體配置於上述記憶電路與上述信號線之間； 上述發光元件與上述第1電晶體串聯地配置於上述第2電位線與上述第3電位線之間； 上述第1電位相對於上述第2電位之電位差之絕對值小於上述第3電位相對於上述第2電位之電位差之絕對值。
  2. 如請求項1之光電裝置，其中上述記憶電路包含第3電晶體；且 上述第3電晶體之閘極長度短於上述第1電晶體之閘極長度。
  3. 如請求項2之光電裝置，其中上述第3電晶體之通道形成區域之面積小於上述第1電晶體之通道形成區域之面積。
  4. 如請求項1之光電裝置，其中上述第1電晶體之源極電性連接於上述第2電位線；且 於上述第1電晶體之汲極與上述第3電位線之間配置有上述發光元件。
  5. 如請求項1之光電裝置，其中上述第1電晶體之接通電阻與上述發光元件之接通電阻相比足夠低。
  6. 如請求項1之光電裝置，其中上述第1電晶體與上述第2電晶體為同一極性。
  7. 如請求項1之光電裝置，其具備控制線；且 上述像素電路包含閘極電性連接於上述控制線之第4電晶體； 上述發光元件、上述第1電晶體及上述第4電晶體串聯地配置於上述第2電位線與上述第3電位線之間。
  8. 如請求項7之光電裝置，其中上述第4電晶體之汲極與上述發光元件電性連接。
  9. 如請求項7之光電裝置，其中上述第4電晶體之接通電阻與上述發光元件之接通電阻相比足夠低。
  10. 如請求項7之光電裝置，其中上述第1電晶體與上述第4電晶體為相反極性。
  11. 如請求項7之光電裝置，其中於上述第2電晶體為接通狀態時，上述第4電晶體為斷開狀態。
  12. 如請求項7之光電裝置，其中於對上述掃描線之任一者供給將上述第2電晶體設為接通狀態之選擇信號之第1期間，對上述控制線供給將上述第4電晶體設為斷開狀態之非啟用信號。
  13. 如請求項12之光電裝置，其中於對上述控制線供給將上述第4電晶體設為接通狀態之啟用信號之第2期間，對上述掃描線供給將上述第2電晶體設為斷開狀態之非選擇信號。
  14. 如請求項13之光電裝置，其中上述第1電晶體為N型，上述第4電晶體為P型； 於將上述第1電位設為V1，將上述第2電位設為V2，將上述第3電位設為V3時， 供給至上述控制線之上述啟用信號之電位為V3-(V1-V2)以下。
  15. 如請求項14之光電裝置，其中上述啟用信號之電位為上述第2電位。
  16. 如請求項14之光電裝置，其中上述第1電晶體與上述第2電晶體皆為N型；且 供給至上述掃描線之上述選擇信號之電位為上述第1電位以上。
  17. 如請求項16之光電裝置，其中上述選擇信號之電位為上述第3電位。
  18. 如請求項13之光電裝置，其中上述第1電晶體為P型，上述第4電晶體為N型； 於將上述第1電位設為V1，將上述第2電位設為V2，將上述第3電位設為V3時， 供給至上述控制線之上述啟用信號之電位為V3+(V2-V1)以上。
  19. 如請求項18之光電裝置，其中上述啟用信號之電位為上述第2電位。
  20. 如請求項18之光電裝置，其中上述第1電晶體與上述第2電晶體皆為P型；且 供給至上述掃描線之上述選擇信號之電位為上述第1電位以下。
  21. 如請求項20之光電裝置，其中上述選擇信號之電位為上述第3電位。
  22. 一種電子機器，其特徵在於具備如請求項1至21中任一項之光電裝置。
TW107140755A 2017-11-20 2018-11-16 光電裝置及電子機器 TWI673697B (zh)

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