JP2008216353A - 表示装置および表示パネル - Google Patents

Abstract

【課題】駆動トランジスタ以外のトランジスタについて閾値電圧変動の影響を有効に排除または抑制する。
【解決手段】駆動トランジスタを含む複数のトランジスタ、保持キャパシタ、発光素子をそれぞれが有する画素回路３(i,j)が行列状に配置されている画素回路アレイ２Ａと、駆動トランジスタを除くトランジスタの制御ノードを、画素回路アレイ２Ａの行方向の各配列内で同じトランジスタごとに共通接続する複数の走査線と、複数の走査線により制御されるトランジスタのうち所定トランジスタＴｒｘの制御ノードに所定の走査線ＳＣＡＮＬｙ(i)を介して供給されるパルスの電位を、所定トランジスタＴｒｘの閾値電圧Ｖthxに応じて補正する電位補正回路５Ａと、を備える。
【選択図】図１１

Description

本発明は、電流によって駆動される発光素子を各々に含む画素回路が行列状に配置されている表示装置および表示パネルに関する。

電流駆動により画素を駆動する表示装置（ディスプレイ）として、いわゆる有機ＥＬディスプレイが知られている。
有機ＥＬディスプレイは、複数の画素をマトリクス状に配置する表示部と、その駆動部とを、１枚の基板にＴＦＴ(thin film Transistor)の半導体プロセス技術を用いて形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。

有機ＥＬディスプレイは、画素ごとに設けられている自発光型の電気光学素子（有機発光ダイオードＯＬＥＤ）を電流によって駆動する。そのため、有機発光ダイオードＯＬＥＤの電流量を制御するための駆動トランジスタを含む画素回路が画素ごとに設けられている。
有機ＥＬディスプレイの画素回路は様々なものが提案されている（例えば、特許文献１、２参照）。
主なものでは４トランジスタ（４Ｔ）・１キャパシタ（１Ｃ）型や４Ｔ・２Ｃ型（上記特許文献１）、５Ｔ・１Ｃ型や３Ｔ・１Ｃ型（上記特許文献２）などが知られている。

これらは何れもＴＦＴの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティ（輝度の均一性）を向上させることを目的とする。とくに画素回路内で有機ＬＥＤを電源に接続するときに、入力する映像信号の画素データに応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的に有機ＬＥＤの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。
さらに、閾値電圧の補正を行うことを前提に、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分（一般には、移動度と称されている）を補正すると、より一層高いユニフォミティが得られる（例えば、特許文献３参照）。
特表２００２−５１４３２０号公報 特開２００５−３４５７２２号公報 特開２００６−２１５２１３号公報

上記文献に記載されているように画素回路が持つ複数のトランジスタのうち、駆動トランジスタについては、その閾値電圧の影響が排除されるように画素回路が構成されている。

しかし、他のトランジスタも、駆動トランジスタと一括してＴＦＴプロセス等により形成されるため、駆動トランジスタの閾値電圧が変動する場合、同様に、他のトランジスタの閾値電圧も変動する。そのような駆動トランジスタ以外のトランジスタの閾値電圧変動の影響排除は、上述した文献の何れにも考慮されていない。
とくに、サンプリング・トランジスタや駆動力（移動度）補正時に、駆動トランジスタのゲートの発光前電位を確定するトランジスタについては発光特性への影響が大きく、それらの閾値電圧変動の影響を有効に排除または抑制する必要がある。

本発明に係る表示装置は、サンプリング・トランジスタおよび駆動トランジスタを含む複数のトランジスタと、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリング・トランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、前記駆動トランジスタと共に駆動電流経路に直列接続されている発光素子と、をそれぞれが有し、前記駆動トランジスタの発光制御ノードの電位に応じた駆動電流で前記発光素子が発光する画素回路が行列状に配置されている画素回路アレイと、前記複数のトランジスタのうち前記駆動トランジスタを除くトランジスタの制御ノードを、前記画素回路アレイの行方向の各配列内で同じトランジスタごとに共通接続する複数の走査線と、前記複数の走査線へのパルスの印加を制御する駆動回路と、前記複数の走査線により制御されるトランジスタのうち所定トランジスタの制御ノードに所定の前記走査線を介して供給されるパルスの電位を、前記所定トランジスタの閾値電圧に応じて補正する電位補正回路と、を備える。
本発明では好適に、前記駆動回路は、前記複数の走査線それぞれに印加する各パルスの持続時間と印加タイミングを制御することにより、以下の動作、即ち、前記駆動トランジスタの閾値電圧に応じた電圧を前記保持キャパシタに保持させる閾値電圧の保持動作と、前記サンプリング・トランジスタをオンすることにより前記データ電圧をサンプリングし前記保持キャパシタの保持電圧に追加する書き込み動作と、前記発光制御ノードの発光前電位確定の終点を制御する前記所定トランジスタの制御ノードに対し、前方と後方の少なくとも後方のエッジに傾斜を持たせたエッジ傾斜パルスを、所定の走査線を介して供給し、当該傾斜の傾きと前記保持キャパシタの保持電位により決まる時間だけ、前記駆動トランジスタの電流チャネルを介した充電又は放電により前記保持キャパシタの保持電位を前記駆動トランジスタの駆動能力に応じて補正する駆動力補正動作と、を行い、前記発光制御ノードの確定電位に応じた駆動電流で前記発光素子を発光させる。

本発明では好適に、前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、前記電圧降下トランジスタは、画素回路ごとに設けられている前記所定トランジスタとサイズが等しい。
本発明では好適に、前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、前記電圧降下トランジスタは、画素回路ごとに設けられている前記所定トランジスタとチャネル電流の流れる向きが等しくなるように配置されている。
本発明では好適に、前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、前記電圧降下トランジスタと前記画素回路内の前記複数のトランジスタは、レーザースポット照射のアニールにより非晶質シリコン膜を結晶化して形成される多結晶シリコン膜に形成されている薄膜トランジスタから構成され、前記電位補正回路と、当該補正回路の電圧降下後の前記パルスが前記所定の走査線を介して供給される画素回路の行配列とがほぼ直線上に並ぶように配置され、かつ、当該直線状の配置と前記レーザースポット照射の長軸方向とがほぼ平行である。

本発明の実施形態では、前記電位補正回路は、走査線途中に設ける、駆動回路の走査回路ユニットの出力段に設ける、さらには、電源波形発生回路内に設ける態様がある。

本発明に係る表示パネルは、サンプリング・トランジスタおよび駆動トランジスタを含む複数のトランジスタと、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリング・トランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、前記駆動トランジスタと共に駆動電流経路に直列接続されている発光素子と、をそれぞれが有し、前記駆動トランジスタの発光制御ノードの電位に応じた駆動電流で前記発光素子が発光する画素回路が行列状に配置されている画素回路アレイと、前記複数のトランジスタのうち前記駆動トランジスタを除くトランジスタの制御ノードを、前記画素回路アレイの行方向の各配列内で同じトランジスタごとに共通接続する複数の走査線と、前記複数の走査線により制御されるトランジスタのうち所定トランジスタの制御ノードと、当該制御ノードにパルスを供給する所定の走査線との間に画素回路ごとに設けられ、前記所定トランジスタの閾値電圧に応じて前記パルスの電位を制御する電位補正回路と、を有する。

本発明の上記構成によれば、例えば駆動力補正動作時に駆動トランジスタの発光制御ノードで発光前電位確定の終点を制御する所定トランジスタに対し、そのトランジスタの制御ノードに与えられるパルスの電位を、当該所定トランジスタの閾値電圧に応じて補正する電位補正回路が設けられている。
本発明の実施形態では、電位補正回路は、所定トランジスタと、例えば同じサイズ、例えば同じチャネル電流の向き等で配置されているため、所定トランジスタとほぼ同じ閾値電圧をもつトランジスタを含む。そして、電位補正回路は、当該トランジスタの閾値電圧に応じて前記パルスの電位を補正する。補正後のパルスは所定トランジスタの制御ノードに印加される。閾値電圧はトランジスタがオンまたはオフする制御ノード電圧で決められているため、制御ノードに与えるハイレベルまたはローレベルの電位を変化させると、より適正な動作が可能となる。この適正な動作が得られるように制御ノードに与えられる電位を変化させることによって、当該画素回路は正確な発光制御動作を行う。

本発明によれば、駆動トランジスタ以外のトランジスタについて閾値電圧変動の影響を有効に排除または抑制した表示装置および表示パネルを提供することができる。

以下、本発明の実施形態を、有機発光ダイオード（有機ＬＥＤ）を電気光学素子として画素回路ごとに含む有機ＥＬディスプレイを例として図面を参照して説明する。

図１に、本発明の実施形態に共通な有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＩＸ.Ｃ.）３がマトリクス状に配置されている画素回路アレイ２と、画素回路アレイ２を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路（Ｖスキャナ）４と、本発明の特徴部である“電位補正回路”とを含む。このうち図１にはＶスキャナ４のみ示す。電位補正回路が設けられる箇所は、後述するより詳細な実施形態に応じて種々異なるため、ここでの図示を省略している。
なお、図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i=1,2,…,n)と、水平方向（横方向）のアドレスｊ(j=1,2,…,m)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同ように適用する。
また、本発明に関わる表示パネルは、画素アレイ２Ａおよび走査線や信号線を有していればよく、駆動回路はパネル内、パネル外部のいずれかに形成されている。

後述する、より詳細な実施形態に応じて、画素回路３(i,j)の構成が異なり、そのためＶスキャナ４が走査して電圧供給すべき画素回路内の制御ノード数が異なる。ここでは、画素回路の制御ノード数は「ｋ」と一般化して表記してあり、それに対応してＶスキャナ４はｋ個のスキャナ、すなわち第１スキャナ（Ｖ.ＳＣＡＮ.１）４１、第２スキャナ（Ｖ.ＳＣＡＮ.２）４２、…、第ｋスキャナ（Ｖ.ＳＣＡＮ.ｋ）４ｋを含む。なお、ｋは１以上の整数であり、したがって第１スキャナ（Ｖ.ＳＣＡＮ.１）４１のみの場合も存在する。

第１スキャナ４１は、第１スキャン信号ＶＳＣＡＮ１(1),ＶＳＣＡＮ１(2),…,ＶＳＣＡＮ１(n)（以下、ＶＳＣＡＮ１(i)と表記）を、例えばこの順で画素回路アレイ２に供給する。同ように、第２スキャナ４２は、第２スキャン信号ＶＳＣＡＮ２(1),ＶＳＣＡＮ２(2),…,ＶＳＣＡＮ２(n)（以下、ＶＳＣＡＮ２(i)と表記）を、例えばこの順で画素回路アレイ２に供給する。また、第ｋスキャナ４ｋは、第ｋスキャン信号ＶＳＣＡＮｋ(1),ＶＳＣＡＮｋ(2),…,ＶＳＣＡＮｋ(n)（以下、ＶＳＣＡＮｋ(i)と表記）を、例えばこの順で画素回路アレイ２に供給する。

垂直アドレスｉ＝１を持ち第１行に配列されている複数の画素回路３(1,j)に、第１スキャン信号ＶＳＣＡＮ１(1)が第１スキャナ４１から並列に入力され、第２スキャン信号ＶＳＣＡＮ２(1)が第２スキャナ４２から並列に入力され、第ｋスキャン信号ＶＳＣＡＮｋ(1)が第ｋスキャナ４ｋから並列に入力されることが可能に、ｋ本の走査線が接続されている。
このことは第２行の画素回路３(2,j)に入力されるｋ本の走査線、さらには、第ｎ行の画素回路ｎ(n,j)に入力されるｋ本の走査線についても同様である。

第１列の画素回路３(i,1)は、その各信号入力ノードが第１信号線ＳＩＧ(1)に共通接続されている。同様に、第２列の画素回路３(i,2)は、その各信号入力ノードが第２信号線ＳＩＧ(2)に共通接続され、第ｍ列の画素回路３(i,m)は、その各信号入力ノードが第ｍ信号線ＳＩＧ(m)に共通接続されている。
これらの信号線ＳＩＧ(1),ＳＩＧ(2),…ＳＩＧ(m)（以下、信号線ＳＩＧ(j)という）に対し、表示行（表示ラインともいう）を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の信号線ＳＩＧ(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
なお、各画素には有機発光ダイオードＯＬＥＤが含まれる。カラー表示の場合、赤(Ｒ),緑(Ｇ),青(Ｂ)ごとに画素回路が割り当てられ、その３色を１組として駆動を行う。

画素回路が有機発光ダイオードＯＬＥＤの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりＡＣ駆動する方法（電源ＡＣ駆動方法）とがある。

図２（Ａ）と図２（Ｂ）に、概略的な画素回路の構成と、２つの電源ＡＣ駆動方法を示す。
図解する第ｉ行,第ｊ列の画素回路３(i,j)は、電気光学素子としての有機発光ダイオードＯＬＥＤ(i,j)、ＮＭＯＳトランジスタからなるサンプリング・トランジスタＴｒ１、ＰＭＯＳトランジスタからなる駆動トランジスタＴｒ３、および、補正部３１(i,j)を有する。駆動トランジスタＴｒ３のゲートは、本発明の“発光制御ノードＮＤｃ”に該当する。

有機発光ダイオードＯＬＥＤ（i,j）は、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第１電極と、少なくとも１層の有機膜を含む有機ＥＬ膜とを形成し、有機ＥＬ膜上に第２電極を形成した構造を有する。有機ＥＬ膜は、例えば、正孔輸送層、発光層、電子輸送層、電子注入層等を含む多層構造を有する。
第１電極がアノード電極となり第２電極がカソード電極となる場合と、その逆の場合とがある。また、表示パネルがトップエミッション型かボトムエミッション型では、どちらの電極を透明電極材料で形成するかが異なる。
第１および第２電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に有機発光ダイオードＯＬＥＤ(i,j)が発光する。有機発光ダイオードＯＬＥＤ(i,j)は、有機膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。なお、白色光を発光する有機材料により各画素の発光層を形成して、色フィルタにより画素の発光色を決めてもよい。また、赤(Ｒ),緑(Ｇ),青(Ｂ)に加えてＲＧＢホワイトの４色の配列としてもよい。

図２（Ａ）および図２（Ｂ）において、有機発光ダイオードＯＬＥＤ(i,j)のカソードが第２電源電圧ＶＳＳ１に接続されている。
駆動トランジスタＴｒ３は、有機発光ダイオードＯＬＥＤ(i,j)のアノードと第１電源電圧ＶＤＤ１との間に接続されている。駆動トランジスタＴｒ３は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＳＳ１との電位差に応じて流れる駆動電流量を制御する。

駆動トランジスタＴｒ３の特性、特に閾値電圧Ｖth3は、有機発光ダイオードＯＬＥＤ(i,j)の駆動電流量に直接的に影響し、この閾値電圧Ｖth3がばらつくと、有機発光ダイオードＯＬＥＤ(i,j)の発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。

補正部３１(i,j)は、これらのバラツキ補正のために設けられ、本実施形態で、その構成は任意である。
補正部３１(i,j)はサンプリング・トランジスタＴｒ１のソースとドレインの一方と、駆動トランジスタＴｒ３の発光制御ノードＮＤｃとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードＯＬＥＤ(i,j)のアノードと発光制御ノードＮＤｃ間等に接続される素子（キャパシタやトランジスタ等）が、この補正部３１(i,j)に含まれる。なお、後述する画素回路例で、補正部の具体的構成を述べる。

サンプリング・トランジスタＴｒ１のソースとドレインのもう片方は、信号線ＳＩＧ(j)に接続されている。信号線ＳＩＧ(j)に、不図示のＨスキャナ等から信号電圧Ｖsig(j)が印加される。信号電圧Ｖsig(j)には画素ごとのデータ電圧が含まれる。サンプリング・トランジスタＴｒ１は、この信号電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータ電圧をサンプリングする。これは、データ電圧パルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
サンプリング・トランジスタＴｒ１は、補正部３１(i,j)内の、例えばオフセットレベル（初期レベル）を取り込むトランジスタと兼用されることがある。その場合、信号線ＳＩＧ(j)に印加する信号電圧Ｖsig(j)は、オフセットレベルと、サンプリングすべきデータ電圧を交互に印加する必要があり、その役目は不図示のＨスキャナが担う。

図２（Ａ）では、第１電源電圧ＶＤＤ１をＡＣ駆動する。駆動トランジスタＴｒ３のソースに、第１電源電圧ＶＤＤ１として２値変化する第２スキャン信号（以下、電源スキャン信号ともいう）ＶＳＣＡＮ２(i)が印加される。この信号は、図１に示す第２スキャナ４２から第１行の画素回路３(1,j)に並列に供給され、図２（Ａ）に示すように、第２電源電圧ＶＳＳ１と同等なローレベルＶＳＳＶ２と、それより十分高いハイレベルＶＤＤＶ２との何れかを持つ。電源スキャン信号ＶＳＣＡＮ２(i)がハイレベルＶＤＤＶ２を持つとき、有機発光ダイオードＯＬＥＤ(i,j)が発光可能である。このためＶＤＤＶ２が駆動レベル、ＶＳＳＶ２が非駆動レベルである。

図２（Ｂ）では、第２電源電圧ＶＳＳ１をＡＣ駆動する。有機発光ダイオードＯＬＥＤ(i,j)のカソードに、第２電源電圧ＶＳＳ１として２値変化するＶＳＣＡＮ２(i)が印加される。この信号は、図２（Ｂ）に示すように、図２（Ａ）の電源パルスを反転した信号として、図１に示す第２スキャナ４２から第１行の画素回路３(1,j)に並列に供給される。よって、駆動レベルと非駆動レベルの関係が、上記図２（Ａ）の場合と逆になる。この場合、有機発光ダイオードＯＬＥＤ(i,j)のカソード電位を引き下げることで、当該ＬＥＤが発光可能である。

ここで駆動トランジスタＴｒ３を通して供給される駆動電流は、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsに依存して、その電流量が制御される。ゲート電位が上がるとゲート−ソース間電圧Ｖgsが小さくなって駆動トランジスタＴｒ３の駆動電流量が減少する。逆に、ゲート電位が下がるとゲート−ソース間電圧Ｖgsが大きくなって駆動トランジスタＴｒ３の駆動電流量が増加する。

概略的な動作は、以下の如くである。
駆動トランジスタＴｒ３の発光制御ノードＮＤｃには、保持キャパシタ（不図示）が結合されている。発光制御ノードＮＤｃに、信号線ＳＩＧ(j)からの信号電圧Ｖsigからデータ電圧がサンプリング・トランジスタＴｒ１でサンプリングされた後、補正部３１(i,j)を通って印加される。
より詳しくは、サンプリングの前に保持キャパシタによって、駆動トランジスタＴｒ３のゲート電位が、その閾値電圧Ｖth3のレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Ｖdata(j)が加わるため、ゲート電位は“Ｖth3＋Ｖdata(j)”となって保持される。このときのデータ電圧Ｖdata(j)の大きさに応じて駆動トランジスタＴｒ３がオンする。閾値電圧Ｖth3が大きくオンし難い駆動トランジスタＴｒ３の場合は“Ｖth3＋Ｖdata(j)”も大きい、逆に、閾値電圧Ｖth3が小さくオンし易い駆動トランジスタＴｒ３の場合は“Ｖth3＋Ｖdata(j)”も小さい。よって駆動電流から閾値電圧Ｖth3のバラツキの影響が排除され、データ電圧Ｖdata(j)が一定ならば、駆動電流も一定となる。

補正部３１(i,j)の機能としては移動度補正（厳密には、駆動力補正）の機能がある。
移動度補正では、電圧“Ｖth＋Ｖsig(j)”が保持されている状態から、さらに、駆動トランジスタＴｒ３の電流駆動能力に応じた電位変化を行う。詳細は後述するが、補正部３１(i,j)には、駆動トランジスタＴｒ３のゲートとソースまたはドレインとの間に、駆動トランジスタＴｒ３の電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤ(i,j)が発光する。

図２（Ａ）および図２（Ｂ）に示すＡＣ駆動パルス波形における期間Ｔは、有機発光ダイオードＯＬＥＤ(i,j)に電流を流さない非駆動期間を規定するものであるが、この期間Ｔの間に補正部３１(i,j)により補正動作の大部分が行われる。また、期間Ｔの前方エッジは、その前の動作サイクルにおける有機発光ダイオードＯＬＥＤ(i,j)の発光時間の終点を制御する。期間Ｔの長さは、この補正と発光時間制御という２つの観点から決められる。

なお、サンプリング・トランジスタＴｒ１をＰＭＯＳトランジスタ、駆動トランジスタＴｒ３をＮＭＯＳトランジスタとすることもできる。

図３（Ａ）と図３（Ｂ）に、トランジスタの走査による２つの駆動法を示す。
この駆動法が電源ＡＣ駆動法と異なる点は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＳＳ１を固定として、その代わりに、第１電源電圧ＶＤＤ１側（図３（Ａ））または第２電源電圧ＶＳＳ１側（図３（Ｂ））の駆動電流経路に発光終点制御トランジスタＴｒ２を挿入させている。一般に図示するように、ハイレベル側の発光終点制御トランジスタＴｒ２をＰＭＯＳ、ローレベル側の発光終点制御トランジスタＴｒ２をＮＭＯＳで構成する。
発光終点制御トランジスタＴｒ２は、図１に示す第２スキャナ４２から供給される第２スキャン信号ＶＳＣＡＮ２(i)により制御される。
他の構成は電源ＡＣ駆動の場合と同じであり、同様に、閾値電圧および移動度の補正が可能である。

本発明の特徴部である電位補正回路は、画素回路３(i,j)に含まれるトランジスタのうち駆動トランジスタＴｒ３以外の所定トランジスタに供給されるパルス電位を、当該所定トランジスタの閾値電圧値に応じて補正する回路である。
所定トランジスタは、トランジスタＴｒ３以外なら任意であるが、特定的には、例えばサンプリング・トランジスタＴｒ１を、パルス電位の制御対象となる所定トランジスタとすることが望ましい。その理由は、サンプリング・トランジスタＴｒ１の閾値電圧が変動すると、サンプリング後のデータ電圧値が変動する可能性があり、また、閾値電圧の変動が大きいとサンプリング動作自体に支障をきたす可能性が高いからである。駆動トランジスタＴｒ３は画素回路自体で閾値電圧補正がされ、つぎに閾値電圧補正を行う必要性が高いのはサンプリング・トランジスタＴｒ１である。

一方、別の観点で、閾値電圧補正が必要なトランジスタが、サンプリング・トランジスタＴｒ１以外に存在することがある。それは、いわゆるエッジ傾斜パルスが印加されるトランジスタである。
この場合、図２（Ａ）〜図３（Ｂ）に示す画素回路３(i,j)は、発光制御ノードＮＤｃの電位確定の終点を制御する所定のトランジスタの制御ノードに対しエッジ傾斜パルスが印加される。ここで“電位確定の終点を制御する所定のトランジスタ”とは、発光直前の電位が決められるときに制御されるトランジスタであり、例えばサンプリング・トランジスタＴｒ１の場合と、図示を省略する補正部３１(i,j)内のトランジスタの場合とがある。また“エッジ傾斜パルス”とは、時間軸に対して前方と後方の少なくとも後方のエッジ（孤立パルスの場合はパルスの立下りエッジ）に傾斜を持たせたパルスであり、例えば図１に示す、対応するＶスキャナ内で発生する。

電位補正回路は、このエッジ傾斜パルスにより決められる移動度補正期間が、当該パルスをゲートに受ける上記所定のトランジスタの閾値電圧に応じて変動するという欠点を改善するための回路として利用できる。この不具合とエッジ傾斜パルスの発生回路の詳細は後述する。
この場合の電位補正回路は、当該回路に入力される走査パルスの電位を、制御対象である前記所定トランジスタの閾値電圧に応じて補正することで、当該閾値電圧がばらついた際にも常に一定に移動度補正期間を揃える、あるいは、揃える向きにパルス電位を補正する。

そして、電位補正回路の配置には、大別すると以下の４通りがある。
第１の配置は、電位補正回路を、走査線（スキャン信号ＶＳＣＡＮ）の途中、好ましくは可能な限り画素回路アレイ２に近い箇所に設ける。
第２の配置は、電位補正回路を、対応するＶスキャン回路の出力段に、画素回路の行方向の配列ごとに設ける。
第３の配置は、電位補正回路を、画素回路アレイ２全体に１つ設ける。
第４の配置は、電位補正回路を、画素回路ごとに設ける。

以下、電位補正回路の配置と構成、その配置と画素回路との組み合わせ、ならびに、画素回路の構成と動作等に関する、より詳細な実施形態を種々説明する。なお、最初の第１実施形態において、エッジ傾斜パルスによる不都合を併せて説明する。

《第１実施形態》
図４に、本実施形態に関わる画素回路図を示す。この画素回路は、ブートストラップ型画素回路と称される。
図解する画素回路３Ａ（図１の３(i,j)に相当）は、５つのトランジスタ、即ち、サンプリング・トランジスタＴｒ１と、発光終点制御トランジスタＴｒ２と、駆動トランジスタＴｒ３と、初期設定トランジスタＴｒ４と、オフセット・トランジスタＴｒ５とを有する。また画素回路３Ａは、１つの保持キャパシタＣｓ、および、１つの有機発光ダイオードＯＬＥＤ（図１のＯＬＥＤ(i,j)に相当）を有する。

駆動トランジスタＴｒ３はＮＭＯＳトランジスタであり、そのドレインが、ＰＭＯＳの発光終点制御トランジスタＴｒ２を介して第１電源電圧ＶＤＤ１の供給線に接続されている。また、ＮＭＯＳの駆動トランジスタＴｒ３のソースが有機発光ダイオードＯＬＥＤのアノードに接続されている。有機発光ダイオードＯＬＥＤのカソードは第２電源電圧ＶＳＳ１の供給線に接続されている。

駆動トランジスタＴｒ３のゲート（発光制御ノードＮＤｃ）と信号線ＳＩＧ（図１のＳＩＧ(j)に相当）との間にサンプリング・トランジスタＴｒ１が接続されている。発光制御ノードＮＤｃと初期電圧Ｖiniの供給線との間に、保持キャパシタＣｓとＮＭＯＳの初期設定トランジスタＴｒ４が縦続接続されている。
発光制御ノードＮＤｃとオフセット電圧Ｖofsの供給線との間に、ＮＭＯＳのオフセット・トランジスタＴｒ５が接続されている。
なお、図４に示す符号Ｃoledは、有機発光ダイオードＯＬＥＤの容量（キャパシタンス）を表す。

サンプリング・トランジスタＴｒ１は第１スキャン信号ＶＳＣＡＮ１(i)によりオンとオフが制御され、発光終点制御トランジスタＴｒ２は第２スキャン信号ＶＳＣＡＮ２(i)によりオンとオフが制御され、初期設定トランジスタＴｒ４は第３スキャン信号ＶＳＣＡＮ３(i)によりオンとオフが制御され、さらに、オフセット・トランジスタＴｒ５は第４スキャン信号ＶＳＣＡＮ４(i)によりオンとオフが制御される。これらの制御タイミングおよびＡＣ電源駆動タイミングは、図１に示すｋ（ｋ＝４）個の第１〜第ｋスキャナ４１〜４ｋにより制御される。

図５（Ａ）〜図５（Ｇ）に、全てのパルスエッジが急峻なエッジ傾斜を意図的に行っていない場合の、図４に示す画素回路３Ａの動作タイミングチャートを示す。また、図６（Ａ）〜図６（Ｇ）に、第１スキャン信号で意図的にエッジ傾斜を行っている場合の動作タイミングチャートを示す。
図５および図６の（Ａ）から（Ｄ）は４つのスキャン信号の波形を示し、図５および図６の（Ｅ）と（Ｆ）は駆動トランジスタＴｒ３のゲート電位Ｖｇ（発光制御ノードＮＤｃの電位）とソース電位Ｖｓの波形を示す。また、図５および図６の（Ｇ）は、画素回路の状態を示す。図示のタイミングチャートは、時間Ｔ１で、１つの発光駆動サイクルがスタートし、時間Ｔ８で当該発光駆動サイクルが終わる。
動作の基本は両図で同じであるため、以下、主に図５で動作を説明する。

発光駆動サイクルに入る前の期間Ｔ０では、図５（Ａ）、（Ｃ）および（Ｄ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)、第３スキャン信号ＶＳＣＡＮ３(i)および第４スキャン信号ＶＳＣＡＮ４(i)がローレベルを持ち、図５（Ｂ）に示す第２スキャン信号ＶＳＣＡＮ２(i)がハイレベルを持つ。従って、図４に示す５つのトランジスタ（Ｔｒ１〜Ｔｒ５）は全てオフしている。また、発光終点制御トランジスタＴｒ２がオフし、有機発光ダイオードＯＬＥＤに駆動電流が供給されないため、画素が非発光状態となっている。

時間Ｔ１になると、第３および第４スキャン信号ＶＳＣＡＮ３(i),ＶＳＣＡＮ４(i)が共にローレベルからハイレベルに立ち上がる（図５（Ｃ）と（Ｄ））。この結果、初期設定トランジスタＴｒ４とオフセット・トランジスタＴｒ５が共にオンする。この結果、発光制御ノードＮＤｃは急速にオフセット電圧Ｖofsまで下がり（図５（Ｅ））、駆動トランジスタＴｒ３のソース電位Ｖｓも急速に初期電圧Ｖiniまで下がる（図５（Ｆ））。

時間Ｔ２になると、第３スキャン信号ＶＳＣＡＮ３(i)がハイレベルからローレベルに戻るため（図５（Ｃ））、初期設定トランジスタＴｒ４がオフする。このとき、初期電圧Ｖiniとオフセット電圧Ｖofsの差分が保持キャパシタＣｓに保持されている。
つぎに時間Ｔ３にて、第２スキャン信号ＶＳＣＡＮ２(i)がハイレベルからローレベルに立ち下がり、発光終点制御トランジスタＴｒ２がオンする。このとき、オン状態のオフセット・トランジスタＴｒ５を介して発光制御ノードＮＤｃがオフセット電圧Ｖofsで固定されているため、ゲート電圧Ｖｇに変動はない（図５（Ｅ））。一方、ソース電位Ｖｓは、初期設定トランジスタＴｒ４がオフしていためフローティング状態にあり、駆動トランジスタＴｒ３がオンして電位が急激に上昇する（図５（Ｆ））。

駆動トランジスタＴｒ３がオンするには、その前に保持キャパシタＣｓに保持されている電圧（Ｖofs−Ｖini）が閾値電圧Ｖth3より大きいという条件、即ち（Ｖofs−Ｖini＞Ｖth3の式が成り立つ必要がある。言い換えると、ソース電位Ｖｓの初期電圧Ｖiniと、これより十分高いオフセット電圧Ｖofsとを設定するのは、時間Ｔ３で駆動トランジスタＴｒ３をオンさせるためである。さらに初期電圧の観点では、Ｖini＜Ｖofs−Ｖth3となるように初期電圧Ｖiniの範囲が制限される。

駆動トランジスタＴｒ３のソースがフローティング、そのゲートが電位的に固定であるため、ソース電位Ｖｓの上昇に伴って、ゲート−ソース間電圧Ｖgs（ソースを基準とするゲート電位）が低下する。そして、有機発光ダイオードＯＬＥＤの容量Ｃoledが保持キャパシタＣｓの容量値（キャパシタンス）より十分大きな前提（Ｃoled＞＞Ｃｓ）の下では、ゲート−ソース間電圧Ｖgsが閾値電圧Ｖth3と等しい時点で駆動トランジスタＴｒ３がカットオフする。つまり、Ｖｓ＝Ｖofs−Ｖth3でソース電位Ｖｓの上昇が停止し（図５（Ｅ）および（Ｆ））、保持キャパシタＣｓに閾値電圧Ｖth3が保持される。

これにより、“閾値電圧補正”が行われる。つまり、その後の発光時に駆動トランジスタＴｒ３をオンしたときに（後述する時間Ｔ７の時点）、閾値電圧Ｖth3が大きくオンし難い駆動トランジスタＴｒ３ほどゲート電圧Ｖｇが大きく設定され、よって駆動電流もより流す向きにバイアス設定が事前に行われる。逆に、駆動トランジスタＴｒ３の閾値電圧Ｖth3が小さい場合は、より小さい電圧でオンするため、その分、事前に設定されるゲート電圧Ｖｇも小さい向きに調整されている。

なお、図５（Ｇ）では「Ｖth補正」で表す閾値電圧補正の期間、駆動トランジスタＴｒ３のソース電位Ｖｓが上昇しても、有機発光ダイオードＯＬＥＤは、その発光閾値が大きいため非発光状態を保つ。そのための条件としては、第２電源電圧ＶＳＳ１に有機発光ダイオードＯＬＥＤの閾値電圧Ｖth(OLED)を加えたレベルは、オフセット電圧Ｖofsから駆動トランジスタＴｒ３の閾値電圧Ｖth3を差し引いたレベルよりも高く設定されている。式で表わすと、ＶＳＳ１＋Ｖth(OLED)＞Ｖofs−Ｖth3となっている。好ましくは、オフセット電圧Ｖofsのレベルは、後に、信号線ＳＩＧから供給される信号電圧Ｖsigの最低レベル、例えば黒レベルの近傍に設定されている。

その後、時間Ｔ４にて、第２スキャン信号ＶＳＣＡＮ２(i)がローレベルからハイレベルに立ち上がり（図５（Ｂ））、発光終点制御トランジスタＴｒ２がオフする。また、ほぼ同時に、第４スキャン信号ＶＳＣＡＮ４(i)がハイレベルからローレベルに立ち下がり（図５（Ｄ））、オフセット・トランジスタＴｒ５もオフする。これにより駆動トランジスタＴｒ３のドレイン、ソース、ゲートの全てがフローティング状態となり、データ書き込みの準備が整う。

図５において特に波形は示さないが、図４に示す信号線ＳＩＧに、不図示のＨスキャナ等から信号電圧Ｖsig（図２のＶsigに相当）が印加されている。
図５（Ａ）に示す時間Ｔ５にてデータの書き込みを開始する。データの書き込みと、その書き込みの終了によるサンプリング動作は、信号電圧Ｖsigに含まれる画素階調データのパルス持続時間中に、適正なタイミングで、表示すべき階調値のデータとしてデータ電圧Ｖdataを画素回路内に取り込む動作である。サンプリングを行うのは、信号電圧Ｖsigの画素階調値を有効レベルとするパルスの先頭または後部における、レベルが不安定な遷移期間の、表示映像に与える影響を排除するためである。このためには、少なくとも時間Ｔ５より前には、Ｈスキャナの制御によって、サンプリング・トランジスタＴｒ１のデータ入力端における画素階調データが安定して印加されている必要がある。

具体的には、図５（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)がローレベルからハイレベルに立ち上がり（時間Ｔ５）、これによりサンプリング・トランジスタＴｒ１がオンする。これにより、保持キャパシタＣｓにデータ電圧Ｖdataが書き込まれる。このとき保持キャパシタＣｓに書き込まれるデータ電圧Ｖdataは、以下の式(1)によって表わされる。

［数１］
Ｖdata＝Ｃoled／(Ｃｓ＋Ｃoled）×（Ｖsig−Ｖofs）…(1)

ここで符号Ｃｓは保持キャパシタＣｓの容量値を表わしている。一方、符号Ｃoledは有機発光ダイオードＯＬＥＤの容量成分を表している。一般に有機発光ダイオードの容量Ｃoledは容量Ｃｓよりもはるかに大きい。従って、上記式(1)でＣoled／(Ｃｓ＋Ｃoled）＝１となり、サンプリング後のデータ電圧Ｖdataはほぼ（Ｖsig−Ｖofs）に等しくなる。
このとき、図４に示すように、信号電圧Ｖsigとして、オフセット電圧Ｖofsに、所望の書き込むべきデータ電圧Ｖdata0を加算したものが供給され、オフセット電圧Ｖofsは黒レベル付近に設定されているとする。この場合、Ｖdata＝Ｖsig−Ｖofs＝(Ｖofs＋Ｖdata0)−Ｖofs＝Ｖdata0となり、所望のデータ電圧Ｖdata0を発光制御ノードＮＤｃに書き込むことができる。
書き込みの結果、保持キャパシタＣｓの保持容量は(Ｖdata(＝Ｖdata0)＋Ｖth3)となる。

その後、図５（Ｂ）に示すように、第２スキャン信号ＶＳＣＡＮ２(i)がハイレベルからローレベルに立下り（時間Ｔ６）、発光終点制御トランジスタＴｒ２がターンオンする。すると、駆動トランジスタＴｒ３がオンして、保持キャパシタＣｓの初期設定トランジスタＴｒ４側の電極に、駆動電流が流れ込む。これにより保持キャパシタＣｓの保持電圧（Ｖdata＋Ｖth3）が一部放電される。
この放電により、図５（Ｆ）に示す駆動トランジスタＴｒ３のソース電位Ｖｓが上昇する。一方、このときサンプリング・トランジスタＴｒ１はオン状態を維持しているため、図５（Ｅ）に示すように、発光制御ノードＮＤｃの電位は変化しない。
放電速度は、駆動トランジスタＴｒ３の駆動能力（ＴＦＴの場合移動度μが支配的）に依存する。つまり、駆動能力が高い場合は、保持キャパシタＣｓの放電速度が大きく、その保持電圧は、比較的低くなる。一方、駆動能力が低い場合は、保持キャパシタＣｓの放電速度が小さく、その保持電圧は低下するが、比較的高いレベルを維持する。

次いで、図５（Ａ）に示すように、放電開始の時間Ｔ６から所定の移動度補正期間ｔμが経過した時間Ｔ７にて、スキャン信号ＶＳＣＡＮ(i)をハイレベルからローレベルに戻す。
これによりサンプリング・トランジスタＴｒ１がオフして、データ電圧Ｖsigのサンプリングが終了し、発光制御ノードＮＤｃがフローティング状態となる。以後、オン状態の駆動トランジスタＴｒ３において、ソース電位Ｖｓが上昇すると、それに連動してゲート電圧Ｖｇ（発光制御ノードＮＤｃの電位）も上昇する。そのため、上記移動度補正時の放電により生じた保持キャパシタＣｓの保持電圧低下量（以下、放電電圧という）をＶμとすると、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsは、ソース電位Ｖｓの値に拘らず、常に（Ｖdata＋Ｖth3−Ｖμ）で一定に維持される。換言すると、時間Ｔ７時に、駆動トランジスタＴｒ３の直流バイアス状態を決める保持キャパシタＣｓの保持電圧は、時間Ｔ７におけるゲート−ソース間電圧Ｖgs＝（Ｖdata＋Ｖth3−Ｖμ）で確定され、以後、一定となる。

そして、駆動トランジスタＴｒ３のソース電位Ｖｓが、有機発光ダイオードＯＬＥＤが発光可能な閾値以上に上昇すると、発光動作が開始される。以後、有機発光ダイオードＯＬＥＤは、確定されたゲートバイアス状態（即ち、保持キャパシタＣｓの保持電圧）に応じた輝度で発光を続ける。
その後、図５（Ｂ）に示すように、第２スキャン信号ＶＳＣＡＮ２(i)が時間Ｔ８にてローレベルからハイレベルに遷移すると、発光終点制御トランジスタＴｒ２がオフし、有機発光ダイオードＯＬＥＤへの供給電流経路が断たれるため、発光が停止する。
その後、期間Ｔ０を経て時間Ｔ１から、上記と同様な次の発光サイクルが繰り返される。

以上のように、図４に示す画素回路３Ａの発光輝度は、図５の時間Ｔ７で確定される発光制御ノードＮＤｃの電位に応じて決まり、その電位はソース電位Ｖｓを基準とすると（Ｖdata＋Ｖth3−Ｖμ）と表されて保持キャパシタＣｓに発光期間中、「発光保持電圧」として保持される。
よって駆動トランジスタＴｒ３の閾値電圧Ｖth3が大きく、当該駆動トランジスタＴｒ３がオンし難い場合、閾値電圧Ｖth3が大きい分、上記発光保持電圧（Ｖdata＋Ｖth3−Ｖμ）も大きくなって、その結果、駆動トランジスタＴｒ３に対し、より深いオン状態にする正のドライブがかかる。
逆に、駆動トランジスタＴｒ３の閾値電圧Ｖth3が小さく、当該駆動トランジスタＴｒ３がオンし易い場合、閾値電圧Ｖth3が小さい分、上記発光保持電圧（Ｖdata＋Ｖth3−Ｖμ）も小さくなって、その結果、駆動トランジスタＴｒ３に対し、よりオフさせる向きの負のドライブがかかる。
以上より、駆動トランジスタＴｒ３の閾値電圧Ｖth3にバラツキがあっても、その駆動電流Ｉdsのバラツキが抑圧される。

以上の保持キャパシタＣｓの発光保持電圧（Ｖdata＋Ｖth3−Ｖμ）による駆動電流Ｉdsの調整は、同時に、駆動トランジスタＴｒ３の駆動能力がばらついても、そのばらつきの影響を軽減して駆動電流Ｉdsを揃える向きに働く。
つまり、駆動トランジスタＴｒ３の移動度μ等が相対的に大きく、当該駆動トランジスタＴｒ３自体が持つ電流駆動能力が相対的に大きい場合、放電電圧Ｖμも比較的大きいため上記発光保持電圧（Ｖdata＋Ｖth3−Ｖμ）が小さくなって、その結果、駆動トランジスタＴｒ３に対し、よりオフさせる向きの負のドライブがかかり、結果として、電流駆動能力が見かけ上、低下する。
逆に、駆動トランジスタＴｒ３の移動度μ等が相対的に小さく、当該駆動トランジスタＴｒ３自体が持つ電流駆動能力が相対的に小さい場合、放電電圧Ｖμも比較的小さいため上記発光保持電圧（Ｖdata＋Ｖth3−Ｖμ）が大きくなって、その結果、駆動トランジスタＴｒ３に対し、より深くまでオンさせる向きの正のドライブがかかり、結果として、電流駆動能力が見かけ上、向上する。
以上より、駆動トランジスタＴｒ３の駆動能力にバラツキがあっても、その駆動電流Ｉdsのバラツキが抑圧される。
図４に示す画素回路３Ａは、駆動能力と閾値電圧の両方のバラツキによる影響抑圧が同時に働くため、駆動電流Ｉdsは画素回路アレイ内のどの画素回路でもほぼ一定に制御される。

図６に示すタイミングチャートでは、その（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)の後方エッジ、すなわちハイレベルからローレベルに立ち下げるエッジに傾斜（テーパ）を意図的に持たせている（傾斜エッジ部）。これはサンプリング後のデータ電圧Ｖdataの大きさに応じて適応的に移動度補正期間ｔμを変化させるためであるが、以下、その理由を説明する。

一般に、駆動トランジスタＴｒ３のようなＴＦＴトランジスタを流れる駆動電流Ｉdsは次式(2-1)により表される。
式(2-1)で、当該トランジスタのゲート−ソース間電圧Ｖgsに関し、Ｖgs＝Ｖdata＋Ｖthとおくと、駆動電流Ｉdsは次式(2-2)により表すことができる。これは、図５において、時間Ｔ６の状態から移動度補正を行わずに駆動トランジスタＴｒ３を駆動した場合の駆動電流に相当する。

［数２］
Ｉds＝β／２・(Ｖgs−Ｖth)^２…(2-1)
Ｉds＝β／２・(Ｖdata)^２ …(2-2)
β＝μ・(Ｗ／Ｌ)・Ｃox …(2-3)

閾値電圧以外の素子バラツキを表す係数βは上記式(2-3)により、移動度μ、ゲート長（駆動電流が流れる向きの実効チャネル長）Ｌ、ゲート幅（駆動電流が流れる向きに直交する実効チャネル幅）Ｗ、および、ＦＥＴのゲート絶縁膜容量Ｃoxにより表される。

つぎに、図５と同様に移動度補正を行うと、そのときの駆動電流Ｉdsは、移動度補正期間ｔμと、容量Ｃ（＝Ｃｓ＋Ｃoled）とを用いて式(3)により表すことができる。

［数３］
Ｉds＝β／２・(１／Ｖdata＋β／２・ｔμ／Ｃ)^−２…(3)
このとき適切な移動度補正期間ｔμを選択することで、移動度のばらつきの駆動電流Ｉdsに与える影響を軽減することができる。

ここで、移動度補正期間ｔμについて検討する。
移動度補正期間ｔμは、図６に示す時間Ｔ６から始まる保持キャパシタＣｓの放電時間であるが、この放電が短すぎても長すぎても移動度の違いが十分に反映されない。つまり、移動度補正期間ｔμには最適値が存在し、その移動度補正期間ｔμが最適であるための条件は、移動度μが変動しても駆動電流Ｉdsが変動しないことである。この条件を式で表すと次式(4-1)のようになり、式(4-1)を、上記式(3)を用いて解くと、最適な移動度補正期間ｔμを表す式(4-2)が得られる。

［数４］
ｄ(Ｉds)／ｄ(μ)＝０ …(4-1)
ｔμ＝Ｃ／(β／２・Ｖdata)…(4-2)

上記式(4-2)から、データ電圧Ｖdataが小さいと最適な移動度補正期間ｔμが長く、データ電圧Ｖdataが大きいと最適な移動度補正期間ｔμが短くなることが分かる。
データ電圧Ｖdataに応じて適応的に移動度補正期間ｔμを変動させるためには、図６（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)の後方エッジを斜めにし、あるいは、ハイレベルから時間をかけてローレベルに変化させるとよい。

図７に、図６（Ａ）の傾斜エッジ部の拡大図を含む波形図を示す。図７では、第１スキャン信号ＶＳＣＡＮ１(i)を実線で、第２スキャン信号ＶＳＣＡＮ２(i)を一点破線で示す。
移動度補正期間ｔμの始まりを規定する、第２スキャン信号ＶＳＣＡＮ２(i)のハイレベルからローレベルへの変化が急峻であるのに対し、移動度補正期間ｔμの終了を規定する、第１スキャン信号ＶＳＣＡＮ１(i)のハイレベルからローレベルへの変化がなだらかなアナログ波形になっている。

図４に示すサンプリング・トランジスタＴｒ１のゲート電位をハイレベルからローレベルに変化させた場合、ソース電位（発光制御ノードＮＤｃの電位）から、当該サンプリング・トランジスタＴｒ１の閾値電圧Ｖth1だけ高い時点で当該トランジスタがカットオフする。このときサンプリング・トランジスタＴｒ１のソース（発光制御ノードＮＤｃ）にはデータ電圧Ｖdataが書き込まれている。その状態で、第１スキャン信号ＶＳＣＡＮ１(i)を第２スキャン信号ＶＳＣＡＮ２(i)と同様に急峻に立ち下げると、移動度補正期間ｔμはデータ電圧Ｖdataの値によらずほぼ一定となる。しかし、これでは式(4-2)に示す最適な移動度補正期間ｔμが常に得られるとは限らない。式(4-2)に示す最適な移動度補正期間ｔμを常に得るためには、データ電圧Ｖdataが大きいほど移動度補正期間ｔμを小さくしなくてはならない。

図７に示すように第１スキャン信号ＶＳＣＡＮ１(i)の後方エッジをアナログ的に変化させると、書き込まれたデータ電圧値が比較的小さいグレー表示の場合、その書き込まれたデータ電圧値を「Ｖdata(グレー)」とすると、グレー表示画素における移動度補正期間ｔμ(グレー)が比較的長くなる。一方、書き込まれたデータ電圧値が比較的大きい白表示の場合、その書き込まれたデータ電圧値を「Ｖdata(白)」とすると、白表示画素における移動度補正期間ｔμ(白)が、図示のように移動度補正期間ｔμ(グレー)に比べて短くなる。
これにより、書き込まれたデータ電圧Ｖdataの値に応じて移動度補正期間ｔμを変化させることによって移動度補正の最適化が可能となる。

図８（Ａ）に、図７に示すような後方エッジがアナログ的に変化する波形の発生回路を示す。また、図８（Ｂ１）〜図８（Ｂ７）にパルスやノードの電圧波形図を示す。
第ｘスキャン信号ＶＳＣＡＮｘ(i)（本実施形態ではｘ＝１）を発生させる第ｘスキャナ４ｘ（図１参照、ｘ＝１〜ｋ、本実施形態ではｘ＝１）内に、図８（Ａ）に示すように、シフトレジスタおよびロジック回路（Ｓ.Ｒ.＆ＬＯＧＩＣ.Ｃ.）４１１と、例えば２段のインバータＩＮＶ１,ＩＮＶ２からなる出力バッファ４１２とが設けられている。また、出力バッファ４１２の電源電圧ＶＤＤＶｘの供給線に、電源電圧波形を周期的に電位低下させる回路（電源波形生成回路）４１３が接続されている。

電源波形発生回路４１３は、例えば、電源電圧Ｖddの入力端子Ｔvddから入力された一定の電源電圧Ｖddから、周期的に電位低下する電源電圧ＶＤＤＶｘを発生させる回路であり、２つのスイッチＳＷ,ＳＷｘ、キャパシタＣｘおよび抵抗Ｒｘを有する。スイッチＳＷが、電源電圧Ｖddの入力端子Ｔvddと電源電圧ＶＤＤＶｘの供給ノードＮＤｘとの間に接続され、スイッチＳＷｘと抵抗Ｒｘとが、電源電圧ＶＤＤＶｘの供給ノードＮＤｘと接地電位との間に直列接続されている。また、キャパシタＣｘが、電源電圧ＶＤＤＶｘの供給ノードＮＤｘと接地電位との間に接続されている。

スイッチＳＷは、図８（Ｂ１）に示すデューティ比が比較的大きな繰り返し波形のパルスＢにより制御され、当該パルスＢのハイレベルでオンする。スイッチＳＷｘは、図８（Ｂ２）に示すように、パルスＢの反転パルスＢｘにより制御され、当該反転パルスＢｘのハイレベルでオンする。
供給ノードＮＤｘに現出する電源電圧ＶＤＤＶｘは、図８（Ｂ３）に示すように、パルスＢがローレベルからハイレベルに立ち上がるとき（時間Ｔａ１,Ｔａ２,…）から、キャパシタＣｘが充電されるため電源電圧Ｖddレベルの最大値ｍａｘ(VDDVx)に推移する。その後、パルスＢの立ち下がり（反転パルスＢｘの立ち上がり、時間Ｔｃ１,Ｔｃ２,…）でスイッチＳＷがオンし、スイッチＳＷｘがオフするため、キャパシタＣｘの保持電荷が、キャパシタＣｘと抵抗Ｒｘの時定数で放電される。よって、電源電圧ＶＤＤＶｘ波形に、時間Ｔｃ１,Ｔｃ２,…を起点としてアナログ的な電位低下のスロープが形成される。

一方、ｉ番目の画素回路行を駆動する、第１スキャナ４１の走査回路ユニット内のシフトレジスタおよびロジック回路４１１からは、駆動時間でハイレベルを持つ駆動パルスＡ(i)が出力される（図８（Ｂ４））。同様に、第１スキャナ４１内で同様に構成されている次段（他の走査回路ユニット）のシフトレジスタおよびロジック回路（不図示）からは、（ｉ＋１）番目の画素回路行を駆動する時間でハイレベルを持つ駆動パルスＡ(i+1)が出力される（図８（Ｂ５））。この駆動パルスＡ(i+1)は、パルス同士が重ならないように駆動パルスＡ(i)に遅れたパルス波形を有する。

駆動パルスＡ(i),Ａ(i+1)は、出力バッファ４１２に入力され、そこでレベル変換されて第１スキャン信号ＶＳＣＡＮ１(i)が発生する。
具体的に図８（Ｂ６）に示すように、駆動パルスＡ(i)の立ち上がり時（時間Ｔｂ１）で、出力バッファ４１２から出力される第１スキャン信号ＶＳＣＡＮ１(i)が最大値ｍａｘ(VDDVx)に立ち上がる。また、駆動パルスＡ(i)が立ち下がり時（時間Ｔｄ１）で、第１スキャン信号ＶＳＣＡＮ１(i)が低レベルの電源電圧ＶＳＳＶｘ（例えば接地電位レベル）に立ち下がる。ただし、その前の時間Ｔｃ１を起点に、供給されている高レベルの電源電圧ＶＤＤＶｘの波形がアナログ的ななだらかなスロープで徐々に低下するため（図８（Ｂ３））、そのスロープを反映して第１スキャン信号ＶＳＣＡＮ１(i)の後方エッジがアナログ的なスロープ波形となる（図８（Ｂ６））。これにより、図７に示すような後方エッジ部を有する波形を発生させることができる。
この動作は、続く時間Ｔｂ２から時間Ｔｄ２までの第１スキャン信号ＶＳＣＡＮ１(i+1)の生成時でも同様である（図８（Ｂ７））。

図７に戻ると、図示のように白表示画素における移動度補正期間ｔμ(白)の終点ＥＰ(白)は、データ電圧Ｖdata(白)からサンプリング・トランジスタＴｒ１の閾値電圧Ｖth1だけ高い点である。同様に、グレー表示画素における移動度補正期間ｔμ(グレー)は、データ電圧Ｖdata(グレー)から閾値電圧Ｖth1だけ高い点である。この２つの閾値電圧Ｖth1が、異なる画素回路の２つのサンプリング・トランジスタＴｒ１が有する閾値電圧であり、当該２つの閾値電圧Ｖth1がプロセス等でバラツキが大きいと、移動度補正期間ｔμに誤差が発生する。

このサンプリング・トランジスタＴｒ１のバラツキに起因した移動度補正期間ｔμの誤差を抑制（除去または低減）するために、本実施形態では電位補正回路が設けられる。電位補正回路は、所定トランジスタＴｒｘ（本実施形態ではｘ＝１）の制御ノードに、所定走査線ＳＣＡＮＬｙ(i)（本実施形態ではｙ＝１）を介して供給されるパルスの電位を、所定トランジスタの閾値電圧が大きいほどパルスの電位が小さくなるように制御して補正する回路である。

図９に図解するブロック図に、電位補正回路の配置を示す。
本実施形態において、図９に示すように、電位補正回路（ＰＣ.Ｃ.）５Ａは、所定トランジスタＴｒｘの制御ノードと、駆動回路としての第１スキャナ４１とを接続する所定走査線ＳＣＡＮＬｙ(i)の途中に、画素回路アレイ２の行（ＲＯＷ）方向の配列ごとに設けられている。ここで行方向の配列とは、例えば最初の行では、画素回路３(1,1)、３(1,2)、…３(1,m)からなるｍ個の画素回路群の配列を言う。

図１０（Ａ）に図９で用いた回路シンボル表記、図１０（Ｂ）にｎチャネル型トランジスタ構成の具体的回路例、図１０（Ｃ）に入出力の重ね合わせ波形図を、それぞれ示す。これらの図において入力および回路内結線を実線で、出力を一点破線で示す。
電位補正回路５Ａｎ（図９の５Ａに相当）は、図１０（Ｂ）に示すように、ソース同士、ドレイン同士が共通接続された２つのＮＭＯＳトランジスタ、即ち、第１補正トランジスタＴrcn1と第２補正トランジスタＴrcn2とからなる。第１補正トランジスタＴrcn1のゲートが入力に接続され、第２補正トランジスタＴrcn2のゲートが出力に接続されて、それぞれダイオード接続されている。第１補正トランジスタＴrcn1は、図１０（Ｃ）に示すように、ハイレベルの入力電圧を、その閾値電圧Ｖthcn1だけ下げて出力する。逆に、第２補正トランジスタＴrcn2は、入力電圧がローレベルに下がると、出力を入力レベルから閾値電圧Ｖthcn2だけ上げて保持する。

第１および第２補正トランジスタＴrcn1,Ｔrcn2は同じチャネル導電型とし、望ましくは、そのサイズが所定トランジスタＴｒｘ（本実施形態ではサンプリング・トランジスタＴｒ１）と等しく設計されている。ここでサイズとは、例えば実効的なゲート長とゲート幅のそれぞれを指す。さらに望ましくは、第１および第２補正トランジスタＴrcn1,Ｔrcn2と、所定トランジスタＴｒｘとは、同一プロセスで作製されるため、サイズが同じならば特性も同じになるようにプロセス条件が決められている。
さらに望ましくは、第１および第２補正トランジスタＴrcn1,Ｔrcn2のそれぞれと、所定トランジスタＴｒｘとは、チャネル電流の流れる方向、より望ましくはドレインとソースの配置の向きが等しくなるように配置されている。

２つの補正トランジスタのうち特に第２補正トランジスタＴrcn2と所定トランジスタＴｒｘ（サンプリング・トランジスタＴｒ１）とで、サイズ、チャネル電流の方向（およびソースとドレインの配置向き）が揃えられ、同一条件のプロセスで同時形成することが望ましい。その理由を次に述べる。

サンプリング・トランジスタＴｒ１は、図７に示すように、与えられるパルスの後方エッジ部でターンオフし、そのときの閾値電圧Ｖth1が移動度補正期間ｔμの長さに関与する。そして、閾値電圧Ｖth1が大きいほど移動度補正期間ｔμがより短くなる。
一方、第２補正トランジスタＴrcn2は、図１０（Ｃ）に示すように、与えられるパルスの後方エッジで入力が低下したときに、出力を入力の低下ほど下げずに、その閾値電圧Ｖthcn2分、入力より出力を高く保つ働きがある。そして、閾値電圧Ｖthcn2が大きいほど出力の保持レベルも高くなる。図７に二点破線により示すように、アナログ的なスロープの到達するローレベルが上がると、移動度補正期間ｔμがより長くなる。よって、第２補正トランジスタＴrcn2は、サンプリング・トランジスタＴｒ１の閾値電圧Ｖth1が大きくなるほど移動度補正期間ｔμが短くなることを、閾値電圧Ｖth1に連動して大きくなる閾値電圧Ｖthcn2の変化で打ち消し、その結果、移動度補正期間ｔμの変動を抑制する向きに作用する。
このように本実施形態では、第２補正トランジスタＴrcn2と所定トランジスタＴｒｘ（サンプリング・トランジスタＴｒ１）が、移動度補正期間ｔμの変動を抑制するペアトランジスタとして機能する。なお、後述する他の実施形態では、所定トランジスタＴｒｘと第１および第２補正トランジスタＴrcn1,Ｔrcn2の各々とが、それぞれペアトランジスタとして機能する場合もある。

図１１は、さらに望ましい配置の説明を図９に追加したブロック図である。
図１１に示すように、上記ペアトランジスタの一方を構成する所定トランジスタＴｒｘが行（ＲＯＷ）方向にｍ個並ぶ延長線上に、ペアトランジスタの他方を構成する第２補正トランジスタＴrcn2を、ソース側とドレイン側を一致させた同じ向きで配置する。また、可能な限り画素アレイ２Ａに近い位置に電位補正回路５Ａを配置する。

さらに望ましくは、上記ｍ個の所定トランジスタＴｒｘと第２補正トランジスタＴrcn2との配置方向を、例えばＴＦＴプロセスにおいて、トランジスタチャネル層をアモルファスシリコン膜で形成し、それをポリシリコンに形成するＥＬＡ(Excimer Laser Annealing)のショットを走査する方向と平行にする。ＥＬＡショットでは、楕円形等のレーザースポットを一方の向き（楕円の長軸の向き）に一部ずらしながらパルス駆動により断続的に照射することでライン状走査が行われ、さらに当該走査ラインと直交する向きにスポット中心をずらして当該直交する向きでもスポット照射部分が一部重なるようにして次のライン走査を同様に行う。これを繰り返すことで面内均一を可能な限り高くしたＥＬＡが可能となる。
このとき、例えばＥＬＡショットの走査ライン内でのトランジスタ特性の均一性は、それに直交する方向でのトランジスタ特性に比べて高くなることが生じる。その逆の場合もあるが、何れにしても、ＥＬＡショットの走査ライン内の特性バラツキは、全体のバラツキより小さい。
ｍ個の所定トランジスタＴｒｘが並ぶ方向の延長線上に第２補正トランジスタＴrcn2を配置すると、例えばこのようなＥＬＡ起因の理由によりペアトランジスタの特性が揃いやすく望ましい。なお、ここでは配置の一例を示すものであり、他のプロセス要因により特性が揃い易い向きがあれば、その向きにペアトランジスタを配置するとよい。

本実施形態では、入力されるパルスの電位を、前記所定トランジスタの閾値電圧が大きいほど前記パルスの波高値が小さくなるように制御して補正する電位補正回路５Ａを有し、その電位補正回路５Ａ内のトランジスタ（第２補正トランジスタＴrcn2）と、画素回路３Ａ(i,j)内の所定トランジスタＴｒｘ（サンプリング・トランジスタＴｒ１）とがペアトランジスタを構成する。ペアトランジスタは、所定トランジスタＴｒｘの、アナログ的にスロープ状で電位変化する傾斜エッジ部での画素回路動作時に移動度補正期間ｔμの変化を、所定トランジスタＴｒｘ単独の場合よりも抑制するように作用する。そのため、所定トランジスタＴｒｘの閾値電圧Ｖthxが画素アレイ２Ａの面内でばらついても、与えられるデータ電圧Ｖdataに応じた移動度補正期間ｔμが正確な時間長で決められる。その結果、画素アレイ２Ａの各画素の発光により表示される映像の品質が向上し、与えられる映像信号の入力階調レベルに忠実な輝度で発光する再現性がよい表示装置が提供できる。
ペアトランジスタが、同じチャネル導電型を有し、同じサイズで、チャネル電流の向きを揃えて、同一プロセスにより一括して形成されるため、移動度補正期間ｔμの変動抑制効果がより大きい。さらに、ペアトランジスタの配置の向きが、例えば、ＥＬＡショットの走査ラインの方向（即ち照射スポットの長軸方向）と一致しているため、この移動度補正期間ｔμの変動抑制効果がより大きい。

なお、本実施形態に関わるブートストラップ型画素回路は、図４の構成に対して種々の変形が可能である。
例えばサンプリング・トランジスタＴｒ１とオフセット・トランジスタＴｒ５とを共通化して、オフセット電圧Ｖofsとデータ電圧Ｖdataを時分割で発光制御ノードＮＤｃに書き込むことが可能である。また、初期電圧Ｖiniとデータ電圧Ｖdata、もしくは、初期電圧Ｖiniとオフセット電圧Ｖofsを時分割で書き込むことも可能である。

以下の第２〜第４実施形態で、第１実施形態に対する画素回路の変更例を説明する。

《第２実施形態》
本実施形態では、図２（Ａ）の具体的回路例（ただし駆動トランジスタＴｒ３はＮチャネル型）を示す。図１、第１実施形態に関わる図７〜図１１およびそれらの図の説明は、本実施形態に対しても同様に適用される。
以下、画素回路の構成と動作を中心に説明する。

図１２に、本実施形態に関わる画素回路図を示す。この画素回路もブーストトラップ型の一種である。
図解する画素回路３Ｂ（図１の３(i,j)に相当）は、図４の発光終点制御トランジスタＴｒ２と初期設定トランジスタＴｒ４が省略され、また、第１電源電圧ＶＤＤ１が第２スキャン信号ＶＳＣＡＮ２(i)によりＡＣ駆動されることが図４に示す画素回路と異なる。
図１２に示す各構成と接続関係は、図４を参照して既に説明したため、ここでの詳細な説明を省略する。

図１３（Ａ）〜図１３（Ｆ）に動作タイミングチャートを示す。図１３（Ａ）から図１３（Ｃ）は３つのスキャン信号の波形を示し、図１３（Ｄ）と図１３（Ｅ）は駆動トランジスタＴｒ３のゲート電位Ｖｇ（発光制御ノードＮＤｃの電位）とソース電位Ｖｓの波形を示す。また、図１３（Ｆ）は、画素回路の状態を示す。図示のタイミングチャートは、時間Ｔ０で、１つの発光駆動サイクルがスタートし、時間Ｔ５で当該発光駆動サイクルが終わる。
図１３（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)は、そのパルスの後方エッジが傾斜し、図７に示すアナログ的なスロープ波形となっている。

図１３（Ｃ）に示すように、時間Ｔ０にて第４スキャン信号ＶＳＣＡＮ４(i)がローレベルからハイレベルに立ち上がると、オフセット・トランジスタＴｒ５がオンし準備期間が始まる（図１３（Ｅ））。
すると、図１３（Ｄ）に示すように、駆動トランジスタＴｒ３の発光制御ノードＮＤｃにオフセット電圧Ｖofsが設定され（Ｖｇ＝Ｖofs）、このとき電源スキャン信号ＶＳＣＡＮ２(i)がローレベルＶＳＳＶ２であるため（図１３（Ｂ））、駆動トランジスタＴｒ３を介して、そのソース電位ＶｓがローレベルＶＳＳＶ２をとる。
ここでオフセット電圧Ｖofsは、後述する閾値電圧（Ｖth）補正後に駆動トランジスタＴｒ３がオンしない値を有する。すなわち、有機発光ダイオードＯＬＥＤの閾値電圧をＶth(oled)、駆動トランジスタＴｒ３の閾値電圧をＶth3とすると、オフセット電圧Ｖofsは次式(5)を満たす必要がある。

［数５］
Ｖofs＜ＶINI＋Ｖth(oled)＋Ｖth3…(5)

ここで符号ＶINIは有機発光ダイオードＯＬＥＤのアノードの初期電位を表す。
また、電源スキャン信号ＶＳＣＡＮ２(i)のローレベルＶＳＳＶ２は、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsが閾値電圧Ｖth3より大きくなるように、駆動トランジスタＴｒ３のソースノードを下げる必要がある。すなわち、ローレベルＶＳＳＶ２は次式(6)を満たす必要がある。

［数６］
ＶＳＳＶ２＜Ｖofs−Ｖth3…(6)

図１３（Ｅ）に示すように、この状態で時間Ｔ１にてＶth補正期間が開始する。
電源スキャン信号ＶＳＣＡＮ２(i)が時間Ｔ１にてハイレベルＶＤＤＶ２に立ち上がると、駆動トランジスタＴｒ３がオンしてそのドレイン電位Ｖｄも持ち上がるが、ゲート−ソース間電圧Ｖgsが閾値電圧Ｖth3と等しくなる（Ｖgs＝Ｖth3）の時点で駆動トランジスタＴｒ３がオフする。よって、Ｖth補正期間の終点（時間Ｔ２）以降、図１３（Ｅ）に示すように、駆動トランジスタＴｒ３のソース電位Ｖｓが“Ｖofs−Ｖth3”を維持し、閾値電圧Ｖth3が保持キャパシタＣｓに保持される。このとき、有機発光ダイオードＯＬＥＤがオンしないことは、オフセット電圧Ｖofsの設定により保証されている。

図１３（Ａ）に示すように、時間Ｔ３で第１スキャン信号ＶＳＣＡＮ１(i)がハイレベルＶＤＤＶ２になると、信号書き込み期間が開始する（図１３（Ｅ））。信号書き込み期間は、同時に、移動度（μ）の補正期間を兼ねる。
なお、信号線ＳＩＧからサンプリング・トランジスタＴｒ１を介しての駆動トランジスタＴｒ３の発光制御ノードＮＤｃへ信号を書き込む時の時定数は、後述する駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsを放電する時の時定数よりも短く設定される。以下の説明では、駆動トランジスタＴｒ３の発光制御ノードＮＤｃへの書き込み時定数は、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsの放電時間の時定数に対して無視できるほど短いと仮定する。

時間Ｔ３にてサンプリング・トランジスタＴｒ１がオンすると、図１３（Ｄ）に示すように、駆動トランジスタＴｒ３の発光制御ノードＮＤｃの電圧Ｖｇが速やかに“Ｖofs＋Ｖdata”に設定される。ここで、有機発光ダイオードＯＬＥＤの容量Ｃoledが保持キャパシタＣｓより十分大きく、駆動トランジスタＴｒ３のソース電位Ｖｓは変動しないとする。
駆動トランジスタＴｒ３の発光制御ノードＮＤｃ電圧（ゲート電圧Ｖｇ）の電位上昇分（Ｖdata）は、閾値電圧Ｖth3を保持している保持キャパシタＣｓを介してソース電位Ｖｓに伝達されようとするが、上記のようにソース電位Ｖｓが変動しないため、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsが“Ｖth3＋Ｖdata”となり、保持キャパシタＣｓの保持電荷量がサンプリングデータ値Ｖdata分だけ増える。このため、駆動トランジスタＴｒ３に電流が流れ、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgs、すなわち保持キャパシタＣｓの両端の電圧が放電される。このときの放電速度は、駆動トランジスタＴｒ３の駆動能力（移動度μに比例）によって決まる。すなわち、駆動トランジスタＴｒ３の駆動能力が小さい場合、その放電量は小さく、駆動トランジスタＴｒ３の駆動能力が大きい場合、その放電量は大きい。このため、サンプリングデータ値Ｖdataが同じならば、放電の終点（時間Ｔ４）における駆動トランジスタＴｒ３のソース電位Ｖｓは、駆動トランジスタＴｒ３の駆動能力がばらついてもほぼ一定に保持され、結果として駆動能力、すなわち移動度μのバラツキが補正される。この移動度補正期間を兼ねる信号書き込み期間は、第１スキャン信号ＶＳＣＡＮ１(i)がローレベルＶＳＳＶ２になる時間Ｔ４で終了する（図１３（Ａ）および図１３（Ｅ））。

このとき図１３（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)のパルスの後方エッジが傾斜している。さらに、サンプリング・トランジスタＴｒ１とペアトランジスタを形成する第２補正トランジスタＴrcn2を含む電位補正回路５Ａｎ（５Ａに相当）が、サンプリング・トランジスタＴｒ１の閾値電圧Ｖth1バラツキの影響を効果的に排除可能に適正配置されている（図９〜図１１参照）。ペアトランジスタは、サンプリング・トランジスタＴｒ１（所定トランジスタＴｒｘ）の、アナログ的にスロープ状で電位変化する傾斜エッジ部での動作時に移動度補正期間ｔμの変化を、所定トランジスタＴｒｘ単独の場合よりも抑制するように作用する。よって、サンプリング・トランジスタＴｒ１によりサンプリングされるデータ電圧Ｖdataの階調レベルに応じた正確な長さで移動度補正期間ｔμが決定される。

このようにして移動度補正期間ｔμのデータ電圧Ｖdataに応じた終点ＥＰ（図７参照）が決まると、時間Ｔ４から発光期間が開始する（図１３（Ｅ））。
続いて第１スキャン信号ＶＳＣＡＮ１(i)がローレベルＶＳＳＶ２になると、保持キャパシタＣｓに駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsが保持されたまま、時間Ｔ４で駆動トランジスタＴｒ３によって決定される電流量になるように、駆動トランジスタＴｒ３のソースノード、すなわち、有機発光ダイオードＯＬＥＤのアノード電位がＯＬＥＤ駆動電圧ＶＥＬになる。なお、このとき駆動トランジスタＴｒ３が飽和動作するようにハイレベルＶＤＤＶ２を設定する必要がある。すなわち、ハイレベルＶＤＤＶ２は次式(7)を満たす必要がある。

［数７］
ＶＤＤＶ２＞ＶＥＬ＋（Ｖgs−Ｖth3）…(7)

その後、時間Ｔ５にて第２スキャン信号ＶＳＣＡＮ２(i)がハイレベルからローレベルに推移すると（図１３（Ｂ））、有機発光ダイオードＯＬＥＤへの供給電流が断たれるため、発光が停止する。
その後、期間Ｔ０を経て時間Ｔ１から、上記と同様な次の発光サイクルが繰り返される。

なお、図１２に示す画素回路３Ｂでサンプリング・トランジスタＴｒ１にオフセット・トランジスタＴｒ５の機能を兼用させて、データ電圧Ｖdataとオフセット電圧Ｖofsを時分割的に書き込むことも可能である。

本実施形態でも第１実施形態と同様に、移動度補正期間ｔμの終点を制御する所定トランジスタＴｒｘ（サンプリング・トランジスタＴｒ１）とペアトランジスタを構成するトランジスタを含む電位補正回路５Ａ（本実施形態では５Ａｎ）が画素回路行ごとに設けられていることから、所定トランジスタＴｒｘの閾値電圧Ｖthx（本実施形態ではx=1）が画素アレイ２Ａの面内でばらついても、与えられるデータ電圧Ｖdataに応じた移動度補正期間ｔμが正確な時間長で決められる。その結果、画素アレイ２Ａの各画素の発光により表示される映像の品質が向上し、与えられる映像信号の入力階調レベルに忠実な輝度で発光する再現性がよい表示装置が提供できる。
なお、ペアトランジスタのチャネル導電型、サイズ、チャネル電流の向き、さらには、ペアトランジスタの配置の向きとＥＬＡショットの走査ラインの方向と好ましい関係については第１実施形態と同様である。

《第３実施形態》
本実施形態では、図３（Ｂ）の具体的回路例を示す。図１、第１実施形態に関わる図７〜図９、図１１およびそれらの図の説明は、本実施形態に対しても同様に適用される。
以下、画素回路の構成と動作を中心に説明する。

図１４に、本実施形態に関わる画素回路図を示す。
図解する画素回路３Ｃ（図１の３(i,j)に相当）は、駆動トランジスタＴｒ３がＰチャネル型を有し、発光終点制御トランジスタＴｒ２が、駆動トランジスタＴｒ３のドレインと、有機発光ダイオードＯＬＥＤのアノードとの間に接続されている。
画素回路３Ｃは、第１キャパシタＣｓ１と第２キャパシタＣｓ２とを備える。第１および第２キャパシタＣｓ１,Ｃｓ２の両方で、本発明における“保持キャパシタ”の一実施例を構成する。また、第１および第２キャパシタＣｓ１,Ｃｓ２の接続中点が、データ電圧の入力ノードＮＤinを構成する。
第１キャパシタＣｓ１が電源電圧Ｖddの供給線と入力ノードＮＤinとの間に接続され、第２キャパシタＣｓ２が入力ノードＮＤinと駆動トランジスタＴｒ３のゲート（発光制御ノードＮＤｃ）との間に接続されている。

駆動トランジスタＴｒ３のドレインとゲートの間に、Ｐチャネル型のシャント・トランジスタＴＲ４が接続されている。シャント・トランジスタＴＲ４は、移動度（μ）補正時にターンオンして、駆動トランジスタＴｒ３のゲートノード（発光制御ノードＮＤｃ）を駆動トランジスタＴｒ３の駆動能力に応じた速度で充電するためのトランジスタであり、第３スキャン信号ＶＳＣＡＮ３(i)により制御される。シャント・トランジスタＴＲ４が本発明の“所定トランジスタ”の一実施例に該当し、第３スキャン信号ＶＳＣＡＮ３(i)が印加される走査線が本発明の“所定の走査線”の一実施例に該当する。

駆動トランジスタＴｒ３がＰチャネル型の場合、図１４に示すように、信号電圧Ｖsigはハイレベルのオフセット電圧Ｖofsからデータ電圧Ｖdata（＞０）だけ低下したレベルを持ち、このレベルがサンプリングすべきデータ電圧レベルである。
オフセット・トランジスタＴｒ５は、ハイレベルのオフセット電圧Ｖofsの供給線と入力電圧Ｖinとの間に接続されている。また、サンプリング・トランジスタＴｒ１が信号電圧Ｖsigの供給線と入力電圧Ｖinとの間に接続されている。
なお、サンプリング・トランジスタＴｒ１が第１スキャン信号ＶＳＣＡＮ１(i)により制御され、発光終点制御トランジスタＴｒ２が第２スキャン信号ＶＳＣＡＮ２(i)により制御され、オフセット・トランジスタＴｒ５が第４スキャン信号ＶＳＣＡＮ４(i)により制御されることは、第１実施形態と同様である。

図１５（Ａ）〜図１５（Ｇ）に動作タイミングチャートを示す。
図１５（Ｇ）に示すように、時間Ｔ６から発光が始まるが、その前の時間Ｔ５で発光制御ノードＮＤｃの電位が確定する（図１５（Ｆ））。本実施形態で、発光制御ノードＮＤｃの発光前電位確定の終点を制御する所定トランジスタは、シャント・トランジスタＴＲ４（図１４）である。このため、図１５（Ｃ）に示すように、第３スキャン信号ＶＳＣＡＮ３(i)において、移動度（μ）補正期間にローレベルをとる負のパルスの前方と後方の両エッジに、図７に示す後方エッジと同様にアナログ的なスロープ波形（傾斜エッジ部）を備える。

ここで、同じデータ電圧値（階調）が与えられるならば異なる画素回路で移動度補正期間ｔμを一定とするには、各画素回路で、シャント・トランジスタＴＲ４の閾値電圧Ｖth4に応じて、第３スキャン信号ＶＳＣＡＮ３(i)の時間Ｔ４〜Ｔ６における負のパルスの波高値（より正確には、ハイまたはローの電位レベル）を補正する必要がある。このため、本実施形態ではシャント・トランジスタＴＲ４が所定トランジスタＴｒｘであり、これと電位補正回路５Ａ内のトランジスタとでペアトランジスタを構成する。本実施形態は、この点で、サンプリング・トランジスタＴｒ１がペアトランジスタの一方を構成する第１および第２実施形態と異なる。

図１６（Ｂ）に本実施形態における、電位補正回路５Ａｐ（電位補正回路５ＡでＰチャネル型トランジスタ構成に限定したもの）の具体的回路例、図１６（Ｃ）に入出力の重ね合わせ波形図を、それぞれ示す。なお、図１６（Ａ）に示す回路シンボル表記自体に変更はない。これらの図において入力および回路内結線を実線で、出力を一点破線で示す。
図１６（Ｂ）に図解する電位補正回路５Ａｐが、図１０（Ｂ）に示す電位補正回路５Ａｎと異なる点は、２つのＰチャネル型トランジスタを有し、入力と出力に対する、そのゲートの接続が図１０（Ｂ）の場合と反対となっている。以下、より詳細に説明する。

図１６（Ｂ）に図解する電位補正回路５Ａｐは、ソース同士、ドレイン同士が共通接続された２つのＰＭＯＳトランジスタ、即ち、第１補正トランジスタＴrcp1と第２補正トランジスタＴrcp2とからなる。第１補正トランジスタＴrcp1のゲートが出力に接続され、第２補正トランジスタＴrcp2のゲートが入力に接続されて、それぞれダイオード接続されている。第１補正トランジスタＴrcp1は、図１６（Ｃ）に示すように、ハイレベルの入力電圧を、その閾値電圧Ｖthcp1だけ下げて出力する。第２補正トランジスタＴrcp2は、入力電圧がローレベルに下がると、出力を入力レベルから閾値電圧Ｖthcp2だけ上げて保持する。つぎに、入力電圧がハイレベルに上がると、第１補正トランジスタＴrcp1は、再び、ハイレベルの入力電圧を、その閾値電圧Ｖthcp1だけ下げて出力する。

図１５（Ｃ）に示す時間Ｔ４〜Ｔ５の負パルスの前方エッジで移動度補正期間ｔμの始点を制御する際に、シャント・トランジスタＴＲ４と図１６（Ｂ）に示す第２補正トランジスタＴrcp2がペアトランジスタを構成して、負パルスが到達するローレベルの電位を閾値電圧Ｖthcp2だけ上げる作用がある。この作用によって、図７に示すパルス終点における二点破線と同じように、シャント・トランジスタＴＲ４の閾値電圧Ｖth4が大きいほど短くなる移動度補正期間ｔμを、その閾値電圧Ｖth4と連動して変化する閾値電圧Ｖthcp2に応じて元に戻すように働き、その結果、閾値電圧のバラツキによる移動度補正期間ｔμの変動が抑制される。
一方、当該負パルスの後方エッジでは、シャント・トランジスタＴＲ４と第１補正トランジスタＴrcp1がペアトランジスタを構成して、負パルスが到達するハイレベルの電位を閾値電圧Ｖthcp1だけ下げる作用がある。この作用によって、シャント・トランジスタＴＲ４の閾値電圧Ｖth4が大きいほど短くなる移動度補正期間ｔμを、その閾値電圧Ｖth4と連動して変化する閾値電圧Ｖthcp1に応じて元に戻すように働き、その結果、閾値電圧のバラツキによる移動度補正期間ｔμの変動が抑制される。

なお、所定トランジスタＴｒｘ（本実施形態ではシャント・トランジスタＴＲ４）と第１および第２補正トランジスタＴrcn1,Ｔrcn2とは同じチャネル導電型とし、望ましくは、そのサイズが全て等しく設計されている。また、第１実施形態と同様に、さらに望ましくは、第１および第２補正トランジスタＴrcn1,Ｔrcn2のそれぞれと、所定トランジスタＴｒｘとは、チャネル電流の流れる方向、より望ましくはドレインとソースの配置の向きが等しくなるように配置されている。さらに、ペアトランジスタの配置の向きとＥＬＡショットの走査ラインの方向と好ましい関係については第１実施形態と同様にすることが、望ましい。

つぎに、図１４を参照しつつ、図１５の時間軸に沿って動作を説明する。
図１５（Ａ）から図１５（Ｄ）は４つのスキャン信号の波形を示し、図１５（Ｅ）と図１５（Ｆ）は入力電圧Ｖinと、駆動トランジスタＴｒ３のゲート電位Ｖｇ（発光制御ノードＮＤｃの電位）の波形を示す。また、図１５（Ｇ）は、画素回路の状態を示す。図示のタイミングチャートは、時間Ｔ０で、１つの発光駆動サイクルがスタートし、時間Ｔ７で当該発光駆動サイクルが終わる。

発光駆動サイクルに入る期間Ｔ０の前では、図１５（Ａ）、（Ｂ）および（Ｄ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)、第２スキャン信号ＶＳＣＡＮ２(i)および第４スキャン信号ＶＳＣＡＮ４(i)がローレベルを持ち、図１５（Ｃ）に示す第３スキャン信号ＶＳＣＡＮ３(i)がハイレベルを持つ。従って、図１４に示す５つのトランジスタ（Ｔｒ１〜Ｔｒ５）は全てオフしている。また、発光終点制御トランジスタＴｒ２がオフし、有機発光ダイオードＯＬＥＤに駆動電流が供給されないため、画素が非発光状態となっている。

時間Ｔ０になると、第２および第４スキャン信号ＶＳＣＡＮ２(i),ＶＳＣＡＮ４(i)が共にローレベルからハイレベルに立ち上がり（図１５（Ｂ）と（Ｄ））、第３スキャン信号ＶＳＣＡＮ３(i)がハイレベルからローレベルに立ち下がる（図１５（Ｃ））。これにより、発光終点制御トランジスタＴｒ２、シャント・トランジスタＴＲ４およびオフセット・トランジスタＴｒ５がターンオンする。
オフセット・トランジスタＴｒ５がオンすると、入力電圧Ｖinがオフセット電圧Ｖofsにまで上昇する（図１５（Ｅ））。一方、発光終点制御トランジスタＴｒ２とシャント・トランジスタＴＲ４がオンすると、前回の発光時の電位で維持されていた発光制御ノードＮＤｃ（第２キャパシタＣｓ２の片側の電極）と、有機発光ダイオードＯＬＥＤの容量Ｃoledとが電気的に接続される。このとき駆動トランジスタＴｒ３のドレインとゲートが、ターンオンしたシャント・トランジスタＴＲ４を介してダイオード接続されるが、有機発光ダイオードＯＬＥＤの容量Ｃoledの容量が第２キャパシタＣｓ２より十分大きな（Ｃoled＞＞Ｃｓ２）の前提の下では、発光制御ノードＮＤｃの電位（ゲート電圧Ｖｇ）が一旦低下するが（図１５（Ｆ））、駆動トランジスタＴｒ３のドレイン（有機発光ダイオードＯＬＥＤのアノード）の電位は大きく変化しないで低いままである。このため、ダイオード接続された駆動トランジスタＴｒ３の等価ダイオードが逆バイアスされる。よって、駆動トランジスタＴｒ３はオンせず、有機発光ダイオードＯＬＥＤは発光しない。

続く時間Ｔ１で、図１５（Ｂ）に示すように、第２スキャン信号ＶＳＣＡＮ２(i)をローレベルに戻して、発光終点制御トランジスタＴｒ２をオフする。これにより、ダイオード接続されている駆動トランジスタＴｒ３のゲート（およびドレイン）がフローティング状態となるため、駆動トランジスタＴｒ３は大きなゲート−ソース間電圧Ｖgsによってオンし、その結果、図１５（Ｆ）に示すようにゲート電圧Ｖｇが急速に上昇する。駆動トランジスタＴｒ３は、そのゲート−ソース間電圧Ｖgsが閾値電圧Ｖth3となるとカットオフするため、その結果、ゲート電圧Ｖｇ（発光制御ノードＮＤｃの電圧）は、第１電源電圧ＶＤＤ１から閾値電圧Ｖth3下がった電位をとる。
いま、オフセット電圧Ｖofsと第１電源電圧ＶＤＤ１が等しいとすると、第２キャパシタＣｓ２が閾値電圧Ｖth3を保持することになる（図１５（Ｅ）および（Ｆ））。

続く時間Ｔ２で第４スキャン信号ＶＳＣＡＮ４(i)をローレベルに遷移させると、オフセット・トランジスタＴｒ５がオフする。これにより、“閾値電圧（Ｖth）補正”が行われる。

その後、時間Ｔ３にて、図１５（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)をローレベルからハイレベルに立ち上げて、書き込みを開始する。このハイレベルのパルスの持続時間中は書き込みが行われ、パルス終了によりデータ電圧Ｖdataがサンプリングされて確定する。書き込み中および確定後のデータ電圧Ｖdataは、第１および第２キャパシタＣｓ１,Ｃｓ２の接続ノードに保持される。
この書き込みによって入力電圧Ｖinがオフセット電圧Ｖofs（＝ＶＤＤ１）からデータ電圧Ｖdata分、電位として低下する（図１５（Ｅ））。その電位低下が第２キャパシタＣｓ２を介してゲート電圧Ｖｇに伝達され、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsが“ＶＤＤ１−Ｖth3”から“ＶＤＤ１−Ｖth3−Ｖdata”にさらに低下する（図１５（Ｆ））。このゲート電位は駆動トランジスタＴｒ３がオン可能なレベルであるが、このとき発光終点制御トランジスタＴｒ２がオフしているので有機発光ダイオードＯＬＥＤに駆動電流が供給されず発光は行われない。

つぎに、図１５（Ｃ）に示すように、時間Ｔ４にて第３スキャン信号ＶＳＣＡＮ３(i)に移動度（μ）補正のための負パルスが印加される。当該負パルスの前方エッジはアナログ的に変化するスロープ波形となっているため、シャント・トランジスタＴＲ４が比較的ゆっくりとオンする。すると駆動トランジスタＴｒ３が短い時間オンして第１電源電圧ＶＤＤ１から駆動トランジスタＴｒ３のゲート（発光制御ノードＮＤｃ）に電荷が供給され、当該発光制御ノードＮＤｃの電位が電圧ΔＶだけ上昇する（図１５（Ｆ））。このとき駆動トランジスタＴｒ３はゲートとドレインが接続されてフローティング状態となる等価ダイオードとして働くため、駆動トランジスタＴｒ３は、そのゲート−ソース間電圧Ｖgsが閾値電圧Ｖth3になるまでオンし続けようとする。しかし、入力電圧Ｖinに“Ｖofs−Ｖdata”が印加されているため、発光制御ノードＮＤｃの電位上昇幅は電圧ΔＶに制限される。この電圧ΔＶは、データ電圧Ｖdataが大きいほど小さくなる。また、シャント・トランジスタＴＲ４がオンしてμ補正が開始する時間Ｔ４は、図１５（Ｃ）に示すように、データ電圧Ｖdata(グレー)の場合よりデータ電圧Ｖdata(白)の場合が遅れる。

第３スキャン信号ＶＳＣＡＮ３(i)における負パルスの後方エッジも、前方エッジと同様にアナログ的なスロープ波形になっている。このスロープ途中で時間Ｔ５になると、シャント・トランジスタＴＲ４がオフするため、μ補正時間が終了する。μ補正時間の終了によって、発光制御ノードＮＤｃの発光前電位が確定する。なお、このとき未だサンプリング・トランジスタＴｒ１がオンしていためデータ電圧Ｖdataが変動すると、発行前電位が変動する可能性はあるが、このときにはデータ電圧Ｖdataが安定しているため、実質的に時間Ｔ４が発光前電位の確定ポイントとなる。
シャント・トランジスタＴＲ４がオフしてμ補正が終了する時間Ｔ５は、図１５（Ｃ）に示すように、データ電圧Ｖdata(グレー)の場合よりデータ電圧Ｖdata(白)の場合が早い。

以上より明らかな如く、μ補正時間（時間Ｔ５−時間Ｔ４）は、データ電圧Ｖdataの大きさに依存して適応的に変化し、データ電圧Ｖdataが大きいほど短くなる。
よって、前記式(4-2)に示すデータ電圧に応じた最適な移動度補正期間ｔμが得られる。

時間Ｔ４の負パルスの前方エッジでは、所定トランジスタとしてのシャント・トランジスタＴＲ４と図１６（Ｂ）に示す第２補正トランジスタＴrcp2とがペアトランジスタを構成する。また、時間Ｔ５の負パルスの後方エッジでは、シャント・トランジスタＴＲ４と第１補正トランジスタＴrcp1とがペアトランジスタを構成する。よって、シャント・トランジスタＴＲ４のバラツキが大きい複数の画素回路で、データ電圧Ｖdataが同じならば、その値に応じて正確に移動度補正期間ｔμが決定される。

その後、図１５（Ａ）に示すように、第１スキャン信号ＶＳＣＡＮ１(i)をハイレベルからローレベルに戻す。これによりサンプリング・トランジスタＴｒ１がオフして、データ電圧のサンプリングが終了し、入力電圧Ｖinがフローティング状態となる。
続く時間Ｔ６にて、図１５（Ｂ）に示すように第２スキャン信号ＶＳＣＡＮ２(i)がローレベルからハイレベルに立ち上がると、発光終点制御トランジスタＴｒ２がオンする。すると、確定後のゲート電圧Ｖｇに応じたバイアス状態で駆動トランジスタＴｒ３もオンし、当該ゲート電圧Ｖｇに応じた駆動電流が有機発光ダイオードＯＬＥＤに流れるため、発光が開始する。

以後、有機発光ダイオードＯＬＥＤ、確定後のゲート電圧Ｖｇに応じた輝度で発光を続ける。
その後、図１５（Ｂ）に示すように、第２スキャン信号ＶＳＣＡＮ２(i)が時間Ｔ７にてハイレベルからローレベルに遷移すると、発光終点制御トランジスタＴｒ２がオフし、有機発光ダイオードＯＬＥＤ)への供給電流経路が断たれるため、発光が停止する。
その後、時間Ｔ１から、上記と同様な次の発光サイクルが繰り返される。

なお、図１４に示す画素回路３Ｃでサンプリング・トランジスタＴｒ１にオフセット・トランジスタＴｒ５の機能を兼用させて、データ電圧Ｖdataとオフセット電圧Ｖofsを時分割的に書き込むことも可能である。

本実施形態でも第１実施形態と同様に、移動度補正期間ｔμの終点を制御する所定トランジスタＴｒｘ（本実施形態の場合、シャント・トランジスタＴＲ４）とペアトランジスタを構成するトランジスタを含む電位補正回路５Ａ（本実施形態では５Ａｐ）が画素回路行ごとに設けられていることから、所定トランジスタＴｒｘの閾値電圧Ｖthx（本実施形態ではx=4）が画素アレイ２Ａの面内でばらついても、与えられるデータ電圧Ｖdataに応じた移動度補正期間ｔμが正確な時間長で決められる。その結果、画素アレイ２Ａの各画素の発光により表示される映像の品質が向上し、与えられる映像信号の入力階調レベルに忠実な輝度で発光する再現性がよい表示装置が提供できる。
なお、ペアトランジスタのチャネル導電型、サイズ、チャネル電流の向き、さらには、ペアトランジスタの配置の向きとＥＬＡショットの走査ラインの方向と好ましい関係については第１実施形態と同様である。

《第４実施形態》
本実施形態は第３実施形態の変形例に関する。図１、第１実施形態に関わる図７〜図１１〜図９、図１１、第３実施形態に関わる図１６およびそれらの図の説明は、本実施形態に対しても同様に適用される。
以下、画素回路の構成と動作を中心に説明する。

図１７に、本実施形態に関わる画素回路図を示す。
図解する画素回路３Ｄ（図１の３(i,j)に相当）が図１４と異なる点は、シャント・トランジスタＴＲ４がＮチャネル型を有し、有機発光ダイオードＯＬＥＤのアノードと信号線ＳＩＧとの間に、Ｐチャネル型を有する、もう１つのシャント・トランジスタＴｒ６が接続されていることである。シャント・トランジスタＴｒ６は第５スキャン信号ＶＳＣＡＮ５(i)により制御される。なお、図１７には符号Ｃsigを付したキャパシタが存在するが、これは信号線ＳＩＧの付加容量（以下、信号線容量という）を表している。その他の構成、接続関係は、図１４と同じであるため、ここでの説明を省略する。
なお、本実施形態ではシャント・トランジスタＴｒ６が所定トランジスタＴｒｘであり、これと電位補正回路５Ａ内のトランジスタとでペアトランジスタを構成する。本実施形態は、この点で、シャント・トランジスタＴＲ４がペアトランジスタの一方を構成する第３実施形態と異なる。

本実施形態および第３実施形態では、所定トランジスタＴｒｘをＰチャネル型とする必要がある。これは、駆動トランジスタＴｒ３をＰチャネル型とした場合、信号電圧Ｖsigを下げた時が画素の輝度が明るくなるため、信号電圧Ｖsigの電位を下げるほど移動度補正期間ｔμを短くする必要があるからである（前記式(4-2)参照）。
したがって、駆動トランジスタＴｒ３をＮチャネル型とし、信号電圧Ｖsigにおいて、低レベルのオフセット電圧Ｖofsから正の向きにデータ電圧Ｖdataを重畳している場合は、所定トランジスタＴｒｘ、即ち、本実施形態ではシャント・トランジスタＴｒ６、第３実施形態ではシャント・トランジスタＴＲ４が、Ｎチャネル型のトランジスタから構成される。

図１８（Ａ）〜図１８（Ｈ）に動作タイミングチャートを示す。
図１８（Ａ）から図１８（Ｅ）は５つのスキャン信号の波形を示し、図１８（Ｆ）と図１８（Ｇ）は入力電圧Ｖinと、駆動トランジスタＴｒ３のゲート電位Ｖｇ（発光制御ノードＮＤｃの電位）の波形を示す。また、図１８（Ｈ）は、画素回路の状態を示す。図示のタイミングチャートは、時間Ｔ０で、１つの発光駆動サイクルがスタートし、時間Ｔ７で当該発光駆動サイクルが終わる。

動作の基本は第３実施形態と同じである。
ただし、図１８（Ｃ）に示す第３スキャン信号ＶＳＣＡＮ３(i)に移動度補正のための負パルスが含まれない。そのため、第３スキャン信号ＶＳＣＡＮ３(i)は、時間Ｔ２でローレベルに遷移した後は、次の発光サイクルが開始する時間Ｔ０までローレベルを維持する。
一方、図１８（Ｅ）に示す第５スキャン信号ＶＳＣＡＮ５(i)は、時間Ｔ４から時間Ｔ５の間だけ負パルスが印加され、その他の時間領域ではハイレベルを維持する。負パルスの前方エッジと後方エッジの双方でアナログ的なスロープ波形（傾斜エッジ部）を有することは、第３実施形態と同様である。

時間Ｔ４の前で、第３スキャン信号ＶＳＣＡＮ３(i)をハイレベルに立ち上げずにローレベルで維持すること以外は、第３実施形態の動作と同じである。

図１８（Ｅ）に示すように、時間Ｔ４にて第５スキャン信号ＶＳＣＡＮ５(i)に移動度（μ）補正のための負パルスが印加される。当該負パルスの前方エッジはアナログ的に変化するスロープ波形となっているため、シャント・トランジスタＴｒ６が比較的ゆっくりとオンする。すると駆動トランジスタＴｒ３のソースとドレインにオン可能な電圧が印加するため、当該駆動トランジスタＴｒ３が短い時間オンして第１電源電圧ＶＤＤ１から駆動トランジスタＴｒ３のゲート（発光制御ノードＮＤｃ）に電荷が供給され、当該発光制御ノードＮＤｃの電位が電圧ΔＶだけ上昇する（図１５（Ｆ））。
このとき駆動トランジスタＴｒ３はゲートとドレインが接続されてフローティング状態となる等価ダイオードとして働くため、駆動トランジスタＴｒ３は、そのゲート−ソース間電圧Ｖgsが閾値電圧Ｖth3になるまでオンし続けようとする。しかし、入力電圧Ｖinに“Ｖofs−Ｖdata”が印加されているため、発光制御ノードＮＤｃの電位上昇幅は電圧ΔＶに制限される。この電圧ΔＶは、データ電圧Ｖdataが大きいほど小さくなる。また、シャント・トランジスタＴＲ４がオンしてμ補正が開始する時間Ｔ４は、図１５（Ｃ）に示すように、データ電圧Ｖdata(グレー)の場合よりデータ電圧Ｖdata(白)の場合が遅れる。

第５スキャン信号ＶＳＣＡＮ５(i)における負パルスの後方エッジも、前方エッジと同様にアナログ的なスロープ波形になっている。このスロープ途中で時間Ｔ５になると、シャント・トランジスタＴｒ６がオフするため、μ補正時間が終了する。μ補正時間の終了によって、発光制御ノードＮＤｃの発光前電位が確定する。なお、このとき未だサンプリング・トランジスタＴｒ１がオンしていためデータ電圧Ｖdataが変動すると、発行前電位が変動する可能性はあるが、このときにはデータ電圧Ｖdataが安定しているため、実質的に時間Ｔ４が発光前電位の確定ポイントとなる。
シャント・トランジスタＴｒ６がオフしてμ補正が終了する時間Ｔ５は、図１８（Ｅ）に示すように、データ電圧Ｖdata(グレー)の場合よりデータ電圧Ｖdata(白)の場合が早い。

以上より明らかな如く、μ補正時間（時間Ｔ５−時間Ｔ４）は、データ電圧Ｖdataの大きさに依存して適応的に変化し、データ電圧Ｖdataが大きいほど短くなる。
よって、前記式(4-2)に示すデータ電圧に応じた最適な移動度補正期間ｔμが得られる。

時間Ｔ４の負パルスの前方エッジでは、所定トランジスタとしてのシャント・トランジスタＴｒ６と図１６（Ｂ）に示す第２補正トランジスタＴrcp2とがペアトランジスタを構成する。また、時間Ｔ５の負パルスの後方エッジでは、シャント・トランジスタＴｒ６と第１補正トランジスタＴrcp1とがペアトランジスタを構成する。よって、シャント・トランジスタＴｒ６のバラツキが大きい複数の画素回路で、データ電圧Ｖdataが同じならば、その値に応じて正確に移動度補正期間ｔμが決定される。

その後は、第３実施形態と同様、第１スキャン信号ＶＳＣＡＮ１(i)をハイレベルからローレベルに戻して（図１８（Ａ））、サンプリング・トランジスタＴｒ１をオフし、第２スキャン信号ＶＳＣＡＮ２(i)をローレベルからハイレベルに立ち上げて（図１８（Ｂ））、発光終点制御トランジスタＴｒ２をオンさせることにより、発光を開始させる。
以後、有機発光ダイオードＯＬＥＤ、確定後のゲート電圧Ｖｇに応じた輝度で発光を続ける。
第２スキャン信号ＶＳＣＡＮ２(i)を時間Ｔ７にてハイレベルからローレベルに立ち下げ（図１８（Ｂ））、発光を停止させる。
その後、同様にして時間Ｔ１から、上記と同様な次の発光サイクルが繰り返される。

本実施形態でも第３実施形態と同様な効果が得られる。
本実施形態では特に、比較的大きな信号線容量Ｃsigに移動度補正時に放電を行うため、タイミング設計が容易であるという利点がある。
なお、ペアトランジスタのチャネル導電型、サイズ、チャネル電流の向き、さらには、ペアトランジスタの配置の向きとＥＬＡショットの走査ラインの方向と好ましい関係については第１実施形態と同様である。

つぎに、上記第１〜第４実施形態における４種類の画素回路３Ａ〜３Ｄと任意に組み合わせることが可能な、補正回路の配置および構成の変形例を、以下の第５〜第７実施形態にて説明する。

《第５実施形態》
上記第１〜第４実施形態では、電位補正回路５Ａ（５Ａｎまたは５Ａｐ）を、画素アレイ２ＡとＶスキャナ４ｘ（ｘ＝１,３,５）との間に設けていた。
これに対し、本実施形態では、Ｖスキャナ４ｘ（ｘ＝１,３,５）の最終出力段に、電位補正回路５Ａ（５Ａｎまたは５Ａｐ）の機能を持たせる。

図１９に、電位補正回路５Ａｎ（図１０）と同様な機能、即ち正パルスのローレベルを閾値電圧分持ち上げる機能を、例えば図８（Ａ）の最終段のインバータＩＮＶに持たせた場合を示す。図１９（Ａ）はインバータ回路図、図１９（Ｂ）は入力波形、図１９（Ｃ）は出力波形を示す。
図１９（Ａ）に示すように、インバータＩＮＶ２を構成するＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎとが、高レベルの電源電圧ＶＤＤＶｘと、低レベルの電源電圧ＶＳＳＶｘとの間に接続されている。ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎとのゲートが共通接続され、入力ＩＮを構成する。ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎとの接続点が出力ＯＵＴを構成する。

ＮＭＯＳトランジスタＭｎのソースと低レベルの電源電圧ＶＳＳＶｘとの間に第２補正トランジスタＴrcn2が接続されている。第２補正トランジスタＴrcn2は、画素回路内の所定トランジスタＴｒｘ（例えばｘ＝１）とペアトランジスタを構成するものであり、そのゲートとドレインが短絡されてダイオード接続されている。
なお、インバータ内に設ける場合、図１０（Ｂ）に示す第１補正トランジスタＴrcn1は不要である。

入力ＩＮが図１９（Ｂ）に示すように負パルスである場合、出力ＯＵＴでは、図１９（Ｃ）に示すように、ローレベルが第２補正トランジスタＴrcn2の閾値電圧Ｖthcn2だけ持ち上げられる。これにより、移動度補正パルスの後方エッジでローレベルが、当該閾値電圧Ｖthcn2に相当する電圧だけ上昇する（図７の二点破線参照）。
これにより第１または第２実施形態と同様な効果が得られる。

図２０に、電位補正回路５Ａｐ（図１６）と同様な機能、即ち負パルスのハイレベルとローレベルの双方を閾値電圧分変化させる機能を、例えば図８（Ａ）の最終段のインバータＩＮＶに持たせた場合を示す。図２０（Ａ）はインバータ回路図、図２０（Ｂ）は入力波形、図２０（Ｃ）は出力波形を示す。
図２０（Ａ）に示インバータＩＮＶ２の基本構成は図１９（Ａ）と同じであるが、ここではＰＭＯＳトランジスタＭｐと高レベルの電源電圧ＶＤＤＶｘとの間に第１補正トランジスタＴrcp1が接続されている。第１補正トランジスタＴrcp1は、画素回路内の所定トランジスタＴｒｘ（例えばｘ＝３,６）とペアトランジスタを構成するものであり、そのゲートとドレインが短絡されてダイオード接続されている。

一方、ＮＭＯＳトランジスタＭｎのソースと低レベルの電源電圧ＶＳＳＶｘとの間に第２補正トランジスタＴrcp2が接続されている。第２補正トランジスタＴrcp2は、画素回路内の所定トランジスタＴｒｘ（例えばｘ＝３,６）とペアトランジスタを構成するものであり、そのゲートとドレインが短絡されてダイオード接続されている。

入力ＩＮが図２０（Ｂ）に示すように正パルスである場合、出力ＯＵＴでは、図２０（Ｃ）に示すように、ハイレベルが電源電圧ＶＤＤＶｘレベルから第１補正トランジスタＴrcp1の閾値電圧Ｖthcp1だけ低下している。これにより移動度補正パルスの前方エッジでハイレベルが、当該閾値電圧Ｖthcp1に相当する電圧だけ低下する。
一方、出力ＯＵＴのローレベルが低レベルの電源電圧ＶＳＳＶｘから第２補正トランジスタＴrcp2の閾値電圧Ｖthcp2だけ持ち上げられる。これにより、移動度補正パパルスの後方エッジでローレベルが、当該閾値電圧Ｖthcp2に相当する電圧だけ上昇する（図７の二点破線参照）。
これにより第３または第４実施形態と同様な効果が得られる。

なお、ペアトランジスタのチャネル導電型、サイズ、チャネル電流の向き、さらには、ペアトランジスタの配置の向きとＥＬＡショットの走査ラインの方向と好ましい関係については第１実施形態と同様である。

《第６実施形態》
以上の第１〜第５実施形態は、所定トランジスタＴｒｘを駆動するスキャナ、または、スキャナと画素アレイ２Ａとの間に電位補正回路を設けたものであるが、その変形例として、所定トランジスタＴｒｘを駆動するスキャナの走査回路ユニットすべて、または、当該全ての走査回路ユニットの各々と画素アレイとの間に電位補正回路を設けることもできる。この場合、例えばＥＬＡなどが原因で画素位置に応じて必要な補正量が異なるという傾向がないか、または、当該傾向が小さく、むしろ画素アレイ全体として、他の画素アレイを持つ表示パネルとで異なる補正量が必要な場合に適している。

ただし、全ての走査回路ユニット、あるいは、各走査回路ユニットと画素アレイ間の全てに同じ構成の電位補正回路を設けるとエリアペナルティが大きい。
その不都合を解消するには、所定トランジスタＴｒｘを駆動するＶスキャナ４ｘに一括して高レベルの電源電圧ＶＤＤＶｘを供給するラインに、当該電源電圧ＶＤＤＶｘの電位を、所定トランジスタＴｒｘの閾値電圧に応じて変化させる電位補正回路を設けるとよい。

図２１に、本実施形態に関わる、スキャナ電源電位を補正する電位補正回路５Ｂの配置を示す。
この図で図９と画素アレイ２Ａの構成自体は共通するため、同一符号を付して、説明を省略する。
図９では電位補正回路５Ａが、所定スキャナ４ｘと画素アレイ２Ａを接続する各所定走査線ＳＣＡＮＬｙ(i)の途中に配置されていたが、図２１では、当該電位補正回路５Ａに代えて、所定スキャナ４ｘの電源電圧ＶＤＤＶｘ供給線に、異なる構成の電位補正回路５Ｂを接続させている。

電位補正回路５Ｂは、オフセット電源発生回路５１と、閾値電圧（ＶＴＨ）供給回路（ＶＴＨ.ＳＣ）５２とを含む。
オフセット電源発生回路５１は、例えば図８（Ａ）に示す電源波形発生回路４１３と、その出力の電位をΔＶＤＤ（以下、電源オフセットという）だけ上げてオフセットを持たせるレベル変換回路（不図示）とから構成することができる。
ここで電源オフセットΔＶＤＤは、例えば、画素アレイ２Ａが含む全ての所定トランジスタＴｒｘの閾値電圧Ｖthxのバラツキ中心を示す閾値電圧（以下、代表閾値電圧という）ＶＴＨＸ０に応じた値を有する。したがって、代表閾値電圧ＶＴＨＸ０が変化すれば、それに応じて電源オフセットΔＶＤＤを変更可能にオフセット電源発生回路５１が構成されている。

ＶＴＨ供給回路５２は、ＲＯＭやＲＡＭ（書き換え可能メモリ）等の記憶デバイスで構成する場合と、代表閾値電圧ＶＴＨＸ０に比例したＤＣ電圧を発生させるＶＴＨ発生回路の場合とのどちらでもよい。

図２２（Ａ）に、ＶＴＨ発生回路５２Ａの基本回路構成を模式的に示す。また、図２２（Ｂ）〜図２２（Ｆ）に、入力パルスおよびノード電位のタイミングチャートを示す。
図２２（Ａ）に図解するＶＴＨ発生回路５２Ａは、代表閾値電圧ＶＴＨＸ０を発生するためのトランジスタＴＲ０、容量値が比較的小さい第１キャパシタＣsml.、容量値が比較的大きい第２キャパシタＣlrg.、および、３つのスイッチＳＷ１,ＳＷ２,ＳＷ３を有する。

スイッチＳＷ１とトランジスタＴＲ０が、電源電圧Ｖddと接地電位との間に接続されている。トランジスタＴＲ０は本例ではＮＭＯＳトランジスタからなり、そのゲートとドレインが短絡されてダイオード接続されている。トランジスタＴＲ０のドレイン（ノードＮＤａ）と接地電位との間に第１キャパシタＣsml.が接続されている。
ノードＮＤａと接地電位との間に、第１キャパシタＣsml.と並列に、スイッチＳＷ２と第２キャパシタＣlrg.とが直列接続されている。スイッチＳＷ２と第２キャパシタＣlrg.との接続点（ノードＮＤｂ）と出力端子Ｔoutとの間にスイッチＳＷ３が接続されている。

図２２（Ｂ）〜図２２（Ｃ）に示す各パルス波形では、ハイレベルで対応するスイッチがオンする。
回路動作では、まず、時間Ｔ０にてスイッチＳＷ１をオンし（図２２（Ｂ））、同時に、スイッチＳＷ３をオンする（図２２（Ｄ））。このときスイッチＳＷ２はオフしている（図２２（Ｃ））。
スイッチＳＷ１がオンすると、電源電圧Ｖddからの電荷供給によりノードＮＤａの電位が急速に電源電圧レベルに立ち上がる。そのためトランジスタＴＲ０がオンし、ノードＮＤａの電位が低下する。しかし、トランジスタＴＲ０はダイオード接続されているため、ノードＮＤａの電位がトランジスタＴＲ０の閾値電圧Ｖth0となると、当該トランジスタがカットオフし、そのときのノードＮＤａ電位（＝閾値電圧Ｖth0）が第１キャパシタＣsml.に保持される。
一方、スイッチＳＷ３はオンからオフするタイミング（時間Ｔ１）で第２キャパシタＣlrg.の保持電圧をサンプリングして出力端子Ｔoutから出力する。
ノードＮＤａ電位（第１キャパシタＣsml.の保持電圧）は、ＴＦＴで構成されているトランジスタＴＲ０のリークの影響で徐々に低下する。この電位低下はノードＮＤｂでも同様である。

トランジスタＴＲ０がカットオフして後の時間Ｔ２にて、スイッチＳＷ２をオンする（図２２（Ｃ））。これにより第１キャパシタＣsml.と第２キャパシタＣlrg.の保持電荷の再配分が行われ、ノードＮＤｂの電位が上昇する。このときキャパシタ容量（キャパシタンス）の差が十分大きければ（Ｃlrg.＞＞Ｃsml.）、第１キャパシタＣsml.の保持電荷がほぼそのまま第２キャパシタＣlrg.に移送される。

これにより、時間Ｔ２のノードＮＤｂの電位上昇幅がほぼ閾値電圧Ｖth0と同じ程度になる。
以後、時間Ｔ０〜時間Ｔ２の動作を同じ周期で繰り返す。
この回路動作は、ＴＦＴによるリークがなければ昇圧であるが、ＴＦＴによるリーク速度を考慮した適切なタイミング設計により、出力からはトランジスタＴＲ０の閾値電圧Ｖth0を示すほぼ一定なＤＣ電圧として代表閾値電圧ＶＴＨＸ０が出力される。なお、必要ならさらに平滑化を行うとよい。

オフセット電源発生回路５１は、ＶＴＨ供給回路５２から入力した代表閾値電圧ＶＴＨＸ０を基に、正しい輝度で画素発光が可能な移動度補正時間となるような値を有する電源オフセットΔＶＤＤだけ、電源電圧ＶＤＤＶｘの電位を上げる。これにより、第１実施形態と同様な効果が得られる。

《第７実施形態》
図２３に、本実施形態に関わる、スキャナ電源電位を補正する電位補正回路５Ｃの配置を示す。
この図で図９と画素アレイ２Ａの構成自体は共通し、ＶＴＨ供給回路５２の構成および動作は第６実施形態と共通するため、これらの構成および動作は同一符号を付して説明を省略する。

図２３に図解する電位補正回路５Ｃは、図２１のオフセット電源発生回路５１に変えてスロープ電源発生回路５３を設けている。
スロープ電源発生回路５３は、図８（Ａ）に示す電源波形発生回路４１３と同様にスロープ波形を持つ電源電圧ＶＤＤＶｘを発生させるものであるが、そのスロープのみにオフセットを持たせる回路（不図示）を含む。

図２４に、スロープにオフセットを持たせる波形説明図を示す。
高レベルの電源電圧ＶＤＤＶｘからアナログのスロープを持たせるには、図８（Ａ）に示す電源波形発生回路４１３のようにスイッチで放電カーブを描かせる方法と、図２４に示すように、より複雑なトランジスタ回路で複数の調整点（本例では２点）を持たせる方法とがある。
この後者の、より複雑なトランジスタ回路を用いる方法では、最初の電位低下目標である調整点１を持ち上げるオフセット量(offset1)と、調整点１からの電位低下目標である調整点２を持ち上げるオフセット量(offset2)とを異なる値に独立に制御できる。例えばオフセット量(offset2)をオフセット量(offset1)より大きくし、両方とも上限を代表閾値電圧Ｖthx0とする。
このような電源波形整形では、より精度が高い移動度補正時間の補正が可能である。

つぎに、各画素回路内に電位補正回路を設ける場合の実施形態を、以下の第８〜第１１実施形態にて説明する。

《第８実施形態》
図２５に、本実施形態に関わる画素回路図を示す。
図解する画素回路３Ａｘは、第１実施形態に関わる画素回路３Ａ（図４）に、画素回路ごとに電位補正回路５Ａｎ（図１０参照）を付加したものである。
電位補正回路５Ａｎは、所定トランジスタＴｒｘであるサンプリング・トランジスタＴｒ１のゲートと、第１スキャン信号ＶＳＣＡＮ１(i)を供給する所定走査線ＳＣＡＮＬ１ｙ(i)との間に接続されている。
電位補正回路５Ａｎの構成と動作、画素回路の動作は第１実施形態と同様である。

図２６に、所定トランジスタＴｒｘ（本実施形態ではＴｒ１）とペアトランジスタを構成する電位補正回路５Ａ（本実施形態では５Ａｎ）内のトランジスタ（本実施形態ではＴrcn2）との配置を示す。
第１実施形態で既に述べたように、ペアトランジスタは、特性が揃う蓋然性が高いプロセス上の配置、例えばＥＬＡショットの走査ラインと平行に配置することが望ましい。また、可能な限り２つのトランジスタを近づけて配置することが望ましい。
その他、第１実施形態と同様に、チャネル導電型、サイズ、チャネル電流の流れる向き（ソース、ドレインの配置の向き）を、両トランジスタで揃えることが望ましい。

《第９実施形態》
図２７に、本実施形態に関わる画素回路図を示す。
図解する画素回路３Ｂｘは、第２実施形態に関わる画素回路３Ｂ（図１２）に、画素回路ごとに電位補正回路５Ａｎ（図１０参照）を付加したものである。
電位補正回路５Ａｎは、所定トランジスタＴｒｘであるサンプリング・トランジスタＴｒ１のゲートと、第１スキャン信号ＶＳＣＡＮ１(i)を供給する所定走査線ＳＣＡＮＬ１(i)との間に接続されている。

電位補正回路５Ａｎの構成と動作、画素回路の動作は第２実施形態と同様である。また、ペアトランジスタの配置については、図２６と同様に行うことが望ましい。
その他、第１および第２実施形態と同様に、チャネル導電型、サイズ、チャネル電流の流れる向き（ソース、ドレインの配置の向き）を、両トランジスタで揃えることが望ましい。

《第１０実施形態》
図２８に、本実施形態に関わる画素回路図を示す。
図解する画素回路３Ｃｘは、第３実施形態に関わる画素回路３Ｃ（図１４）に、画素回路ごとに電位補正回路５Ａｐ（図１６参照）を付加したものである。
電位補正回路５Ａｐは、所定トランジスタＴｒｘであるシャント・トランジスタＴＲ４のゲートと、第３スキャン信号ＶＳＣＡＮ３(i)を供給する所定走査線ＳＣＡＮＬ３(i)との間に接続されている。

電位補正回路５Ａｐの構成と動作、画素回路の動作は第３実施形態と同様である。また、ペアトランジスタの配置については、図２６と同様に行うことが望ましい。
その他、第１および第３実施形態と同様に、チャネル導電型、サイズ、チャネル電流の流れる向き（ソース、ドレインの配置の向き）を、両トランジスタで揃えることが望ましい。

《第１１実施形態》
図２９に、本実施形態に関わる画素回路図を示す。
図解する画素回路３Ｄｘは、第４実施形態に関わる画素回路３Ｄ（図１７）に、画素回路ごとに電位補正回路５Ａｐ（図１６参照）を付加したものである。
電位補正回路５Ａｐは、所定トランジスタＴｒｘであるシャント・トランジスタＴｒ６のゲートと、第５スキャン信号ＶＳＣＡＮ５(i)を供給する所定走査線ＳＣＡＮＬ５(i)との間に接続されている。

電位補正回路５Ａｐの構成と動作、画素回路の動作は第４実施形態と同様である。また、ペアトランジスタの配置については、図２６と同様に行うことが望ましい。
その他、第１および第４実施形態と同様に、チャネル導電型、サイズ、チャネル電流の流れる向き（ソース、ドレインの配置の向き）を、両トランジスタで揃えることが望ましい。

以上より、本発明の適用によって、駆動トランジスタ以外のトランジスタについて閾値電圧変動の影響を有効に排除または抑制した表示装置および表示パネルを提供することが可能となる。

本発明の実施形態に共通な有機ＥＬディスプレイの主要構成を示すブロック図である。 （Ａ）と（Ｂ）は、本発明の実施形態に関わる概略的な画素回路の構成と、２つの電源ＡＣ駆動方法を示す回路図である。 （Ａ）と（Ｂ）は、本発明の他の実施形態に関わる概略的な画素回路の構成を示す回路図である。 第１実施形態に関わる画素回路図である。 （Ａ）〜（Ｇ）は、パルスのエッジ傾斜を行っていない場合の動作タイミングチャートである。 （Ａ）〜（Ｇ）は、第１実施形態に関わる動作タイミングチャートである。 図４（Ａ）における傾斜エッジ部の拡大図を含む波形図である。 （Ａ）は、後方エッジ傾斜波形の発生回路を示す回路図である。（Ｂ１）〜（Ｂ７）は、（Ａ）に示す回路の動作タイミングチャートである。 電位補正回路の第１配置例を示すブロック図である。 Ｎチャネル型の電位補正回路のシンボル（Ａ）、等価回路（Ｂ）および入出力波形（Ｃ）を示す図である。 第１配置例でさらに望ましい配置を示す図である。 第２実施形態に関わる画素回路図である。 （Ａ）〜（Ｆ）は、第２実施形態に関わる動作タイミングチャートである。 第３実施形態に関わる画素回路図である。 （Ａ）〜（Ｇ）は、第３実施形態に関わる動作タイミングチャートである。 Ｐチャネル型の電位補正回路のシンボル（Ａ）、等価回路（Ｂ）および入出力波形（Ｃ）を示す図である。 第４実施形態に関わる画素回路図である。 （Ａ）〜（Ｈ）は、第４実施形態に関わる動作タイミングチャートである。 （Ａ）は、第５実施形態に関わる電位補正回路の、第２配置の一例を示す、走査回路ユニット最終段の回路図である。（Ｂ）は入力波形、（Ｃ）は出力波形を示す図である。 （Ａ）は、第５実施形態に関わる電位補正回路の、第２配置の他の例を示す、走査回路ユニット最終段の回路図である。（Ｂ）は入力波形、（Ｃ）は出力波形を示す図である。 第６実施形態に関わる電位補正回路の第３配置の一例を示す図である。 （Ａ）はＶＴＨ供給回路の回路構成を模式的に示す図である。（Ｂ）〜（Ｆ）は、（Ａ）の回路の動作タイミングチャートである。 第７実施形態に関わる電位補正回路の、第３配置の他の例を示す図である。 スロープにオフセットを持たせる波形説明図である。 第８実施形態に関わる画素回路図である。 さらに望ましいペアトランジスタの配置を示す図である。 第９実施形態に関わる画素回路図である。 第１０実施形態に関わる画素回路図である。 第１１実施形態に関わる画素回路図である。

符号の説明

１…有機ＥＬディスプレイ、２…表示部、２Ａ…画素アレイ、３(i,j)…第ｉ行,第ｊ列の画素回路、３Ａ,３Ａｘ,３Ｂ,３Ｂｘ,３Ｃ,３Ｃｘ,３Ｄ,３Ｄｘ…画素回路、３１(i,j)…補正部、４…Ｖスキャナ、４１…第１スキャナ、４２…第２スキャナ、４ｋ…第ｋスキャナ、４１１…シフトレジスタおよびロジック回路、４１２…出力バッファ、４１３…電源波形生発生路、５Ａ,５Ａｎ,５Ａｐ,５Ｂ…電位補正回路、５１…オフセット電源発生回路、５２…ＶＴＨ供給回路、５３…スロープ電源発生回路、ＯＬＥＤ(i,j)…有機発光ダイオード、Ｔｒ１…サンプリング・トランジスタ、Ｔｒ２…発光終点制御トランジスタ、Ｔｒ３…駆動トランジスタ、ＴＲ４,ＴＲ６…シャント・トランジスタ、Ｔｒ５…オフセット・トランジスタ、Ｃｓ…保持キャパシタ、Ｃｓ１…第１キャパシタ、Ｃｓ２…第２キャパシタ、Ｃoled…有機発光ダイオード容量、Ｃsig…信号線容量、ＮＤｃ…発光制御ノード、ＶＳＣＡＮ１(i)等…スキャン信号、ＳＩＧ(j)…信号入力線、Ｖsig…データ電圧、Ｖofs…オフセット電圧、Ｖini…初期電圧、ＶＥＬ…ＯＬＥＤ駆動電圧、ＶＤＤ１…第１電源電圧、ＶＳＳ１…第２電源電圧、ΔＶＤＤ…電源オフセット、(offset)…スロープオフセット量、ＶＴＨＸ０…代表閾値電圧

Claims (24)

1. サンプリング・トランジスタおよび駆動トランジスタを含む複数のトランジスタと、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリング・トランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、前記駆動トランジスタと共に駆動電流経路に直列接続されている発光素子と、をそれぞれが有し、前記駆動トランジスタの発光制御ノードの電位に応じた駆動電流で前記発光素子が発光する画素回路が行列状に配置されている画素回路アレイと、
   前記複数のトランジスタのうち前記駆動トランジスタを除くトランジスタの制御ノードを、前記画素回路アレイの行方向の各配列内で同じトランジスタごとに共通接続する複数の走査線と、
   前記複数の走査線へのパルスの印加を制御する駆動回路と、
   前記複数の走査線により制御されるトランジスタのうち所定トランジスタの制御ノードに所定の前記走査線を介して供給されるパルスの電位を、前記所定トランジスタの閾値電圧に応じて補正する電位補正回路と、
   を備える表示装置。
2. 前記駆動回路は、前記複数の走査線それぞれに印加する各パルスの持続時間と印加タイミングを制御することにより、以下の動作、即ち、
   前記駆動トランジスタの閾値電圧に応じた電圧を前記保持キャパシタに保持させる閾値電圧の保持動作と、
   前記サンプリング・トランジスタをオンすることにより前記データ電圧をサンプリングし前記保持キャパシタの保持電圧に追加する書き込み動作と、
   前記発光制御ノードの発光前電位確定の終点を制御する前記所定トランジスタの制御ノードに対し、前方と後方の少なくとも後方のエッジに傾斜を持たせたエッジ傾斜パルスを、所定の走査線を介して供給し、当該傾斜の傾きと前記保持キャパシタの保持電位により決まる時間だけ、前記駆動トランジスタの電流チャネルを介した充電又は放電により前記保持キャパシタの保持電位を前記駆動トランジスタの駆動能力に応じて補正する駆動力補正動作と、
   を行い、前記発光制御ノードの確定電位に応じた駆動電流で前記発光素子を発光させる
   請求項１に記載の表示装置。
3. 前記電位補正回路は、前記所定トランジスタの制御ノードと前記駆動回路とを接続する前記所定の走査線の途中に、前記画素回路アレイの行方向の配列ごとに設けられ、対応する前記行方向の配列内に含む前記所定トランジスタの閾値電圧値に応じて電圧降下量が決められ、当該閾値電圧が大きいほど入力に対する出力の振幅を電圧降下によって、より大きく制限する
   請求項１または２に記載の表示装置。
4. 前記駆動回路は、前記所定の走査線に印加する前記パルスを制御する走査回路ユニットを、前記画素回路アレイの行方向の配列ごとに有し、
   前記走査回路ユニットそれぞれの出力段に、対応する前記行方向の配列内に含む前記所定トランジスタの閾値電圧値に応じて電圧降下量が決められ、当該閾値電圧が大きいほど出力の振幅を電圧降下によってより大きく制限する前記電位補正回路が設けられている
   請求項１または２に記載の表示装置。
5. 前記電位補正回路は、ソースとドレインの一方がゲートに接続されている第１補正トランジスタと、ソースとドレインの他方がゲートに接続されている第２補正トランジスタとを有し、
   前記第１および第２補正トランジスタのソース同士、ドレイン同士が共通接続されて、前記電位補正回路の入力と出力間に接続されている
   請求項１または２に記載の表示装置。
6. 前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、
   前記電圧降下トランジスタは、画素回路ごとに設けられている前記所定トランジスタとサイズが等しい
   請求項１または２に記載の表示装置。
7. 前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、
   前記電圧降下トランジスタは、画素回路ごとに設けられている前記所定トランジスタとチャネル電流の流れる向きが等しくなるように配置されている
   請求項１〜６の何れかに記載の表示装置。
8. 前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、
   前記電圧降下トランジスタと前記画素回路内の前記複数のトランジスタは、レーザースポット照射のアニールにより非晶質シリコン膜を結晶化して形成される多結晶シリコン膜に形成されている薄膜トランジスタから構成され、
   前記電位補正回路と、当該補正回路の電圧降下後の前記パルスが前記所定の走査線を介して供給される画素回路の行配列とがほぼ直線上に並ぶように配置され、かつ、当該直線状の配置と前記レーザースポット照射の長軸方向とがほぼ平行である
   請求項３または４に記載の表示装置。
9. 前記駆動回路は、前記所定の走査線に印加する前記パルスを制御する走査回路ユニットを、前記画素回路アレイの行方向の配列ごとに有し、
   全ての前記走査回路ユニットに対して供給する共通電源電圧を、スロープを有する電源低下波形を周期的に持たせて発生させる電源波形発生回路が前記駆動回路に接続され、
   前記電位補正回路は、前記電源波形発生回路内で、前記共通電源電圧の出力線に対し、当該共通電源電圧の電位を、前記画素回路アレイ内に含まれる前記所定トランジスタの閾値電圧値に応じて上昇可能に構成されている
   請求項１に記載の表示装置。
10. 前記駆動回路は、前記所定の走査線に印加する前記パルスを制御する走査回路ユニットを、前記画素回路アレイの行方向の配列ごとに有し、
    全ての前記走査回路ユニットに対して供給する共通電源電圧を、スロープを有する電源低下波形を周期的に持たせて発生させる電源波形発生回路が前記駆動回路に接続され、
    前記電位補正回路は、前記電源波形発生回路内で、前記共通電源電圧の出力線に対し、前記電源低下波形の最大低下電位およびスロープ形状を、前記画素回路アレイ内に含まれる前記所定トランジスタの閾値電圧値に応じて変更可能に構成されている
    請求項１に記載の表示装置。
11. 前記電位補正回路は、前記所定トランジスタの閾値電圧値を供給する回路を含む
    請求項９または１０に記載の表示装置。
12. 前記閾値電圧値を供給する回路は、前記所定トランジスタと同じサイズで、チャネル電流の流れる向きが同じトランジスタを含み、当該トランジスタの閾値電圧値を測定して前記共通電源電圧の電位変更を行う回路部分に出力するように構成されている
    請求項１１に記載の表示装置。
13. 前記閾値電圧値を付与する回路は、閾値電圧値が予め記憶されているメモリ回路である
    請求項１１に記載の表示装置。
14. 前記画素回路内で、
    １本目の前記所定の走査線により駆動される前記サンプリング・トランジスタが、前記駆動トランジスタの前記発光制御ノードと、前記データ電圧を供給する一の信号線との間に接続され、
    前記保持キャパシタが、前記発光制御ノードと、前記駆動トランジスタおよび前記発光素子の接続ノードとの間に接続され、
    前記発光制御ノードへのオフセット電圧供給を２本目の前記走査線により駆動されて制御するオフセット・トランジスタが、前記発光制御ノードに接続されている
    請求項１または２に記載の表示装置。
15. 前記駆動回路は、前記２本の走査線へのパルス印加を独立に行い、かつ、前記駆動電流経路に印加される電源電圧のパルス駆動により前記電源供給を制御する
    請求項１４に記載の表示装置。
16. 前記画素回路は、
    前記駆動トランジスタとハイレベルの電源電圧の供給線との間に接続され、３本目の前記走査線により駆動される発光終点制御トランジスタと、
    前記駆動トランジスタと前記発光素子の接続ノードに対し、４本目の前記走査線により駆動されて初期電圧の設定を行う初期設定トランジスタと、
    をさらに有する
    請求項１４に記載の表示装置。
17. 前記画素回路内で、
    １本目の前記走査線により駆動される前記サンプリング・トランジスタの前記データ電圧の出力ノードと、所定の電圧供給線との間に、前記保持キャパシタが接続され、
    前記サンプリング・トランジスタの前記出力ノードに、当該出力ノードへのオフセット電圧供給を２本目の前記走査線により駆動されて制御するオフセット・トランジスタが接続され、
    前記サンプリング・トランジスタの前記出力ノードと前記発光制御ノードとの間に、結合キャパシタが接続され、
    ３本目の前記走査線により駆動される発光終点制御トランジスタが、前記駆動トランジスタと前記発光素子との間に接続され、
    ４本目の前記所定の走査線により駆動が制御され前記駆動力補正動作時にターンオンする短絡トランジスタが、前記駆動トランジスタおよび前記発光終点制御トランジスタの接続ノードと前記発光制御ノードとの間に接続されている
    請求項１または２に記載の表示装置。
18. 前記画素回路内で、
    １本目の前記走査線により駆動される前記サンプリング・トランジスタの前記データ電圧の出力ノードと、所定の電圧供給線との間に、前記保持キャパシタが接続され、
    前記サンプリング・トランジスタの前記出力ノードに、当該出力ノードへのオフセット電圧供給を２本目の前記走査線により駆動されて制御するオフセット・トランジスタが接続され、
    前記サンプリング・トランジスタの前記出力ノードと前記発光制御ノードとの間に、結合キャパシタが接続され、
    ３本目の前記走査線により駆動される発光終点制御トランジスタが、前記駆動トランジスタと前記発光素子との間に接続され、
    ４本目の前記走査線により駆動が制御される短絡トランジスタが、前記駆動トランジスタおよび前記発光終点制御トランジスタの接続ノードと前記発光制御ノードとの間に接続され、
    ５本目の前記所定の走査線により駆動され前記駆動力補正動作時にターンオンする放電トランジスタが、前記駆動トランジスタおよび前記発光終点制御トランジスタの接続ノードと、前記サンプリング・トランジスタが接続されて前記データ電圧を供給する信号線との間に接続されている
    請求項１または２に記載の表示装置。
19. サンプリング・トランジスタおよび駆動トランジスタを含む複数のトランジスタと、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリング・トランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、前記駆動トランジスタと共に駆動電流経路に直列接続されている発光素子と、をそれぞれが有し、前記駆動トランジスタの発光制御ノードの電位に応じた駆動電流で前記発光素子が発光する画素回路が行列状に配置されている画素回路アレイと、
    前記複数のトランジスタのうち前記駆動トランジスタを除くトランジスタの制御ノードを、前記画素回路アレイの行方向の各配列内で同じトランジスタごとに共通接続する複数の走査線と、
    前記複数の走査線により制御されるトランジスタのうち所定トランジスタの制御ノードと、当該制御ノードにパルスを供給する所定の走査線との間に画素回路ごとに設けられ、前記所定トランジスタの閾値電圧に応じて前記パルスの電位を制御する電位補正回路と、
    を有する表示パネル。
20. 前記画素回路アレイの駆動回路を、さらに有し、
    前記駆動回路は、前記複数の走査線それぞれに印加する各パルスの持続時間と印加タイミングを制御することにより、以下の動作、即ち、
    前記駆動トランジスタの閾値電圧に応じた電圧を前記保持キャパシタに保持させる閾値電圧の保持動作と、
    前記サンプリング・トランジスタをオンすることにより前記データ電圧をサンプリングし前記保持キャパシタの保持電圧に追加する書き込み動作と、
    前記発光制御ノードの発光前電位確定の終点を制御する前記所定トランジスタの制御ノードに対し、前方と後方の少なくとも後方のエッジに傾斜を持たせたエッジ傾斜パルスを、所定の走査線を介して供給し、当該傾斜の傾きと前記保持キャパシタの保持電位により決まる時間だけ、前記駆動トランジスタの電流チャネルを介した充電又は放電により前記保持キャパシタの保持電位を前記駆動トランジスタの駆動能力に応じて補正する駆動力補正動作と、
    を行い、前記発光制御ノードの確定電位に応じた駆動電流で前記発光素子を発光させる
    請求項１９に記載の表示パネル。
21. 前記電位補正回路は、ソースとドレインの一方がゲートに接続されている第１補正トランジスタと、ソースとドレインの他方がゲートに接続されている第２補正トランジスタとを有し、
    前記第１および第２補正トランジスタのソース同士、ドレイン同士が共通接続されて、前記電位補正回路の入力と出力間に接続されている
    請求項１９または２０に記載の表示パネル。
22. 前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、
    前記電圧降下トランジスタは、画素回路ごとに設けられている前記所定トランジスタとサイズが等しい
    請求項１９または２０に記載の表示パネル。
23. 前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、
    前記電圧降下トランジスタは、画素回路ごとに設けられている前記所定トランジスタとチャネル電流の流れる向きが等しくなるように配置されている
    請求項１９〜２２の何れかに記載の表示パネル。
24. 前記電位補正回路は、入力と出力の一方の電圧を閾値電圧に応じた量だけ低下させて他方に出力する電圧降下トランジスタを有し、
    前記電圧降下トランジスタと前記画素回路内の前記複数のトランジスタは、レーザースポット照射のアニールにより非晶質シリコン膜を結晶化して形成される多結晶シリコン膜に形成されている薄膜トランジスタから構成され、
    前記電位補正回路と、当該補正回路の電圧降下後の前記パルスが前記所定の走査線を介して供給される画素回路の行配列とがほぼ直線上に並ぶように配置され、かつ、当該直線状の配置と前記レーザースポット照射の長軸方向とがほぼ平行である
    請求項１９または２０に記載の表示パネル。

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