TW201918928A - 物理不可複製功能產生器 - Google Patents

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科馬克 麥可 歐康尼爾
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Abstract

本揭露公開一種物理不可複製功能（PUF）產生器。PUF產生器包括：PUF單元陣列，包括多個位元單元，各個位元單元中包括至少兩個預充電電晶體、至少一個致能電晶體及至少兩個存儲節點，其中至少兩個存儲節點通過至少兩個預充電電晶體中相應的預充電電晶體以實質上相同的電壓被預充電，從而使得多個位元單元中的每一者能夠具有第一亞穩邏輯狀態；以及驗證電路，耦接到PUF單元陣列，其中驗證電路被配置成通過在PUF單元陣列的至少一列中的位元單元中的每一者中接通至少一個致能電晶體並關斷至少兩個預充電電晶體來存取並確定PUF單元陣列的至少一列中的位元單元的第二邏輯狀態，且基於為PUF單元陣列的至少一列中的位元單元所確定的第二邏輯狀態來產生PUF簽名。

Description

物理不可複製功能產生器
本揭露涉及一種物理不可複製功能（PUF）產生器電路。
隨著積體電路在為各種不同應用提供不同類型資訊的電子裝置中的使用的增加，越來越需要充分保護可能存儲在電子裝置內的敏感性及/或關鍵性資訊，以將對此種資訊的存取權僅限於具有存取許可權的其他裝置。物理不可複製功能（physically unclonable function，PUF）產生器是通常位於積體電路內的物理結構，所述物理結構回應於對PUF產生器的輸入（例如，質詢/請求）而提供數個對應輸出（例如，回應），以創建積體電路的獨有身份。由於PUF產生器基於製造工藝的固有性質，因此PUF相對於傳統的驗證方法具有各種優點，傳統的驗證方法是將身份登記在可能較輕易地被模仿及/或被進行反向工程設計的裝置上。
存在包括基於延遲鏈的PUF產生器及基於記憶體的PUF產生器在內的許多不同的實作方法。基於延遲鏈的PUF產生器採用包括數個邏輯裝置的一組延遲鏈，且可使用不同的延遲作為PUF簽名。另一方面，基於記憶體的PUF產生器將記憶體裝置（通常為靜態隨機存取記憶體（static random-access memory，SRAM）裝置或動態隨機存取記憶體（dynamic random-access memory，DRAM）裝置）的陣列中的變化轉變成二進位序列。這兩種方法均基於由半導體製造工藝中的內在變化在各裝置中引起的物理性質隨機性。PUF產生器候選項應為獨有、不可克隆且可靠的。此外，其還應具有小的面積、高的吞吐率（throughput rate）、低的等待時間及低的功率消耗。當前，基於SRAM的PUF產生器及基於DRAM的PUF產生器均具有各種局限性。舉例來說，基於SRAM的PUF產生器僅可在啟動（boot）時間期間被存取，且不提供強的PUF配置（即，CRP的數目）。需要開發一種在提供大的CRP空間的同時可在執行時間期間被查詢的PUF產生器。
根據本揭露的實施例，物理不可複製功能（PUF）產生器包括PUF單元陣列以及驗證電路。PUF單元陣列包括多個位元單元。所述多個位元單元中的每一者包括至少兩個預充電電晶體、至少一個致能電晶體及至少兩個存儲節點。所述至少兩個存儲節點通過所述至少兩個預充電電晶體中相應的預充電電晶體以實質上相同的電壓被預充電，從而使得所述多個位元單元中的每一者具有第一亞穩邏輯狀態。驗證電路耦接到所述PUF單元陣列。所述驗證電路被配置成通過在所述PUF單元陣列的至少一列中的位元單元中的每一者中接通所述至少一個致能電晶體，並關斷所述至少兩個預充電電晶體來存取並確定所述PUF單元陣列的所述至少一列中的所述位元單元的第二邏輯狀態，且基於為所述PUF單元陣列的所述至少一列中的所述位元單元所確定的所述第二邏輯狀態來產生PUF簽名。
根據本揭露的實施例，用於產生物理不可複製功能（PUF）簽名的方法包括：通過以下操作在PUF單元陣列的多個行及至少一列中的多個位元單元中的每一者中以實質上相同的電壓來均衡至少兩個存儲節點：接通與所述多個位元單元中的每一者耦接的至少兩個預充電電晶體，從而使得所述多個位元單元中的每一者具有第一亞穩邏輯狀態，其中所述多個位元單元中的每一者包括至少一個致能電晶體、至少兩個存取電晶體及至少兩個存儲節點；通過以下操作來使所述多個位元單元中的每一者中的所述第一亞穩邏輯狀態穩定化成第二邏輯狀態：接通所述至少一個致能電晶體並關斷所述至少兩個存取電晶體，從而使得所述多個位元單元中的每一者確定第二邏輯狀態；以及通過接通所述至少兩個存取電晶體以讀出所述多個位元單元的所述第二邏輯狀態來產生PUF簽名。
根據本揭露的實施例，物理不可複製功能（PUF）產生器包括PUF單元陣列以及驗證電路。PUF單元陣列包括多個位元單元。所述多個位元單元中的每一者預配置有第一邏輯狀態。驗證電路耦接到所述PUF單元陣列。所述驗證電路被配置成在多個存取時間在至少一個加強條件下遞迴地存取所述PUF單元陣列的至少一列中的位元單元以檢測對應的所述第一邏輯狀態何時轉態成第二邏輯狀態，且基於為所述PUF單元陣列的所述至少一列中的所述位元單元所確定的所述第二邏輯狀態來產生PUF簽名。
以下公開內容闡述用於實作主題的不同特徵的各種示例性實施例。以下闡述元件及構造的具體實例以簡化本揭露。當然，這些僅為實例且不應為限制性。例如，應理解，當將元件稱為“連接到”或“耦接到”另一元件時，所述元件可直接連接到或直接耦接到所述另一元件，或者可存在一個或多個中間元件。
此外，為易於說明，本文中可能使用例如“在...下方（beneath）”、“在...下麵（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。另外，應理解，當將元件稱為“連接到”或“耦接到”另一元件時，所述元件可直接連接到或直接耦接到所述另一元件，或者可能存在一個或多個中間元件。
本文所述的特徵可被實施為不同形式而不應被解釋為僅限於本文所述的實例。而是，提供本文所述的實例是為了使本揭露透徹及完整起見，且將向所屬領域中的普通技術人員傳達本揭露的完整範圍。將不參照附圖對某些實施例進行更詳細闡述。
在以下說明中，甚至在不同的圖式中也為相同的元件使用相同的圖式參考編號。提供在說明中所界定的內容（例如詳細構造及元件）是為了輔助全面地理解預設實例。因此，顯而易見，能夠在無那些具體界定的內容的情況下實施各實施例。此外，由於眾所周知的功能或構造將會因不必要的細節而使實施例模糊不清，因此不再對所述功能或構造進行詳細闡述。
儘管例如“第一”或“第二”等表達語潛在地用於指代各種元件，然而所述元件不受所述表達語限制。所述表達語僅用於將一個元件與另一元件區分開。
本文所使用的表達語僅用於解釋具體實施例而非為限制性。除非另有規定，否則呈單數形式的表達語囊括複數意義。在本說明通篇中，表達語“包括”或“具有”僅用於表示存在本文所述的特性、數目、步驟、操作、元件、元件或其組合，但並不排除存在其他特性、數目、步驟、操作、元件、元件或這各項的組合、或者額外方面中的一者或多者的可能性。
物理不可複製功能（PUF）產生器通常用於驗證及私密金鑰存儲，而無需安全的電可擦除可程式設計唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）及/或其他昂貴的硬體（例如，帶後備電池的靜態隨機存取記憶體）。並非將金鑰存儲在數位記憶體中，PUF產生器基於其獨有的由內在工藝變化引起的物理特性來匯出金鑰，以將其自身與甚至由同一製作工藝生產的其他PUF產生器區別開。通常，此種金鑰被稱為“PUF簽名”。可使用數個參數的變化（例如門延遲、閾值電壓、加電狀態、交叉耦接的反相器之間的強度差異、及/或積體電路（integrated circuit，IC）的各種物理特性中的任一者）來界定此種PUF簽名。
在使用基於記憶體的PUF產生器中的每一位元單元的製造可變性來產生PUF簽名的實例中，可使用在根本上有缺陷且不均勻的製造工藝中由前述參數變化為每一位元單元引起的本征趨勢來判斷此種位元單元是否適於（即，是否具有產生邏輯狀態“1”或“0”的強傾向）提供可靠的PUF簽名，根據本揭露的各種實施例，使用不同的技術來觸發此種判斷過程。應理解，即使SRAM裝置包括在設計上對稱的單元（位元單元），一種或多種製造可變性仍可使SRAM裝置的每一位元單元是獨有的，且其獨有性中的一者在SRAM裝置被存取（例如，被加電、讀取、寫入等時）固有地傾向於處於高狀態（即，邏輯“1”）或處於低狀態（即，邏輯“0”）。換句話說，每一位元單元可具有呈現邏輯“1”或邏輯“0”的本征趨勢，且此外，一些位元單元可具有強本征趨勢而一些位元單元可具有弱本征趨勢。當位元單元具有強本征趨勢時，所述位元單元在基於記憶體的PUF產生器被評估及存取時可在較長時間內保持處於其“優選的（preferred）”邏輯狀態或者可非常快速地及/或以統計上較高的頻率轉變成其“優選的”邏輯狀態。在一些實施例中，此種位元單元可被稱為“穩定位元單元”。當位元單元具有弱本征趨勢時，所述位元單元不具有“優選的”邏輯狀態。也就是說，當基於記憶體的PUF產生器被存取時，具有弱本征趨勢的位元單元有時可呈現（例如，保持處於或轉變成）高狀態，且有時呈現（例如，保持處於或轉變成）低狀態，而無統計偏向性。在一些實施例中，此種位元單元可被稱為“不穩定位元單元”。穩定位元單元的邏輯狀態的二進位序列被彙編為基於記憶體的PUF產生器的PUF簽名。本揭露呈現相對於目前發展水準的技術具有多個優點的PUF產生器的各種實施例，以下將詳細地論述所述優點。
圖1說明根據本揭露各種實施例的物理不可複製功能（PUF）產生器100。在圖1所說明的實施例中，PUF產生器100包括PUF單元陣列102、驗證電路104、列解碼器108、行解碼器110、感測放大器116及輸入/輸出（input/output，I/O）電路112。驗證電路104進一步包括PUF控制電路114及時序控制電路106。在一些實施例中，儘管圖1中未示出，然而所有所述元件可彼此耦接且進一步耦接到驗證電路104，以便對所述元件進行控制。雖然在圖1所說明的實施例中，每一元件被示出為單獨的塊，然而各位元單元被排列成行-列配置（即，陣列），以下將參照圖2A的示例性示意圖示出及更詳細地論述所述陣列。PUF單元陣列102包括排列成行-列配置的多個位元單元，其中每一行具有位元線（bit line，BL）及反相位元線（bit line bar，BLB），且每一列具有字元線（word line，WL）。更具體來說，每一行的BL及BLB分別耦接到設置在所述行中的多個位元單元，且所述行中的每一位元單元排列在不同的列上並耦接到各自的（不同）WL。也就是說，PUF單元陣列102的每一位元單元耦接到PUF單元陣列102的一行的BL、PUF單元陣列102的所述行的BLB及PUF單元陣列102的一列的WL。在一些實施例中，BL與BLB是平行地豎直排列，且各WL是平行地水準（即，垂直於BL及BLB）排列。應注意，可根據處於本揭露範圍內的不同的製作技術及裝置佈局設計而以不同方式排列BL、BLB及WL。
列解碼器108被配置成接收PUF單元陣列102的列位址並耦接到所述列地址處的WL。在一些實施例中，行解碼器110可為選用的。行解碼器110被配置成接收PUF單元陣列102的行位址並耦接到所述行地址處的BL及/或BLB。
在一些實施例中，驗證電路104的所有元件（即，PUF控制電路114及時序控制電路106）可耦接到公共資料匯流排以進列相互通信。在一些實施例中，驗證電路104包括輸入埠及輸出埠（兩者均未示出）。驗證電路104的輸入埠被配置成接收請求/質詢。在一些實施例中，驗證電路104的輸出埠被配置成基於PUF單元陣列102的一個或多個列的已穩定化位元單元而將響應（例如，PUF簽名）傳輸到外部裝置。在一些實施例中，此種輸入埠及輸出埠可直接耦接到驗證電路104的PUF控制電路114。也就是說，根據此類實施例，PUF控制電路114被配置成經由輸入埠接收請求且經由輸出埠接收回應。
如以下在圖2B至圖4中詳細所述，驗證電路104使用所公開的技術來評估每一位元單元的邏輯狀態。在一些實施例中，PUF控制電路114可致能對PUF單元陣列102的每一位元單元的電壓供電。在PUF單元陣列102的每一位元單元中，PUF控制電路114致能或禁能各電晶體，以將至少2個存儲節點預充電至相同電壓，以便在所述至少2個存儲節點上提供亞穩（metastable）邏輯狀態。此外，在PUF單元陣列的每一位元單元中，PUF控制電路114還致能或禁能各電晶體以使所述至少2個存儲節點上的亞穩邏輯狀態能夠穩定化。此外，PUF控制電路114選擇PUF單元陣列的一個或多個列並存取所選的一個或多個列中的位元單元，以根據所述位元單元的已穩定化邏輯狀態來產生PUF簽名。
在一些實施例中，PUF控制電路114還被配置成控制（例如，增大或減小）在WL、VDD（電源供電電壓）及GND中的每一者處施加的電壓電位。在一些實施例中，PUF控制電路114還可被配置成控制（例如，增大或減小）在位元單元中的每一者處施加的供電電壓的電壓電位。時序控制電路106可被配置成控制在讀取過程及/或寫入過程期間在WL上施加的WL脈衝的寬度（例如，增大或減小）、脈衝的開始/結束時間及脈衝之間的同步化。在一些實施例中，PUF控制電路114可被實作為PUF單元陣列102外的至少一個單獨的塊。
圖2A說明根據本揭露各種實施例的PUF單元陣列102的示例性電路圖。在一些實施例中，PUF單元陣列102包括多個位元單元200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、及到200-9。雖然圖中僅示出9個位元單元，然而在保持處於本揭露的範圍內的同時，PUF單元陣列102中可包括任何所需數目的位元單元。如上所述，位元單元200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8及200-9排列成行-列配置。更具體來說，在一些實施例中，PUF單元陣列102包括平行排列的位元線（BL）202-1、202-2及202-3、也平行排列的反相位元線（BLB）203-1、203-2、203-3、以及正交於BL及BLB而平行排列的字元線（WL）206-1、206-2及206-3。在一些實施例中，PUF單元陣列102還包括正供電電壓電源（VDD）204-1、204-2及204-3、以及接地/參考電壓（GND）205-1、205-2及205-3。因此，PUF單元陣列102可包括第一多個行（例如，豎直排列）、第二多個列（例如，水準排列），其中每一行包括各自的一對BL 202、BLB 203、一對VDD 204、GND 205，且每一列包括各自的WL 206。
舉例來說，如圖2A所說明的實施例中所示，PUF單元陣列102包括行“A”、“B”及“C”、以及列“a”、“b”及“c”，其中行A包括各自的BL 202-1、BLB 203-1、VDD 204-1及GND 205-1；行B包括各自的BL 202-2、BLB 203-2、VDD 204-2及GND 205-2；行C包括各自的BL 202-3、BLB 203-3、VDD 204-3及GND 205-3；列a包括各自的WL 206-1；列b包括各自的WL 206-2；且列c包括各自的WL 206-3。
此外，每一行包括一個或多個位元單元，所述一個或多個位元單元各自耦接到所述行各自的BL及BLB、以及不同的單獨WL。舉例來說，行A包括位元單元200-1、200-4及200-7，其中位元單元200-1、200-4及200-7各自耦接到BL 202-1、BLB 203-1、VDD 204-1、GND 205-1且分別耦接到WL 206-1、206-2及206-3；行B包括位元單元200-2、200-5及200-8，其中位元單元200-2、200-5及200-8各自耦接到BL 202-2、BLB 203-2、VDD 204-2、GND 205-2且分別耦接到WL 206-1、206-2及206-3；並且行C包括位元單元200-3、200-6及200-9，其中位元單元200-3、200-6及200-9各自耦接到BL 202-3、BLB 203-3、VDD 204-3、GND 205-3且分別耦接到WL 206-1、206-2及206-3。
如上所述，PUF單元陣列102的每一位元單元（例如，200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等）可包括多個電晶體，以感測穩定邏輯狀態並使得能夠對穩定邏輯狀態進行存取。圖2A僅為實例而非為限制性。舉例來說，可根據處於本揭露範圍內的不同的製作技術及裝置佈局設計來以不同方式將VDD 204、GND 205、BL 202、BLB 203及WL 206相對於彼此進行排列。
圖2B說明根據本揭露各種實施例被實作為6T-SRAM位元單元的位元單元200的示例性電路圖。如圖所示，位元單元200包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。由於PUF單元陣列102的各位元單元200彼此實質上類似，因此為清晰起見，以下對位元單元的電晶體的配置及操作的論述將籠統地針對位元單元200。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230彼此耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（storage node，SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（storage node bar，SNB）260處耦接。電晶體M2 211的端G與電晶體M3 212的端G在節點270處耦接在一起，而電晶體M4 213的端G與電晶體M5 214的端G在節點280處耦接在一起。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M4 214的源極端而各自耦接在VDD 204與GND 205之間。在一些實施例中，VDD 204由驗證電路104的PUF控制電路114（圖1）控制。舉例來說，VDD 204可介於VDD的約30%至VDD的約130%的範圍內，其中VDD是當PUF單元陣列102被存取時對PUF單元陣列102的位元單元200中的每一者施加的標稱電壓電位。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230在SNB 260處耦接到電晶體M6 215的汲極端。除耦接到反相器220/230以外，電晶體M1 210及M6 215還均通過閘極端耦接到WL 206，且各自通過其汲極端及源極端而分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元200的存取電晶體。在一些實施例中，電晶體M1 210、M3 212、M5 214及M6 215各自包括n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體，且M2 211及M4 213各自包括p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體。雖然圖2B所說明的實施例示出M1至M6是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M6中的至少一者，例如，雙極結晶體管（bipolar junction transistor，BJT）、高電子遷移率電晶體（high-electron mobility transistor，HEMT）等。
大體來說，當位元單元200（例如，200-1、200-2、200-3、200-4等）呈現/存儲資料位元時，位元單元的第一節點250被配置成處於第一邏輯狀態（“1”或“0”），且SRAM位元位元單元的第二節點260被配置成處於第二邏輯狀態（“0”或“1”），其中第一邏輯狀態與第二邏輯狀態彼此互補。在一些實施例中，第一節點250處的第一邏輯狀態是由位元單元存儲的資料位元。當位元單元200呈現資料位元（例如，邏輯“1”）時，節點250被配置成處於邏輯“1”狀態，且節點260被配置成處於邏輯“0”狀態。
更具體來說，可通過使用對應的BL 202、BLB 203、VDD 204、GND 205及WL 206將此種資料位元寫入到位元單元200。作為代表性實例，為將邏輯“1”寫入到位元單元200，在一些實施例中，PUF控制電路114通過將VDD 204上拉至所需值（例如，VDD）來接通位元單元200。然後，PUF控制電路114將WL 206上拉至所需“WL電壓”（例如，VDD），以使得存取電晶體M1 210及M6 215被接通。更具體來說，WL 206在某一時間週期（下文稱為“WL脈衝寬度”）內保持處於WL電壓下，所述時間週期可由時序控制電路106控制。在WL脈衝寬度（即，電晶體M1 210及M6 215保持接通）期間，BL 202及BLB 203各自分別被施加有與高邏輯狀態對應的第一電壓（例如，VDD）及與低邏輯狀態對應的第二電壓（例如，接地），以將邏輯“1”寫入到節點250且將邏輯“0”寫入到節點260。另一方面，為從位元單元200讀出所寫入的或所存儲的邏輯狀態，在一些實施例中，PUF控制電路114將位元單元200的VDD 204上拉至約VDD。PUF控制電路114然後將BL 202及BLB 203預充電至VDD。PUF控制電路114將WL 206上拉至所需WL電壓（例如，VDD），以使得存取電晶體M1 210及M6 215被接通。因此，通過比較出BL 202與BLB 203之間的電壓差或電流差來讀出存儲在位元單元200中的邏輯狀態。
綜上所述，根據各種實施例，PUF單元陣列的每一位元單元具有強本征趨勢或弱本征趨勢。當位元單元具有強本征趨勢時，位元單元被歸類為穩定位元單元且因此具有優選的邏輯狀態。當位元單元具有弱本征趨勢時，位元單元被歸類為不穩定位元單元且因此不具有優選的邏輯狀態。在一些實施例中，可通過“加強讀取/寫入”技術來確定位元單元（即，穩定或不穩定）的穩定性。圖3旨在論述使用“加強寫入/讀取”技術來確定當缺少強寫入信號或強讀取信號時每一位元單元的本征趨勢。由於這些技術是由在圖1至圖2B中所述的組件中的一者或多者來執行，因此將結合圖1至圖2B來提供以下對圖3的論述。
圖3說明根據本揭露各種實施例用於為PUF單元陣列102提供加強讀取/寫入技術以產生PUF簽名的信號的波形。在圖3中，使用時鐘信號（CLK）301作為其他信號的參考。在CLK 301的每一時鐘週期，字元線（WL）206上的WL信號302兩次形成上升脈衝。在一些實施例中，在讀取週期310及313期間可使用第一脈衝作為字元線選擇來執行讀取操作，而在寫入週期311及314期間可使用第二脈衝作為字元線選擇來執行寫入操作。
在預充電週期312期間可使用位元線（BL）預充電信號303來執行位元線預充電，以使圖2B所示的BL 202及BLB 203為有待進行的讀取操作而作準備。讀取行選擇信號304說明用於為了使感測放大器116在讀取週期310及313期間進行處理而在位元線信號集合之間進行選擇的行選擇信號的時序。寫入行選擇信號305說明用於為了在寫入週期311及314期間寫入資料而在位元線信號集合之間進行選擇的寫入行選擇信號的時序。感測放大器致能（sense amplifier enable，SAE）306用於致能圖1所示感測放大器116。SAE 306是在讀取週期310及313恰好結束時執行，以使得能夠在感測位元線值之前向位元線上進行最大電荷轉移。
圖3進一步說明根據本揭露各種實施例當使用加強寫入/讀取方法來寫入及讀出位元單元200的邏輯狀態時在BL 202、BLB 203、VDD 204、GND 205及WL 206上存在的示例性信號。可通過限制包括VDD值、GND值、WL電壓值、WL脈衝寬度、BL/BLB預充電電壓值、感測放大器致能（SAE）等在內的一個或多個參數來實現加強寫入/讀取方法。在其中遞迴地對這些參數中的至少一者進行限制的寫入/讀取週期期間，PUF單元陣列102的位元單元200的初始邏輯狀態可被維持或轉態，這取決於位元單元的本征趨勢。通過在每一遞迴寫入/讀取週期中收集位元單元的邏輯狀態（這對應於在每一週期中使一個參數具有一個特定值（例如，與其正常值相比被增大或減小的值）），可產生PUF簽名，即，邏輯狀態2維圖（位址與週期的關係）。
參照圖3，可通過修改在讀取週期及/或寫入週期期間施加的VDD（包括在讀取週期期間使用減小的VDD 320以及在寫入週期期間使用增大的VDD 326）來進行在圖1及圖2A中所呈現的具有PUF單元陣列102的PUF產生器100上使用加強寫入/讀取技術來產生PUF簽名。此外，還可通過修改WL電壓及WL脈衝寬度（包括在讀取週期期間使用減小的WL電壓330、在寫入週期期間使用減小的WL電壓332、在讀取週期期間使用減小的WL脈衝寬度334以及在寫入週期期間使用減小的WL脈衝寬度336）來進行在圖1及圖2A中所呈現的具有PUF單元陣列102的PUF產生器100上使用加強寫入/讀取技術來產生PUF簽名。此外，根據本揭露的各種實施例，還可在寫入週期及/或讀取週期期間引入減小的BL/BLB預充電電壓340及減小的SAE 350。圖3示出可使用此種技術遞迴地加以限制以產生PUF簽名的數個參數。然而，應注意，需要至少一個參數，且使用多個參數的組合來執行此種技術也處於本揭露的範圍內。雖然在圖3中如2個寫入/讀取週期中的箭頭所示僅示出4個遞迴地對前述參數進行限制的步驟，然而可利用任何數目個步驟及寫入/讀取週期，並且這處於本揭露的範圍內且可由圖1所示驗證電路104的PUF控制電路114及時序控制電路106控制。
在一些實施例中，為對位元單元200執行加強寫入，根據各種實施例，可在寫入週期期間引入減小的VDD 326。類似地，於在減小的VDD 326下對位元單元200寫入邏輯狀態之前，位元單元200已被寫入有第一邏輯狀態。在一些實施例中，PUF控制電路114在BL 202上施加與第一邏輯狀態對應的第一電壓（例如，VDD），以將第一邏輯狀態寫入到位元單元200。在一些實施例中，如圖所示，在時間“t6”處，VDD 204已被預先上拉至VDD，且在第一邏輯狀態被寫入期間或之後，BL 202及BLB 203各自被預充電至VDD。在時間“t6”處，PUF控制電路114然後將WL 206上拉至VDD，以接通位元單元200的存取電晶體（例如，M1及M6）。在一些實施例中，在時間“t6”處，PUF控制電路114可如圖所示將VDD 204從VDD減小至“減小的VDD”，且通過BL 202及BLB 203將第二邏輯狀態寫入到位元單元200，其中第二邏輯狀態與第一邏輯狀態互補。在一些實施例中，減小的VDD是約70% VDD至約90% VDD。
當對位元單元200進行寫入時，在此種減小的VDD下操作位元單元200可對位元單元200造成加強寫入。更具體來說，當在減小的VDD下對位元單元200進行寫入時，位元單元200中起初所存儲的邏輯狀態（在此實例中，即第一邏輯狀態）可經受改變。舉例來說，當在以減小的VDD 326進行寫入操作之前位元單元200起初呈現/存儲邏輯“1”時，預期會從位元單元200讀取到邏輯“1”。然而，在一些實施例中，減小的VDD 326可使位元單元200被蓋寫有與所預期邏輯狀態互補的邏輯狀態，即，邏輯“0”。也就是說，在減小的VDD 326下，所預期邏輯狀態（也為第一邏輯狀態）可被第二邏輯狀態蓋寫且因此轉態。在一些實施例中，在減小的VDD 326下當位元單元200被寫入有互補的邏輯狀態時邏輯狀態的此種轉態可使位元單元200被歸類為具有強本征趨勢，且此種轉態後的邏輯狀態（在此實例中，即邏輯“0”）可表示位元單元200的優選的邏輯狀態。
遵循上述操作，PUF控制電路114被配置成在每一寫入/讀取週期期間向PUF單元陣列102的每一位元單元200提供減小的VDD 326，以確定PUF單元陣列102中的每一位元單元的邏輯狀態。在一些實施例中，於在減小的VDD 326下進行寫入操作之後，PUF控制電路114被配置成在對應的減小的VDD值下讀出PUF單元陣列102的每一位元單元200的邏輯狀態，以使用位元單元的邏輯狀態（即，穩定位元單元的優選的邏輯狀態）來為對應的寫入週期產生PUF簽名。在接下來的寫入週期期間，在進一步減小的VDD下進一步確定PUF單元陣列102的位元單元200的穩定性及優選的邏輯狀態，且可為每一寫入週期產生PUF簽名。在一些實施例中，PUF控制電路114還可確定已轉態其邏輯狀態的位元單元200的數目，且當大於50%的位元單元已轉態其邏輯狀態時，使用減小的VDD 326產生PUF簽名的過程被終止。
在一些實施例中，為對位元單元200執行加強寫入，根據各種實施例，可在寫入週期期間引入減小的WL電壓332。在一些實施例中，位元單元200先前已被充電成邏輯狀態。在一些實施例中，位元單元200的此初始邏輯狀態可為高邏輯狀態，即，“1”。在一些實施例中，於在時間“t2”處對位元單元200進行寫入之前，PUF控制電路114通過將VDD 204上拉至VDD而接通位元單元200，且將BL 202及BLB 203預充電至VDD。當在時間“t2”處對位元單元200進行寫入時，PUF控制電路114可將WL電壓332減小至低於VDD的值，即，“減小的WL電壓332”，如圖3中所示。在一些實施例中，減小的WL電壓332是約50% VDD至約70% VDD。當使用減小的WL電壓332對位元單元200進行寫入時，具有高轉態傾向的位元單元200中起初所存儲的邏輯狀態（即，“1”）可在第一寫入週期311期間經受改變，這實質上類似於起初所存儲的邏輯狀態的轉態。在一些實施例中，不具有高轉態傾向的位元單元200中起初所存儲的邏輯狀態可在同一寫入週期311期間保持不變。
因此，當執行加強寫入時，PUF控制電路114可確定位元單元200的優選的邏輯狀態。在一些實施例中，PUF控制電路114可向PUF單元陣列102的每一位元單元提供減小的WL電壓332，以跨PUF單元陣列102識別每一位元單元邏輯狀態，且在一些實施例中，使用跨PUF單元陣列102所識別的邏輯狀態來產生PUF簽名，所述PUF簽名包含位元單元的位置（即，位址）及當施加減小的WL電壓時位元單元轉態其原始邏輯狀態（例如，從1轉態成0或從0轉態成1）的時間（即，寫入/讀取週期）。在接下來的寫入/讀取週期期間，在進一步減小的WL電壓下進一步確定PUF單元陣列102的位元單元200的穩定性及優選的邏輯狀態，且可為每一寫入週期產生PUF簽名。在一些實施例中，驗證電路104還可確定已轉態其邏輯狀態的位元單元200的數目，且當大於50%的位元單元已轉態其邏輯狀態時，使用減小的WL電壓332產生PUF簽名的過程被終止。
在一些實施例中，為對位元單元200執行加強寫入，根據各種實施例，可在寫入週期期間引入減小的WL脈衝寬度336。類似地，於在減小的WL脈衝寬度336下對位元單元200寫入邏輯狀態之前，位元單元200已被寫入有第一邏輯狀態。在一些實施例中，PUF控制電路114在BL 202上施加與第一邏輯狀態對應的第一電壓（例如，VDD），以將第一邏輯狀態寫入到位元單元200。在一些實施例中，在將第一電壓施加到BL 202之前，PUF控制電路114可使時序控制電路106將存取電晶體M1 210及M6 215接通預定持續時間。在一些實施例中，如圖所示，在時間“t6”處，VDD 204已被預先上拉至VDD，且在第一邏輯狀態被寫入期間或之後，BL 202及BLB 203各自被預充電至VDD。在一些實施例中，在時間“t6”處，PUF控制電路114及時序控制電路106將WL電壓上拉至VDD，但是以減小的WL脈衝寬度336進行上拉，以弱接通位元單元200的存取電晶體（例如，M1 210及M6 215）。
當對位元單元200進行寫入時在此種減小的WL脈衝寬度336下操作位元單元200可為位元單元200造成減小的寫入裕度（write margin）。更具體來說，當在減小的WL脈衝寬度336下對位元單元200進行寫入時，位元單元200中起初所存儲的邏輯狀態（在此實例中，即第一邏輯狀態）可經受改變。舉例來說，當在以減小的寫入裕度進行寫入操作之前位元單元200起初呈現/存儲邏輯“1”時，預期會從位元單元200讀取到邏輯“1”。然而，在一些實施例中，減小的WL脈衝寬度336可使位元單元200被蓋寫有與所預期邏輯狀態互補的邏輯狀態，即，邏輯“0”。也就是說，在減小的WL脈衝寬度336下，所預期邏輯狀態（也為第一邏輯狀態）可被第二邏輯狀態蓋寫且因此轉態。在一些實施例中，在減小的WL脈衝寬度336下當位元單元200被寫入有互補的邏輯狀態時邏輯狀態的此種轉態可使位元單元200被歸類為具有強本征趨勢，且此種轉態後的邏輯狀態（在此實例中，即邏輯0）可表示位元單元200的優選的邏輯狀態。
遵循上述操作，PUF控制電路114及時序控制電路106被配置成向PUF單元陣列102的每一位元單元提供減小的WL脈衝寬度336，以跨PUF單元陣列102確定每一位元單元的邏輯狀態。在一些實施例中，於在減小的WL脈衝寬度336下進行寫入操作之後，PUF控制電路114被配置成在對應的減小的WL脈衝寬度值下讀出PUF單元陣列102的每一位元單元200的邏輯狀態，以使用位元單元的邏輯狀態（即，穩定位元單元的優選的邏輯狀態）來為對應的寫入週期產生PUF簽名。在接下來的寫入週期期間，在進一步減小的WL脈衝寬度336下進一步確定PUF單元陣列102的位元單元200的穩定性及邏輯狀態，且可為每一寫入週期產生PUF簽名。在一些實施例中，PUF控制電路114可進一步確定已轉態其邏輯狀態的位元單元200的數目，且當大於50%的位元單元已轉態其邏輯狀態時，使用減小的WL脈衝寬度336產生PUF簽名的過程被終止。
作為另外一種選擇，PUF控制電路114與時序控制電路106一起還可在讀取/寫入週期期間執行加強讀取，以確定每一位元單元的邏輯狀態並產生PUF簽名。在一些替代實施例中，PUF控制電路114可執行混合式加強寫入/讀取技術，以確定每一位元單元的邏輯狀態並產生PUF簽名。舉例來說，使用圖2A所示PUF單元陣列的電路圖作為實例，PUF控制器114可如參照圖3所述類似地在減小的VDD 320下讀取沿著行A的各位元單元的邏輯狀態，以確定沿著行A的每一位元單元的穩定性。在一些其他實施例中，PUF控制電路114可如參照圖3所述在減小的WL電壓330下讀取沿著行B的各位元單元的邏輯狀態，以確定沿著行B的每一位元單元的穩定性。在某些實施例中，PUF控制電路114還可如參照圖3所述在減小的WL脈衝寬度334下讀取沿著行C的各位元單元的邏輯狀態，以確定沿著行C的每一位元單元的穩定性。
在一些實施例中，使用加強寫入/讀取技術所產生的此種PUF簽名包括邏輯狀態二維圖（即，位元單元的位址與寫入/讀取週期的關係），尤其是對於最小的宏（macro）及最小的質詢回應對。在另一實施例中，PUF簽名可為當全部位元單元的多於50%已轉態其原始邏輯狀態時處於特定週期的位元單元的位址。
圖4說明根據各種實施例用於為PUF單元陣列102提供加強寫入/讀取技術以產生PUF簽名的方法400的流程圖。在各種實施例中，方法400的操作由圖1至圖3中所說明的相應元件來執行。為便於論述，將結合圖1至圖3來闡述方法400的以下實施例。方法400的所說明實施例僅為實例。因此，應理解，在保持處於本揭露的範圍內的同時，可對各種操作中的任一者進行省略、重定序及/或添加。
根據各種實施例，方法400以操作402開始，在操作402中，為PUF單元陣列102的每一位元單元寫入背景資料（即，在PUF單元陣列的位元單元中的每一者中寫入第一邏輯狀態）。在實例中，再次參照圖1，響應於所接收到的質詢，PUF控制電路114可通過將每一位元單元的VDD 204上拉至標稱電壓（例如，VDD）來接通所有位元單元，且在一些實施例中，逐列地存取多個WL（例如，圖2A所示的206-1、206-2、206-3等），以使列上各自的位元單元能夠被寫入有第一邏輯狀態。
根據各種實施例，方法400繼續進行到操作404，在操作404中，通過在第i寫入/讀取週期處限制至少一個參數而使用加強寫入/讀取技術來蓋寫或從位元單元讀出各第一邏輯狀態（即，所述第一邏輯狀態），以確定已將第一邏輯狀態轉態成第二邏輯狀態的位元單元的第一數目。在一些實施例中，第二邏輯狀態與第一邏輯狀態互補。舉例來說，如果位元單元被配置有第一邏輯狀態“1”且如果所述位元單元被讀取為第二邏輯狀態“0”，則所述位元單元被稱為“已轉態（flipped）”。如上所述，PUF控制器114及時序控制電路106可執行一次或多次加強讀取/寫入，以使每一位元單元200在加強讀取/寫入條件下被讀取或寫入。舉例來說，PUF控制電路114可在寫入/讀取週期中如圖3中所示及所述而提供減小的VDD。作為另外一種選擇，PUF控制電路114可如圖3中所示及所述向每一位元單元提供減小的WL電壓。作為另外一種選擇，PUF控制電路114及時序控制電路106可向每一位元單元提供減小的WL脈衝寬度。在此種加強讀取/寫入下，可以不同方式讀出起初被寫入到每一位元單元的第一邏輯狀態。作為另外一種選擇，PUF控制電路114可以第二邏輯狀態來蓋寫第一邏輯狀態。PUF控制電路114可進一步執行加強讀取，這可得到與第二邏輯狀態不同的邏輯狀態。繼續以上實例，PUF控制電路114讀出每一位元單元的邏輯狀態，以使用加強寫入技術來檢測第一邏輯狀態是否已轉態到與第一邏輯狀態互補的第二邏輯狀態或者使用加強讀取技術來檢測第二邏輯狀態是否已轉態到與第二邏輯狀態互補的第一邏輯狀態。
在一些實施例中，在以操作406繼續之前，可在多個連續的寫入/讀取週期中在恒定的加強寫入/讀取設定下多次重複操作404，以獲得每一位元單元200的邏輯狀態長條圖（即，頻率曲線圖）。所述長條圖用作每一位元單元200在數個質詢-響應（challenge-response，CR）週期內的邏輯狀態分佈的準確表示。在一些實施例中，如果在多個CR週期內從位元單元200收集的邏輯狀態的大於等於70%是“1”或“0”，則位元單元200被視為穩定的，且那個特定邏輯狀態被用作位元單元200的邏輯狀態。在一些實施例中，如果在多個CR週期內從位元單元200收集的邏輯狀態的小於70%是“1”或“0”，則位元單元被視為不穩定的且將被拋棄或排除而不用作PUF簽名的一部分。如以上所提及，由於每一位元單元的邏輯狀態及其在加強寫入/讀取條件下轉態的傾向，PUF簽名是PUF單元陣列102獨有的。此種獨有的PUF簽名在所述PUF簽名是基於PUF單元陣列102的穩定位元單元而產生的情況下可變得更可靠。所公開的PUF控制電路114通過遞迴地限制一個或多個參數而使用一種或多種加強寫入/讀取技術來檢測邏輯狀態，且因此使用所識別的穩定位元單元而產生的PUF簽名是可靠的。
方法400繼續進行到操作406，在操作406中，將具有第二邏輯狀態的位元單元的總數與PUF單元陣列中位元單元的總數進行比較。在一些實施例中，如果PUF單元陣列中小於50%的位元單元具有與第一邏輯狀態不同的第二邏輯狀態，則方法400繼續進行到操作404，以通過在第i+1讀取/寫入週期中進一步限制至少一個參數來進一步確定邏輯狀態。在一些實施例中，PUF控制電路114確定位元單元的邏輯狀態以及已轉態邏輯狀態的位元單元的數目。操作404至406重複進行至已轉態邏輯狀態的位元單元的數目等於或大於PUF單元陣列中位元單元的總數的50%為止。方法400然後繼續進行到操作408，以使用每一讀取/寫入週期中位元單元的邏輯狀態來彙編PUF簽名。在一些實施例中，PUF簽名是最後一個讀取/寫入週期中位元單元的邏輯狀態。
圖5A說明根據本揭露各種實施例的PUF單元陣列500的示例性電路圖。在一些實施例中，PUF單元陣列500包括多個位元單元510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11、及到510-12。雖然圖中僅示出12個位元單元，然而在保持處於本揭露的範圍內的同時，PUF單元陣列500中可包括任何所需數目的位元單元。如上所述，位元單元510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11及510-12排列成行-列配置。更具體來說，在一些實施例中，PUF單元陣列500包括平行排列的位元線（BL）202-1、202-2、202-3、202-4、202-5、202-6、也平行排列的反相位元線（BLB）203-1、203-2及203-3、203-4、203-5、203-6、以及正交於BL及BLB而平行排列的字元線（WL）206-1及206-2。在一些實施例中，PUF單元陣列500還包括VDD線204-1、204-2、204-3、204-4、204-5、204-6、204-7、204-8、204-9、204-10、204-11、204-12、以及GND線205-1、205-2、205-3、205-4、205-5、205-6、205-7、205-8、205-9、205-10、205-11、205-12。因此，PUF單元陣列500可包括第一多個行（例如，豎直排列）、第二多個列（例如，水準排列），其中每一行包括各自的一對BL 202、BLB 203、一對VDD線204、GND線205，且每一列包括各自的WL 206。
舉例來說，如圖5A所說明的實施例中所示，PUF單元陣列500包括行“A”、“B”、“C”、“D”、“E”及“F”、以及列“a”及“b”，其中列“a”的位於行“A”、“B”及“C”中的位元單元510-1、510-2及510-3形成位元單元塊520-1，列“a”的位於行“D”、“E”及“F”中的位元單元510-4、510-5及510-6形成位元單元塊520-2，列“b”的位於行“A”、“B”及“C”中的位元單元510-7、510-8及510-9形成位元單元塊520-3，且列“b”的位於行“D”、“E”及“F”中的位元單元510-10、510-11及510-12形成位元單元塊520-4。雖然圖5A中僅說明一個塊具有一個列，然而在保持處於本揭露的範圍內的同時，在位元單元塊520中可包括任何所需數目的列。
位元單元塊520-1包括各自的BL 202-1、202-2、202-3、BLB 203-1、203-2、203-3、VDD線204-1、204-2、204-3、以及GND線205-1、205-2、205-3；位元單元塊520-2包括各自的BL 202-4、202-5、202-6、BLB 203-4、203-5、203-6、VDD線204-4、204-5、204-6、以及GND線205-4、205-5、205-6；位元單元塊520-3包括各自的BL 202-1、202-2、202-3、BLB 203-1、203-2、203-3、VDD線204-7、204-8、204-9、以及GND線205-7、205-8、205-9；且位元單元塊520-4包括各自的BL 202-4、202-5、202-6、BLB 203-4、203-5、203-6、VDD線204-10、204-11、204-12、以及GND線205-10、205-11、205-12。列“a”包括各自的ROW_VDD 502-1及WL 206-1；且列“b”包括各自的ROW_VDD 502-2及WL 206-2。在一些實施例中，位元單元塊520中各位元單元510的VDD線204一起耦接到公共分段電壓（SEG_VDD 540），所述公共分段電壓用於同時向位元單元塊520中的所有位元單元510提供VDD。舉例來說，位元單元塊520-1的VDD線204-1、204-2及204-3耦接到SEG_VDD 540-1，且位元單元塊520-1的GND線205-1、205-2及205-3一起耦接到GND；位元單元塊520-2的VDD線204-4、204-5及204-6耦接到SEG_VDD 540-2，且位元單元塊520-2的GND線205-4、205-5及205-6一起耦接到GND；位元單元塊520-3的VDD線204-7、204-8及204-9耦接到SEG_VDD 540-3，且位元單元塊520-3的GND線205-7、205-8及205-9一起耦接到GND；並且位元單元塊520-4的VDD線204-10、204-11及204-12耦接到SEG_VDD 540-4，且位元單元塊520-4的GND線205-10、205-11及205-12一起耦接到GND。
在一些實施例中，每一位元單元塊520的每一SEG_VDD 540通過塊選擇電路（BSC）504耦接到反相塊選擇（block select bar，BSB）501。BSB 501由同一行中的各位元單元塊520共用。在一些實施例中，一列的每一WL 206通過列選擇電路（row select circuit，RSC）503耦接到ROW_VDD 502。在一些實施例中，對於包括至少一列的位元單元塊520，WL 206可直接連接到位元單元塊520的單個ROW_VDD 502。在某些實施例中，位元單元塊520包括多個ROW_VDD 502，所述多個ROW_VDD 502耦接到與位元單元塊520中的多個列對應的多個WL 206。
參照圖5A，位元單元塊520-1及520-3通過BSC 504-1及504-3耦接到BSB 501-1，且位元單元塊520-2及520-4通過BSC 504-2及504-4耦接到BSB 501-2。位元單元塊520-1及520-2的WL 206-1通過RSC 503-1耦接到ROW_VDD 502-1，且位元單元塊520-3及520-4的WL 206-2通過RSC 503-2耦接到ROW_VDD 502-2。
如上所述，PUF單元陣列500的每一位元單元510（例如，510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11、510-12等）可包括多個電晶體（例如，對於6T-SRAM位元單元為六個金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、對於8T-SRAM位元單元為八個MOSFET、對於3T-DRAM位元單元為三個MOSFET，等等），以存儲資料位元。在一些實施例中，存儲在每一位元單元中的此種資料位元可通過經由對應的BL、BLB及/或WL施加高狀態（即，邏輯“1”）或低狀態（即，邏輯“0”）而被寫入到所述位元單元，以下將更詳細地對此進行闡述。
圖5B說明根據本揭露各種實施例被實作為6T-SRAM位元單元的位元單元510的示例性電路圖。如圖所示，位元單元510包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。由於PUF單元陣列500的各位元單元510彼此實質上類似，因此以下對位元單元的電晶體的配置及操作的論述將籠統地針對位元單元510。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230彼此耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（SNB）260處耦接。電晶體M2 211的端G與電晶體M3 212的端G在節點270處耦接在一起，而電晶體M4 213的端G與電晶體M5 214的端G在節點280處耦接在一起。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M5 214的源極端而各自耦接在第一電壓參考與第二電壓參考205之間。通常，第一電壓參考是位元單元510的供電電壓。在一些實施例中，第一電壓參考通常被稱為“VDD”。第二電壓參考205通常被稱為GND 205（例如，“接地”）。在一些實施例中，位元單元塊中各位元單元510的VDD線一起耦接到SEG_VDD 540且通過BSC 504進一步耦接到ROW_VDD 502，這進一步由PUF控制電路114（圖1）控制。舉例來說，ROW_VDD 502可介於VDD的約30%至VDD的約130%的範圍內，其中VDD是當存取PUF單元陣列500時對PUF單元陣列500的位元單元510中的每一者施加的標稱電壓電位。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230耦接到電晶體M6 215的汲極端。除耦接到反相器220/230以外，電晶體M1 210及M6 215還均耦接到WL 206且各自分別耦接到BL 202及BLB 203。具體來說，存取電晶體M1 210的閘極端及存取電晶體M6 215的閘極端耦接到WL 206。電晶體M1 210的汲極端及電晶體M6 215的源極端分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元510的存取電晶體。在一些實施例中，電晶體M1 210、M3 212、M5 214及M6 215各自包括NMOS電晶體，且電晶體M2 211及M4 213各自包括PMOS電晶體。雖然圖5B所說明的實施例示出M1至M6是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M6中的至少一者，例如，雙極結晶體管（BJT）、高電子遷移率電晶體（HEMT）等。
圖5C說明根據本揭露各種實施例的塊選擇電路（BSC）504的示例性電路圖。在所說明的實施例中，根據某些實施例，BSC 504包括兩個電晶體531及532。在一些實施例中，電晶體531是PMOS電晶體，且電晶體532是NMOS電晶體。電晶體531的源極端在節點533處耦接到電晶體532的汲極端。SEG_VDD 540電連接到節點533。電晶體531的閘極端與電晶體532的閘極端耦接在一起且電連接到BSB 501。電晶體531的汲極端耦接到ROW_VDD 502，且電晶體532的源極端耦接到GND。
在操作期間，為選擇對應塊520，將BSB 501下拉至低且將ROW_VDD 502上拉至高，關斷電晶體532且接通電晶體531以將節點533上拉至ROW_VDD 502。為取消選擇對應塊520，將BSB 501上拉至高且將ROW_VDD 502下拉至低，這然後關斷電晶體532且接通電晶體531以將節點533下拉至GND，從而終止對對應塊520的電源供電。舉例來說，參照圖5A，為選擇塊520-1，將BSB 501-1下拉且將ROW_VDD 502-1上拉，同時將BSB 501-2上拉且將ROW_VDD 502-2下拉，以將所有其他位元單元塊520（即，520-2、520-3及520-4）斷電。類似地，可將任何其他位元單元塊單獨地通電或斷電以產生PUF簽名。在一些實施例中，可將多個位元單元塊520通電以產生PUF簽名。在此實施例中，質詢是塊地址（即，ROW_VDD地址及BSB地址）。
參照圖5B，當位元單元510（例如，510-1、510-2、510-3、510-4等）呈現/存儲資料位元時，位元單元510的第一節點250被配置成處於第一邏輯狀態（“1”或“0”），且位元單元510的第二節點260被配置成處於第二邏輯狀態（“0”或“1”），其中第一邏輯狀態與第二邏輯狀態彼此互補。在一些實施例中，第一節點250處的第一邏輯狀態是由位元單元510存儲的資料位元。舉例來說，在圖5B所說明的實施例中，位元單元510包括節點250及260。當位元單元510呈現資料位元（例如，邏輯“1”）時，節點250被配置成處於邏輯“1”，且節點260被配置成處於邏輯“0”。
更具體來說，可通過使用對應的BL 202、BLB 203、BSB 501、ROW_VDD 502、GND線205及WL 206將此種資料位元寫入到位元單元塊520中的位元單元510。作為代表性實例，為將邏輯“1”寫入到位元單元510，在一些實施例中，PUF控制電路114將ROW_VDD 502上拉至所需值，例如，VDD。然後，PUF控制電路114將WL 206上拉至所需“WL電壓”（例如，VDD），以使得存取電晶體M1 210及M6 215被接通。更具體來說，WL 206在某一時間週期（下文稱為“WL脈衝寬度）內保持處於WL電壓下，所述時間週期可由時序控制電路106控制。在WL脈衝寬度（即，電晶體M1 210及M6 215保持接通）期間，BL 202及BLB 203各自分別被施加有與高邏輯狀態對應的第一電壓（例如，VDD）及與低邏輯狀態對應的第二電壓（例如，接地），以將邏輯“1”寫入到節點250且將邏輯“0”寫入到節點260。另一方面，為從位元單元510讀出所寫入的或所存儲的邏輯狀態，在一些實施例中，PUF控制電路114將位元單元510的ROW_VDD 502上拉至約VDD。PUF控制電路114然後將BL 202及BLB 203預充電至VDD。PUF控制電路114將WL 206上拉至所需WL電壓（例如，VDD），以使得存取電晶體M1 210及M6 215被接通。因此，通過比較出BL 202與BLB 203之間的電壓差或電流差來讀出存儲在位元單元510中的邏輯狀態。
在一些實施例中，可由PUF控制電路114（圖1）執行讀出操作。因此，PUF控制電路114可連接到一個或多個輸入/輸出（I/O）電路（例如，感測放大器116等），以執行此種功能。在一些其他實施例中，所述一個或多個I/O電路112可被實作為獨立的電路塊。舉例來說，所述一個或多個I/O電路112可被集成到PUF單元陣列102中，如圖1中所示。
傳統上，使用正常的基於SRAM的PUF產生器來產生PUF簽名需要將PUF單元陣列內的所有位元單元通電/斷電。在本揭露中，整個PUF單元陣列102內的至少一個位元單元塊520（即，分段）可在使其他位元單元塊保持關斷的同時被選擇。因此，此種技術不需要對正常的基於SRAM的PUF產生器進行修改。此外，此種技術不需要使用特殊的讀取/寫入電路來執行正常寫入/讀取操作。此外，此種技術需要對整個陣列進行電源週期以建立PUF簽名，且使得能夠在正常操作模式下使用基於SRAM的PUF產生器。此種技術提供例如低工作功率、快速質詢回應等優點。
在一些實施例中，類似於正常的基於SRAM的PUF產生器，一旦至少一個位元單元塊位址被選擇，位元單元塊520內的位元單元510便被斷電且然後被通電。在結構上，兩個交叉耦接的反相器220及230在位元單元510中是對稱的。交叉耦接的反相器220及230中的電晶體因在製造工藝中引起的變化而具有失配。交叉耦接的反相器220/230的以及節點SN 250/SNB 260處的電壓電位的小幅失配將通過交叉耦接的反相器220/230的正回饋而放大，且最終將產生優選的邏輯狀態，即邏輯“1”或邏輯“0”，這被稱為“自感測（self-sensing）”過程。假定存在隨機裝置變化，所述至少一個位元單元塊520中的位元單元510各自產生優選的邏輯狀態。這使得從所述至少一個位元單元塊520內的而非整個PUF單元陣列500內的所有位元單元510讀取的二進位輸出串（即，邏輯狀態及位元單元位址）是獨有、隨機且不可追蹤的。
圖6說明根據本揭露各種實施例基於PUF單元陣列500來產生PUF簽名的方法600的流程圖。在各種實施例中，方法600的操作由圖1及圖5A至圖5C中所說明的相應元件來執行。為便於論述，將結合圖1及圖5A至圖5C來闡述方法600的以下實施例。方法600的所說明實施例僅為實例。因此，應理解，在保持處於本揭露的範圍內的同時，可對各種操作中的任一者進行省略、重定序及/或添加。
根據各種實施例，方法600以操作602開始，在操作602中，首先選擇至少一個位元單元塊520。在實例中，再次參照圖5A，響應於從PUF控制電路114接收到的質詢（即，塊位址），通過將對應的ROW_VDD 502下拉至GND且在一些實施例中將對應的BSB 501上拉至標稱電壓（例如，VDD）以對所述至少一個位元單元塊520進行選擇及斷電來將所述至少一個位元單元塊520中的所有位元單元510斷電。
根據各種實施例，方法600以操作604繼續，在操作604中，將所述至少一個位元單元塊520通電。參照圖1及圖5C，PUF控制電路114可通過將對應的ROW_VDD 502上拉至標稱電壓（例如，VDD）且在一些實施例中將對應的BSB 501下拉至GND以將所選的至少一個位元單元塊520通電來接通所述至少一個位元單元塊520中的所有位元單元510。作為另外一種選擇，PUF控制電路114可向所述至少一個位元單元塊520的每一位元單元510提供WL電壓。
根據各種實施例，方法600以操作606繼續，在操作606中，檢測所述至少一個位元單元塊520的每一位元單元510的邏輯狀態。繼續以上實例，PUF控制電路114通過啟動對應的WL 206來讀取所述至少一個位元單元塊520的每一位元單元510的邏輯狀態。參照圖5B，每一交叉耦接的反相器220/230因製造工藝中的變化而固有地不同，且交叉耦接的反相器220/230中的小幅差異通過交叉耦接的的相器的正回饋而放大，並且最終，視SN 250/SNB 260上的初始輸入差異及反相器的強度而定，為位元單元510產生邏輯“1”或“0”。PUF控制電路114使用所述至少一個位元單元塊520中的各位元單元510的邏輯狀態來產生PUF簽名。如以上所提及，基於至少一個位元單元塊中的多個位元單元的一種或多種固有隨機性而產生的PUF簽名是PUF單元陣列獨有的。
在一些實施例中，可重複操作602、604及606，以獲得所述至少一個位元單元塊520內的位元單元510的邏輯狀態長條圖（即，頻率曲線圖）。所述長條圖用作位元單元在多個通電/斷電週期內的邏輯狀態分佈的準確表示。在一些實施例中，如果從位元單元收集的邏輯狀態的大於70%是1或0，則所述位元單元被視為穩定的，且統計上佔優勢的邏輯狀態被用作所述位元單元的邏輯狀態。在一些實施例中，如果在位元單元上收集的邏輯狀態的等於或小於70%是1或0，則所述位元單元被視為不穩定的且將被拋棄或排除而不用作PUF簽名的一部分。
圖7A說明根據本揭露各種實施例的PUF單元陣列700的示例性電路圖。在一些實施例中，PUF單元陣列700包括多個位元單元710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8、及到710-9。雖然圖中僅示出9個位元單元，然而在保持處於本揭露的範圍內的同時，PUF單元陣列700中可包括任何所需數目的位元單元。如上所述，位元單元 710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8及710-9排列成行-列配置。更具體來說，在一些實施例中，PUF單元陣列700包括平行排列的位元線（BL）202-1、202-2及202-3、也平行排列的反相位元線（BLB）203-1、203-2及203-3、以及正交於BL 202及BLB 203而平行排列的字元線（WL）206-1、206-2及206-3。在一些實施例中，PUF單元陣列700還包括每一行的正供電電壓電源（即，VDD線）701-1、701-2及701-3，正供電電壓電源701-1、701-2及701-3被稱為“column_VDD”（CVDD）。因此，PUF單元陣列700可包括第一多個行（例如，豎直排列）、第二多個列（例如，水準排列），其中每一行包括各自的一對BL 202、BLB 203、各自的CVDD 701，且每一列包括各自的WL 206。
舉例來說，如圖7A所說明的實施例中所示，PUF單元陣列700包括行“A”、“B”及“C”、以及列“a”、“b”及“c”，其中行A包括各自的BL 202-1、BLB 203-1及CVDD 701-1；行B包括各自的BL 202-2、BLB 203-2及CVDD 701-2；行C包括各自的BL 202-3、BLB 203-3及CVDD 701-3；列a包括各自的WL 206-1；列b包括各自的WL 206-2；且列c包括各自的WL 206-3。
此外，每一行包括一個或多個位元單元，所述一個或多個位元單元各自耦接到所述行各自的BL及BLB、以及不同的單獨WL。舉例來說，行A包括位元單元710-1、710-4及710-7，其中位元單元710-1、710-4及710-7各自耦接到BL 202-1、BLB 203-1、CVDD 701-1並分別耦接到WL 206-1、206-2及206-3；行B包括位元單元710-2、710-5及710-8，其中位元單元710-2、710-5及710-8各自耦接到BL 202-2、BLB 203-2、CVDD 701-2並分別耦接到WL 206-1、206-2及206-3；且行C包括位元單元710-3、710-6及710-9，其中位元單元710-3、710-6及710-9各自耦接到BL 202-3、BLB 203-3、CVDD 701-3並分別耦接到WL 206-1、206-2及206-3。
如上所述，PUF單元陣列700的每一位元單元710（例如，710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8、710-9等）可包括多個電晶體（例如，對於6T-SRAM位元單元為六個MOSFET、對於8T-SRAM位元單元為八個MOSFET、對於3T-DRAM位元單元為三個MOSFET，等等），以存儲資料位元。在一些實施例中，可通過經由由PUF控制電路114控制的對應的BL、BLB及/或WL施加高狀態（即，邏輯“1”）或低狀態（即，邏輯“0”）來向位元單元寫入亞穩態，以下將更詳細地對此進行闡述。
圖7B說明根據本揭露各種實施例被實作為6T-SRAM位元單元的位元單元710的示例性電路圖。如圖所示，位元單元710包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。由於PUF單元陣列700的所有位元單元710在設計上彼此實質上類似，因此為清晰起見，以下對位元單元的電晶體的配置及操作的論述將籠統地針對位元單元710。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230以背對背方式彼此耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（SNB）260處耦接。電晶體M2 211的端G與電晶體M3 212的端G在節點270處耦接在一起，而電晶體M4 213的端G與電晶體M5 214的端G在節點280處耦接在一起。節點270及280分別電連接到SNB 260及SN 250。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M5 214的源極端而各自耦接在第一電壓參考701與第二電壓參考205之間。通常，第一電壓參考701是位元單元710的供電電壓（即，VDD線），且第二電壓參考205通常被稱為GND 205（例如，“接地”）。在一些實施例中，VDD 701耦接到CVDD，這進一步由PUF控制電路114（圖1）控制。舉例來說，CVDD 701可介於VDD的約30%至VDD的約130%的範圍內，其中VDD是當存取PUF單元陣列700時對PUF單元陣列700的位元單元710中的每一者施加的標稱電壓電位。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230耦接到電晶體M6 215的汲極端。除耦接到反相器220/230以外，電晶體M1 210及M6 215還均耦接到WL 206且各自分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元710的存取電晶體。在一些實施例中，電晶體M1 210、M3 212、M5 214及M6 215各自包括NMOS電晶體，且電晶體M2 211及M4 213各自包括PMOS電晶體。雖然圖7B所說明的實施例示出M1至M6是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M6中的至少一者，例如，雙極結晶體管（BJT）、高電子遷移率電晶體（HEMT）等。
圖8說明根據本揭露各種實施例在PUF單元陣列700的至少一行中的位元單元710中用以產生PUF簽名的信號的波形。在操作期間，選擇至少一行，且通過將BL 202及BLB 203下拉並將WL 206上拉而將所述至少一行的SN 250及SNB 260預充電至“0”。最重要地，CVDD 701也被下拉，以使得在不施加供電電壓時，可在交叉耦接的反相器220/230上維持亞穩態。
然後，將WL 206下拉且還通過施加供電電壓來將CVDD 701上拉，以致能交叉耦接的反相器220/230，其中SN 250及SNB 260先前均被下拉至邏輯狀態“0”。一旦交叉耦接的反相器220/230被加電，因製作期間的固有工藝變化在兩個反相器220與230之間引起的強度差異，此亞穩情形便無法持續。交叉耦接的反相器220/230的強度小幅失配最終將通過交叉耦接的反相器220/230的正回饋而放大，且最終將產生邏輯“1”或邏輯“0”作為位元單元710的邏輯狀態。由於設計是高度對稱的且僅有的隨機性是由交叉耦接的反相器中的電晶體的製作工藝引起，因此當PUF單元陣列700的所述至少一行中的所有位元單元710已穩定化時邏輯狀態的二進位輸出是獨有、隨機且不可追蹤的。最後，WL 206被接通，以使得SN 250及SNB 260能夠被讀出到BL 202及BLB 203。
圖9說明根據本揭露各種實施例基於PUF單元陣列700來產生PUF簽名的方法900的流程圖。在各種實施例中，方法900的操作由圖1及圖7A至圖7B中所說明的相應元件來執行。為便於論述，將結合圖1及圖7A至圖7B來闡述方法900的以下實施例。方法900的所說明實施例僅為實例。因此，應理解，在保持處於本揭露的範圍內的同時，可對各種操作中的任一者進行省略、重定序及/或添加。
根據各種實施例，方法900以操作902開始，在操作902中，首先禁能PUF單元陣列700中的至少一行。在實例中，再次參照圖1及圖7A，響應於從PUF控制電路114接收到的質詢（即，行位址），通過將對應的CVDD 701下拉至GND而將PUF單元陣列700的所述至少一行中的所有位元單元710斷電。
根據各種實施例，方法900以操作904繼續，在操作904中，使PUF單元陣列700的所述至少一行中的多個位元單元中的每一者的兩個存儲節點均衡，以寫入亞穩邏輯狀態。參照圖1及圖7A，PUF控制電路114通過將對應的BL 202及BLB 203下拉至GND向所述至少一行中的位元單元710中的每一者寫入亞穩態。PUF控制電路114還向PUF單元陣列700的所述至少一行的每一位元單元710提供WL電壓。因此，在PUF單元陣列700的所述至少一行中的每一位元單元710的SN 250及SNB 260處配置邏輯狀態“0”，此表示PUF單元陣列700的所述至少一行中的位元單元710的亞穩態。在一些實施例中，此操作被稱為“均衡（equalization）”過程。
根據各種實施例，方法900以操作906繼續，在操作906中，通過關斷兩個存取電晶體210/215並接通對應的行電壓701來致能PUF單元陣列700的所述至少一行中的所述多個位元單元710。繼續以上實例，PUF控制電路114通過啟動WL 206來讀取所述至少一行的每一位元單元710的邏輯狀態。參照圖1及圖7A，每一交叉耦接的反相器220/230因製造工藝中的變化而固有地不同，並且各交叉耦接的反相器的小幅差異在接通對應的行電壓701之後通過交叉耦接的反相器的正回饋而放大。視初始差異及反相器的強度而定，從位元單元中的每一者產生邏輯“1”或“0”。
根據各種實施例，方法900以操作908繼續，在操作908中，產生PUF簽名。為讀取PUF單元陣列的位元單元中的每一者的已穩定化邏輯狀態，PUF控制電路114將WL 206上拉，以致能存取電晶體210/215。PUF控制電路114進一步使用PUF單元陣列700的所述至少一行中的位元單元710的邏輯狀態來產生PUF簽名。如以上所提及，基於PUF單元陣列的至少一行中的多個位元單元的一種或多種固有隨機性而產生的PUF簽名是PUF單元陣列獨有的。在一些實施例中，此操作被稱為“穩定化（stabilization）”過程。
在一些實施例中，在操作908之前，可重複操作902、904及906以獲得PUF單元陣列700的所述至少一行內的每一位元單元710的邏輯狀態長條圖（即，頻率曲線圖）。所述長條圖用作位元單元在多個均衡/穩定化週期內的邏輯狀態分佈的準確表示。在一些實施例中，如果在所述多個均衡/穩定化週期內從位元單元收集的邏輯狀態的大於70%是1或0，則所述位元單元被視為穩定的，且統計上佔優勢的邏輯狀態被用作所述位元單元的邏輯狀態。在一些實施例中，如果在所述多個均衡/穩定化週期內從位元單元收集的邏輯狀態的等於或小於70%是1或0，則所述位元單元被視為不穩定的且將被拋棄或排除而不用作PUF簽名的一部分。
圖10A說明根據本揭露各種實施例被實作為具有位元單元內等化器（EQ）及致能（EN）電晶體的SRAM位元單元的位元單元1000的示例性電路圖。類似於圖2B、圖5B及圖7B中所示的SRAM位元單元，位元單元1000包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。位元單元1000進一步包括M7 1003、M8 1004、M9 1005及M10 1006。在一些實施例中，M7 1003及M8 1004是EQ電晶體，且M9 1005及M10 1006是EN電晶體，所述EQ電晶體及EN電晶體也被稱為“位元單元內基腳（in-bitcell footer）”。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230彼此耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（SNB）260處耦接。電晶體M2 211的閘極端與電晶體M3 212的閘極端在節點270處耦接在一起，而電晶體M4 213的閘極端與電晶體M5 214的閘極端在節點280處耦接在一起。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M5 214的源極端而各自耦接在第一電壓參考204與第二電壓參考205之間。通常，第一電壓參考204是位元單元1000的供電電壓。在一些實施例中，第一電壓參考204通常被稱為“VDD”。第二電壓參考205通常被稱為GND 205（例如，“接地”）。在一些實施例中，VDD 204分別在電晶體M3 212的汲極端及電晶體M5 214的汲極端處耦接到反相器220及230，這進一步由PUF控制電路114（圖1）控制。具體來說，電晶體M7 1003的汲極端及源極端分別在節點1007及1008處耦接到電晶體M8 1004的源極端及汲極端。在所說明的實施例中，節點1007及1008分別耦接到SN 250及SNB 260。電晶體M7 1003的閘極端及電晶體M8 1004的閘極端耦接到位等化器線（bit equalizer line，BEQ）1001及字元線（WL）206。舉例來說，VDD 204可介於VDD的約30%至VDD的約130%的範圍內，其中VDD是當存取PUF單元陣列102時對PUF單元陣列102的位元單元1000中的每一者施加的標稱電壓電位。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230耦接到電晶體M6 215的汲極端。除耦接到反相器220/230以外，電晶體M1 210的閘極端及電晶體M6 215的閘極端還均耦接到WL 206。電晶體M1 210的汲極端及電晶體M6 215的源極端分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元1000的存取電晶體。M9 1005的汲極端及M10 1006的汲極端分別在節點1009及1010處耦接到電晶體M3的源極端及電晶體M5的源極端。在一些實施例中，節點1009與1010可耦接在一起。電晶體M9 1005的源極端及電晶體M10 1006的源極端耦接到GND。電晶體M9 1005的閘極端及電晶體M10 1006的閘極端一起耦接到WL 206。在一些實施例中，電晶體M1 210、M3 212、M5 214、M6 215、M7 1003、M9 1005及M10 1006各自包括NMOS電晶體，且電晶體M2 211、M4 213及M8 1004各自包括PMOS電晶體。雖然圖10A所說明的實施例示出M1至M10是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M10中的至少一者，例如，雙極結晶體管（BJT）、高電子遷移率電晶體（HEMT）等。
圖10B說明根據本揭露各種實施例在PUF單元陣列102的位元單元1000中用以產生PUF簽名的信號的波形。在操作期間，當WL 206被下拉且BEQ 1001被上拉時，電晶體M1 210及M6 215被關斷且電晶體M7 1003及M8 1004被接通，這使得SN 250及SNB 260能夠被放電至實質上相等的值。在一些實施例中，當BEQ 1001被上拉至VDD且WL 206被下拉至GND時，EQ電晶體1003/1004將其源極端及汲極端1007及1008拉至VDD/2，這進一步將SN節點250及SNB節點260上拉至VDD/2。
當BEQ 1001被下拉且WL 206被上拉時，EQ電晶體M7 1003及M8 1004被關斷，且EN電晶體M7 1302及M8 1303被接通，因此使得能夠在交叉耦接的反相器220/230上施加供電電源。一旦交叉耦接的反相器220/230被加電，因製作期間的固有工藝變化在兩個交叉耦接的反相器220與230之間引起的強度差異，其中SN 250及SNB 260被拉至相等值（例如，VDD/2）的亞穩態便無法持續。交叉耦接的反相器220/230的強度小幅失配最終將通過交叉耦接的反相器220/230的正回饋而放大，且最終將產生邏輯“1”或邏輯“0”。由於設計是高度對稱的且隨機性可僅由交叉耦接的反相器中的電晶體的製作工藝引起，因此當所有位元單元1000在被接通後已穩定化時邏輯狀態的二進位輸出是獨有、隨機且不可追蹤的。除各反相器的強度之間的固有失配之外，EQ電晶體1003及1004以及EN電晶體M9 1005及M10 1006也可促成位元單元1000產生邏輯“1”或邏輯“0”的本征趨勢，這在SN 250及SNB 260上及/或節點1009及1010上的初始電壓電位中引起小幅失配。最後，WL 206被接通，以使得SN 250及SNB 260能夠分別被讀出到BL 202及BLB 203。
圖11A說明根據本揭露各種實施例被實作為具有位元單元內等化器（EQ）電晶體的SRAM位元單元的位元單元1100的示例性電路圖。類似於圖2B、圖5B及圖7B中所示的SRAM位元單元，位元單元1100包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。在一些實施例中，M7 1003是EQ電晶體，所述EQ電晶體也被稱為“位元單元內基腳（in-bitcell footer）”。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230彼此耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（SNB）260處耦接。電晶體M2 211的閘極端與電晶體M3 212的閘極端在節點270處耦接在一起，而電晶體M4 213的閘極端與電晶體M5 214的閘極端在節點280處耦接在一起。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M5 214的源極端而各自耦接在第一電壓參考204與第二電壓參考205之間。通常，第一電壓參考204是位元單元10001100的供電電壓。在一些實施例中，第一電壓參考204通常被稱為“VDD”。第二電壓參考205通常被稱為GND 205（例如，“接地”）。在一些實施例中，VDD 204分別在電晶體M3 212的汲極端及電晶體M5 214的汲極端處耦接到反相器220及230，這進一步由PUF控制電路114（圖1）控制。具體來說，電晶體M7 1003的汲極端及源極端分別耦接到SN 250及SNB 260。電晶體M7 1003的閘極端耦接到位等化器線（BEQ）1001。舉例來說，VDD 204可介於VDD的約30%至VDD的約130%的範圍內，其中VDD是當存取PUF單元陣列102時對PUF單元陣列102的位元單元1100中的每一者施加的標稱電壓電位。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230耦接到電晶體M6 215的汲極端。除耦接到反相器220/230以外，電晶體M1 210的閘極端及電晶體M6 215的閘極端還均耦接到WL 206。電晶體M1 210的汲極端及電晶體M6 215的源極端分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元1100的存取電晶體。在一些實施例中，電晶體M1 210、M3 212、M5 214及M6 215各自包括NMOS電晶體，且電晶體M2 211、M4 213及M7 1003各自包括PMOS電晶體。雖然圖11A所說明的實施例示出M1至M7是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M7中的至少一者，例如，雙極結晶體管（BJT）、高電子遷移率電晶體（HEMT）等。
圖11B說明根據本揭露各種實施例在PUF單元陣列102的位元單元1100中用以產生PUF簽名的信號的波形。在操作期間，多個位元單元的電源接通。當在t0處WL 206被下拉且BEQ 1001被下拉時，電晶體M1 210及M6 215被關斷，且電晶體M7 1003被接通，這使得SN 250及SNB 260能夠被放電至實質上相等的值。在一些實施例中，當BEQ 1001被下拉至GND且WL 206被下拉至GND時，EQ電晶體1003將其源極端及汲極端拉至VDD/2，這進一步將SN節點250及SNB節點260上拉至VDD/2。
當BEQ 1001在t1處被上拉時，EQ電晶體M7 1003被關斷，且因製作期間的固有工藝變化在兩個交叉耦接的反相器220與230之間引起的強度差異，其中SN 250及SNB 260被拉至相等值（例如，VDD/2）的亞穩態無法在交叉耦接的反相器220/230上持續。交叉耦接的反相器220/230的強度小幅失配最終將通過交叉耦接的反相器220/230的正回饋而放大，且最終將產生邏輯“1”或邏輯“0”。隨機性可僅由交叉耦接的反相器中的電晶體的製作工藝引起，當所有位元單元1100在被接通後已穩定化時邏輯狀態的二進位輸出是獨有、隨機且不可追蹤的。除各反相器的強度之間的固有失配之外，EQ電晶體1003也可促成位元單元1100產生邏輯“1”或邏輯“0”的本征趨勢，這在SN 250及SNB 260上的初始電壓電位中造成小幅失配。最後，WL 206在t2處被接通，以使得SN 250及SNB 260能夠分別被讀出到BL 202及BLB 203。
WL 206在t3處被下拉，以停止將SN 250/SNB 260讀出到BL 202/BLB 203。可通過在t5處將WL 206上拉以接通存取電晶體210/215且將BL 202上拉並將BLB 203下拉來向位元單元寫入相反的資料。然後，可對SN 250及SNB 260寫入0及1。
圖12說明根據本揭露各種實施例基於包括基於SRAM的位元單元1000的PUF單元陣列102來產生PUF簽名的方法1200的流程圖。在各種實施例中，方法1200的操作由圖1、圖2A及圖10A中所說明的相應元件來執行。為便於論述，將結合圖1、圖2A及圖10A來闡述方法1200的以下實施例。方法1200的所說明實施例僅為實例。因此，應理解，在保持處於本揭露的範圍內的同時，可對各種操作中的任一者進行省略、重定序及/或添加。
根據各種實施例，方法1200以操作1202開始，在操作1202中，通過關斷至少一個致能電晶體來禁能PUF單元陣列102的至少一行中的多個位元單元1000。在實例中，參照圖10A，回應於所接收到的質詢（列位址），PUF控制電路114將WL電壓下拉，以關斷多個位元單元1000中的EN電晶體M9 1005/M10 1006。
根據各種實施例，方法1200以操作1204繼續，在操作1204中，通過接通至少一個等化器而將PUF單元陣列的所述至少一行中的所述多個位元單元中的每一者的至少兩個存儲節點SN 250及SNB 260預充電至實質上相等的值。繼續所述實例，參照圖10A，PUF控制電路114通過將PUF單元陣列102的一列中的對應BEQ 1001上拉以接通所述行中的每一位元單元1000的EQ電晶體M7 1003及M8 1004而將交叉耦接的反相器220/230的兩個輸入存儲節點（即，SN 250及SNB 260）預充電至“VDD/2”。在一些實施例中，交叉耦接的反相器220/230的SN 250/SNB 260上實質上相等的值在交叉耦接的反相器220/230上產生亞穩態。這被稱為均衡過程。在一些實施例中，PUF控制電路114控制列解碼器逐個地接通所述至少一行中每一列的位元單元。
根據各種實施例，方法1200繼續進行到操作1206，在操作1206中，致能所述多個位元單元1000，以使得所述多個位元單元1000的邏輯狀態能夠從亞穩態穩定化且由PUF控制電路114檢測。繼續以上實例，然後，將所述列的BEQ 1001及WL 206分別下拉及上拉，以關斷EQ電晶體M7 1003及M8 1004並接通EN電晶體M9 1005及M10 1006。在一些實施例中，接通致能電晶體M9 1005及M10 1006會致能交叉耦接的反相器220/230。在所述列的WL 206上進行下拉也會關斷存取電晶體M1 210及M6 215。參照圖10A，位元單元1000中的每一交叉耦接的反相器220/230因製造工藝中的變化而固有地不同（例如，電晶體的強度），並且交叉耦接的反相器220/230的小幅差異通過交叉耦接的反相器220/230的正回饋而放大，且最終視交叉耦接的反相器220/230之間的差異而定，為位元單元1000產生邏輯狀態“1”或“0”。在一些實施例中，由SN 250及SNB 260上的初始電壓電位的小幅差異及/或交叉耦接的反相器220/230的強度小幅差異引起的此種小幅差異表示位元單元1000中的獨有不對稱性，因此表示獨有PUF簽名。在一些實施例中，PUF控制電路114通過將對應的WL 206上拉而逐個地讀取PUF單元陣列的所述至少一行中所述多個位元單元1000的邏輯狀態。
根據各種實施例，方法1200以操作1208繼續，在操作1208中，產生PUF簽名。PUF控制電路114使用所述至少一行中所述多個位元單元1000的邏輯狀態來產生PUF簽名。如以上所提及，基於PUF單元陣列102的所述至少一行中的多個位元單元1000的一種或多種固有隨機性而產生的PUF簽名是PUF單元陣列102獨有的。
在一些實施例中，在操作1208之前，可重複操作1202、1204及1206，以獲得PUF單元陣列102的所選列中的每一位元單元1000的邏輯狀態長條圖（即，頻率曲線圖）。所述長條圖用作位元單元1000在多個質詢-回應週期內的邏輯狀態分佈的準確表示。在一些實施例中，如果在所述多個質詢-響應週期內從位元單元1000收集的邏輯狀態的大於等於70%是“1”或“0”，則位元單元1000被視為穩定的，且所述長條圖中統計上佔優勢的邏輯狀態被用作位元單元1000的邏輯狀態。在一些實施例中，如果在所述多個質詢-響應週期內從位元單元1000收集的邏輯狀態的小於70%是“1”或“0”，則所述位元單元被視為不穩定的且將被拋棄或排除而不用作PUF簽名的一部分。
圖13A說明根據本揭露一些實施例被實作為具有位元單元內預充電（PC）電晶體及致能（EN）電晶體的位元單元的位元單元1300的示例性電路圖。位元單元1300包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214、M6 215、M7 1302、M8 1303、M9 1304及M10 1305。在一些實施例中，電晶體M7及M8是EN電晶體，且電晶體M9及M10是PC電晶體。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230彼此交叉耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（SNB）260處耦接。電晶體M2 211的閘極端與電晶體M3 212的閘極端在節點270處耦接在一起，而電晶體M4 213的閘極端與電晶體M5 214的閘極端在節點280處耦接在一起。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M4 214的源極端而各自耦接在第一電壓參考204與第二電壓參考205之間。通常，第一電壓參考是位元單元1300的供電電壓。在一些實施例中，第一電壓參考204通常被稱為“VDD”。第二電壓參考205通常被稱為GND 205（例如，“接地”）。在一些實施例中，VDD 204分別通過EN電晶體M7及M8耦接到交叉耦接的反相器220及230，這進一步由驗證電路104的PUF控制電路114（圖1）控制。具體來說，EN電晶體M7 1302的源極端及電晶體M8 1303的源極端在節點1306及1307處耦接到電晶體M2 211的汲極端及電晶體M4 213的汲極端。EN電晶體M7 1302的汲極端及EN電晶體M8 1303的汲極端耦接到VDD 204（例如，VDD）。電晶體M7 1302的閘極端與電晶體M8 1303的閘極端彼此耦接且進一步電連接到位預充電線（bit pre-charge line，BPC）1301。舉例來說，當存取PUF單元陣列102時，對PUF單元陣列102的位元單元1300中的每一者施加VDD 204。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230耦接到電晶體M6 215的汲極端。除耦接到交叉耦接的反相器220/230以外，電晶體M1 210的閘極端及電晶體M6 215的閘極端還均耦接到WL 206。電晶體M1 210的汲極端及電晶體M6 215的源極端各自分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元1300的存取電晶體。電晶體M9 1304的汲極端及電晶體M10 1305的汲極端分別耦接到節點SN 250及SNB 260。電晶體M9 1304的源極端及電晶體M10 1305的源極端耦接到GND。電晶體M9 1304的閘極端及電晶體M10 1305的閘極端均耦接到BPC 1301。在一些實施例中，電晶體M1 210、M3 212、M5 214、M6 215、M9 1304及M10 1305各自包括NMOS電晶體，且電晶體M2 211、M4 213、M7 1302及M8 1303各自包括PMOS電晶體。在一些其他實施例中，當VDD 204與GND 205被交換時，電晶體M1 210、M3 212、M5 214、M6 215、M9 1304及M10 1305各自包括PMOS電晶體，且電晶體M2 211、M4 213、M7 1302及M8 1303各自包括NMOS電晶體。雖然圖13A所說明的實施例示出M1至M10是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M10中的至少一者，例如，雙極結晶體管（BJT）、高電子遷移率電晶體（HEMT）等。
圖13B說明根據本揭露各種實施例在PUF單元陣列的位元單元1300中用以產生PUF簽名的信號的波形。在操作期間的時間t0與t1之間，當WL 206被下拉且BPC 1301被上拉時，電晶體M1 210及M6 215被關斷，且預充電電晶體M9 1304及M10 1305被接通，這使得SN 250及SNB 260能夠被放電至GND。同時，當BPC 1301被上拉時，致能電晶體M7 1302及M8 1303被關斷。在一些實施例中，當通過接通預充電電晶體M9 1304及M10 1305而將SN 250及SNB 260下拉至GND時，兩個交叉耦接的反相器220/230不通過EN電晶體M7 1302及M8 1303而直接耦接到VDD。在一些實施例中，預充電電晶體M9 1304及M10 1305被配置成使得能夠在SN 250及SNB 260上存儲“0”，且通過將交叉耦接的反相器220/230斷電而將瞬態開路電流（crowbar current）最小化。
當BPC 1301被下拉時，預充電電晶體M9 1304及M10 1305被關斷且EN電晶體M7 1302及M8 1303被接通，因此將供電電源提供到交叉耦接的反相器220/230，其中SN 250及SNB 260先前均被下拉至邏輯狀態“0”。一旦交叉耦接的反相器220/230被加電，因製作期間的固有工藝變化在兩個交叉耦接的反相器220與230之間引起的強度差異，此亞穩態便無法持續。交叉耦接的反相器220/230的強度小幅失配最終將通過交叉耦接的反相器220/230的正回饋而放大，且最終將產生邏輯“1”或邏輯“0”。由於設計是高度對稱的且僅有的隨機性是由交叉耦接的反相器中的電晶體的製作工藝引起，因此當所述多個位元單元1300在被通電之後已穩定化時邏輯狀態的二進位輸出是獨有、隨機且不可追蹤的。
WL 206在時間t2處被上拉，以使得SN 250及SNB 260能夠分別被讀出到BL 202及BLB 203。然後，在BPC 1301保持為低的同時，WL 206在時間t3處被下拉，PUF存儲在存儲節點250/260處，直到BPC 1301在時間t4處被上拉為止，所述上拉接通兩個預充電電晶體M9 1304/M10 1305且關斷兩個致能電晶體M7 1302/M8 1303以通過將兩個存儲節點250/260放電至GND而抹除先前存儲在所述兩個存儲節點處的邏輯狀態。
圖14A說明根據本揭露一些實施例被實作為具有位元單元內致能（EN）電晶體的位元單元的位元單元1400的示例性電路圖。位元單元1400包括電晶體：M1 210、M2 211、M3 212、M4 213、M5 214、M6 215、M7 1005。在一些實施例中，電晶體M7 1005是EN電晶體。
在一些實施例中，電晶體M2 211及M3 212被形成為左側上的第一反相器220，且電晶體M4 213及M5 214被形成為右側上的第二反相器230，其中第一反相器220與第二反相器230彼此交叉耦接。更具體來說，電晶體M2 211的源極端與電晶體M3 212的汲極端在存儲節點（SN）250處耦接。類似地，電晶體M4 213的源極端與電晶體M5 214的汲極端在反相存儲節點（SNB）260處耦接。電晶體M2 211的閘極端與電晶體M3 212的閘極端在節點270處耦接在一起，而電晶體M4 213的閘極端與電晶體M5 214的閘極端在節點280處耦接在一起。第一反相器220通過電晶體M2 211的汲極端並通過電晶體M3 212的源極端且第二反相器230通過電晶體M4 213的汲極端並通過電晶體M4 214的源極端而各自耦接在第一電壓參考204與第二電壓參考205之間。通常，第一電壓參考是位元單元1400的供電電壓。在一些實施例中，第一電壓參考204通常被稱為“VDD”。第二電壓參考205通常被稱為GND 205（例如，“接地”）。
在一些實施例中，VSS 205通過EN電晶體M7 1005分別耦接到交叉耦接的反相器220及230，這進一步由驗證電路104的PUF控制電路114（圖1）控制。具體來說，EN電晶體M7 1005的汲極端耦接到電晶體M3 212的源極端及電晶體M5 214的源極端。EN電晶體M7 1005的源極端耦接到VSS 205（例如，GND）。EN電晶體M7 1005的閘極端耦接到位致能線（bit enable line，BEN）1401。舉例來說，當存取PUF單元陣列102時，對PUF單元陣列102的位元單元1400中的每一者施加VDD 204。
此外，第一反相器220的節點270耦接到SNB 260，且第二反相器230的節點280耦接到SN 250。第一反相器220在SN 250處耦接到電晶體M1 210的源極端，且第二反相器230耦接到電晶體M6 215的汲極端。除耦接到交叉耦接的反相器220/230以外，電晶體M1 210的閘極端及電晶體M6 215的閘極端還均耦接到WL 206。電晶體M1 210的汲極端及電晶體M6 215的源極端各自分別耦接到BL 202及BLB 203。電晶體M1 210及M6 215通常被稱為位元單元1400的存取電晶體。耦接在一些實施例中，電晶體M1 210、M3 212、M5 214及M6 215各自包括NMOS電晶體，且電晶體M2 211、M4 213及M7 1005各自包括PMOS電晶體。在一些其他實施例中，當VDD 204與GND 205被交換時，電晶體M1 210、M3 212、M5 214及M6 215各自包括PMOS電晶體，且電晶體M2 211、M4 213及M7 1005各自包括NMOS電晶體。雖然圖14A所說明的實施例示出M1至M7是NMOS電晶體或PMOS電晶體，然而適合在記憶體裝置中使用的各種電晶體或裝置中的任一者均可被實作為M1至M7中的至少一者，例如，雙極結晶體管（BJT）、高電子遷移率電晶體（HEMT）等。
圖14B說明根據本揭露各種實施例在PUF單元陣列的位元單元1400中用以產生PUF簽名的信號的波形。在操作期間，當BEN 1401在時間t0處被上拉時，位元單元1400的交叉耦接的反相器220/230被關斷。當WL 206在時間t0處被上拉時，電晶體M1 210及M6 215被接通。這使得能夠將SN 250/SNB 260預先調節至預定值。在所說明的實施例中，BL 202/BLB 203被上拉至VDD，這在SN 250/SNB 260上得到電壓值VDD-Vtn，其中Vtn是存取電晶體M1 210及M6 215的閾值。
在時間t1處，BEN 1401被下拉，這接通位元單元1400的交叉耦接的反相器220/230。WL 206也被下拉，這關斷存取電晶體210/215。一旦交叉耦接的反相器220/230被加電，因製作期間的固有工藝變化在兩個交叉耦接的反相器220與230之間引起的強度差異，亞穩態無法持續。交叉耦接的反相器220/230的強度小幅失配最終將通過交叉耦接的反相器220/230的正回饋而放大，且最終將產生邏輯“1”或邏輯“0”。隨機性是由交叉耦接的反相器220/230中的電晶體的製作工藝引起，當所述多個位元單元1400在被通電之後已穩定化時邏輯狀態的二進位輸出是獨有、隨機且不可追蹤的。
WL 206在時間t2處被上拉，以使得SN 250及SNB 260能夠分別被讀出到BL 202及BLB 203。然後，在BEN 1401保持為低的同時，WL 206在時間t3處被下拉，PUF存儲在存儲節點250/260處直到BEN 1401在時間t5處被上拉為止，所述上拉接通兩個存取電晶體210/215，且BL 202及BLB 203分別被上拉及下拉，這向SN 250/SNB 260寫入邏輯狀態。
圖15說明根據本揭露各種實施例基於包括多個位元單元1300的PUF單元陣列102來產生PUF簽名的方法1500的流程圖。在一些實施例中，方法1500的操作由圖1、圖2A及圖13A中所說明的相應元件來執行。為便於論述，將結合圖1、圖2A及圖13A來闡述方法1500的以下實施例。方法1500的所說明實施例僅為實例。因此，應理解，在保持處於本揭露的範圍內的同時，可對各種操作中的任一者進行省略、重定序及/或添加。
根據各種實施例，方法1500以操作1502繼續，在操作1502中，將所述多個位元單元1300中的兩個存儲節點SN 250及SNB 260均衡（即，預充電）至邏輯狀態“0”。繼續所述實例，PUF控制電路114通過將所述多個位元單元1300的對應BPC 1301上拉以接通所述多個位元單元1300中的PC電晶體M9 1304及M10 1305並關斷EN電晶體M7 1302及M8 1303而進一步將SN 250及SNB 260預充電至“0”。在一些實施例中，當VDD 204與GND 205被交換時，SN 250及SNB 260被預充電至邏輯狀態“1”，其中PC電晶體M9 1304的汲極端及電晶體M10 1305的汲極端耦接到VDD 204。
根據本揭露的各種實施例，方法1500繼續進行到操作1504，在操作1504中，通過關斷兩個預充電電晶體1304/1305並接通兩個致能電晶體1302/1303來使所述多個位元單元1300中的每一者中的兩個存儲節點SN 250/SNB 260穩定化。繼續所述實例，根據各種實施例，所述多個位元單元1300的BPC 1301被下拉。參照圖2A及圖13A，PUF控制電路114通過將對應BPC 1301下拉以接通所述多個位元單元1300的EN電晶體M7 1302及M8 1303並關斷PC電晶體M9 1304及M10 1305而接通所有位元單元1300。PUF控制電路114通過將WL 206上拉來讀取所選的一個或多個列的每一位元單元1300的邏輯狀態，所述上拉致能存取電晶體M1 210及M6 215。參照圖2A 及圖13A，每一交叉耦接的反相器220/230因製造工藝中的變化而固有地不同（例如，電晶體的強度），並且各交叉耦接的反相器的小幅差異通過交叉耦接的反相器的正回饋而放大，且最終視交叉耦接的反相器之間的差異而定，為位元單元產生邏輯狀態“1”或“0”，且所述邏輯狀態“1”或“0”在兩個存儲節點SN 250及SNB 260上穩定化。在一些實施例中，由交叉耦接的反相器220/230的強度引起的此小幅差異表示位元單元1300中的獨有不對稱性。在一些實施例中，由SN 250及SNB 260處的PC電晶體（例如，SN 250處的M9 1304及SNB 260處的M10 1305）在存儲在所述相應存儲節點中的值中引起的初始差異也可促成位元單元1300中的獨有不對稱性。
根據各種實施例，方法1500以操作1506繼續，在操作1506中，產生PUF簽名。PUF控制電路114使用PUF單元陣列102的一個或多個列中的位元單元1300的已穩定化邏輯狀態來產生PUF簽名。如以上所提及，基於PUF單元陣列102中的所述多個位元單元1300的一種或多種固有隨機性而產生的PUF簽名是PUF單元陣列102獨有的。
在一些實施例中，在操作1506之前，可多次重複操作1502及1504，以獲得PUF單元陣列102的一個或多個列中每一位元單元1300的邏輯狀態長條圖（即，頻率曲線圖）。所述長條圖用作每一位元單元1300在多個質詢-回應週期內的邏輯狀態分佈的準確表示。在一些實施例中，如果在多個質詢-響應週期內從位元單元1300收集的邏輯狀態的大於等於70%是“1”或“0，則位元單元1300被視為穩定的，且選擇此類穩定位元單元1300的邏輯狀態並一起用作PUF簽名。在一些實施例中，不穩定位元單元將被拋棄或排除而不用作PUF簽名的一部分。
在一實施例中，一種物理不可複製功能（PUF）產生器包括：PUF單元陣列，包括多個位元單元，其中所述多個位元單元中的每一者包括至少兩個預充電電晶體、至少一個致能電晶體及至少兩個存儲節點，其中所述至少兩個存儲節點通過所述至少兩個預充電電晶體中相應的預充電電晶體以實質上相同的電壓被預充電，從而使得所述多個位元單元中的每一者能夠具有第一亞穩邏輯狀態；以及驗證電路，耦接到所述PUF單元陣列，其中所述驗證電路被配置成通過在所述PUF單元陣列的至少一列中的位元單元中的每一者中接通所述至少一個致能電晶體並關斷所述至少兩個預充電電晶體來存取並確定所述PUF單元陣列的所述至少一列中的所述位元單元的第二邏輯狀態，且基於為所述PUF單元陣列的所述至少一列中的所述位元單元所確定的所述第二邏輯狀態來產生PUF簽名。
在一實施例中，所述多個位元單元各自進一步包括兩個交叉耦接的反相器及兩個存取電晶體。
在一實施例中，所述至少兩個預充電電晶體各自耦接在第一電壓與所述至少兩個存儲節點中相應的存儲節點之間。
在一實施例中，所述至少兩個預充電電晶體各自包括n型金屬氧化物半導體電晶體。
在一實施例中，所述驗證電路包括PUF控制電路，所述PUF控制電路耦接到所述多個位元單元且被配置成向所述PUF單元陣列提供第一電壓、電源供電電壓及字元線（WL）電壓。
在一實施例中，所述PUF控制電路被配置成：關斷所述至少一個致能電晶體並接通所述至少兩個預充電電晶體，以向所述PUF單元陣列的所述多個位元單元中的每一者寫入所述第一亞穩邏輯狀態；接通所述至少一個致能電晶體並關斷所述至少兩個預充電電晶體，以在所述PUF單元陣列的所述多個位元單元中的每一者中使得所述第一亞穩邏輯狀態穩定化成所述第二邏輯狀態；以及當讀出所述PUF單元陣列的所述至少一列中的所述位元單元的所述第二邏輯狀態時，接通所述PUF單元陣列的所述至少一列中的所述位元單元的所述兩個存取電晶體。
在一實施例中，所述驗證電路進一步被配置成使用所述PUF單元陣列的所述至少一列中的所述位元單元的所述第二邏輯狀態來產生所述PUF簽名。
在一實施例中，用於產生物理不可複製功能（PUF）簽名的方法包括：通過以下操作在PUF單元陣列的多個行及至少一列中的多個位元單元中的每一者中以實質上相同的電壓來均衡至少兩個存儲節點：接通與所述多個位元單元中的每一者耦接的至少兩個預充電電晶體，從而使得所述多個位元單元中的每一者具有第一亞穩邏輯狀態，其中所述多個位元單元中的每一者包括至少一個致能電晶體、至少兩個存取電晶體及至少兩個存儲節點；通過以下操作來使所述多個位元單元中的每一者中的所述第一亞穩邏輯狀態穩定化成第二邏輯狀態：接通所述至少一個致能電晶體並關斷所述至少兩個存取電晶體，從而使得所述多個位元單元中的每一者確定第二邏輯狀態；以及通過接通所述至少兩個存取電晶體以讀出所述多個位元單元的所述第二邏輯狀態來產生PUF簽名。
在一實施例中，所述多個位元單元各自進一步包括兩個交叉耦接的反相器。
在一實施例中，所述至少兩個預充電電晶體各自耦接在第一電壓與所述至少兩個存儲節點中相應的存儲節點之間。
在一實施例中，所述至少兩個預充電電晶體各自包括n型金屬氧化物半導體電晶體。
在一實施例中，所述驗證電路包括PUF控制電路，所述PUF控制電路耦接到所述多個位元單元且被配置成向所述多個位元單元提供第一電壓、電源供電電壓及字元線（WL）電壓。
在一實施例中，所述PUF控制電路被配置成：關斷所述至少一個致能電晶體並接通所述至少兩個預充電電晶體，以向所述多個位元單元中的每一者寫入所述第一亞穩邏輯狀態；接通所述至少一個致能電晶體並關斷所述至少兩個預充電電晶體，以在所述多個位元單元中的每一者中使得所述第一亞穩邏輯狀態穩定化成所述第二邏輯狀態；以及當讀出所述PUF單元陣列的所述至少一列中的所述位元單元的所述第二邏輯狀態時，接通所述至少兩個存取電晶體。
在一實施例中，所述驗證電路進一步被配置成使用所述PUF單元陣列的所述至少一列中的所述位元單元的所述第二邏輯狀態來產生所述PUF簽名。
在另一實施例中，一種物理不可複製功能（PUF）產生器包括：PUF單元陣列，包括多個位元單元，其中所述多個位元單元中的每一者預配置有第一邏輯狀態；以及驗證電路，耦接到所述PUF單元陣列，其中所述驗證電路被配置成在多個存取時間在至少一個加強條件下遞迴地存取所述PUF單元陣列的至少一列中的位元單元以檢測對應的所述第一邏輯狀態何時轉態成第二邏輯狀態，且基於為所述PUF單元陣列的所述至少一列中的所述位元單元所確定的所述第二邏輯狀態來產生PUF簽名。
在一實施例中，所述至少一個加強條件包括加強讀取條件及加強寫入條件。
在一實施例中，所述多個位元單元各自進一步包括兩個交叉耦接的反相器及兩個存取電晶體。
在一實施例中，所述驗證電路包括PUF控制電路及時序控制電路，所述PUF控制電路及所述時序控制電路耦接到所述多個位元單元且被配置成向所述PUF單元陣列提供第一電壓、電源供電電壓、字元線電壓、所述字元線電壓的脈衝寬度、及感測放大器致能的脈衝寬度。
在一實施例中，所述驗證電路進一步被配置成使用在第一存取時間所述PUF單元陣列的所述至少一列中的所述位元單元的邏輯狀態來產生所述PUF簽名。
在一實施例中，所述驗證電路被配置成對所述PUF單元陣列的所述至少一列中的所述位元單元執行以下中的至少一者：當讀出所述第一邏輯狀態時遞迴地減小所述電源供電電壓，以使所述多個位元單元在所述加強讀取條件下被存取；當讀出所述第一邏輯狀態時遞迴地減小所述字元線電壓，以使所述多個位元單元在所述加強讀取條件下被存取；當將以與所述第一邏輯狀態互補的第二邏輯狀態蓋寫所述第一邏輯狀態時遞迴地增大GND，以使所述多個位元單元在所述加強寫入條件下被存取；當將以與所述第一邏輯狀態互補的所述第二邏輯狀態蓋寫所述第一邏輯狀態時遞迴地減小所述字元線電壓，以使所述多個位元單元在所述加強寫入條件下被存取；當將以與所述第一邏輯狀態互補的所述第二邏輯狀態來蓋寫所述第一邏輯狀態時遞迴地減小所述字元線電壓的所述脈衝寬度，以使所述多個位元單元在所述加強寫入條件下被存取；當讀出所述第一邏輯狀態時遞迴地減小所述感測放大器致能的所述脈衝寬度，以使所述多個位元單元在所述加強讀取條件下被存取。
又，在另一實施例中，一種物理不可複製功能（PUF）產生器包括：PUF單元陣列，包括多個位元單元，其中所述多個位元單元中的每一者包括至少一個等化器電晶體、至少一個致能電晶體及至少兩個存儲節點，其中所述至少兩個存儲節點通過至少一個等化器而以實質上相同的電壓被預配置，從而使得所述多個位元單元中的每一者能夠配置有第一亞穩邏輯狀態；以及驗證電路，耦接到所述PUF單元陣列，其中所述驗證電路被配置成通過在所述PUF單元陣列的至少一列中的位元單元中的每一者中接通所述至少一個致能電晶體並關斷所述至少一個等化器來存取並確定所述PUF單元陣列的所述至少一列中的所述位元單元的第二邏輯狀態且基於為所述PUF單元陣列的所述至少一列中的所述位元單元所確定的所述第二邏輯狀態來產生PUF簽名。
以上內容概述了若干實施例的特徵以使所屬領域中的普通技術人員可更好地理解本揭露的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本揭露作為基礎來設計或修改其他工藝及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本揭露的精神及範圍，且在不背離本揭露的精神及範圍的條件下，他們可對本文作出各種改變、替代及變更。
100‧‧‧物理不可複製功能（PUF）產生器
102、500、700‧‧‧PUF單元陣列
104‧‧‧驗證電路
106‧‧‧時序控制電路
108‧‧‧列解碼器
110‧‧‧行解碼器
112‧‧‧I/O電路
114‧‧‧PUF控制電路/PUF控制器
116‧‧‧感測放大器
200、200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9、510、510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11、510-12、710、710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8、710-9、1000、1100、1300、1400‧‧‧位元單元
202、202-1、202-2、202-3、202-4、202-5、202-6‧‧‧位元線（BL）
203、203-1、203-2、203-3、203-4、203-5、203-6‧‧‧反相位元線（BLB）
204、204-1、204-2、204-3‧‧‧正供電電壓電源/VDD/VDD線/第一電壓參考
205、205-1、205-2、205-3、205-4‧‧‧GND/GND線/第二電壓參考/VSS
206:206-1、206-2、206-3‧‧‧字元線（WL）
210‧‧‧電晶體M1
211‧‧‧電晶體M2
212‧‧‧電晶體M3
213‧‧‧電晶體M4
214‧‧‧電晶體M5
215‧‧‧電晶體M6
220‧‧‧第一反相器/反相器
230‧‧‧第二反相器/反相器
250‧‧‧存儲節點（SN）/第一節點/節點
260‧‧‧反相存儲節點（SNB）/第二節點/節點
270、280、533、1007、1008、1009、1010、1306、1307‧‧‧節點
301‧‧‧時鐘信號（CLK）
302‧‧‧WL信號
303‧‧‧位元線（BL）預充電信號
304‧‧‧讀取行選擇信號
305‧‧‧寫入行選擇信號
306‧‧‧感測放大器致能（SAE）
310、313‧‧‧讀取週期
311‧‧‧第一寫入週期/寫入週期
312‧‧‧預充電週期
314‧‧‧寫入週期
320‧‧‧減小的VDD
326‧‧‧增大的VDD
330、332‧‧‧減小的WL電壓
334、336‧‧‧減小的WL脈衝寬度
340‧‧‧減小的BL/BLB預充電電壓
350‧‧‧減小的SAE
400、600、900、1200、1500‧‧‧方法
402、404、406、408、602、604、606、608、902、904、906、908、1202、1204、1206、1208、1502、1504、1506‧‧‧操作
501、501-1、501-2‧‧‧反相塊選擇（BSB）
502、502-1、502-2‧‧‧ROW_VDD
503-1、503-2‧‧‧列選擇電路（RSC）
504、504-1、504-2、504-3、504-4‧‧‧塊選擇電路（BSC）
520-1、520-2、520-3、520-4‧‧‧位元單元塊/塊
531、532‧‧‧電晶體
540、540-1、540-2、540-3、540-4‧‧‧SEG_VDD
701、701-1、701-2、701-3‧‧‧正供電電壓電源/CVDD/第一電壓參考/VDD/行電壓
1001‧‧‧位等化器線（BEQ）
1003‧‧‧EQ電晶體M7
1004‧‧‧EQ電晶體M8
1005‧‧‧致能（EN）電晶體M9/EN電晶體M7
1006‧‧‧致能（EN）電晶體M10
1301‧‧‧位預充電線（BPC）
1302‧‧‧致能（EN）電晶體M7
1303‧‧‧致能（EN）電晶體M8
1304‧‧‧預充電（PC）電晶體M9
1305‧‧‧預充電（PC）電晶體M10
1401‧‧‧位致能線（BEN）
A、B、C、D、E、F‧‧‧行
a、b、c‧‧‧列
t0、t1、t2、t3、t4、t5、t6、t7‧‧‧時間
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各方面。應注意，各種特徵未必是按比例繪製。事實上，為使說明清晰起見，可任意增大或減小各種特徵的尺寸及幾何形狀。（以下不進行段落編號，無圖式者可填寫「無」） 圖1說明根據本揭露各種實施例的物理不可複製功能（PUF）產生器。 圖2A說明根據本揭露各種實施例包括多個位元單元的PUF單元陣列的示例性電路圖。 圖2B說明根據本揭露各種實施例被實作為6電晶體靜態隨機存取記憶體（6T-SRAM）位元單元的位元單元的示例性電路圖。 圖3說明根據本揭露各種實施例用於為包括多個位元單元的PUF單元陣列提供加強（stressed）讀取/寫入技術以產生PUF簽名的信號的波形。 圖4說明根據本揭露各種實施例用於為包括多個位元單元的PUF單元陣列提供加強寫入/讀取技術以產生PUF簽名的方法的流程圖。 圖5A說明根據本揭露各種實施例包括多個位元單元的PUF單元陣列的示例性電路圖。 圖5B說明根據本揭露各種實施例被實作為6T-SRAM位元單元的位元單元的示例性電路圖。 圖5C說明根據本揭露各種實施例的塊選擇電路（block select circuit，BSC）的示例性電路圖。 圖6說明根據本揭露各種實施例基於包括多個位元單元的PUF單元陣列來產生PUF簽名的方法的流程圖。 圖7A說明根據本揭露各種實施例包括多個位元單元的PUF單元陣列的示例性電路圖。 圖7B說明根據本揭露各種實施例被實作為6T-SRAM位元單元的位元單元的示例性電路圖。 圖8說明根據本揭露各種實施例在PUF單元陣列的至少一行中的多個位元單元中用以產生PUF簽名的信號的波形。 圖9說明根據本揭露各種實施例基於包括多個位元單元的PUF單元陣列來產生PUF簽名的方法的流程圖。 圖10A說明根據本揭露各種實施例被實作為具有位元單元內等化器（equalizer，EQ）及致能（enable，EN）電晶體的SRAM位元單元的位元單元的示例性電路圖。 圖10B說明根據本揭露各種實施例在PUF單元陣列的位元單元中用以產生PUF簽名的信號的波形。 圖11A說明根據本揭露各種實施例被實作為具有位元單元內等化器（EQ）電晶體的SRAM位元單元的位元單元的示例性電路圖。 圖11B說明根據本揭露各種實施例在PUF單元陣列的位元單元中用以產生PUF簽名的信號的波形。 圖12說明根據本揭露各種實施例基於包括多個位元單元的PUF單元陣列來產生PUF簽名的方法的流程圖。 圖13A說明根據本揭露各種實施例被實作為具有位元單元內預充電（pre-charge，PC）電晶體及致能（EN）電晶體的SRAM位元單元的位元單元的示例性電路圖。 圖13B說明根據本揭露各種實施例在PUF單元陣列的位元單元中用以產生PUF簽名的信號的波形。 圖14A說明根據本揭露各種實施例被實作為具有位元單元內致能（EN）電晶體的SRAM位元單元的位元單元的示例性電路圖。 圖14B說明根據本揭露各種實施例在PUF單元陣列的位元單元中用以產生PUF簽名的信號的波形。 圖15說明根據本揭露各種實施例基於包括多個位元單元的PUF單元陣列來產生PUF簽名的方法的流程圖。

Claims (1)

  1. 一種物理不可複製功能產生器，包括： 物理不可複製功能單元陣列，包括多個位元單元，其中所述多個位元單元中的每一者包括至少兩個預充電電晶體、至少一個致能電晶體及至少兩個存儲節點，其中所述至少兩個存儲節點通過所述至少兩個預充電電晶體中相應的預充電電晶體以實質上相同的電壓被預充電，從而使得所述多個位元單元中的每一者具有第一亞穩邏輯狀態；以及 驗證電路，耦接到所述物理不可複製功能單元陣列，其中所述驗證電路被配置成通過在所述物理不可複製功能單元陣列的至少一列中的位元單元中的每一者中接通所述至少一個致能電晶體並關斷所述至少兩個預充電電晶體來存取並確定所述物理不可複製功能單元陣列的所述至少一列中的所述位元單元的第二邏輯狀態，且基於為所述物理不可複製功能單元陣列的所述至少一列中的所述位元單元所確定的所述第二邏輯狀態來產生物理不可複製功能簽名。
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