CN109784100A - 物理不可克隆功能产生器 - Google Patents

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CN109784100A
CN109784100A CN201811353371.2A CN201811353371A CN109784100A CN 109784100 A CN109784100 A CN 109784100A CN 201811353371 A CN201811353371 A CN 201811353371A CN 109784100 A CN109784100 A CN 109784100A
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Abstract

本揭露公开一种物理不可克隆功能(PUF)产生器。PUF产生器包括：PUF单元阵列，包括多个位单元，各个位单元中包括至少两个预充电晶体管、至少一个启用晶体管及至少两个存储节点，其中至少两个存储节点通过至少两个预充电晶体管中相应的预充电晶体管以实质上相同的电压被预充电，从而使得多个位单元中的每一者能够具有第一亚稳逻辑状态；以及验证电路，其中验证电路被配置成通过在PUF单元阵列的至少一行中的位单元中的每一者中接通至少一个启用晶体管并关断至少两个预充电晶体管来存取并确定PUF单元阵列的至少一行中的位单元的第二逻辑状态，且基于为PUF单元阵列的至少一行中的位单元所确定的第二逻辑状态来产生PUF签名。

Description

物理不可克隆功能产生器
技术领域
本揭露涉及一种物理不可克隆功能(PUF)产生器电路。
背景技术
随着集成电路在为各种不同应用提供不同类型信息的电子装置中的使用的增加，越来越需要充分保护可能存储在电子装置内的敏感性及/或关键性信息，以将对此种信息的存取权仅限于具有存取权限的其他装置。物理不可克隆功能(physically unclonablefunction，PUF)产生器是通常位于集成电路内的物理结构，所述物理结构响应于对PUF产生器的输入(例如，质询/请求)而提供数个对应输出(例如，响应)，以创建集成电路的独有身份。由于PUF产生器基于制造工艺的固有性质，因此PUF相对于传统的验证方法具有各种优点，传统的验证方法是将身份登记在可能较轻易地被模仿及/或被进行反向工程设计的装置上。
存在包括基于延迟链的PUF产生器及基于存储器的PUF产生器在内的许多不同的实作方法。基于延迟链的PUF产生器采用包括数个逻辑装置的一组延迟链，且可使用不同的延迟作为PUF签名。另一方面，基于存储器的PUF产生器将存储器装置(通常为静态随机存取存储器(static random-access memory，SRAM)装置或动态随机存取存储器(dynamicrandom-access memory，DRAM)装置)的阵列中的变化转变成二进制序列。这两种方法均基于由半导体制造工艺中的内在变化在各装置中引起的物理性质随机性。PUF产生器候选项应为独有、不可克隆且可靠的。此外，其还应具有小的面积、高的吞吐率(throughputrate)、低的等待时间及低的功率消耗。当前，基于SRAM的PUF产生器及基于DRAM的PUF产生器均具有各种局限性。举例来说，基于SRAM的PUF产生器仅可在启动(boot)时间期间被存取，且不提供强的PUF配置(即，CRP的数目)。需要开发一种在提供大的CRP空间的同时可在运行时间期间被查询的PUF产生器。
发明内容
根据本揭露的实施例，物理不可克隆功能(PUF)产生器包括PUF单元阵列以及验证电路。PUF单元阵列包括多个位单元。所述多个位单元中的每一者包括至少两个预充电晶体管、至少一个启用晶体管及至少两个存储节点。所述至少两个存储节点通过所述至少两个预充电晶体管中相应的预充电晶体管以实质上相同的电压被预充电，从而使得所述多个位单元中的每一者具有第一亚稳逻辑状态。验证电路耦接到所述PUF单元阵列。所述验证电路被配置成通过在所述PUF单元阵列的至少一行中的位单元中的每一者中接通所述至少一个启用晶体管，并关断所述至少两个预充电晶体管来存取并确定所述PUF单元阵列的所述至少一行中的所述位单元的第二逻辑状态，且基于为所述PUF单元阵列的所述至少一行中的所述位单元所确定的所述第二逻辑状态来产生PUF签名。
根据本揭露的实施例，用于产生物理不可克隆功能(PUF)签名的方法包括：通过以下操作在PUF单元阵列的多个列及至少一行中的多个位单元中的每一者中以实质上相同的电压来均衡至少两个存储节点：接通与所述多个位单元中的每一者耦接的至少两个预充电晶体管，从而使得所述多个位单元中的每一者具有第一亚稳逻辑状态，其中所述多个位单元中的每一者包括至少一个启用晶体管、至少两个存取晶体管及至少两个存储节点；通过以下操作来使所述多个位单元中的每一者中的所述第一亚稳逻辑状态稳定化成第二逻辑状态：接通所述至少一个启用晶体管并关断所述至少两个存取晶体管，从而使得所述多个位单元中的每一者确定第二逻辑状态；以及通过接通所述至少两个存取晶体管以读出所述多个位单元的所述第二逻辑状态来产生PUF签名。
根据本揭露的实施例，物理不可克隆功能(PUF)产生器包括PUF单元阵列以及验证电路。PUF单元阵列包括多个位单元。所述多个位单元中的每一者预配置有第一逻辑状态。验证电路耦接到所述PUF单元阵列。所述验证电路被配置成在多个存取时间在至少一个加强条件下递归地存取所述PUF单元阵列的至少一行中的位单元以检测对应的所述第一逻辑状态何时转态成第二逻辑状态，且基于为所述PUF单元阵列的所述至少一行中的所述位单元所确定的所述第二逻辑状态来产生PUF签名。
附图说明
结合附图阅读以下详细说明，会最佳地理解本揭露的各方面。应注意，各种特征未必是按比例绘制。事实上，为使说明清晰起见，可任意增大或减小各种特征的尺寸及几何形状。
图1说明根据本揭露各种实施例的物理不可克隆功能(PUF)产生器。
图2A说明根据本揭露各种实施例包括多个位单元的PUF单元阵列的示例性电路图。
图2B说明根据本揭露各种实施例被实作为6晶体管静态随机存取存储器(6T-SRAM)位单元的位单元的示例性电路图。
图3说明根据本揭露各种实施例用于为包括多个位单元的PUF单元阵列提供加强(stressed)读取/写入技术以产生PUF签名的信号的波形。
图4说明根据本揭露各种实施例用于为包括多个位单元的PUF单元阵列提供加强写入/读取技术以产生PUF签名的方法的流程图。
图5A说明根据本揭露各种实施例包括多个位单元的PUF单元阵列的示例性电路图。
图5B说明根据本揭露各种实施例被实作为6T-SRAM位单元的位单元的示例性电路图。
图5C说明根据本揭露各种实施例的块选择电路(block select circuit，BSC)的示例性电路图。
图6说明根据本揭露各种实施例基于包括多个位单元的PUF单元阵列来产生PUF签名的方法的流程图。
图7A说明根据本揭露各种实施例包括多个位单元的PUF单元阵列的示例性电路图。
图7B说明根据本揭露各种实施例被实作为6T-SRAM位单元的位单元的示例性电路图。
图8说明根据本揭露各种实施例在PUF单元阵列的至少一列中的多个位单元中用以产生PUF签名的信号的波形。
图9说明根据本揭露各种实施例基于包括多个位单元的PUF单元阵列来产生PUF签名的方法的流程图。
图10A说明根据本揭露各种实施例被实作为具有位单元内均衡器(equalizer，EQ)及启用(enable，EN)晶体管的SRAM位单元的位单元的示例性电路图。
图10B说明根据本揭露各种实施例在PUF单元阵列的位单元中用以产生PUF签名的信号的波形。
图11A说明根据本揭露各种实施例被实作为具有位单元内均衡器(EQ)晶体管的SRAM位单元的位单元的示例性电路图。
图11B说明根据本揭露各种实施例在PUF单元阵列的位单元中用以产生PUF签名的信号的波形。
图12说明根据本揭露各种实施例基于包括多个位单元的PUF单元阵列来产生PUF签名的方法的流程图。
图13A说明根据本揭露各种实施例被实作为具有位单元内预充电(pre-charge，PC)晶体管及启用(EN)晶体管的SRAM位单元的位单元的示例性电路图。
图13B说明根据本揭露各种实施例在PUF单元阵列的位单元中用以产生PUF签名的信号的波形。
图14A说明根据本揭露各种实施例被实作为具有位单元内启用(EN)晶体管的SRAM位单元的位单元的示例性电路图。
图14B说明根据本揭露各种实施例在PUF单元阵列的位单元中用以产生PUF签名的信号的波形。
图15说明根据本揭露各种实施例基于包括多个位单元的PUF单元阵列来产生PUF签名的方法的流程图。
附图标号说明
100：物理不可克隆功能(PUF)产生器；
102、500、700：PUF单元阵列；
104：验证电路；
106：时序控制电路；
108：行解码器；
110：列解码器；
112：I/O电路；
114：PUF控制电路/PUF控制器；
116：感测放大器；
200、200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9、510、510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11、510-12、710、710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8、710-9、1000、1100、1300、1400：位单元；
202、202-1、202-2、202-3、202-4、202-5、202-6：位线(BL)；
203、203-1、203-2、203-3、203-4、203-5、203-6：反相位线(BLB)；
204、204-1、204-2、204-3：正供电电压电源/VDD/VDD线/第一电压参考；
205、205-1、205-2、205-3、205-4：GND/GND线/第二电压参考/VSS；
206：206-1、206-2、206-3：字线(WL)；
210：晶体管M1；
211：晶体管M2；
212：晶体管M3；
213：晶体管M4；
214：晶体管M5；
215：晶体管M6；
220：第一反相器/反相器；
230：第二反相器/反相器；
250：存储节点(SN)/第一节点/节点；
260：反相存储节点(SNB)/第二节点/节点；
270、280、533、1007、1008、1009、1010、1306、1307：节点；
301：时钟信号(CLK)；
302：WL信号；
303：位线(BL)预充电信号；
304：读取列选择信号；
305：写入列选择信号；
306：感测放大器启用(SAE)；
310、313：读取周期；
311：第一写入周期/写入周期；
312：预充电周期；
314：写入周期；
320：减小的VDD；
326：增大的VDD；
330、332：减小的WL电压；
334、336：减小的WL脉冲宽度；
340：减小的BL/BLB预充电电压；
350：减小的SAE；
400、600、900、1200、1500：方法；
402、404、406、408、602、604、606、608、902、904、906、908、1202、1204、1206、1208、1502、1504、1506：操作；
501、501-1、501-2：反相块选择(BSB)；
502、502-1、502-2：ROW_VDD；
503-1、503-2：行选择电路(RSC)；
504、504-1、504-2、504-3、504-4：块选择电路(BSC)；
520-1、520-2、520-3、520-4：位单元块/块；
531、532：晶体管；
540、540-1、540-2、540-3、540-4：SEG_VDD；
701、701-1、701-2、701-3：正供电电压电源/CVDD/第一电压参考/VDD/列电压；
1001：位均衡器线(BEQ)；
1003：EQ晶体管M7；
1004：EQ晶体管M8；
1005：启用(EN)晶体管M9/EN晶体管M7；
1006：启用(EN)晶体管M10；
1301：位预充电线(BPC)；
1302：启用(EN)晶体管M7；
1303：启用(EN)晶体管M8；
1304：预充电(PC)晶体管M9；
1305：预充电(PC)晶体管M10；
1401：位启用线(BEN)；
A、B、C、D、E、F：列；
a、b、c：行；
t0、t1、t2、t3、t4、t5、t6、t7：时间。
具体实施方式
以下公开内容阐述用于实作主题的不同特征的各种示例性实施例。以下阐述组件及构造的具体实例以简化本揭露。当然，这些仅为实例且不应为限制性。例如，应理解，当将元件称为“连接到”或“耦接到”另一元件时，所述元件可直接连接到或直接耦接到所述另一元件，或者可存在一个或多个中间元件。
此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外还囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或其他定向)，且本文中所用的空间相对性描述语可同样相应地进行解释。另外，应理解，当将元件称为“连接到”或“耦接到”另一元件时，所述元件可直接连接到或直接耦接到所述另一元件，或者可能存在一个或多个中间元件。
本文所述的特征可被实施为不同形式而不应被解释为仅限于本文所述的实例。而是，提供本文所述的实例是为了使本揭露透彻及完整起见，且将向所属领域中的普通技术人员传达本揭露的完整范围。将不参照附图对某些实施例进行更详细阐述。
在以下说明中，甚至在不同的图式中也为相同的元件使用相同的图式参考编号。提供在说明中所界定的内容(例如详细构造及元件)是为了辅助全面地理解预设实例。因此，显而易见，能够在无那些具体界定的内容的情况下实施各实施例。此外，由于众所周知的功能或构造将会因不必要的细节而使实施例模糊不清，因此不再对所述功能或构造进行详细阐述。
尽管例如“第一”或“第二”等表达语潜在地用于指代各种元件，然而所述元件不受所述表达语限制。所述表达语仅用于将一个元件与另一元件区分开。
本文所使用的表达语仅用于解释具体实施例而非为限制性。除非另有规定，否则呈单数形式的表达语囊括复数意义。在本说明通篇中，表达语“包括”或“具有”仅用于表示存在本文所述的特性、数目、步骤、操作、元件、组件或其组合，但并不排除存在其他特性、数目、步骤、操作、元件、组件或这各项的组合、或者额外方面中的一者或多者的可能性。
物理不可克隆功能(PUF)产生器通常用于验证及私密密钥存储，而无需安全的电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)及/或其他昂贵的硬件(例如，带后备电池的静态随机存取存储器)。并非将密钥存储在数字存储器中，PUF产生器基于其独有的由内在工艺变化引起的物理特性来导出密钥，以将其自身与甚至由同一制作工艺生产的其他PUF产生器区别开。通常，此种密钥被称为“PUF签名”。可使用数个参数的变化(例如门延迟、阈值电压、加电状态、交叉耦接的反相器之间的强度差异、及/或集成电路(integrated circuit，IC)的各种物理特性中的任一者)来界定此种PUF签名。
在使用基于存储器的PUF产生器中的每一位单元的制造可变性来产生PUF签名的实例中，可使用在根本上有缺陷且不均匀的制造工艺中由前述参数变化为每一位单元引起的本征趋势来判断此种位单元是否适于(即，是否具有产生逻辑状态“1”或“0”的强倾向)提供可靠的PUF签名，根据本揭露的各种实施例，使用不同的技术来触发此种判断过程。应理解，即使SRAM装置包括在设计上对称的单元(位单元)，一种或多种制造可变性仍可使SRAM装置的每一位单元是独有的，且其独有性中的一者在SRAM装置被存取(例如，被加电、读取、写入等时)固有地倾向于处于高状态(即，逻辑“1”)或处于低状态(即，逻辑“0”)。换句话说，每一位单元可具有呈现逻辑“1”或逻辑“0”的本征趋势，且此外，一些位单元可具有强本征趋势而一些位单元可具有弱本征趋势。当位单元具有强本征趋势时，所述位单元在基于存储器的PUF产生器被评估及存取时可在较长时间内保持处于其“优选的(preferred)”逻辑状态或者可非常快速地及/或以统计上较高的频率转变成其“优选的”逻辑状态。在一些实施例中，此种位单元可被称为“稳定位单元”。当位单元具有弱本征趋势时，所述位单元不具有“优选的”逻辑状态。也就是说，当基于存储器的PUF产生器被存取时，具有弱本征趋势的位单元有时可呈现(例如，保持处于或转变成)高状态，且有时呈现(例如，保持处于或转变成)低状态，而无统计偏向性。在一些实施例中，此种位单元可被称为“不稳定位单元”。稳定位单元的逻辑状态的二进制序列被汇编为基于存储器的PUF产生器的PUF签名。本揭露呈现相对于目前发展水平的技术具有多个优点的PUF产生器的各种实施例，以下将详细地论述所述优点。
图1说明根据本揭露各种实施例的物理不可克隆功能(PUF)产生器100。在图1所说明的实施例中，PUF产生器100包括PUF单元阵列102、验证电路104、行解码器108、列解码器110、感测放大器116及输入/输出(input/output，I/O)电路112。验证电路104进一步包括PUF控制电路114及时序控制电路106。在一些实施例中，尽管图1中未示出，然而所有所述组件可彼此耦接且进一步耦接到验证电路104，以便对所述组件进行控制。虽然在图1所说明的实施例中，每一组件被示出为单独的块，然而各位单元被排列成列-行配置(即，阵列)，以下将参照图2A的示例性示意图示出及更详细地论述所述阵列。PUF单元阵列102包括排列成列-行配置的多个位单元，其中每一列具有位线(bit line，BL)及反相位线(bit line bar，BLB)，且每一行具有字线(word line，WL)。更具体来说，每一列的BL及BLB分别耦接到设置在所述列中的多个位单元，且所述列中的每一位单元排列在不同的行上并耦接到各自的(不同)WL。也就是说，PUF单元阵列102的每一位单元耦接到PUF单元阵列102的一列的BL、PUF单元阵列102的所述列的BLB及PUF单元阵列102的一行的WL。在一些实施例中，BL与BLB是平行地竖直排列，且各WL是平行地水平(即，垂直于BL及BLB)排列。应注意，可根据处于本揭露范围内的不同的制作技术及装置布局设计而以不同方式排列BL、BLB及WL。
行解码器108被配置成接收PUF单元阵列102的行地址并耦接到所述行地址处的WL。在一些实施例中，列解码器110可为选用的。列解码器110被配置成接收PUF单元阵列102的列地址并耦接到所述列地址处的BL及/或BLB。
在一些实施例中，验证电路104的所有组件(即，PUF控制电路114及时序控制电路106)可耦接到公共数据总线以进行相互通信。在一些实施例中，验证电路104包括输入端口及输出端口(两者均未示出)。验证电路104的输入端口被配置成接收请求/质询。在一些实施例中，验证电路104的输出端口被配置成基于PUF单元阵列102的一个或多个行的已稳定化位单元而将响应(例如，PUF签名)传输到外部装置。在一些实施例中，此种输入端口及输出端口可直接耦接到验证电路104的PUF控制电路114。也就是说，根据此类实施例，PUF控制电路114被配置成经由输入端口接收请求且经由输出端口接收响应。
如以下在图2B至图4中详细所述，验证电路104使用所公开的技术来评估每一位单元的逻辑状态。在一些实施例中，PUF控制电路114可启用对PUF单元阵列102的每一位单元的电压供电。在PUF单元阵列102的每一位单元中，PUF控制电路114启用或禁用各晶体管，以将至少2个存储节点预充电至相同电压，以便在所述至少2个存储节点上提供亚稳(metastable)逻辑状态。此外，在PUF单元阵列的每一位单元中，PUF控制电路114还启用或禁用各晶体管以使所述至少2个存储节点上的亚稳逻辑状态能够稳定化。此外，PUF控制电路114选择PUF单元阵列的一个或多个行并存取所选的一个或多个行中的位单元，以根据所述位单元的已稳定化逻辑状态来产生PUF签名。
在一些实施例中，PUF控制电路114还被配置成控制(例如，增大或减小)在WL、VDD(电源供电电压)及GND中的每一者处施加的电压电平。在一些实施例中，PUF控制电路114还可被配置成控制(例如，增大或减小)在位单元中的每一者处施加的供电电压的电压电平。时序控制电路106可被配置成控制在读取过程及/或写入过程期间在WL上施加的WL脉冲的宽度(例如，增大或减小)、脉冲的开始/结束时间及脉冲之间的同步化。在一些实施例中，PUF控制电路114可被实作为PUF单元阵列102外的至少一个单独的块。
图2A说明根据本揭露各种实施例的PUF单元阵列102的示例性电路图。在一些实施例中，PUF单元阵列102包括多个位单元200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、及到200-9。虽然图中仅示出9个位单元，然而在保持处于本揭露的范围内的同时，PUF单元阵列102中可包括任何所需数目的位单元。如上所述，位单元200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8及200-9排列成列-行配置。更具体来说，在一些实施例中，PUF单元阵列102包括平行排列的位线(BL)202-1、202-2及202-3、也平行排列的反相位线(BLB)203-1、203-2、203-3、以及正交于BL及BLB而平行排列的字线(WL)206-1、206-2及206-3。在一些实施例中，PUF单元阵列102还包括正供电电压电源(VDD)204-1、204-2及204-3、以及接地/参考电压(GND)205-1、205-2及205-3。因此，PUF单元阵列102可包括第一多个列(例如，竖直排列)、第二多个行(例如，水平排列)，其中每一列包括各自的一对BL 202、BLB 203、一对VDD 204、GND 205，且每一行包括各自的WL 206。
举例来说，如图2A所说明的实施例中所示，PUF单元阵列102包括列“A”、“B”及“C”、以及行“a”、“b”及“c”，其中列A包括各自的BL 202-1、BLB 203-1、VDD 204-1及GND 205-1；列B包括各自的BL 202-2、BLB 203-2、VDD 204-2及GND 205-2；列C包括各自的BL 202-3、BLB 203-3、VDD 204-3及GND 205-3；行a包括各自的WL 206-1；行b包括各自的WL 206-2；且行c包括各自的WL 206-3。
此外，每一列包括一个或多个位单元，所述一个或多个位单元各自耦接到所述列各自的BL及BLB、以及不同的单独WL。举例来说，列A包括位单元200-1、200-4及200-7，其中位单元200-1、200-4及200-7各自耦接到BL 202-1、BLB 203-1、VDD 204-1、GND 205-1且分别耦接到WL 206-1、206-2及206-3；列B包括位单元200-2、200-5及200-8，其中位单元200-2、200-5及200-8各自耦接到BL 202-2、BLB 203-2、VDD 204-2、GND 205-2且分别耦接到WL206-1、206-2及206-3；并且列C包括位单元200-3、200-6及200-9，其中位单元200-3、200-6及200-9各自耦接到BL 202-3、BLB 203-3、VDD 204-3、GND 205-3且分别耦接到WL 206-1、206-2及206-3。
如上所述，PUF单元阵列102的每一位单元(例如，200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等)可包括多个晶体管，以感测稳定逻辑状态并使得能够对稳定逻辑状态进行存取。图2A仅为实例而非为限制性。举例来说，可根据处于本揭露范围内的不同的制作技术及装置布局设计来以不同方式将VDD 204、GND 205、BL 202、BLB 203及WL206相对于彼此进行排列。
图2B说明根据本揭露各种实施例被实作为6T-SRAM位单元的位单元200的示例性电路图。如图所示，位单元200包括晶体管：M1 210、M2 211、M3 212、M4 213、M5 214及M6215。由于PUF单元阵列102的各位单元200彼此实质上类似，因此为清晰起见，以下对位单元的晶体管的配置及操作的论述将笼统地针对位单元200。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230彼此耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(storage node，SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(storage node bar，SNB)260处耦接。晶体管M2 211的端G与晶体管M3 212的端G在节点270处耦接在一起，而晶体管M4 213的端G与晶体管M5 214的端G在节点280处耦接在一起。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M4 214的源极端而各自耦接在VDD 204与GND 205之间。在一些实施例中，VDD 204由验证电路104的PUF控制电路114(图1)控制。举例来说，VDD 204可介于VDD的约30％至VDD的约130％的范围内，其中VDD是当PUF单元阵列102被存取时对PUF单元阵列102的位单元200中的每一者施加的标称电压电平。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230在SNB 260处耦接到晶体管M6 215的漏极端。除耦接到反相器220/230以外，晶体管M1 210及M6 215还均通过栅极端耦接到WL 206，且各自通过其漏极端及源极端而分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元200的存取晶体管。在一些实施例中，晶体管M1 210、M3 212、M5 214及M6 215各自包括n型金属氧化物半导体(n-type metaloxide semiconductor，NMOS)晶体管，且M2 211及M4 213各自包括p型金属氧化物半导体(p-type metal oxide semiconductor，PMOS)晶体管。虽然图2B所说明的实施例示出M1至M6是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M6中的至少一者，例如，双极结晶体管(bipolar junctiontransistor，BJT)、高电子迁移率晶体管(high-electron mobility transistor，HEMT)等。
大体来说，当位单元200(例如，200-1、200-2、200-3、200-4等)呈现/存储数据位时，位单元的第一节点250被配置成处于第一逻辑状态(“1”或“0”)，且SRAM位单元的第二节点260被配置成处于第二逻辑状态(“0”或“1”)，其中第一逻辑状态与第二逻辑状态彼此互补。在一些实施例中，第一节点250处的第一逻辑状态是由位单元存储的数据位。当位单元200呈现数据位(例如，逻辑“1”)时，节点250被配置成处于逻辑“1”状态，且节点260被配置成处于逻辑“0”状态。
更具体来说，可通过使用对应的BL 202、BLB 203、VDD 204、GND 205及WL 206将此种数据位写入到位单元200。作为代表性实例，为将逻辑“1”写入到位单元200，在一些实施例中，PUF控制电路114通过将VDD 204上拉至所需值(例如，VDD)来接通位单元200。然后，PUF控制电路114将WL 206上拉至所需“WL电压”(例如，VDD)，以使得存取晶体管M1 210及M6215被接通。更具体来说，WL 206在某一时间周期(下文称为“WL脉冲宽度”)内保持处于WL电压下，所述时间周期可由时序控制电路106控制。在WL脉冲宽度(即，晶体管M1 210及M6 215保持接通)期间，BL 202及BLB 203各自分别被施加有与高逻辑状态对应的第一电压(例如，VDD)及与低逻辑状态对应的第二电压(例如，接地)，以将逻辑“1”写入到节点250且将逻辑“0”写入到节点260。另一方面，为从位单元200读出所写入的或所存储的逻辑状态，在一些实施例中，PUF控制电路114将位单元200的VDD 204上拉至约VDD。PUF控制电路114然后将BL202及BLB 203预充电至VDD。PUF控制电路114将WL 206上拉至所需WL电压(例如，VDD)，以使得存取晶体管M1 210及M6 215被接通。因此，通过比较出BL 202与BLB 203之间的电压差或电流差来读出存储在位单元200中的逻辑状态。
综上所述，根据各种实施例，PUF单元阵列的每一位单元具有强本征趋势或弱本征趋势。当位单元具有强本征趋势时，位单元被归类为稳定位单元且因此具有优选的逻辑状态。当位单元具有弱本征趋势时，位单元被归类为不稳定位单元且因此不具有优选的逻辑状态。在一些实施例中，可通过“加强读取/写入”技术来确定位单元(即，稳定或不稳定)的稳定性。图3旨在论述使用“加强写入/读取”技术来确定当缺少强写入信号或强读取信号时每一位单元的本征趋势。由于这些技术是由在图1至图2B中所述的组件中的一者或多者来执行，因此将结合图1至图2B来提供以下对图3的论述。
图3说明根据本揭露各种实施例用于为PUF单元阵列102提供加强读取/写入技术以产生PUF签名的信号的波形。在图3中，使用时钟信号(CLK)301作为其他信号的参考。在CLK 301的每一时钟周期，字线(WL)206上的WL信号302两次形成上升脉冲。在一些实施例中，在读取周期310及313期间可使用第一脉冲作为字线选择来执行读取操作，而在写入周期311及314期间可使用第二脉冲作为字线选择来执行写入操作。
在预充电周期312期间可使用位线(BL)预充电信号303来执行位线预充电，以使图2B所示的BL 202及BLB 203为有待进行的读取操作而作准备。读取列选择信号304说明用于为了使感测放大器116在读取周期310及313期间进行处理而在位线信号集合之间进行选择的列选择信号的时序。写入列选择信号305说明用于为了在写入周期311及314期间写入数据而在位线信号集合之间进行选择的写入列选择信号的时序。感测放大器启用(senseamplifier enable，SAE)306用于启用图1所示感测放大器116。SAE 306是在读取周期310及313恰好结束时执行，以使得能够在感测位线值之前向位线上进行最大电荷转移。
图3进一步说明根据本揭露各种实施例当使用加强写入/读取方法来写入及读出位单元200的逻辑状态时在BL 202、BLB 203、VDD 204、GND 205及WL 206上存在的示例性信号。可通过限制包括VDD值、GND值、WL电压值、WL脉冲宽度、BL/BLB预充电电压值、感测放大器启用(SAE)等在内的一个或多个参数来实现加强写入/读取方法。在其中递归地对这些参数中的至少一者进行限制的写入/读取周期期间，PUF单元阵列102的位单元200的初始逻辑状态可被维持或转态，这取决于位单元的本征趋势。通过在每一递归写入/读取周期中收集位单元的逻辑状态(这对应于在每一周期中使一个参数具有一个特定值(例如，与其正常值相比被增大或减小的值))，可产生PUF签名，即，逻辑状态2维图(地址与周期的关系)。
参照图3，可通过修改在读取周期及/或写入周期期间施加的VDD(包括在读取周期期间使用减小的VDD 320以及在写入周期期间使用增大的VDD 326)来进行在图1及图2A中所呈现的具有PUF单元阵列102的PUF产生器100上使用加强写入/读取技术来产生PUF签名。此外，还可通过修改WL电压及WL脉冲宽度(包括在读取周期期间使用减小的WL电压330、在写入周期期间使用减小的WL电压332、在读取周期期间使用减小的WL脉冲宽度334以及在写入周期期间使用减小的WL脉冲宽度336)来进行在图1及图2A中所呈现的具有PUF单元阵列102的PUF产生器100上使用加强写入/读取技术来产生PUF签名。此外，根据本揭露的各种实施例，还可在写入周期及/或读取周期期间引入减小的BL/BLB预充电电压340及减小的SAE350。图3示出可使用此种技术递归地加以限制以产生PUF签名的数个参数。然而，应注意，需要至少一个参数，且使用多个参数的组合来执行此种技术也处于本揭露的范围内。虽然在图3中如2个写入/读取周期中的箭头所示仅示出4个递归地对前述参数进行限制的步骤，然而可利用任何数目个步骤及写入/读取周期，并且这处于本揭露的范围内且可由图1所示验证电路104的PUF控制电路114及时序控制电路106控制。
在一些实施例中，为对位单元200执行加强写入，根据各种实施例，可在写入周期期间引入减小的VDD 326。类似地，于在减小的VDD 326下对位单元200写入逻辑状态之前，位单元200已被写入有第一逻辑状态。在一些实施例中，PUF控制电路114在BL 202上施加与第一逻辑状态对应的第一电压(例如，VDD)，以将第一逻辑状态写入到位单元200。在一些实施例中，如图所示，在时间“t6”处，VDD 204已被预先上拉至VDD，且在第一逻辑状态被写入期间或之后，BL 202及BLB 203各自被预充电至VDD。在时间“t6”处，PUF控制电路114然后将WL 206上拉至VDD，以接通位单元200的存取晶体管(例如，M1及M6)。在一些实施例中，在时间“t6”处，PUF控制电路114可如图所示将VDD 204从VDD减小至“减小的VDD”，且通过BL 202及BLB 203将第二逻辑状态写入到位单元200，其中第二逻辑状态与第一逻辑状态互补。在一些实施例中，减小的VDD是约70％VDD至约90％VDD。
当对位单元200进行写入时，在此种减小的VDD下操作位单元200可对位单元200造成加强写入。更具体来说，当在减小的VDD下对位单元200进行写入时，位单元200中起初所存储的逻辑状态(在此实例中，即第一逻辑状态)可经受改变。举例来说，当在以减小的VDD326进行写入操作之前位单元200起初呈现/存储逻辑“1”时，预期会从位单元200读取到逻辑“1”。然而，在一些实施例中，减小的VDD 326可使位单元200被盖写有与所预期逻辑状态互补的逻辑状态，即，逻辑“0”。也就是说，在减小的VDD 326下，所预期逻辑状态(也为第一逻辑状态)可被第二逻辑状态盖写且因此转态。在一些实施例中，在减小的VDD 326下当位单元200被写入有互补的逻辑状态时逻辑状态的此种转态可使位单元200被归类为具有强本征趋势，且此种转态后的逻辑状态(在此实例中，即逻辑“0”)可表示位单元200的优选的逻辑状态。
遵循上述操作，PUF控制电路114被配置成在每一写入/读取周期期间向PUF单元阵列102的每一位单元200提供减小的VDD 326，以确定PUF单元阵列102中的每一位单元的逻辑状态。在一些实施例中，于在减小的VDD 326下进行写入操作之后，PUF控制电路114被配置成在对应的减小的VDD值下读出PUF单元阵列102的每一位单元200的逻辑状态，以使用位单元的逻辑状态(即，稳定位单元的优选的逻辑状态)来为对应的写入周期产生PUF签名。在接下来的写入周期期间，在进一步减小的VDD下进一步确定PUF单元阵列102的位单元200的稳定性及优选的逻辑状态，且可为每一写入周期产生PUF签名。在一些实施例中，PUF控制电路114还可确定已转态其逻辑状态的位单元200的数目，且当大于50％的位单元已转态其逻辑状态时，使用减小的VDD 326产生PUF签名的过程被终止。
在一些实施例中，为对位单元200执行加强写入，根据各种实施例，可在写入周期期间引入减小的WL电压332。在一些实施例中，位单元200先前已被充电成逻辑状态。在一些实施例中，位单元200的此初始逻辑状态可为高逻辑状态，即，“1”。在一些实施例中，于在时间“t2”处对位单元200进行写入之前，PUF控制电路114通过将VDD 204上拉至VDD而接通位单元200，且将BL 202及BLB 203预充电至VDD。当在时间“t2”处对位单元200进行写入时，PUF控制电路114可将WL电压332减小至低于VDD的值，即，“减小的WL电压332”，如图3中所示。在一些实施例中，减小的WL电压332是约50％VDD至约70％VDD。当使用减小的WL电压332对位单元200进行写入时，具有高转态倾向的位单元200中起初所存储的逻辑状态(即，“1”)可在第一写入周期311期间经受改变，这实质上类似于起初所存储的逻辑状态的转态。在一些实施例中，不具有高转态倾向的位单元200中起初所存储的逻辑状态可在同一写入周期311期间保持不变。
因此，当执行加强写入时，PUF控制电路114可确定位单元200的优选的逻辑状态。在一些实施例中，PUF控制电路114可向PUF单元阵列102的每一位单元提供减小的WL电压332，以跨PUF单元阵列102识别每一位单元逻辑状态，且在一些实施例中，使用跨PUF单元阵列102所识别的逻辑状态来产生PUF签名，所述PUF签名包含位单元的位置(即，地址)及当施加减小的WL电压时位单元转态其原始逻辑状态(例如，从1转态成0或从0转态成1)的时间(即，写入/读取周期)。在接下来的写入/读取周期期间，在进一步减小的WL电压下进一步确定PUF单元阵列102的位单元200的稳定性及优选的逻辑状态，且可为每一写入周期产生PUF签名。在一些实施例中，验证电路104还可确定已转态其逻辑状态的位单元200的数目，且当大于50％的位单元已转态其逻辑状态时，使用减小的WL电压332产生PUF签名的过程被终止。
在一些实施例中，为对位单元200执行加强写入，根据各种实施例，可在写入周期期间引入减小的WL脉冲宽度336。类似地，于在减小的WL脉冲宽度336下对位单元200写入逻辑状态之前，位单元200已被写入有第一逻辑状态。在一些实施例中，PUF控制电路114在BL202上施加与第一逻辑状态对应的第一电压(例如，VDD)，以将第一逻辑状态写入到位单元200。在一些实施例中，在将第一电压施加到BL 202之前，PUF控制电路114可使时序控制电路106将存取晶体管M1 210及M6 215接通预定持续时间。在一些实施例中，如图所示，在时间“t6”处，VDD 204已被预先上拉至VDD，且在第一逻辑状态被写入期间或之后，BL 202及BLB 203各自被预充电至VDD。在一些实施例中，在时间“t6”处，PUF控制电路114及时序控制电路106将WL电压上拉至VDD，但是以减小的WL脉冲宽度336进行上拉，以弱接通位单元200的存取晶体管(例如，M1 210及M6 215)。
当对位单元200进行写入时在此种减小的WL脉冲宽度336下操作位单元200可为位单元200造成减小的写入裕度(write margin)。更具体来说，当在减小的WL脉冲宽度336下对位单元200进行写入时，位单元200中起初所存储的逻辑状态(在此实例中，即第一逻辑状态)可经受改变。举例来说，当在以减小的写入裕度进行写入操作之前位单元200起初呈现/存储逻辑“1”时，预期会从位单元200读取到逻辑“1”。然而，在一些实施例中，减小的WL脉冲宽度336可使位单元200被盖写有与所预期逻辑状态互补的逻辑状态，即，逻辑“0”。也就是说，在减小的WL脉冲宽度336下，所预期逻辑状态(也为第一逻辑状态)可被第二逻辑状态盖写且因此转态。在一些实施例中，在减小的WL脉冲宽度336下当位单元200被写入有互补的逻辑状态时逻辑状态的此种转态可使位单元200被归类为具有强本征趋势，且此种转态后的逻辑状态(在此实例中，即逻辑0)可表示位单元200的优选的逻辑状态。
遵循上述操作，PUF控制电路114及时序控制电路106被配置成向PUF单元阵列102的每一位单元提供减小的WL脉冲宽度336，以跨PUF单元阵列102确定每一位单元的逻辑状态。在一些实施例中，于在减小的WL脉冲宽度336下进行写入操作之后，PUF控制电路114被配置成在对应的减小的WL脉冲宽度值下读出PUF单元阵列102的每一位单元200的逻辑状态，以使用位单元的逻辑状态(即，稳定位单元的优选的逻辑状态)来为对应的写入周期产生PUF签名。在接下来的写入周期期间，在进一步减小的WL脉冲宽度336下进一步确定PUF单元阵列102的位单元200的稳定性及逻辑状态，且可为每一写入周期产生PUF签名。在一些实施例中，PUF控制电路114可进一步确定已转态其逻辑状态的位单元200的数目，且当大于50％的位单元已转态其逻辑状态时，使用减小的WL脉冲宽度336产生PUF签名的过程被终止。
作为另外一种选择，PUF控制电路114与时序控制电路106一起还可在读取/写入周期期间执行加强读取，以确定每一位单元的逻辑状态并产生PUF签名。在一些替代实施例中，PUF控制电路114可执行混合式加强写入/读取技术，以确定每一位单元的逻辑状态并产生PUF签名。举例来说，使用图2A所示PUF单元阵列的电路图作为实例，PUF控制器114可如参照图3所述类似地在减小的VDD 320下读取沿着列A的各位单元的逻辑状态，以确定沿着列A的每一位单元的稳定性。在一些其他实施例中，PUF控制电路114可如参照图3所述在减小的WL电压330下读取沿着列B的各位单元的逻辑状态，以确定沿着列B的每一位单元的稳定性。在某些实施例中，PUF控制电路114还可如参照图3所述在减小的WL脉冲宽度334下读取沿着列C的各位单元的逻辑状态，以确定沿着列C的每一位单元的稳定性。
在一些实施例中，使用加强写入/读取技术所产生的此种PUF签名包括逻辑状态二维图(即，位单元的地址与写入/读取周期的关系)，尤其是对于最小的宏(macro)及最小的质询响应对。在另一实施例中，PUF签名可为当全部位单元的多于50％已转态其原始逻辑状态时处于特定周期的位单元的地址。
图4说明根据各种实施例用于为PUF单元阵列102提供加强写入/读取技术以产生PUF签名的方法400的流程图。在各种实施例中，方法400的操作由图1至图3中所说明的相应组件来执行。为便于论述，将结合图1至图3来阐述方法400的以下实施例。方法400的所说明实施例仅为实例。因此，应理解，在保持处于本揭露的范围内的同时，可对各种操作中的任一者进行省略、重定序及/或添加。
根据各种实施例，方法400以操作402开始，在操作402中，为PUF单元阵列102的每一位单元写入背景数据(即，在PUF单元阵列的位单元中的每一者中写入第一逻辑状态)。在实例中，再次参照图1，响应于所接收到的质询，PUF控制电路114可通过将每一位单元的VDD204上拉至标称电压(例如，VDD)来接通所有位单元，且在一些实施例中，逐行地存取多个WL(例如，图2A所示的206-1、206-2、206-3等)，以使行上各自的位单元能够被写入有第一逻辑状态。
根据各种实施例，方法400继续进行到操作404，在操作404中，通过在第i写入/读取周期处限制至少一个参数而使用加强写入/读取技术来盖写或从位单元读出各第一逻辑状态(即，所述第一逻辑状态)，以确定已将第一逻辑状态转态成第二逻辑状态的位单元的第一数目。在一些实施例中，第二逻辑状态与第一逻辑状态互补。举例来说，如果位单元被配置有第一逻辑状态“1”且如果所述位单元被读取为第二逻辑状态“0”，则所述位单元被称为“已转态(flipped)”。如上所述，PUF控制器114及时序控制电路106可执行一次或多次加强读取/写入，以使每一位单元200在加强读取/写入条件下被读取或写入。举例来说，PUF控制电路114可在写入/读取周期中如图3中所示及所述而提供减小的VDD。作为另外一种选择，PUF控制电路114可如图3中所示及所述向每一位单元提供减小的WL电压。作为另外一种选择，PUF控制电路114及时序控制电路106可向每一位单元提供减小的WL脉冲宽度。在此种加强读取/写入下，可以不同方式读出起初被写入到每一位单元的第一逻辑状态。作为另外一种选择，PUF控制电路114可以第二逻辑状态来盖写第一逻辑状态。PUF控制电路114可进一步执行加强读取，这可得到与第二逻辑状态不同的逻辑状态。继续以上实例，PUF控制电路114读出每一位单元的逻辑状态，以使用加强写入技术来检测第一逻辑状态是否已转态到与第一逻辑状态互补的第二逻辑状态或者使用加强读取技术来检测第二逻辑状态是否已转态到与第二逻辑状态互补的第一逻辑状态。
在一些实施例中，在以操作406继续之前，可在多个连续的写入/读取周期中在恒定的加强写入/读取设定下多次重复操作404，以获得每一位单元200的逻辑状态直方图(即，频率曲线图)。所述直方图用作每一位单元200在数个质询-响应(challenge-response，CR)周期内的逻辑状态分布的准确表示。在一些实施例中，如果在多个CR周期内从位单元200收集的逻辑状态的大于等于70％是“1”或“0”，则位单元200被视为稳定的，且那个特定逻辑状态被用作位单元200的逻辑状态。在一些实施例中，如果在多个CR周期内从位单元200收集的逻辑状态的小于70％是“1”或“0”，则位单元被视为不稳定的且将被抛弃或排除而不用作PUF签名的一部分。如以上所提及，由于每一位单元的逻辑状态及其在加强写入/读取条件下转态的倾向，PUF签名是PUF单元阵列102独有的。此种独有的PUF签名在所述PUF签名是基于PUF单元阵列102的稳定位单元而产生的情况下可变得更可靠。所公开的PUF控制电路114通过递归地限制一个或多个参数而使用一种或多种加强写入/读取技术来检测逻辑状态，且因此使用所识别的稳定位单元而产生的PUF签名是可靠的。
方法400继续进行到操作406，在操作406中，将具有第二逻辑状态的位单元的总数与PUF单元阵列中位单元的总数进行比较。在一些实施例中，如果PUF单元阵列中小于50％的位单元具有与第一逻辑状态不同的第二逻辑状态，则方法400继续进行到操作404，以通过在第i+1读取/写入周期中进一步限制至少一个参数来进一步确定逻辑状态。在一些实施例中，PUF控制电路114确定位单元的逻辑状态以及已转态逻辑状态的位单元的数目。操作404至406重复进行至已转态逻辑状态的位单元的数目等于或大于PUF单元阵列中位单元的总数的50％为止。方法400然后继续进行到操作408，以使用每一读取/写入周期中位单元的逻辑状态来汇编PUF签名。在一些实施例中，PUF签名是最后一个读取/写入周期中位单元的逻辑状态。
图5A说明根据本揭露各种实施例的PUF单元阵列500的示例性电路图。在一些实施例中，PUF单元阵列500包括多个位单元510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11、及到510-12。虽然图中仅示出12个位单元，然而在保持处于本揭露的范围内的同时，PUF单元阵列500中可包括任何所需数目的位单元。如上所述，位单元510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11及510-12排列成列-行配置。更具体来说，在一些实施例中，PUF单元阵列500包括平行排列的位线(BL)202-1、202-2、202-3、202-4、202-5、202-6、也平行排列的反相位线(BLB)203-1、203-2及203-3、203-4、203-5、203-6、以及正交于BL及BLB而平行排列的字线(WL)206-1及206-2。在一些实施例中，PUF单元阵列500还包括VDD线204-1、204-2、204-3、204-4、204-5、204-6、204-7、204-8、204-9、204-10、204-11、204-12、以及GND线205-1、205-2、205-3、205-4、205-5、205-6、205-7、205-8、205-9、205-10、205-11、205-12。因此，PUF单元阵列500可包括第一多个列(例如，竖直排列)、第二多个行(例如，水平排列)，其中每一列包括各自的一对BL202、BLB 203、一对VDD线204、GND线205，且每一行包括各自的WL 206。
举例来说，如图5A所说明的实施例中所示，PUF单元阵列500包括列“A”、“B”、“C”、“D”、“E”及“F”、以及行“a”及“b”，其中行“a”的位于列“A”、“B”及“C”中的位单元510-1、510-2及510-3形成位单元块520-1，行“a”的位于列“D”、“E”及“F”中的位单元510-4、510-5及510-6形成位单元块520-2，行“b”的位于列“A”、“B”及“C”中的位单元510-7、510-8及510-9形成位单元块520-3，且行“b”的位于列“D”、“E”及“F”中的位单元510-10、510-11及510-12形成位单元块520-4。虽然图5A中仅说明一个块具有一个行，然而在保持处于本揭露的范围内的同时，在位单元块520中可包括任何所需数目的行。
位单元块520-1包括各自的BL 202-1、202-2、202-3、BLB 203-1、203-2、203-3、VDD线204-1、204-2、204-3、以及GND线205-1、205-2、205-3；位单元块520-2包括各自的BL 202-4、202-5、202-6、BLB 203-4、203-5、203-6、VDD线204-4、204-5、204-6、以及GND线205-4、205-5、205-6；位单元块520-3包括各自的BL 202-1、202-2、202-3、BLB 203-1、203-2、203-3、VDD线204-7、204-8、204-9、以及GND线205-7、205-8、205-9；且位单元块520-4包括各自的BL 202-4、202-5、202-6、BLB 203-4、203-5、203-6、VDD线204-10、204-11、204-12、以及GND线205-10、205-11、205-12。行“a”包括各自的ROW_VDD 502-1及WL 206-1；且行“b”包括各自的ROW_VDD 502-2及WL 206-2。在一些实施例中，位单元块520中各位单元510的VDD线204一起耦接到公共分段电压(SEG_VDD 540)，所述公共分段电压用于同时向位单元块520中的所有位单元510提供VDD。举例来说，位单元块520-1的VDD线204-1、204-2及204-3耦接到SEG_VDD 540-1，且位单元块520-1的GND线205-1、205-2及205-3一起耦接到GND；位单元块520-2的VDD线204-4、204-5及204-6耦接到SEG_VDD 540-2，且位单元块520-2的GND线205-4、205-5及205-6一起耦接到GND；位单元块520-3的VDD线204-7、204-8及204-9耦接到SEG_VDD540-3，且位单元块520-3的GND线205-7、205-8及205-9一起耦接到GND；并且位单元块520-4的VDD线204-10、204-11及204-12耦接到SEG_VDD 540-4，且位单元块520-4的GND线205-10、205-11及205-12一起耦接到GND。
在一些实施例中，每一位单元块520的每一SEG_VDD 540通过块选择电路(BSC)504耦接到反相块选择(block select bar，BSB)501。BSB 501由同一列中的各位单元块520共享。在一些实施例中，一行的每一WL 206通过行选择电路(row select circuit，RSC)503耦接到ROW_VDD 502。在一些实施例中，对于包括至少一行的位单元块520，WL 206可直接连接到位单元块520的单个ROW_VDD 502。在某些实施例中，位单元块520包括多个ROW_VDD 502，所述多个ROW_VDD 502耦接到与位单元块520中的多个行对应的多个WL 206。
参照图5A，位单元块520-1及520-3通过BSC 504-1及504-3耦接到BSB 501-1，且位单元块520-2及520-4通过BSC 504-2及504-4耦接到BSB 501-2。位单元块520-1及520-2的WL 206-1通过RSC 503-1耦接到ROW_VDD 502-1，且位单元块520-3及520-4的WL 206-2通过RSC 503-2耦接到ROW_VDD 502-2。
如上所述，PUF单元阵列500的每一位单元510(例如，510-1、510-2、510-3、510-4、510-5、510-6、510-7、510-8、510-9、510-10、510-11、510-12等)可包括多个晶体管(例如，对于6T-SRAM位单元为六个金属氧化物半导体场效晶体管(metal oxide semiconductorfield effect transistor，MOSFET)、对于8T-SRAM位单元为八个MOSFET、对于3T-DRAM位单元为三个MOSFET，等等)，以存储数据位。在一些实施例中，存储在每一位单元中的此种数据位可通过经由对应的BL、BLB及/或WL施加高状态(即，逻辑“1”)或低状态(即，逻辑“0”)而被写入到所述位单元，以下将更详细地对此进行阐述。
图5B说明根据本揭露各种实施例被实作为6T-SRAM位单元的位单元510的示例性电路图。如图所示，位单元510包括晶体管：M1 210、M2 211、M3 212、M4 213、M5 214及M6215。由于PUF单元阵列500的各位单元510彼此实质上类似，因此以下对位单元的晶体管的配置及操作的论述将笼统地针对位单元510。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230彼此耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(SNB)260处耦接。晶体管M2 211的端G与晶体管M3 212的端G在节点270处耦接在一起，而晶体管M4 213的端G与晶体管M5 214的端G在节点280处耦接在一起。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M5 214的源极端而各自耦接在第一电压参考与第二电压参考205之间。通常，第一电压参考是位单元510的供电电压。在一些实施例中，第一电压参考通常被称为“VDD”。第二电压参考205通常被称为GND 205(例如，“接地”)。在一些实施例中，位单元块中各位单元510的VDD线一起耦接到SEG_VDD 540且通过BSC 504进一步耦接到ROW_VDD 502，这进一步由PUF控制电路114(图1)控制。举例来说，ROW_VDD 502可介于VDD的约30％至VDD的约130％的范围内，其中VDD是当存取PUF单元阵列500时对PUF单元阵列500的位单元510中的每一者施加的标称电压电平。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230耦接到晶体管M6 215的漏极端。除耦接到反相器220/230以外，晶体管M1 210及M6 215还均耦接到WL 206且各自分别耦接到BL 202及BLB 203。具体来说，存取晶体管M1 210的栅极端及存取晶体管M6 215的栅极端耦接到WL 206。晶体管M1 210的漏极端及晶体管M6 215的源极端分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元510的存取晶体管。在一些实施例中，晶体管M1 210、M3 212、M5 214及M6 215各自包括NMOS晶体管，且晶体管M2 211及M4 213各自包括PMOS晶体管。虽然图5B所说明的实施例示出M1至M6是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M6中的至少一者，例如，双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
图5C说明根据本揭露各种实施例的块选择电路(BSC)504的示例性电路图。在所说明的实施例中，根据某些实施例，BSC 504包括两个晶体管531及532。在一些实施例中，晶体管531是PMOS晶体管，且晶体管532是NMOS晶体管。晶体管531的源极端在节点533处耦接到晶体管532的漏极端。SEG_VDD 540电连接到节点533。晶体管531的栅极端与晶体管532的栅极端耦接在一起且电连接到BSB 501。晶体管531的漏极端耦接到ROW_VDD 502，且晶体管532的源极端耦接到GND。
在操作期间，为选择对应块520，将BSB 501下拉至低且将ROW_VDD 502上拉至高，关断晶体管532且接通晶体管531以将节点533上拉至ROW_VDD 502。为取消选择对应块520，将BSB 501上拉至高且将ROW_VDD 502下拉至低，这然后关断晶体管532且接通晶体管531以将节点533下拉至GND，从而终止对对应块520的电源供电。举例来说，参照图5A，为选择块520-1，将BSB 501-1下拉且将ROW_VDD 502-1上拉，同时将BSB 501-2上拉且将ROW_VDD502-2下拉，以将所有其他位单元块520(即，520-2、520-3及520-4)断电。类似地，可将任何其他位单元块单独地通电或断电以产生PUF签名。在一些实施例中，可将多个位单元块520通电以产生PUF签名。在此实施例中，质询是块地址(即，ROW_VDD地址及BSB地址)。
参照图5B，当位单元510(例如，510-1、510-2、510-3、510-4等)呈现/存储数据位时，位单元510的第一节点250被配置成处于第一逻辑状态(“1”或“0”)，且位单元510的第二节点260被配置成处于第二逻辑状态(“0”或“1”)，其中第一逻辑状态与第二逻辑状态彼此互补。在一些实施例中，第一节点250处的第一逻辑状态是由位单元510存储的数据位。举例来说，在图5B所说明的实施例中，位单元510包括节点250及260。当位单元510呈现数据位(例如，逻辑“1”)时，节点250被配置成处于逻辑“1”，且节点260被配置成处于逻辑“0”。
更具体来说，可通过使用对应的BL 202、BLB 203、BSB 501、ROW_VDD 502、GND线205及WL 206将此种数据位写入到位单元块520中的位单元510。作为代表性实例，为将逻辑“1”写入到位单元510，在一些实施例中，PUF控制电路114将ROW_VDD 502上拉至所需值，例如，VDD。然后，PUF控制电路114将WL 206上拉至所需“WL电压”(例如，VDD)，以使得存取晶体管M1 210及M6 215被接通。更具体来说，WL 206在某一时间周期(下文称为“WL脉冲宽度)内保持处于WL电压下，所述时间周期可由时序控制电路106控制。在WL脉冲宽度(即，晶体管M1210及M6 215保持接通)期间，BL 202及BLB 203各自分别被施加有与高逻辑状态对应的第一电压(例如，VDD)及与低逻辑状态对应的第二电压(例如，接地)，以将逻辑“1”写入到节点250且将逻辑“0”写入到节点260。另一方面，为从位单元510读出所写入的或所存储的逻辑状态，在一些实施例中，PUF控制电路114将位单元510的ROW_VDD 502上拉至约VDD。PUF控制电路114然后将BL 202及BLB 203预充电至VDD。PUF控制电路114将WL 206上拉至所需WL电压(例如，VDD)，以使得存取晶体管M1 210及M6 215被接通。因此，通过比较出BL 202与BLB203之间的电压差或电流差来读出存储在位单元510中的逻辑状态。
在一些实施例中，可由PUF控制电路114(图1)执行读出操作。因此，PUF控制电路114可连接到一个或多个输入/输出(I/O)电路(例如，感测放大器116等)，以执行此种功能。在一些其他实施例中，所述一个或多个I/O电路112可被实作为独立的电路块。举例来说，所述一个或多个I/O电路112可被集成到PUF单元阵列102中，如图1中所示。
传统上，使用正常的基于SRAM的PUF产生器来产生PUF签名需要将PUF单元阵列内的所有位单元通电/断电。在本揭露中，整个PUF单元阵列102内的至少一个位单元块520(即，分段)可在使其他位单元块保持关断的同时被选择。因此，此种技术不需要对正常的基于SRAM的PUF产生器进行修改。此外，此种技术不需要使用特殊的读取/写入电路来执行正常写入/读取操作。此外，此种技术需要对整个阵列进行电源周期以建立PUF签名，且使得能够在正常操作模式下使用基于SRAM的PUF产生器。此种技术提供例如低工作功率、快速质询响应等优点。
在一些实施例中，类似于正常的基于SRAM的PUF产生器，一旦至少一个位单元块地址被选择，位单元块520内的位单元510便被断电且然后被通电。在结构上，两个交叉耦接的反相器220及230在位单元510中是对称的。交叉耦接的反相器220及230中的晶体管因在制造工艺中引起的变化而具有失配。交叉耦接的反相器220/230的以及节点SN 250/SNB 260处的电压电平的小幅失配将通过交叉耦接的反相器220/230的正反馈而放大，且最终将产生优选的逻辑状态，即逻辑“1”或逻辑“0”，这被称为“自感测(self-sensing)”过程。假定存在随机装置变化，所述至少一个位单元块520中的位单元510各自产生优选的逻辑状态。这使得从所述至少一个位单元块520内的而非整个PUF单元阵列500内的所有位单元510读取的二进制输出串(即，逻辑状态及位单元地址)是独有、随机且不可追踪的。
图6说明根据本揭露各种实施例基于PUF单元阵列500来产生PUF签名的方法600的流程图。在各种实施例中，方法600的操作由图1及图5A至图5C中所说明的相应组件来执行。为便于论述，将结合图1及图5A至图5C来阐述方法600的以下实施例。方法600的所说明实施例仅为实例。因此，应理解，在保持处于本揭露的范围内的同时，可对各种操作中的任一者进行省略、重定序及/或添加。
根据各种实施例，方法600以操作602开始，在操作602中，首先选择至少一个位单元块520。在实例中，再次参照图5A，响应于从PUF控制电路114接收到的质询(即，块地址)，通过将对应的ROW_VDD 502下拉至GND且在一些实施例中将对应的BSB 501上拉至标称电压(例如，VDD)以对所述至少一个位单元块520进行选择及断电来将所述至少一个位单元块520中的所有位单元510断电。
根据各种实施例，方法600以操作604继续，在操作604中，将所述至少一个位单元块520通电。参照图1及图5C，PUF控制电路114可通过将对应的ROW_VDD 502上拉至标称电压(例如，VDD)且在一些实施例中将对应的BSB 501下拉至GND以将所选的至少一个位单元块520通电来接通所述至少一个位单元块520中的所有位单元510。作为另外一种选择，PUF控制电路114可向所述至少一个位单元块520的每一位单元510提供WL电压。
根据各种实施例，方法600以操作606继续，在操作606中，检测所述至少一个位单元块520的每一位单元510的逻辑状态。继续以上实例，PUF控制电路114通过激活对应的WL206来读取所述至少一个位单元块520的每一位单元510的逻辑状态。参照图5B，每一交叉耦接的反相器220/230因制造工艺中的变化而固有地不同，且交叉耦接的反相器220/230中的小幅差异通过交叉耦接的相器的正反馈而放大，并且最终，视SN 250/SNB 260上的初始输入差异及反相器的强度而定，为位单元510产生逻辑“1”或“0”。PUF控制电路114使用所述至少一个位单元块520中的各位单元510的逻辑状态来产生PUF签名。如以上所提及，基于至少一个位单元块中的多个位单元的一种或多种固有随机性而产生的PUF签名是PUF单元阵列独有的。
在一些实施例中，可重复操作602、604及606，以获得所述至少一个位单元块520内的位单元510的逻辑状态直方图(即，频率曲线图)。所述直方图用作位单元在多个通电/断电周期内的逻辑状态分布的准确表示。在一些实施例中，如果从位单元收集的逻辑状态的大于70％是1或0，则所述位单元被视为稳定的，且统计上占优势的逻辑状态被用作所述位单元的逻辑状态。在一些实施例中，如果在位单元上收集的逻辑状态的等于或小于70％是1或0，则所述位单元被视为不稳定的且将被抛弃或排除而不用作PUF签名的一部分。
图7A说明根据本揭露各种实施例的PUF单元阵列700的示例性电路图。在一些实施例中，PUF单元阵列700包括多个位单元710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8、及到710-9。虽然图中仅示出9个位单元，然而在保持处于本揭露的范围内的同时，PUF单元阵列700中可包括任何所需数目的位单元。如上所述，位单元710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8及710-9排列成列-行配置。更具体来说，在一些实施例中，PUF单元阵列700包括平行排列的位线(BL)202-1、202-2及202-3、也平行排列的反相位线(BLB)203-1、203-2及203-3、以及正交于BL 202及BLB 203而平行排列的字线(WL)206-1、206-2及206-3。在一些实施例中，PUF单元阵列700还包括每一列的正供电电压电源(即，VDD线)701-1、701-2及701-3，正供电电压电源701-1、701-2及701-3被称为“column_VDD”(CVDD)。因此，PUF单元阵列700可包括第一多个列(例如，竖直排列)、第二多个行(例如，水平排列)，其中每一列包括各自的一对BL 202、BLB 203、各自的CVDD 701，且每一行包括各自的WL 206。
举例来说，如图7A所说明的实施例中所示，PUF单元阵列700包括列“A”、“B”及“C”、以及行“a”、“b”及“c”，其中列A包括各自的BL 202-1、BLB 203-1及CVDD 701-1；列B包括各自的BL 202-2、BLB 203-2及CVDD 701-2；列C包括各自的BL 202-3、BLB 203-3及CVDD 701-3；行a包括各自的WL 206-1；行b包括各自的WL 206-2；且行c包括各自的WL 206-3。
此外，每一列包括一个或多个位单元，所述一个或多个位单元各自耦接到所述列各自的BL及BLB、以及不同的单独WL。举例来说，列A包括位单元710-1、710-4及710-7，其中位单元710-1、710-4及710-7各自耦接到BL 202-1、BLB 203-1、CVDD 701-1并分别耦接到WL206-1、206-2及206-3；列B包括位单元710-2、710-5及710-8，其中位单元710-2、710-5及710-8各自耦接到BL 202-2、BLB 203-2、CVDD 701-2并分别耦接到WL 206-1、206-2及206-3；且列C包括位单元710-3、710-6及710-9，其中位单元710-3、710-6及710-9各自耦接到BL202-3、BLB 203-3、CVDD 701-3并分别耦接到WL 206-1、206-2及206-3。
如上所述，PUF单元阵列700的每一位单元710(例如，710-1、710-2、710-3、710-4、710-5、710-6、710-7、710-8、710-9等)可包括多个晶体管(例如，对于6T-SRAM位单元为六个MOSFET、对于8T-SRAM位单元为八个MOSFET、对于3T-DRAM位单元为三个MOSFET，等等)，以存储数据位。在一些实施例中，可通过经由由PUF控制电路114控制的对应的BL、BLB及/或WL施加高状态(即，逻辑“1”)或低状态(即，逻辑“0”)来向位单元写入亚稳态，以下将更详细地对此进行阐述。
图7B说明根据本揭露各种实施例被实作为6T-SRAM位单元的位单元710的示例性电路图。如图所示，位单元710包括晶体管：M1 210、M2 211、M3 212、M4 213、M5 214及M6215。由于PUF单元阵列700的所有位单元710在设计上彼此实质上类似，因此为清晰起见，以下对位单元的晶体管的配置及操作的论述将笼统地针对位单元710。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230以背对背方式彼此耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(SNB)260处耦接。晶体管M2 211的端G与晶体管M3212的端G在节点270处耦接在一起，而晶体管M4 213的端G与晶体管M5 214的端G在节点280处耦接在一起。节点270及280分别电连接到SNB 260及SN 250。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M5 214的源极端而各自耦接在第一电压参考701与第二电压参考205之间。通常，第一电压参考701是位单元710的供电电压(即，VDD线)，且第二电压参考205通常被称为GND 205(例如，“接地”)。在一些实施例中，VDD 701耦接到CVDD，这进一步由PUF控制电路114(图1)控制。举例来说，CVDD 701可介于VDD的约30％至VDD的约130％的范围内，其中VDD是当存取PUF单元阵列700时对PUF单元阵列700的位单元710中的每一者施加的标称电压电平。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230耦接到晶体管M6 215的漏极端。除耦接到反相器220/230以外，晶体管M1 210及M6 215还均耦接到WL 206且各自分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元710的存取晶体管。在一些实施例中，晶体管M1 210、M3 212、M5 214及M6 215各自包括NMOS晶体管，且晶体管M2 211及M4 213各自包括PMOS晶体管。虽然图7B所说明的实施例示出M1至M6是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M6中的至少一者，例如，双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
图8说明根据本揭露各种实施例在PUF单元阵列700的至少一列中的位单元710中用以产生PUF签名的信号的波形。在操作期间，选择至少一列，且通过将BL 202及BLB 203下拉并将WL 206上拉而将所述至少一列的SN 250及SNB 260预充电至“0”。最重要地，CVDD701也被下拉，以使得在不施加供电电压时，可在交叉耦接的反相器220/230上维持亚稳态。
然后，将WL 206下拉且还通过施加供电电压来将CVDD 701上拉，以启用交叉耦接的反相器220/230，其中SN 250及SNB 260先前均被下拉至逻辑状态“0”。一旦交叉耦接的反相器220/230被加电，因制作期间的固有工艺变化在两个反相器220与230之间引起的强度差异，此亚稳情形便无法持续。交叉耦接的反相器220/230的强度小幅失配最终将通过交叉耦接的反相器220/230的正反馈而放大，且最终将产生逻辑“1”或逻辑“0”作为位单元710的逻辑状态。由于设计是高度对称的且仅有的随机性是由交叉耦接的反相器中的晶体管的制作工艺引起，因此当PUF单元阵列700的所述至少一列中的所有位单元710已稳定化时逻辑状态的二进制输出是独有、随机且不可追踪的。最后，WL 206被接通，以使得SN 250及SNB260能够被读出到BL 202及BLB 203。
图9说明根据本揭露各种实施例基于PUF单元阵列700来产生PUF签名的方法900的流程图。在各种实施例中，方法900的操作由图1及图7A至图7B中所说明的相应组件来执行。为便于论述，将结合图1及图7A至图7B来阐述方法900的以下实施例。方法900的所说明实施例仅为实例。因此，应理解，在保持处于本揭露的范围内的同时，可对各种操作中的任一者进行省略、重定序及/或添加。
根据各种实施例，方法900以操作902开始，在操作902中，首先禁用PUF单元阵列700中的至少一列。在实例中，再次参照图1及图7A，响应于从PUF控制电路114接收到的质询(即，列地址)，通过将对应的CVDD 701下拉至GND而将PUF单元阵列700的所述至少一列中的所有位单元710断电。
根据各种实施例，方法900以操作904继续，在操作904中，使PUF单元阵列700的所述至少一列中的多个位单元中的每一者的两个存储节点均衡，以写入亚稳逻辑状态。参照图1及图7A，PUF控制电路114通过将对应的BL 202及BLB 203下拉至GND向所述至少一列中的位单元710中的每一者写入亚稳态。PUF控制电路114还向PUF单元阵列700的所述至少一列的每一位单元710提供WL电压。因此，在PUF单元阵列700的所述至少一列中的每一位单元710的SN 250及SNB 260处配置逻辑状态“0”，此表示PUF单元阵列700的所述至少一列中的位单元710的亚稳态。在一些实施例中，此操作被称为“均衡(equalization)”过程。
根据各种实施例，方法900以操作906继续，在操作906中，通过关断两个存取晶体管210/215并接通对应的列电压701来启用PUF单元阵列700的所述至少一列中的所述多个位单元710。继续以上实例，PUF控制电路114通过激活WL 206来读取所述至少一列的每一位单元710的逻辑状态。参照图1及图7A，每一交叉耦接的反相器220/230因制造工艺中的变化而固有地不同，并且各交叉耦接的反相器的小幅差异在接通对应的列电压701之后通过交叉耦接的反相器的正反馈而放大。视初始差异及反相器的强度而定，从位单元中的每一者产生逻辑“1”或“0”。
根据各种实施例，方法900以操作908继续，在操作908中，产生PUF签名。为读取PUF单元阵列的位单元中的每一者的已稳定化逻辑状态，PUF控制电路114将WL 206上拉，以启用存取晶体管210/215。PUF控制电路114进一步使用PUF单元阵列700的所述至少一列中的位单元710的逻辑状态来产生PUF签名。如以上所提及，基于PUF单元阵列的至少一列中的多个位单元的一种或多种固有随机性而产生的PUF签名是PUF单元阵列独有的。在一些实施例中，此操作被称为“稳定化(stabilization)”过程。
在一些实施例中，在操作908之前，可重复操作902、904及906以获得PUF单元阵列700的所述至少一列内的每一位单元710的逻辑状态直方图(即，频率曲线图)。所述直方图用作位单元在多个均衡/稳定化周期内的逻辑状态分布的准确表示。在一些实施例中，如果在所述多个均衡/稳定化周期内从位单元收集的逻辑状态的大于70％是1或0，则所述位单元被视为稳定的，且统计上占优势的逻辑状态被用作所述位单元的逻辑状态。在一些实施例中，如果在所述多个均衡/稳定化周期内从位单元收集的逻辑状态的等于或小于70％是1或0，则所述位单元被视为不稳定的且将被抛弃或排除而不用作PUF签名的一部分。
图10A说明根据本揭露各种实施例被实作为具有位单元内均衡器(EQ)及启用(EN)晶体管的SRAM位单元的位单元1000的示例性电路图。类似于图2B、图5B及图7B中所示的SRAM位单元，位单元1000包括晶体管：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。位单元1000进一步包括M7 1003、M8 1004、M9 1005及M10 1006。在一些实施例中，M7 1003及M8 1004是EQ晶体管，且M9 1005及M10 1006是EN晶体管，所述EQ晶体管及EN晶体管也被称为“位单元内基脚(in-bitcell footer)”。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230彼此耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(SNB)260处耦接。晶体管M2 211的栅极端与晶体管M3 212的栅极端在节点270处耦接在一起，而晶体管M4 213的栅极端与晶体管M5 214的栅极端在节点280处耦接在一起。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M5 214的源极端而各自耦接在第一电压参考204与第二电压参考205之间。通常，第一电压参考204是位单元1000的供电电压。在一些实施例中，第一电压参考204通常被称为“VDD”。第二电压参考205通常被称为GND 205(例如，“接地”)。在一些实施例中，VDD 204分别在晶体管M3 212的漏极端及晶体管M5 214的漏极端处耦接到反相器220及230，这进一步由PUF控制电路114(图1)控制。具体来说，晶体管M7 1003的漏极端及源极端分别在节点1007及1008处耦接到晶体管M8 1004的源极端及漏极端。在所说明的实施例中，节点1007及1008分别耦接到SN 250及SNB 260。晶体管M7 1003的栅极端及晶体管M8 1004的栅极端耦接到位均衡器线(bit equalizer line，BEQ)1001及字线(WL)206。举例来说，VDD 204可介于VDD的约30％至VDD的约130％的范围内，其中VDD是当存取PUF单元阵列102时对PUF单元阵列102的位单元1000中的每一者施加的标称电压电平。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230耦接到晶体管M6 215的漏极端。除耦接到反相器220/230以外，晶体管M1 210的栅极端及晶体管M6 215的栅极端还均耦接到WL 206。晶体管M1 210的漏极端及晶体管M6 215的源极端分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元1000的存取晶体管。M9 1005的漏极端及M10 1006的漏极端分别在节点1009及1010处耦接到晶体管M3的源极端及晶体管M5的源极端。在一些实施例中，节点1009与1010可耦接在一起。晶体管M9 1005的源极端及晶体管M10 1006的源极端耦接到GND。晶体管M9 1005的栅极端及晶体管M10 1006的栅极端一起耦接到WL 206。在一些实施例中，晶体管M1 210、M3 212、M5 214、M6 215、M71003、M9 1005及M10 1006各自包括NMOS晶体管，且晶体管M2 211、M4 213及M8 1004各自包括PMOS晶体管。虽然图10A所说明的实施例示出M1至M10是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M10中的至少一者，例如，双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
图10B说明根据本揭露各种实施例在PUF单元阵列102的位单元1000中用以产生PUF签名的信号的波形。在操作期间，当WL 206被下拉且BEQ 1001被上拉时，晶体管M1 210及M6 215被关断且晶体管M7 1003及M8 1004被接通，这使得SN 250及SNB 260能够被放电至实质上相等的值。在一些实施例中，当BEQ 1001被上拉至VDD且WL 206被下拉至GND时，EQ晶体管1003/1004将其源极端及漏极端1007及1008拉至VDD/2，这进一步将SN节点250及SNB节点260上拉至VDD/2。
当BEQ 1001被下拉且WL 206被上拉时，EQ晶体管M7 1003及M8 1004被关断，且EN晶体管M7 1302及M8 1303被接通，因此使得能够在交叉耦接的反相器220/230上施加供电电源。一旦交叉耦接的反相器220/230被加电，因制作期间的固有工艺变化在两个交叉耦接的反相器220与230之间引起的强度差异，其中SN 250及SNB 260被拉至相等值(例如，VDD/2)的亚稳态便无法持续。交叉耦接的反相器220/230的强度小幅失配最终将通过交叉耦接的反相器220/230的正反馈而放大，且最终将产生逻辑“1”或逻辑“0”。由于设计是高度对称的且随机性可仅由交叉耦接的反相器中的晶体管的制作工艺引起，因此当所有位单元1000在被接通后已稳定化时逻辑状态的二进制输出是独有、随机且不可追踪的。除各反相器的强度之间的固有失配之外，EQ晶体管1003及1004以及EN晶体管M9 1005及M10 1006也可促成位单元1000产生逻辑“1”或逻辑“0”的本征趋势，这在SN 250及SNB 260上及/或节点1009及1010上的初始电压电平中引起小幅失配。最后，WL 206被接通，以使得SN 250及SNB 260能够分别被读出到BL 202及BLB 203。
图11A说明根据本揭露各种实施例被实作为具有位单元内均衡器(EQ)晶体管的SRAM位单元的位单元1100的示例性电路图。类似于图2B、图5B及图7B中所示的SRAM位单元，位单元1100包括晶体管：M1 210、M2 211、M3 212、M4 213、M5 214及M6 215。在一些实施例中，M7 1003是EQ晶体管，所述EQ晶体管也被称为“位单元内基脚”。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230彼此耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(SNB)260处耦接。晶体管M2 211的栅极端与晶体管M3 212的栅极端在节点270处耦接在一起，而晶体管M4 213的栅极端与晶体管M5 214的栅极端在节点280处耦接在一起。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M5 214的源极端而各自耦接在第一电压参考204与第二电压参考205之间。通常，第一电压参考204是位单元10001100的供电电压。在一些实施例中，第一电压参考204通常被称为“VDD”。第二电压参考205通常被称为GND 205(例如，“接地”)。在一些实施例中，VDD 204分别在晶体管M3 212的漏极端及晶体管M5 214的漏极端处耦接到反相器220及230，这进一步由PUF控制电路114(图1)控制。具体来说，晶体管M7 1003的漏极端及源极端分别耦接到SN 250及SNB 260。晶体管M7 1003的栅极端耦接到位均衡器线(BEQ)1001。举例来说，VDD 204可介于VDD的约30％至VDD的约130％的范围内，其中VDD是当存取PUF单元阵列102时对PUF单元阵列102的位单元1100中的每一者施加的标称电压电平。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230耦接到晶体管M6 215的漏极端。除耦接到反相器220/230以外，晶体管M1 210的栅极端及晶体管M6 215的栅极端还均耦接到WL 206。晶体管M1 210的漏极端及晶体管M6 215的源极端分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元1100的存取晶体管。在一些实施例中，晶体管M1 210、M3 212、M5 214及M6 215各自包括NMOS晶体管，且晶体管M2 211、M4 213及M7 1003各自包括PMOS晶体管。虽然图11A所说明的实施例示出M1至M7是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M7中的至少一者，例如，双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
图11B说明根据本揭露各种实施例在PUF单元阵列102的位单元1100中用以产生PUF签名的信号的波形。在操作期间，多个位单元的电源接通。当在t0处WL 206被下拉且BEQ1001被下拉时，晶体管M1 210及M6 215被关断，且晶体管M7 1003被接通，这使得SN 250及SNB 260能够被放电至实质上相等的值。在一些实施例中，当BEQ 1001被下拉至GND且WL206被下拉至GND时，EQ晶体管1003将其源极端及漏极端拉至VDD/2，这进一步将SN节点250及SNB节点260上拉至VDD/2。
当BEQ 1001在t1处被上拉时，EQ晶体管M7 1003被关断，且因制作期间的固有工艺变化在两个交叉耦接的反相器220与230之间引起的强度差异，其中SN 250及SNB 260被拉至相等值(例如，VDD/2)的亚稳态无法在交叉耦接的反相器220/230上持续。交叉耦接的反相器220/230的强度小幅失配最终将通过交叉耦接的反相器220/230的正反馈而放大，且最终将产生逻辑“1”或逻辑“0”。随机性可仅由交叉耦接的反相器中的晶体管的制作工艺引起，当所有位单元1100在被接通后已稳定化时逻辑状态的二进制输出是独有、随机且不可追踪的。除各反相器的强度之间的固有失配之外，EQ晶体管1003也可促成位单元1100产生逻辑“1”或逻辑“0”的本征趋势，这在SN 250及SNB 260上的初始电压电平中造成小幅失配。最后，WL 206在t2处被接通，以使得SN 250及SNB 260能够分别被读出到BL 202及BLB 203。
WL 206在t3处被下拉，以停止将SN 250/SNB 260读出到BL 202/BLB 203。可通过在t5处将WL 206上拉以接通存取晶体管210/215且将BL 202上拉并将BLB 203下拉来向位单元写入相反的数据。然后，可对SN 250及SNB 260写入0及1。
图12说明根据本揭露各种实施例基于包括基于SRAM的位单元1000的PUF单元阵列102来产生PUF签名的方法1200的流程图。在各种实施例中，方法1200的操作由图1、图2A及图10A中所说明的相应组件来执行。为便于论述，将结合图1、图2A及图10A来阐述方法1200的以下实施例。方法1200的所说明实施例仅为实例。因此，应理解，在保持处于本揭露的范围内的同时，可对各种操作中的任一者进行省略、重定序及/或添加。
根据各种实施例，方法1200以操作1202开始，在操作1202中，通过关断至少一个启用晶体管来禁用PUF单元阵列102的至少一列中的多个位单元1000。在实例中，参照图10A，响应于所接收到的质询(行地址)，PUF控制电路114将WL电压下拉，以关断多个位单元1000中的EN晶体管M9 1005/M10 1006。
根据各种实施例，方法1200以操作1204继续，在操作1204中，通过接通至少一个均衡器而将PUF单元阵列的所述至少一列中的所述多个位单元中的每一者的至少两个存储节点SN 250及SNB 260预充电至实质上相等的值。继续所述实例，参照图10A，PUF控制电路114通过将PUF单元阵列102的一行中的对应BEQ 1001上拉以接通所述行中的每一位单元1000的EQ晶体管M7 1003及M8 1004而将交叉耦接的反相器220/230的两个输入存储节点(即，SN250及SNB 260)预充电至“VDD/2”。在一些实施例中，交叉耦接的反相器220/230的SN 250/SNB 260上实质上相等的值在交叉耦接的反相器220/230上产生亚稳态。这被称为均衡过程。在一些实施例中，PUF控制电路114控制行解码器逐个地接通所述至少一列中每一行的位单元。
根据各种实施例，方法1200继续进行到操作1206，在操作1206中，启用所述多个位单元1000，以使得所述多个位单元1000的逻辑状态能够从亚稳态稳定化且由PUF控制电路114检测。继续以上实例，然后，将所述行的BEQ 1001及WL 206分别下拉及上拉，以关断EQ晶体管M7 1003及M8 1004并接通EN晶体管M9 1005及M10 1006。在一些实施例中，接通启用晶体管M9 1005及M10 1006会启用交叉耦接的反相器220/230。在所述行的WL 206上进行下拉也会关断存取晶体管M1 210及M6 215。参照图10A，位单元1000中的每一交叉耦接的反相器220/230因制造工艺中的变化而固有地不同(例如，晶体管的强度)，并且交叉耦接的反相器220/230的小幅差异通过交叉耦接的反相器220/230的正反馈而放大，且最终视交叉耦接的反相器220/230之间的差异而定，为位单元1000产生逻辑状态“1”或“0”。在一些实施例中，由SN 250及SNB 260上的初始电压电平的小幅差异及/或交叉耦接的反相器220/230的强度小幅差异引起的此种小幅差异表示位单元1000中的独有不对称性，因此表示独有PUF签名。在一些实施例中，PUF控制电路114通过将对应的WL 206上拉而逐个地读取PUF单元阵列的所述至少一列中所述多个位单元1000的逻辑状态。
根据各种实施例，方法1200以操作1208继续，在操作1208中，产生PUF签名。PUF控制电路114使用所述至少一列中所述多个位单元1000的逻辑状态来产生PUF签名。如以上所提及，基于PUF单元阵列102的所述至少一列中的多个位单元1000的一种或多种固有随机性而产生的PUF签名是PUF单元阵列102独有的。
在一些实施例中，在操作1208之前，可重复操作1202、1204及1206，以获得PUF单元阵列102的所选行中的每一位单元1000的逻辑状态直方图(即，频率曲线图)。所述直方图用作位单元1000在多个质询-响应周期内的逻辑状态分布的准确表示。在一些实施例中，如果在所述多个质询-响应周期内从位单元1000收集的逻辑状态的大于等于70％是“1”或“0”，则位单元1000被视为稳定的，且所述直方图中统计上占优势的逻辑状态被用作位单元1000的逻辑状态。在一些实施例中，如果在所述多个质询-响应周期内从位单元1000收集的逻辑状态的小于70％是“1”或“0”，则所述位单元被视为不稳定的且将被抛弃或排除而不用作PUF签名的一部分。
图13A说明根据本揭露一些实施例被实作为具有位单元内预充电(PC)晶体管及启用(EN)晶体管的位单元的位单元1300的示例性电路图。位单元1300包括晶体管：M1 210、M2211、M3 212、M4 213、M5 214、M6 215、M7 1302、M8 1303、M9 1304及M10 1305。在一些实施例中，晶体管M7及M8是EN晶体管，且晶体管M9及M10是PC晶体管。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230彼此交叉耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(SNB)260处耦接。晶体管M2 211的栅极端与晶体管M3 212的栅极端在节点270处耦接在一起，而晶体管M4 213的栅极端与晶体管M5 214的栅极端在节点280处耦接在一起。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M4 214的源极端而各自耦接在第一电压参考204与第二电压参考205之间。通常，第一电压参考是位单元1300的供电电压。在一些实施例中，第一电压参考204通常被称为“VDD”。第二电压参考205通常被称为GND 205(例如，“接地”)。在一些实施例中，VDD 204分别通过EN晶体管M7及M8耦接到交叉耦接的反相器220及230，这进一步由验证电路104的PUF控制电路114(图1)控制。具体来说，EN晶体管M7 1302的源极端及晶体管M8 1303的源极端在节点1306及1307处耦接到晶体管M2 211的漏极端及晶体管M4 213的漏极端。EN晶体管M7 1302的漏极端及EN晶体管M8 1303的漏极端耦接到VDD 204(例如，VDD)。晶体管M7 1302的栅极端与晶体管M8 1303的栅极端彼此耦接且进一步电连接到位预充电线(bit pre-charge line，BPC)1301。举例来说，当存取PUF单元阵列102时，对PUF单元阵列102的位单元1300中的每一者施加VDD 204。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230耦接到晶体管M6 215的漏极端。除耦接到交叉耦接的反相器220/230以外，晶体管M1 210的栅极端及晶体管M6 215的栅极端还均耦接到WL 206。晶体管M1 210的漏极端及晶体管M6 215的源极端各自分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元1300的存取晶体管。晶体管M9 1304的漏极端及晶体管M10 1305的漏极端分别耦接到节点SN 250及SNB 260。晶体管M9 1304的源极端及晶体管M10 1305的源极端耦接到GND。晶体管M9 1304的栅极端及晶体管M10 1305的栅极端均耦接到BPC 1301。在一些实施例中，晶体管M1 210、M3 212、M5 214、M6 215、M9 1304及M10 1305各自包括NMOS晶体管，且晶体管M2211、M4 213、M7 1302及M8 1303各自包括PMOS晶体管。在一些其他实施例中，当VDD 204与GND 205被交换时，晶体管M1 210、M3 212、M5 214、M6 215、M9 1304及M10 1305各自包括PMOS晶体管，且晶体管M2 211、M4 213、M7 1302及M8 1303各自包括NMOS晶体管。虽然图13A所说明的实施例示出M1至M10是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M10中的至少一者，例如，双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
图13B说明根据本揭露各种实施例在PUF单元阵列的位单元1300中用以产生PUF签名的信号的波形。在操作期间的时间t0与t1之间，当WL 206被下拉且BPC 1301被上拉时，晶体管M1 210及M6 215被关断，且预充电晶体管M9 1304及M10 1305被接通，这使得SN 250及SNB 260能够被放电至GND。同时，当BPC 1301被上拉时，启用晶体管M7 1302及M8 1303被关断。在一些实施例中，当通过接通预充电晶体管M9 1304及M10 1305而将SN 250及SNB 260下拉至GND时，两个交叉耦接的反相器220/230不通过EN晶体管M7 1302及M8 1303而直接耦接到VDD。在一些实施例中，预充电晶体管M9 1304及M10 1305被配置成使得能够在SN 250及SNB 260上存储“0”，且通过将交叉耦接的反相器220/230断电而将瞬态开路电流(crowbar current)最小化。
当BPC 1301被下拉时，预充电晶体管M9 1304及M10 1305被关断且EN晶体管M71302及M8 1303被接通，因此将供电电源提供到交叉耦接的反相器220/230，其中SN 250及SNB 260先前均被下拉至逻辑状态“0”。一旦交叉耦接的反相器220/230被加电，因制作期间的固有工艺变化在两个交叉耦接的反相器220与230之间引起的强度差异，此亚稳态便无法持续。交叉耦接的反相器220/230的强度小幅失配最终将通过交叉耦接的反相器220/230的正反馈而放大，且最终将产生逻辑“1”或逻辑“0”。由于设计是高度对称的且仅有的随机性是由交叉耦接的反相器中的晶体管的制作工艺引起，因此当所述多个位单元1300在被通电之后已稳定化时逻辑状态的二进制输出是独有、随机且不可追踪的。
WL 206在时间t2处被上拉，以使得SN 250及SNB 260能够分别被读出到BL 202及BLB 203。然后，在BPC 1301保持为低的同时，WL 206在时间t3处被下拉，PUF存储在存储节点250/260处，直到BPC 1301在时间t4处被上拉为止，所述上拉接通两个预充电晶体管M91304/M10 1305且关断两个启用晶体管M7 1302/M8 1303以通过将两个存储节点250/260放电至GND而抹除先前存储在所述两个存储节点处的逻辑状态。
图14A说明根据本揭露一些实施例被实作为具有位单元内启用(EN)晶体管的位单元的位单元1400的示例性电路图。位单元1400包括晶体管：M1 210、M2 211、M3 212、M4213、M5 214、M6 215、M7 1005。在一些实施例中，晶体管M7 1005是EN晶体管。
在一些实施例中，晶体管M2 211及M3 212被形成为左侧上的第一反相器220，且晶体管M4 213及M5 214被形成为右侧上的第二反相器230，其中第一反相器220与第二反相器230彼此交叉耦接。更具体来说，晶体管M2 211的源极端与晶体管M3 212的漏极端在存储节点(SN)250处耦接。类似地，晶体管M4 213的源极端与晶体管M5 214的漏极端在反相存储节点(SNB)260处耦接。晶体管M2 211的栅极端与晶体管M3 212的栅极端在节点270处耦接在一起，而晶体管M4 213的栅极端与晶体管M5 214的栅极端在节点280处耦接在一起。第一反相器220通过晶体管M2 211的漏极端并通过晶体管M3 212的源极端且第二反相器230通过晶体管M4 213的漏极端并通过晶体管M4 214的源极端而各自耦接在第一电压参考204与第二电压参考205之间。通常，第一电压参考是位单元1400的供电电压。在一些实施例中，第一电压参考204通常被称为“VDD”。第二电压参考205通常被称为GND 205(例如，“接地”)。
在一些实施例中，VSS 205通过EN晶体管M7 1005分别耦接到交叉耦接的反相器220及230，这进一步由验证电路104的PUF控制电路114(图1)控制。具体来说，EN晶体管M71005的漏极端耦接到晶体管M3 212的源极端及晶体管M5 214的源极端。EN晶体管M7 1005的源极端耦接到VSS 205(例如，GND)。EN晶体管M7 1005的栅极端耦接到位启用线(bitenable line，BEN)1401。举例来说，当存取PUF单元阵列102时，对PUF单元阵列102的位单元1400中的每一者施加VDD 204。
此外，第一反相器220的节点270耦接到SNB 260，且第二反相器230的节点280耦接到SN 250。第一反相器220在SN 250处耦接到晶体管M1 210的源极端，且第二反相器230耦接到晶体管M6 215的漏极端。除耦接到交叉耦接的反相器220/230以外，晶体管M1 210的栅极端及晶体管M6 215的栅极端还均耦接到WL 206。晶体管M1 210的漏极端及晶体管M6 215的源极端各自分别耦接到BL 202及BLB 203。晶体管M1 210及M6 215通常被称为位单元1400的存取晶体管。耦接在一些实施例中，晶体管M1 210、M3 212、M5 214及M6 215各自包括NMOS晶体管，且晶体管M2 211、M4 213及M7 1005各自包括PMOS晶体管。在一些其他实施例中，当VDD 204与GND 205被交换时，晶体管M1 210、M3 212、M5 214及M6 215各自包括PMOS晶体管，且晶体管M2 211、M4 213及M7 1005各自包括NMOS晶体管。虽然图14A所说明的实施例示出M1至M7是NMOS晶体管或PMOS晶体管，然而适合在存储器装置中使用的各种晶体管或装置中的任一者均可被实作为M1至M7中的至少一者，例如，双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
图14B说明根据本揭露各种实施例在PUF单元阵列的位单元1400中用以产生PUF签名的信号的波形。在操作期间，当BEN 1401在时间t0处被上拉时，位单元1400的交叉耦接的反相器220/230被关断。当WL 206在时间t0处被上拉时，晶体管M1 210及M6 215被接通。这使得能够将SN 250/SNB 260预先调节至预定值。在所说明的实施例中，BL 202/BLB 203被上拉至VDD，这在SN 250/SNB 260上得到电压值VDD-Vtn，其中Vtn是存取晶体管M1 210及M6215的阈值。
在时间t1处，BEN 1401被下拉，这接通位单元1400的交叉耦接的反相器220/230。WL 206也被下拉，这关断存取晶体管210/215。一旦交叉耦接的反相器220/230被加电，因制作期间的固有工艺变化在两个交叉耦接的反相器220与230之间引起的强度差异，亚稳态无法持续。交叉耦接的反相器220/230的强度小幅失配最终将通过交叉耦接的反相器220/230的正反馈而放大，且最终将产生逻辑“1”或逻辑“0”。随机性是由交叉耦接的反相器220/230中的晶体管的制作工艺引起，当所述多个位单元1400在被通电之后已稳定化时逻辑状态的二进制输出是独有、随机且不可追踪的。
WL 206在时间t2处被上拉，以使得SN 250及SNB 260能够分别被读出到BL 202及BLB 203。然后，在BEN 1401保持为低的同时，WL 206在时间t3处被下拉，PUF存储在存储节点250/260处直到BEN 1401在时间t5处被上拉为止，所述上拉接通两个存取晶体管210/215，且BL 202及BLB 203分别被上拉及下拉，这向SN 250/SNB 260写入逻辑状态。
图15说明根据本揭露各种实施例基于包括多个位单元1300的PUF单元阵列102来产生PUF签名的方法1500的流程图。在一些实施例中，方法1500的操作由图1、图2A及图13A中所说明的相应组件来执行。为便于论述，将结合图1、图2A及图13A来阐述方法1500的以下实施例。方法1500的所说明实施例仅为实例。因此，应理解，在保持处于本揭露的范围内的同时，可对各种操作中的任一者进行省略、重定序及/或添加。
根据各种实施例，方法1500以操作1502继续，在操作1502中，将所述多个位单元1300中的两个存储节点SN 250及SNB 260均衡(即，预充电)至逻辑状态“0”。继续所述实例，PUF控制电路114通过将所述多个位单元1300的对应BPC 1301上拉以接通所述多个位单元1300中的PC晶体管M9 1304及M10 1305并关断EN晶体管M7 1302及M8 1303而进一步将SN250及SNB 260预充电至“0”。在一些实施例中，当VDD 204与GND 205被交换时，SN 250及SNB260被预充电至逻辑状态“1”，其中PC晶体管M9 1304的漏极端及晶体管M10 1305的漏极端耦接到VDD 204。
根据本揭露的各种实施例，方法1500继续进行到操作1504，在操作1504中，通过关断两个预充电晶体管1304/1305并接通两个启用晶体管1302/1303来使所述多个位单元1300中的每一者中的两个存储节点SN 250/SNB 260稳定化。继续所述实例，根据各种实施例，所述多个位单元1300的BPC 1301被下拉。参照图2A及图13A，PUF控制电路114通过将对应BPC 1301下拉以接通所述多个位单元1300的EN晶体管M7 1302及M8 1303并关断PC晶体管M9 1304及M10 1305而接通所有位单元1300。PUF控制电路114通过将WL 206上拉来读取所选的一个或多个行的每一位单元1300的逻辑状态，所述上拉启用存取晶体管M1 210及M6215。参照图2A及图13A，每一交叉耦接的反相器220/230因制造工艺中的变化而固有地不同(例如，晶体管的强度)，并且各交叉耦接的反相器的小幅差异通过交叉耦接的反相器的正反馈而放大，且最终视交叉耦接的反相器之间的差异而定，为位单元产生逻辑状态“1”或“0”，且所述逻辑状态“1”或“0”在两个存储节点SN 250及SNB 260上稳定化。在一些实施例中，由交叉耦接的反相器220/230的强度引起的此小幅差异表示位单元1300中的独有不对称性。在一些实施例中，由SN 250及SNB 260处的PC晶体管(例如，SN 250处的M9 1304及SNB260处的M10 1305)在存储在所述相应存储节点中的值中引起的初始差异也可促成位单元1300中的独有不对称性。
根据各种实施例，方法1500以操作1506继续，在操作1506中，产生PUF签名。PUF控制电路114使用PUF单元阵列102的一个或多个行中的位单元1300的已稳定化逻辑状态来产生PUF签名。如以上所提及，基于PUF单元阵列102中的所述多个位单元1300的一种或多种固有随机性而产生的PUF签名是PUF单元阵列102独有的。
在一些实施例中，在操作1506之前，可多次重复操作1502及1504，以获得PUF单元阵列102的一个或多个行中每一位单元1300的逻辑状态直方图(即，频率曲线图)。所述直方图用作每一位单元1300在多个质询-响应周期内的逻辑状态分布的准确表示。在一些实施例中，如果在多个质询-响应周期内从位单元1300收集的逻辑状态的大于等于70％是“1”或“0，则位单元1300被视为稳定的，且选择此类稳定位单元1300的逻辑状态并一起用作PUF签名。在一些实施例中，不稳定位单元将被抛弃或排除而不用作PUF签名的一部分。
在一实施例中，一种物理不可克隆功能(PUF)产生器包括：PUF单元阵列，包括多个位单元，其中所述多个位单元中的每一者包括至少两个预充电晶体管、至少一个启用晶体管及至少两个存储节点，其中所述至少两个存储节点通过所述至少两个预充电晶体管中相应的预充电晶体管以实质上相同的电压被预充电，从而使得所述多个位单元中的每一者能够具有第一亚稳逻辑状态；以及验证电路，耦接到所述PUF单元阵列，其中所述验证电路被配置成通过在所述PUF单元阵列的至少一行中的位单元中的每一者中接通所述至少一个启用晶体管并关断所述至少两个预充电晶体管来存取并确定所述PUF单元阵列的所述至少一行中的所述位单元的第二逻辑状态，且基于为所述PUF单元阵列的所述至少一行中的所述位单元所确定的所述第二逻辑状态来产生PUF签名。
在一实施例中，所述多个位单元各自进一步包括两个交叉耦接的反相器及两个存取晶体管。
在一实施例中，所述至少两个预充电晶体管各自耦接在第一电压与所述至少两个存储节点中相应的存储节点之间。
在一实施例中，所述至少两个预充电晶体管各自包括n型金属氧化物半导体晶体管。
在一实施例中，所述验证电路包括PUF控制电路，所述PUF控制电路耦接到所述多个位单元且被配置成向所述PUF单元阵列提供第一电压、电源供电电压及字线(WL)电压。
在一实施例中，所述PUF控制电路被配置成：关断所述至少一个启用晶体管并接通所述至少两个预充电晶体管，以向所述PUF单元阵列的所述多个位单元中的每一者写入所述第一亚稳逻辑状态；接通所述至少一个启用晶体管并关断所述至少两个预充电晶体管，以在所述PUF单元阵列的所述多个位单元中的每一者中使得所述第一亚稳逻辑状态稳定化成所述第二逻辑状态；以及当读出所述PUF单元阵列的所述至少一行中的所述位单元的所述第二逻辑状态时，接通所述PUF单元阵列的所述至少一行中的所述位单元的所述两个存取晶体管。
在一实施例中，所述验证电路进一步被配置成使用所述PUF单元阵列的所述至少一行中的所述位单元的所述第二逻辑状态来产生所述PUF签名。
在一实施例中，用于产生物理不可克隆功能(PUF)签名的方法包括：通过以下操作在PUF单元阵列的多个列及至少一行中的多个位单元中的每一者中以实质上相同的电压来均衡至少两个存储节点：接通与所述多个位单元中的每一者耦接的至少两个预充电晶体管，从而使得所述多个位单元中的每一者具有第一亚稳逻辑状态，其中所述多个位单元中的每一者包括至少一个启用晶体管、至少两个存取晶体管及至少两个存储节点；通过以下操作来使所述多个位单元中的每一者中的所述第一亚稳逻辑状态稳定化成第二逻辑状态：接通所述至少一个启用晶体管并关断所述至少两个存取晶体管，从而使得所述多个位单元中的每一者确定第二逻辑状态；以及通过接通所述至少两个存取晶体管以读出所述多个位单元的所述第二逻辑状态来产生PUF签名。
在一实施例中，所述多个位单元各自进一步包括两个交叉耦接的反相器。
在一实施例中，所述至少两个预充电晶体管各自耦接在第一电压与所述至少两个存储节点中相应的存储节点之间。
在一实施例中，所述至少两个预充电晶体管各自包括n型金属氧化物半导体晶体管。
在一实施例中，所述验证电路包括PUF控制电路，所述PUF控制电路耦接到所述多个位单元且被配置成向所述多个位单元提供第一电压、电源供电电压及字线(WL)电压。
在一实施例中，所述PUF控制电路被配置成：关断所述至少一个启用晶体管并接通所述至少两个预充电晶体管，以向所述多个位单元中的每一者写入所述第一亚稳逻辑状态；接通所述至少一个启用晶体管并关断所述至少两个预充电晶体管，以在所述多个位单元中的每一者中使得所述第一亚稳逻辑状态稳定化成所述第二逻辑状态；以及当读出所述PUF单元阵列的所述至少一行中的所述位单元的所述第二逻辑状态时，接通所述至少两个存取晶体管。
在一实施例中，所述验证电路进一步被配置成使用所述PUF单元阵列的所述至少一行中的所述位单元的所述第二逻辑状态来产生所述PUF签名。
在另一实施例中，一种物理不可克隆功能(PUF)产生器包括：PUF单元阵列，包括多个位单元，其中所述多个位单元中的每一者预配置有第一逻辑状态；以及验证电路，耦接到所述PUF单元阵列，其中所述验证电路被配置成在多个存取时间在至少一个加强条件下递归地存取所述PUF单元阵列的至少一行中的位单元以检测对应的所述第一逻辑状态何时转态成第二逻辑状态，且基于为所述PUF单元阵列的所述至少一行中的所述位单元所确定的所述第二逻辑状态来产生PUF签名。
在一实施例中，所述至少一个加强条件包括加强读取条件及加强写入条件。
在一实施例中，所述多个位单元各自进一步包括两个交叉耦接的反相器及两个存取晶体管。
在一实施例中，所述验证电路包括PUF控制电路及时序控制电路，所述PUF控制电路及所述时序控制电路耦接到所述多个位单元且被配置成向所述PUF单元阵列提供第一电压、电源供电电压、字线电压、所述字线电压的脉冲宽度、及感测放大器启用的脉冲宽度。
在一实施例中，所述验证电路进一步被配置成使用在第一存取时间所述PUF单元阵列的所述至少一行中的所述位单元的逻辑状态来产生所述PUF签名。
在一实施例中，所述验证电路被配置成对所述PUF单元阵列的所述至少一行中的所述位单元执行以下中的至少一者：当读出所述第一逻辑状态时递归地减小所述电源供电电压，以使所述多个位单元在所述加强读取条件下被存取；当读出所述第一逻辑状态时递归地减小所述字线电压，以使所述多个位单元在所述加强读取条件下被存取；当将以与所述第一逻辑状态互补的第二逻辑状态盖写所述第一逻辑状态时递归地增大GND，以使所述多个位单元在所述加强写入条件下被存取；当将以与所述第一逻辑状态互补的所述第二逻辑状态盖写所述第一逻辑状态时递归地减小所述字线电压，以使所述多个位单元在所述加强写入条件下被存取；当将以与所述第一逻辑状态互补的所述第二逻辑状态来盖写所述第一逻辑状态时递归地减小所述字线电压的所述脉冲宽度，以使所述多个位单元在所述加强写入条件下被存取；当读出所述第一逻辑状态时递归地减小所述感测放大器启用的所述脉冲宽度，以使所述多个位单元在所述加强读取条件下被存取。
又，在另一实施例中，一种物理不可克隆功能(PUF)产生器包括：PUF单元阵列，包括多个位单元，其中所述多个位单元中的每一者包括至少一个均衡器晶体管、至少一个启用晶体管及至少两个存储节点，其中所述至少两个存储节点通过至少一个均衡器而以实质上相同的电压被预配置，从而使得所述多个位单元中的每一者能够配置有第一亚稳逻辑状态；以及验证电路，耦接到所述PUF单元阵列，其中所述验证电路被配置成通过在所述PUF单元阵列的至少一行中的位单元中的每一者中接通所述至少一个启用晶体管并关断所述至少一个均衡器来存取并确定所述PUF单元阵列的所述至少一行中的所述位单元的第二逻辑状态且基于为所述PUF单元阵列的所述至少一行中的所述位单元所确定的所述第二逻辑状态来产生PUF签名。
以上内容概述了若干实施例的特征以使所属领域中的普通技术人员可更好地理解本揭露的各方面。所属领域中的技术人员应了解，他们可易于使用本揭露作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本揭露的精神及范围，且在不背离本揭露的精神及范围的条件下，他们可对本文作出各种改变、替代及变更。

Claims (1)

1.一种物理不可克隆功能产生器，其特征在于，包括：
物理不可克隆功能单元阵列，包括多个位单元，其中所述多个位单元中的每一者包括至少两个预充电晶体管、至少一个启用晶体管及至少两个存储节点，其中所述至少两个存储节点通过所述至少两个预充电晶体管中相应的预充电晶体管以实质上相同的电压被预充电，从而使得所述多个位单元中的每一者具有第一亚稳逻辑状态；以及
验证电路，耦接到所述物理不可克隆功能单元阵列，其中所述验证电路被配置成通过在所述物理不可克隆功能单元阵列的至少一行中的位单元中的每一者中接通所述至少一个启用晶体管并关断所述至少两个预充电晶体管来存取并确定所述物理不可克隆功能单元阵列的所述至少一行中的所述位单元的第二逻辑状态，且基于为所述物理不可克隆功能单元阵列的所述至少一行中的所述位单元所确定的所述第二逻辑状态来产生物理不可克隆功能签名。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110490286A (zh) * 2019-08-07 2019-11-22 浙江省北大信息技术高等研究院 物理不可复制功能标签产生电路及方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11196574B2 (en) * 2017-08-17 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Physically unclonable function (PUF) generation
US11005669B2 (en) * 2017-11-14 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. PUF generators based on SRAM bit cells
US11309018B2 (en) 2018-01-18 2022-04-19 Regents Of The University Of Minnesota Stable memory cell identification for hardware security
US11783092B2 (en) * 2020-02-10 2023-10-10 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for classifying PUF signature modules of integrated circuits
US11528151B2 (en) * 2020-04-01 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Physically unclonable function (PUF) generation
US11233663B1 (en) * 2020-07-22 2022-01-25 Nxp Usa, Inc. Physically unclonable function having source bias transistors
US11715514B2 (en) 2021-05-06 2023-08-01 Advanced Micro Devices, Inc. Latch bit cells
KR20220167979A (ko) * 2021-06-15 2022-12-22 삼성전자주식회사 물리적 복제 방지 기능을 갖는 메모리 장치 및 이를 포함하는 메모리 시스템
US12009025B2 (en) 2021-06-25 2024-06-11 Advanced Micro Devices, Inc. Weak precharge before write dual-rail SRAM write optimization
US11967351B2 (en) * 2021-07-16 2024-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Physically unclonable function cell and operation method of same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965925A (en) * 1997-10-22 1999-10-12 Artisan Components, Inc. Integrated circuit layout methods and layout structures
WO2012012369A2 (en) * 2010-07-19 2012-01-26 Arizona Board Of Regents For And On Behalf Of Arizona State University Fast parallel test of sram arrays
US8767445B2 (en) * 2011-03-08 2014-07-01 Arizona Board of Regents for and on behalf of Arizone State University SRAM circuits for circuit identification using a digital fingerprint
US9136177B2 (en) * 2012-07-30 2015-09-15 Globalfoundries Inc. Methods of forming transistor devices with high-k insulation layers and the resulting devices
US9129706B2 (en) * 2012-10-31 2015-09-08 Qualcomm Incorporated Dummy read to prevent crowbar current during read-write collisions in memory arrays with crosscoupled keepers
US8885819B2 (en) * 2012-12-27 2014-11-11 Intel Corporation Fuse attestation to secure the provisioning of secret keys during integrated circuit manufacturing
US9202788B2 (en) * 2013-10-02 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structure
JP6167876B2 (ja) * 2013-11-28 2017-07-26 富士通株式会社 電子回路、電子機器及び認証システム
JP6587188B2 (ja) * 2015-06-18 2019-10-09 パナソニックＩｐマネジメント株式会社 乱数処理装置、集積回路カード、および乱数処理方法
US10877531B2 (en) * 2015-08-03 2020-12-29 Texas Instruments Incorporated Methods and apparatus to create a physically unclonable function
US10325646B1 (en) * 2015-09-15 2019-06-18 Xilinx, Inc. SRAM physically unclonable function (PUF) circuit and method
US9608827B1 (en) * 2016-01-18 2017-03-28 Xilinx, Inc. Memory cell with de-initialization circuitry
US10067701B2 (en) * 2016-03-24 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based authentication circuit
US10438025B2 (en) * 2016-10-04 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Self-destruct SRAM-based authentication circuit
US10439827B2 (en) * 2016-10-07 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based authentication circuit
US9852791B1 (en) * 2016-12-27 2017-12-26 Macronix International Co., Ltd. Semiconductor memory device, chip ID generation method thereof and manufacturing method thereof
KR102341266B1 (ko) * 2017-08-30 2021-12-20 삼성전자주식회사 물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치
US11005669B2 (en) * 2017-11-14 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. PUF generators based on SRAM bit cells
US20190342106A1 (en) * 2018-05-02 2019-11-07 Qualcomm Incorporated Physically unclonable function (puf) circuits employing multiple puf memories to decouple a puf challenge input from a puf response output for enhanced security
US10164640B1 (en) * 2018-06-08 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device to speed-up leakage based PUF generators under extreme operation conditions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110490286A (zh) * 2019-08-07 2019-11-22 浙江省北大信息技术高等研究院 物理不可复制功能标签产生电路及方法
CN110490286B (zh) * 2019-08-07 2021-04-13 杭州未名信科科技有限公司 物理不可复制功能标签产生电路及方法

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