TW201916424A - 半導體結構及其製造方法 - Google Patents
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Abstract
本發明實施例係關於半導體裝置及製造方法，且特別有關於半導體結構中之每單位面積之電容值被提高之金屬-絕緣體-金屬雙電容結構。在不使用額外之光罩的前提下，可形成第二平行板電容於第一平行板電容之上，且此兩電容共用一個電容板。可以並聯的方式連接此兩平行板電容以增加每單位面積之電容值。
Description
本發明實施例係關於半導體結構及其製造方法，且特別有關於金屬-絕緣體-金屬雙電容結構(double MIM capacitor structure)及其製造方法。
半導體積體電路(IC)工業經歷了快速成長。積體電路之材料及設計上之技術進展造就了積體電路之多個世代。每一世代具有比上一世代更小且更複雜的電路。在積體電路進展的過程中，功能密度(例如：每單位晶片面積之互連裝置之數量)普遍地增加而幾何尺寸(例如：使用一製程所能形成之最小元件或線)則縮小。
本發明實施例包括一種半導體結構。上述半導體結構包括基板、形成於上述基板之上的第一金屬層、形成於上述第一金屬層之上的第一介電層、形成於上述第一介電層之上的第二金屬層。上述第二金屬層的表面面積小於上述第一金屬層的表面面積。上述半導體結構亦包括形成於上述第二金屬層之上的第二介電層、形成於上述第二介電層之上的第三金屬層。上述第三金屬層的表面面積小於上述第二金屬層的表面面 積。上述半導體結構亦包括電性連接至上述第一金屬層與上述第三金屬層的一或多個互連結構。
本發明實施例亦包括一種半導體結構。上述半導體結構包括形成於基板之上的第一電容結構。上述第一電容結構包括第一電容電極、第一介電層以及第二電容電極。上述半導體結構亦包括第二電容結構。上述第二電容結構包括上述第二電容電極、第二介電層以及第三電容電極。上述半導體結構亦包括形成於上述第一電容結構以及上述第二電容結構之上的金屬間介電層、形成於上述金屬間介電層中且電性耦接至上述第一電容電極的第一接觸、形成於上述金屬間介電層中且電性耦接至上述第二電容電極的第二接觸、形成於上述金屬間介電層中且電性耦接至上述第三電容電極的第三接觸。上述第一接觸與上述第三接觸彼此電性耦接。
本發明實施例亦包括一種半導體結構之製造方法。上述方法包括沉積第一金屬層於基板之上、沉積第一介電層於上述第一金屬層之上、沉積第二金屬層於上述第一介電層之上。上述第二金屬層的表面面積小於上述第一金屬層的表面面積。上述方法亦包括沉積第二介電層於上述第二金屬層之上、沉積第三金屬層於上述第二介電層之上。上述第三金屬層的表面面積小於上述第二金屬層的表面面積。上述方法亦包括以一或多個互連結構電性連接上述第一金屬層與上述第三金屬層。
100‧‧‧金屬-絕緣體-金屬雙電容結構
110‧‧‧基板
120‧‧‧第一電容電極
130‧‧‧第一介電層
140‧‧‧第二電容電極
150‧‧‧第二介電層
160‧‧‧第三電容電極
170‧‧‧蓋層
171、172‧‧‧蓋層之子層
300‧‧‧第一電容結構
400‧‧‧第二電容結構
501‧‧‧第一接觸
503‧‧‧第一互連
505‧‧‧第二接觸
507‧‧‧第三接觸
509‧‧‧第二互連
510‧‧‧金屬間介電層
512‧‧‧介電層
121、122、123‧‧‧第一電容電極的子層
130’‧‧‧第一介電材料
140’‧‧‧第二電極層
150’‧‧‧第二介電材料
160’‧‧‧第三電極層
170’‧‧‧蓋層材料
171’‧‧‧第一蓋層子層材料
172’‧‧‧第二蓋層子層材料
150”‧‧‧殘留之第二介電材料
160”‧‧‧殘留之第三電極層
170”‧‧‧殘留之蓋層材料
600‧‧‧方法
602、604、606、608‧‧‧步驟
dA、dB‧‧‧厚度
LA、LB‧‧‧長度
WA、WB‧‧‧寬度
x、y、z‧‧‧方向
α‧‧‧角度
以下將配合所附圖式詳述本發明實施例之各層 面。應注意的是，依據在業界的標準做法，各種特徵部件(feature)並未按照比例繪製且僅用以說明例示。事實上，為了達到清楚說明之目的，可能任意地放大或縮小各特徵部件的尺寸。
第1圖係為根據一些實施例之例示性之金屬-絕緣體-金屬雙電容結構的剖面圖。
第2圖係為根據一些實施例之例示性之部分製造之(partially-fabricated)金屬-絕緣體-金屬雙電容結構的剖面圖。
第3A至3B圖係為根據一些實施例之例示性之部分製造之金屬-絕緣體-金屬雙電容結構在第一移除製程之後的剖面圖與俯視圖。
第4A至4F圖係為根據一些實施例之例示性之部分製造之金屬-絕緣體-金屬雙電容結構在第二移除製程之後的剖面圖與俯視圖。
第5圖係為根據一些實施例之例示性之部分製造之金屬-絕緣體-金屬雙電容結構在形成接觸之後的剖面圖。
第6圖係為根據一些實施例之例示性之形成金屬-絕緣體-金屬雙電容結構之方法的流程圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵部件。以下描述具體的元件及其排列以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵部件形成於第二特徵部件之上，其包括第一特徵部件與第二特徵 部件是直接接觸的實施例，另外也包括於第一特徵部件與第二特徵部件之間另外有其他特徵部件的實施例，亦即，第一特徵部件與第二特徵部件並非直接接觸。此外，本發明實施例可能重複各種示例中的附圖標記和/或字母。上述重複並非用來限定所討論的各種實施例和/或配置之間的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
於此所使用之用語“標稱的(nominal)”指的是在產品及製程之設計階段所設定之元件或製程步驟的性質及參數的期望數值或目標數值以及高於及/或低於所欲數值之一範圍之數值。上述數值範圍可歸因於製程或允差(tolerances)上之微小變異。
於此所使用之用語“大抵上(substantially)”表示一給定數值之±5%的變異。
於此所使用之用語“約”表示可基於與半導體裝置相關之特定技術節點而變化之給定數值。舉例而言，根據特定之技術節點，用語“約”可表示給定數值的值在該數值之10-30%內變化(例如：該數值的±10%、±20%或±30%)。
電容為半導體裝置中被用來儲存電荷的元件。舉例而言，電容可用於濾波器(filters)、類比數位轉換器(analog-to-digital converters)、記憶裝置、控制應用(control applications)以及許多其他類型之半導體裝置之中。金屬-絕緣體-金屬(MIM)電容為電容的一種類型。金屬-絕緣體-金屬電容可由兩個平行之導電板以及夾置(sandwiched)於其中的介電層形成。
隨著技術之進步，對於積體電路而言，相較於前一世代之裝置需具有較小之尺寸。電容之尺寸亦縮小，這可能會造成電容值之降低。然而，在一些應用中，須維持高電容值並改善裝置之電氣性能(electrical performance)。
電容值可受到一些因素影響，例如：介電材料之介電常數、電容板之尺寸以及將電容板分隔的距離。具體而言，電容值正比於介電常數以及電容板之有效表面面積，但反比於電容板之間的間距。舉例而言，提高介電常數或電容板尺寸可提高電容值，而提高電容板之間的間距可降低電容值。
此外，經由調整此些參數來提高電容值可能會留下許多問題。舉例而言，增加半導體裝置上之電容板的有效表面面積可能無法增進每單位面積之電容值(capacitance per unit area)且須將更多的裝置空間分配給電容而不符合降低裝置尺寸之需求。具有高介電常數的介電層可能昂貴且對環境有害。此外，平行電容板之間之間隔不足的電容之崩潰電壓可能會較低。
根據本揭露之各實施例提供形成金屬-絕緣體-金 屬雙電容結構之機制，以提高半導體結構中每單位面積之電容值。根據一些實施例，在不使用額外之光罩的前提下，第二平行板電容可形成於第一平行板電容之上且此兩個電容可共用一共用電容板(common capacitor plate)。此兩個平行板電容可以並聯的方式連接以提高每單位面積之電容值。根據本發明一些實施例，金屬-絕緣體-金屬雙電容結構具有以下之好處：(i)較高之每單位面積之電容值，(ii)與現有之布局設計(layout design)及製造流程相容且不須額外之光罩，(iii)在晶片設計上增進電容值之範圍。
第1圖係為根據本發明一些實施例之金屬-絕緣體-金屬雙電容結構100的剖面圖。金屬-絕緣體-金屬雙電容結構100可包括基板110、第一電容電極120、第一介電層130、第二電容電極140、第二介電層150、第三電容電極160、蓋層170、第一接觸501、第一互連(interconnect)503、第二接觸505、第三接觸507、第二互連509、金屬間介電層510、介電層512。
如第1圖所示，金屬-絕緣體-金屬雙電容結構100包括經由第一接觸501、第一互連503、第二接觸505、第三接觸507以及第二互連509以並聯之方式電性連接(electrically connected in parallel)之第一電容結構300與第二電容結構400。金屬-絕緣體-金屬雙電容結構100的總電容值為第一電容結構300與第二電容結構400各自之電容值的加總。因此，可經由調整各電容結構之電容值而達到標稱的總電容值。各電容結構之電容值係取決於數個參數(例如：介電材料之介電常數、電容板尺寸以及電容板間隔)。
根據一些實施例，基板110可為矽基板。在一些實施例中，基板110可為(i)其他的半導體(例如：鍺)，(ii)化合物半導體，(iii)包括SiGe的合金半導體，或者(iv)上述之組合。在一些實施例中，基板110可為絕緣層上半導體基板(semiconductor on insulator(SOI))。在一些實施例中，基板110可為磊晶材料。
第一電容電極120係設置於基板110之上。在一些實施例中，第一電容電極120係由鋁銅合金形成。在一些實施例中，第一電容電極120可由其他導電材料形成，例如：氮化鉭、鋁、銅、鎢、金屬矽化物、其他適當的金屬合金及/或上述之組合。在一些實施例中，第一電容電極120可包括多於一層之膜層。在一些實施例中，第一電容電極120在方向x或y上的水平尺寸(horizontal dimension)可為約1μm至約500μm(例如：1μm至500μm)。在一些實施例中，第一電容電極120的厚度可為約1000Å至約2000Å(例如：1000Å至2000Å)。如第1圖所示，方向y被繪示為指向頁面的方向。
第一介電層130係設置於第一電容電極120之上。第一介電層130可由高介電常數介電材料(例如：介電常數大於3.9的材料)形成。在一些實施例中，第一介電層130可由其他任何適當的介電材料形成，例如：氮化矽(SiNx)。亦可使用其他適當的介電材料，例如：氧化矽(SiOx)、氧化鉿(HfO2)及/或上述之組合。在一些實施例中，第一介電層130可包括一或多個膜層。平行板電容的電容值反比於介電層的厚度，因此可選擇第一介電層130的厚度以達到標稱的電容值。在一些實施例中，第一 介電層130的厚度可為約100Å至約500Å(例如：200Å至500Å，或者100Å至400Å)。
第二電容電極140係設置於第一介電層130之上。在一些實施例中，可使用與第一電容電極120相同之材料形成第二電容電極140。在一些實施例中，可使用不同的材料形成第二電容電極140。在一些實施例中，第二電容電極140在方向x或y上的水平尺寸可為約0.5μm至約200μm(例如：0.5μm至200μm)。在一些實施例中，第二電容電極140的厚度可為約200Å至2000Å(例如：200Å至2000Å)。
第二介電層150係設置於第二電容電極140之上。在一些實施例中，可使用與第一介電層130相同之材料形成第二介電層150。在一些實施例中，可使用不同的材料形成第二介電層150。可選擇第二介電層150的厚度以達到標稱的電容值。在一些實施例中，第二介電層150的厚度可為約100Å至約500Å(例如：200Å至500Å，或者100Å至400Å)。
第三電容電極160係設置於第二介電層150之上。在一些實施例中，可使用與第一電容電極120以及第二電容電極140相同之材料形成第三電容電極160。在一些實施例中，可使用不同的材料形成第三電容電極160。在一些實施例中，第三電容電極160的水平尺寸可為約0.5μm至約200μm(例如：0.5μm至200μm)。在一些實施例中，第三電容電極160的厚度可為約200Å至約2000Å(例如：200Å至2000Å)。
蓋層170設置於第三電容電極160的頂表面之上且覆蓋第三電容電極160的頂表面。在一些實施例中，蓋層170可 為硬罩幕層。舉例而言，蓋層170可為由氮化矽、氧化矽、其他適當的材料及/或上述之組合形成的硬罩幕層。
金屬間介電層510可為被用來在金屬-絕緣體-金屬雙電容結構100中之互連線(interconnect lines)之間提供電絕緣(electrical insulation)的絕緣層。金屬間介電層510可形成於第一電容電極120、第一介電層130、第二電容電極140、第二介電層150、第三電容電極160以及蓋層170之露出的表面上。在一些實施例中，金屬間介電層510可由氧化矽、未摻雜矽玻璃(undoped silica glass)、摻氟矽玻璃(fluorinated silica glass)、其他適當的材料及/或上述之組合形成。在一些實施例中，可使用低介電常數介電材料(例如：介電常數低於3.9的材料)形成金屬間介電層510。
類似於金屬間介電層510，介電層512可為在金屬-絕緣體-金屬雙電容結構100之互連線以及其他膜層之間提供電絕緣的絕緣層。在一些實施例中，可於介電層512中形成溝槽，而可形成互連結構以提供電連接。在一些實施例中，可使用與金屬間介電層510類似之材料形成介電層512，例如：氧化矽、未摻雜矽玻璃、摻氟矽玻璃、其他適當的材料及/或上述之組合。在一些實施例中，可使用與金屬間介電層510不同的材料形成介電層512。在一些實施例中，可使用低介電常數介電材料形成介電層512。
第一接觸501可被用來提供電連接至第二電容電極140。第一接觸501可形成於金屬間介電層510中且接觸第二電容電極140。在一些實施例中，第一接觸501可延伸進入第二 電容電極140中以確保具有可靠之低電阻電接觸(electrical contact)。在一些實施例中，上述之延伸可大於約0.2μm。在一些實施例中，使用銅、鎢、鋁、其他適當的金屬及/或上述之組合形成第一接觸501。
第一互連503可被用來提供電連接至第一接觸501且亦可被用來充當將金屬-絕緣體-金屬雙電容結構100電性連接至外部裝置或周邊電路的金屬互連。舉例而言，第一互連503可為形成於第一接觸501上的金屬墊並可用於打線接合(wire bonding)。在一些實施例中，第一互連503可為埋置於介電層512中的導線。在一些實施例中，可使用銅、鎢、鋁、其他適當的金屬及/或上述之組合形成第一互連503。
第二接觸505可被用來提供電連接至第三電容電極160。第二接觸505可形成於金屬間介電層510中且接觸第三電容電極160。第二接觸505延伸穿過蓋層170且電性連接至第三電容電極160。在一些實施例中，第二接觸505延伸進入第三電容電極160中以確保具有可靠之低電阻電接觸。在一些實施例中，上述之延伸可大於約0.2μm。在一些實施例中，可使用類似於第一接觸501的材料形成第二接觸505。
第三接觸507可被用來提供電連接至第一電容電極120。第三接觸507可形成於金屬間介電層510中且接觸第一電容電極120。在一些實施例中，第三接觸507可接觸第一電容電極120的頂表面。在一些實施例中，第三接觸507可延伸進入第一電容電極120中以確保具有可靠之低電阻電接觸。在一些實施例中，可使用與第二接觸505類似的材料形成第三接觸 507。
第二互連509為金屬互連，其可被用來於第二接觸505與第三接觸507之間形成電連接。第二互連509可被用來作為將金屬-絕緣體-金屬雙電容結構100電性連接至外部裝置及周邊電路的金屬互連。舉例而言，第二互連509可為用於打線接合的金屬墊。在一些實施例中，第二互連509可為埋置於介電層512中的導線。在一些實施例中，可使用類似於第一互連503的材料形成第二互連509。
第2至5圖根據第6圖中所提供之流程圖繪示出金屬-絕緣體-金屬雙電容結構100之不同的製造階段。第6圖敘述了製造金屬-絕緣體-金屬雙電容結構之例示性的方法600。可進行方法600中的其他步驟，且可以不同的次序進行方法600之步驟及/或改變方法600之步驟。於此所述的製造流程係被用來製造金屬-絕緣體-金屬雙電容結構，根據一些實施例，其可在製造中不使用額外之光罩層的前提下提高金屬-絕緣體-金屬雙電容結構之每單位面積之電容值。
請參照第1圖，金屬-絕緣體-金屬雙電容結構100包括形成於第二平行板電容400之下的第一平行板電容300，且此兩電容共用一共用電容電極板。此兩電容係以並聯的方式連接以增加電容結構之總電容值。金屬-絕緣體-金屬雙電容結構相容於現有之布局設計以及製造流程且不須額外之光罩，這是因為第二電容結構400可使用布局位移設計(layout shift design)，上述布局位移設計可被併入相同於第一電容結構300所使用的光罩中。可至少經由改變第一電容與第二電容重疊之 表面面積來調整金屬-絕緣體-金屬雙電容結構的總電容值，藉此增進晶片設計中之電容值範圍。於此所提供之製造流程係為例示性的，且可進行未於圖示中繪示出之根據本發明實施例之替代製程。
請參照第6圖，根據一些實施例，方法600經由形成數個膜層於基板上而開始於步驟602。第2圖係為例示性之部分製造之金屬-絕緣體-金屬雙電容結構的剖面圖，此金屬-絕緣體-金屬雙電容結構包括一些形成於基板110之上的膜層。
第一電容電極120係設置於基板110之上。在一些實施例中，第一電容電極120包括子層(sublayers)。舉例而言，第一電容電極120可包括第一子層121、第二子層122以及第三子層123。第一子層121係形成於基板110之上且可由氮化鉭(TaN)形成。在一些實施例中，第一子層121可由鋁銅合金(AlCu)、鋁、銅、其他適當的材料及/或上述之組合形成。舉例而言，可以物理氣相沉積(physical vapor deposition(PVD))製程沉積第一子層121。在一些實施例中，可使用任何適當的製程形成第一子層121，例如：原子層沉積(atomic layer deposition(ALD))法、分子束磊晶(molecular beam epitaxy(MBE))法、高密度電漿化學氣相沉積(high density plasma CVD(HDPCVD))法、有機金屬化學氣相沉積(metal organic(MOCVD))法、遠距電漿化學氣相沉積(remote plasma CVD(RPCVD))法、電漿輔助化學氣相沉積(plasma-enhanced CVD(PECVD))法、鍍覆(plating)法、其他適當之方法及/或上述之組合。可在低於20mTorr的壓力以及約為100℃的溫度下於沉積腔體(例如：物理 氣相沉積腔體)中進行沉積製程。於沉積製程中所使用之功率位準(power level)可為約1000W至約6000W。在一些實施例中，第一子層121的厚度可為約100Å至300Å(例如：100Å至300Å)。舉例而言，第一子層121可為TaN層，其厚度可為約200Å。
第二子層122係形成於第一子層121之上且可由AlCu形成。在一些實施例中，可使用類似於或不同於第一子層121之適當的材料形成第二子層122。舉例而言，第二子層122可由TaN、鋁、銅、其他適當的材料及/或上述之組合形成。可以用於第一子層121之沉積製程(例如：物理氣相沉積製程)沉積第二子層122。在一些實施例中，第二子層122之沉積可為一不同的沉積製程。舉例而言，可在約170℃的溫度以及約500W至20000W的功率位準下於物理氣相沉積腔體中進行第二子層122之沉積製程。在一些實施例中，第二子層122的厚度可為約1100Å至1300Å(例如：1100Å至1300Å)。舉例而言，第二子層122可為AlCu層，其厚度可為約1200Å。
第三子層123係形成於第二子層122之上且可由TaN形成。在一些實施例中，可使用類似於或不同於第一子層121之適當材料形成第三子層123。舉例而言，第三子層123可由AlCu、鋁、銅、其他適當的材料及/或上述之組合形成。可以類似於用於第一子層121之沉積製程(例如：物理氣相沉積製程)沉積第三子層123。在一些實施例中，第三子層123之沉積可為一不同的沉積製程。舉例而言，在約100℃之溫度以及約1000W至6000W之功率位準下於物理氣相沉積腔體中進行第三子層123之沉積製程。在一些實施例中，第三子層123的厚度可 為約500Å至約700Å(例如：500Å至700Å)。舉例而言，第三子層123可為TaN層，其厚度可為約600Å。
第一介電材料130’係形成於第一電容電極120的頂表面之上。第一介電材料130’可由高介電常數介電材料形成。在一些實施例中，第一介電材料130’可由任何適當的介電材料形成，例如：氮化矽(SiNx)。亦可使用其他適當的介電材料，例如：氧化矽(SiOx)、氧化鉿(HfO2)、氮氧化矽及/或上述之組合。第一介電材料130’或第一介電層130具有表示為εA的相對介電常數。在一些實施例中，第一介電材料130’可包括一或多個膜層。第一介電材料130’被用來形成(第1圖中之第一電容結構300之)第一介電層130，且可根據所欲的電容值選擇其厚度。在一些實施例中，第一介電材料130’的厚度dA可為約100Å至約500Å(例如：200Å至500Å，或者100Å至400Å)。舉例而言，第一介電材料130’可為厚度為約100Å至約400Å的SiOx層。在一些實施例中，第一介電材料130’可為厚度為約200Å至約500Å的SiNx層。可使用任何適當的製程沉積第一介電材料130’，例如：物理氣相沉積法、原子層沉積法、分子束磊晶法、高密度電漿化學氣相沉積法、有機金屬化學氣相沉積法、遠距電漿化學氣相沉積法、電漿輔助化學氣相沉積法、鍍覆法、其他適當的方法及/或上述之組合。
第二電極層140’係設置於第一介電材料130’之上。在一些實施例中，可使用與第一電容電極120相同的材料形成第二電極層140’。在一些實施例中，可使用不同的材料形成第二電極層140’。舉例而言，可使用TaN形成第二電極層 140’。在一些實施例中，第二電極層140’可由AlCu、鋁、銅、其他適當的材料及/或上述之組合形成。可以任何適當的製程沉積第二電極層140’，例如：物理氣相沉積法、原子層沉積法、分子束磊晶法、高密度電漿化學氣相沉積法、有機金屬化學氣相沉積法、遠距電漿化學氣相沉積法、電漿輔助化學氣相沉積法、鍍覆法、其他適當的方法及/或上述之組合。舉例而言，第二電極層140’可為TaN層，其厚度可為約800Å。在一些實施例中，第二電極層140’的厚度可為約200Å至約2000Å(例如：200Å至2000Å)。
第二介電材料150’係形成於第二電極層140’的頂表面之上。第二介電材料150’可由高介電常數介電材料形成。在一些實施例中，可使用類似於或不同於第一介電材料130’之沉積製程或材料形成第二介電材料150’。第二介電材料150’或第二介電層150具有表示為εB的相對介電常數。第二介電材料150’可由任何適當的介電材料形成，例如：SiNx。在一些實施例中，可使用其他適當的介電材料。在一些實施例中，第二介電材料150’的厚度dB可為約100Å至約500Å(例如：200Å至500Å，或者100Å至400Å)。舉例而言，第二介電材料150’可為SiOx層，其厚度可為約100Å至約400Å。在一些實施例中，第二介電材料150’可為SiNx層，其厚度可為約200Å至約500Å。可使用任何適當的製程沉積第二介電材料150’，且其可類似於用於形成第一介電材料130’的沉積製程。
第三電極層160’係設置於第二介電材料150’之上。在一些實施例中，可使用與第一電容電極120或第二電極 層140’相同的材料形成第三電極層160’。在一些實施例中，可使用不同的材料形成第三電極層160’。舉例而言，可使用TaN形成第三電極層160’。在一些實施例中，第三電極層160’可由AlCu、鋁、銅、其他適當的材料及/或上述之組合形成。可以任何類似於用來沉積第一電容電極120以及第二電極層140’之適當的沉積製程沉積第三電極層160’。舉例而言，第三電極層160’可為TaN層，其厚度可為約800Å。在一些實施例中，第三電極層160’的厚度可為約200Å至約2000Å(例如：200Å至2000Å)。
蓋層材料170’係設置於第三電極層160’的頂表面之上且覆蓋第三電極層160’的頂表面。蓋層材料170’可於後續的製造流程中被用來保護下方之膜層。在一些實施例中，蓋層材料170’可為硬罩幕層。舉例而言，蓋層170可為由氮化矽、氧化矽、氮氧化矽、其他適當的材料及/或上述之組合所形成的硬罩幕層。在一些實施例中，可使用單一膜層形成蓋層材料170’。在一些實施例中，可使用兩個或更多之膜層形成蓋層材料170’。舉例而言，蓋層材料170’可包括第一蓋層子層材料171’以及第二蓋層子層材料172’。在一些實施例中，第一蓋層子層材料171’可為氮氧化矽層，其厚度可為約300Å。在一些實施例中，第二蓋層子層材料172’可為氮化矽層，其厚度可為約500Å。可使用任何適當的製程沉積蓋層材料170’，例如：物理氣相沉積法、原子層沉積法、分子束磊晶法、高密度電漿化學氣相沉積法、有機金屬化學氣相沉積法、遠距電漿化學氣相沉積法、電漿輔助化學氣相沉積法、鍍覆法、其他適當的方法及/或上 述之組合。
請參照第6圖，根據一些實施例，方法600經由移除部分之第一介電材料130’、第二電極層140’、第二介電材料150’、第三電極層160’以及蓋層材料170’的第一移除製程而繼續於步驟604。第3A以及3B圖各自為例示性之部分製造之金屬-絕緣體-金屬雙電容結構於形成第一電容結構之第一移除製程之後的剖面圖以及俯視圖。
在第一移除製程之後形成了金屬-絕緣體-金屬雙電容結構100之第一電容結構300。第一移除製程移除前文以第2圖說明之膜層及結構之部分並形成具有第一電容電極120、第一介電層130以及第二電容電極140的第一電容結構300。舉例而言，如第3A圖所示，第一移除製程可包括圖案化與蝕刻製程，其移除部分之蓋層材料170’、第三電極層160’、第二介電材料150’、第二電極層140’以及第一介電材料130’。
第一移除製程可開始於圖案化以及蝕刻蓋層材料170’。可形成罩幕層於蓋層材料170’之上並將其圖案化以於蝕刻製程中保護蓋層材料170’之一些區域。可圖案化罩幕層，使得第一電容結構300之標稱尺寸(例如：寬度及/或長度)可經由第一移除製程之圖案化以及蝕刻製程達成。被保護之蓋層材料170’之區域的尺寸(例如：寬度及長度)可取決於第一介電層130以及第二電容電極140之標稱尺寸。罩幕層的成分可包括光阻、硬罩幕及/或其他適當的材料。舉例而言，硬罩幕可包括氮化矽、氧化矽及/或其他適當的材料。圖案化製程可包括形成罩幕層於蓋層材料170’之上、以一圖案將阻劑(或光阻)曝 光、進行曝光後烘烤製程(post-exposure bake processes)以及將阻劑(或光阻)顯影以形成由光阻組成的罩幕元件。接著，罩幕元件可在一或多個蝕刻製程相繼移除其下方所露出之蓋層材料170’、第三電極層160’、第二介電材料150’、第二電極層140’以及第一介電材料130’時被用來保護蓋層材料170’之一些區域。在一些實施例中，蓋層材料170’之被覆蓋的區域亦可於蝕刻製程中被用來作為罩幕元件。
可使用乾式蝕刻製程進行蝕刻，例如：反應式離子蝕刻(reactive ion etch(RIE))及/或其他適當的製程。在一些實施例中，可使用濕式化學蝕刻製程進行蝕刻。當需要移除數個材料膜層時，可能需要一或多個蝕刻製程，其中每一製程可被選用來蝕刻一特定類型的材料。舉例而言，可使用用以移除金屬(例如：AlCu、鋁、銅)的反應式離子蝕刻製程移除第三電極層160’與第二介電材料150’。反應式離子蝕刻製程可包括一或多個步驟或循環(例如：安定化(stabilization)、主要蝕刻(main etching)、過蝕刻(over etching)、回蝕刻(etch break)、其他適當的製程及/或上述之組合)。可在低於約20mTorr的壓力下進行反應式離子蝕刻製程。蝕刻製程中所使用的最高射頻(radio frequency(RF))功率位準可為約400W至約700W，而偏射頻(bias RF)功率可為0至約250W。可使用任何適當之用於反應式離子蝕刻製程的氣體，例如：氯(chlorine)、三氯化硼(boron trichloride)、氮、氦、氬、其他適當的氣體及/或上述之組合。在一些實施例中，持續移除製程直到露出下方之第一電容電極120。在一些實施例中，持續移除製程直到移除部分之第一介 電材料130’且未露出第一電容電極120。在第一移除製程之後，第一介電材料130’之殘留部分成為第一介電層130，而第二電極層140’之殘留部分成為第二電容電極140。類似地，蓋層材料170’、第三電極層160’以及第二介電材料150’各自成為殘留的蓋層材料170”、殘留的第三電極層160”以及殘留的第二介電材料150”。在完成第一移除製程之後可移除罩幕層。
如第3B圖中的俯視圖所示，可經由第一移除製程達到第一電容結構300之第一介電層130以及第二電容電極140的標稱尺寸(例如：寬度WA及/或長度LA)。為了描述的目的，於第3B圖中將方向z表示為指出頁面的方向。第一介電層130以及第二電容電極140的表面面積AA(如第3B圖中從上而下的視角)係使用AA=WA*LA計算，且其可取決於裝置需求或布局限制(placement restrictions)。第一電容結構300的電容值CA可使用CA=ε0*εA*AA/dA計算，ε0為真空之絕對介電常數，εA為第一介電層130之相對介電常數，AA為第二電容電極140的表面面積，dA為第一介電層130的厚度。雖然第一電容電極120的表面面積大於第二電容電極140的表面面積，決定第一電容結構300電容值的第一電容結構300的有效面積係使用第一電容電極與第二電容電極之重疊表面面積計算。如前文所述，經由將寬度WA與長度LA相乘可得到第一電容結構300的表面面積AA。在一些實施例中，寬度WA可為約0.5μm至約200μm。寬度WA可為任何適當的數值，例如：為約2μm至約100μm(例如：2μm至100μm)。在一些實施例中，寬度WA可小於2μm或者大於100μm，這取決於裝置需求或布局限制。類似地，長度LA可為約0.5μm至約200 μm，且可為任何適當的數值，例如：為約2μm至約100μm(例如：2μm至100μm)。在一些實施例中，寬度WA或長度LA可相同於下方第一電容電極120的寬度或長度。舉例而言，如第3B圖所示，第一介電層130以及第二電容電極140的長度LA相同於第一電容電極120的長度。在一些實施例中，寬度WA可小於2μm或大於100μm，這取決於裝置需求或布局限制。舉例而言，第一介電層130以及第二電容電極140可具有平方表面面積(square surface area)AA，其係計量為2μm乘以2μm、5μm乘以5μm、100μm乘以100μm、200μm乘以200μm或任何適當的尺寸。在一些實施例中，第一介電層130以及第二電容電極140可為其他形狀，例如：矩形、圓形或環形、橢圓形或任何其他適當的形狀。
請參照第6圖，根據一些實施例，以經由移除部分之殘留之第二介電材料150”、殘留之第三電極層160”以及殘留之蓋層材料170”而分別形成第二介電層150、第三電容電極160以及蓋層170的第二移除製程的步驟606繼續方法600。蓋層170可包括第一蓋層子層171以及第二蓋層子層172。第4A至4D圖係為例示性之部分製造之金屬-絕緣體-金屬雙電容結構在形成第二電容結構的第二移除製程之後的剖面圖與俯視圖。
在第二移除製程之後形成了金屬-絕緣體-金屬雙電容結構100之第二電容結構400。第二移除製程移除前文配合第3A圖說明之膜層與結構之部分並形成具有第二電容電極140、第二介電層150以及第三電容電極160的第二電容結構400。第二移除製程可為類似於第一移除製程的移除製程且可包括移除部分之殘留之蓋層材料170”、殘留之第三電極層 160”以及殘留之第二介電材料150”的圖案化以及蝕刻製程。類似於第一移除製程，可根據要被蝕刻的材料選擇第二移除製程中所使用的移除製程。
用來定義第二電容結構400的圖案化製程使用布局位移設計，其可被併入相同於第一電容結構300所使用的光罩中。因此，金屬-絕緣體-金屬雙電容結構之設計不需要額外的光罩而相容於現有之製造流程。在一些實施例中，可修改第一移除製程中所使用的第一布局圖案並將其併入在同一光罩上以定義第二電容結構400。在一些實施例中，在第二布局圖案之設計階段，第一布局圖案在方向x及/或方向y上位移並且被加入相同的光罩以作為新的布局圖案。根據一些實施例，亦可經由改變圖案尺寸修改第一布局圖案並將其加入相同的光罩以作為新的布局圖案。在一些實施例中，第二移除製程可採用包括第一布局圖案的光罩，並在曝光前於微影設備中在方向x及/或方向y上移動(shift)上述光罩，使得第二移除製程中之圖案化罩幕層露出殘留之蓋層材料170”之至少一部分並且在後續的蝕刻製程中保護其他結構。第二布局圖案經由蝕刻製程被轉移至殘留之蓋層材料170”以及其他下方之膜層。具體而言，第二電容結構400之水平尺寸(例如：寬度或長度)係取決於第二布局圖案，且可在方向x及/或方向y上移動第一布局圖案而形成第二布局圖案。
可經由第二移除製程之圖案化及蝕刻製程達到第二電容結構400的標稱尺寸(例如：寬度及/或長度)。第4B至4F圖繪示出具有使用不同第二布局圖案而形成之第二電容結構 之部分製造之金屬-絕緣體-金屬雙電容結構的各實施例。
在一些實施例中，用來定義第二電容結構400的圖案化製程使用相同於第一移除製程中之光罩在方向x上採用布局位移設計。如第4B圖中從上而下的視角，在圖案化及蝕刻製程之後，殘留之蓋層材料170”以及下方膜層的寬度在方向x上縮小但其y方向上的長度則維持不變。如前文所述，這可經由移動第一移除製程中所使用的第一布局圖案並將經移動之布局圖案併入至相同的光罩上來達成。舉例而言，第一布局圖案可在方向x上被移動並被加入作為新的布局圖案，新的布局圖案於第二移除製程中被使用。在一些實施例中，在第二移除製程之曝光製程之前，包括第一布局圖案的光罩於微影設備中在方向x上被移動，使得第二移除製程中之圖案化罩幕層露出殘留之蓋層材料170”之至少一部分並且在後續的蝕刻製程中保護其他結構。接著，第二布局圖案經由蝕刻製程被轉移至殘留之蓋層材料170”以及其他下方膜層。具體而言，第二電容結構400之水平尺寸(例如：寬度或長度)係取決於第二布局圖案，且可在方向x及/或方向y上移動第一布局圖案而形成第二布局圖案。
第二移除製程形成第三電容電極160以及第二介電層150，這兩者都具有寬度WB以及長度LB。第一蓋層子層171與第二蓋層子層172可具有與第三電容電極160以及第二介電層150類似的尺寸。第二電容結構400之至少一尺寸小於第一電容結構300之一相應尺寸。舉例而言，寬度WB可小於寬度WA約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，寬度 WB可為約1μm至約200μm(例如：1μm至200μm)。類似於第一電容結構300。第二介電層150以及第三電容電極160的表面面積AB(如第4B圖中之從上而下的視角)係使用AB=WB*LB計算，且其可取決於裝置需求或布局限制。第二電容結構400的電容值CB可使用CB=ε0*εB*AB/dB計算，ε0為真空之絕對介電常數，εB為第二介電層150之相對介電常數，AB為第三電容電極160之表面面積，dB為第二介電層150的厚度。
在一些實施例中，用來定義第二電容結構400的圖案化製程使用相同於第一移除製程中之光罩在方向y上採用布局位移設計。如第4C圖中從上而下的視角，在圖案化及蝕刻製程之後，殘留之蓋層材料170”以及下方膜層的長度在方向y上縮小但其x方向上的寬度則維持不變。類似於前文配合第4B圖所述之製程，這可經由移動第一移除製程中所使用的第一布局圖案並將經移動之布局圖案併入至相同的光罩上來達成。在一些實施例中，長度LB可小於長度LA約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，長度LB可為約1μm至約200μm(例如：1μm至200μm)。
在一些實施例中，用來定義第二電容結構400的圖案化製程使用相同於第一移除製程中之光罩在方向x上以及方向y上都採用布局位移設計。如第4D圖中從上而下的視角，殘留之蓋層材料170”以及下方膜層的長度及寬度皆縮小。類似於前文配合第4C圖所述之製程，可經由移動第一移除製程中所使用的第一布局圖案並將經移動之布局圖案併入至相同的光罩上來達成第二電容結構400之標稱尺寸。在一些實施例中，類 似於前文配合第4B圖所述之製程，第二移除製程中之圖案化製程於微影製程中可使用經移動之(shifted)光罩。舉例而言，寬度WB可小於寬度WA約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，寬度WB可為約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，長度LB可小於長度LA約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，長度LB可為約1μm至約200μm(例如：1μm至200μm)。在完成第二移除製程之後亦可移除罩幕層。移除製程可為任何適當的移除製程，例如：電漿蝕刻製程、濕式化學蝕刻製程、其他適當的移除製程及/或上述之組合。
在一些實施例中，用來定義第二電容結構400的圖案化製程使用相同於第一移除製程中之光罩在方向x上以及方向y上都採用布局位移設計。如第4E圖中從上而下的視角，經由縮小第3A圖以及第3B圖之殘留之蓋層材料170”以及下方膜層的寬度與長度而形成第一蓋層子層171以及下方之膜層。然而，不同於前述之第4D圖，此縮小可能未在相應之垂直方向上實施經過整個距離。舉例而言，(在方向x上之)寬度WB之縮小係沿著(在方向y上之)長度LB移除部分之材料，或反之亦然。因此，可經由移動第一移除製程中所使用的第一布局圖案並將經移動之布局圖案併入至相同的光罩上來達成第二電容結構400之標稱尺寸。在一些實施例中，類似於前文配合第4B圖所述之製程，第二移除製程中之圖案化製程於微影製程中可使用經移動之光罩。用以形成第4E圖中之疊層結構的圖案化製程可包括形成負型光阻層或罩幕層於第3A圖及3B圖中所示之蓋層材料 170”之上、以一圖案將負型光阻層曝光、進行曝光後烘烤製程以及將阻劑(或光阻)顯影以形成由光阻組成的罩幕元件。在光阻顯影製程之後，負型光阻之被曝光之部分殘留在基板上，而未被曝光之部分則被移除。在一些實施例中，寬度WB可小於寬度WA約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，寬度WB可為約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，長度LB可小於長度LA約1μm至約200μm(例如：1μm至200μm)。在一些實施例中，長度LB可為約1μm至約200μm(例如：1μm至200μm)。在完成第二移除製程之後可移除光阻層。
在第二移除製程之後，第二介電層150以及第三電容電極160具有表面面積AB。第二介電層150以及第三電容電極160的寬度或長度可為任何適當的尺寸以達到標稱的電容值。舉例而言，寬度以及長度可為1μm、2μm、100μm、200μm或任何適當的尺寸。在第4B圖中所描述的結構中，第二介電層150以及第三電容電極160具有平方表面面積AB，其係計量為AB=WB*LA。在第4C圖中所描述的結構中，平方表面面積AB係計量為AB=WA*LB。在第4D圖中所描述的結構中，平方表面面積AB係計量為AB=WB*LB。在第4E圖中所描述的結構中，平方表面面積AB係計量為AB=WA*LA-WB*LB。在一些實施例中，如第4F圖中之部分製造之電容結構的剖面圖所示，可調整第一移除製程以及第二移除製程之製程參數，使得第一電容結構以及第二電容結構之各導電層以及介電層可具有側壁，此些側壁具有與水平基板表面或者導電層及介電層之頂表面不垂直的傾斜輪 廓(slope profiles)。舉例而言，在電漿蝕刻製程中，可調整一或多個製程參數(例如：處理時間(process timing)、腔體壓力、氣體混合物(gas mixtures)、製程溫度、射頻功率位準及/或其他適合的製程參數)以達到標稱的側壁傾斜輪廓。如第4F圖所示，側壁與水平基板表面之間的角度α可為約70度至89度，這可經由調整移除製程之一或多個參數來達成。
請參照第6圖，根據一些實施例，經由形成金屬間介電層與電容互連結構(例如：互連與接觸)以步驟608繼續方法600。第5圖係為例示性之部分製造之金屬-絕緣體-金屬雙電容結構在形成第一接觸501、第一互連503、第二接觸505、第三接觸507、第二互連509、金屬間介電層510、介電層512之後的剖面圖。
如第5圖所示，金屬間介電層510係形成於前文配合第4A至4F圖所描述之結構之上。可使用未摻雜矽玻璃(USG)、摻氟矽玻璃(FSG)、低介電常數材料、極低介電常數介電材料(extremely low-k dielectric)、其他適當的材料及/或上述之組合形成金屬間介電層510。可使用任何適當的沉積製程形成金屬間介電層510，例如：物理氣相沉積法、原子層沉積法、分子束磊晶法、高密度電漿化學氣相沉積法、有機金屬化學氣相沉積法、遠距電漿化學氣相沉積法、電漿輔助化學氣相沉積法、鍍覆法、其他適當的方法及/或上述之組合。金屬間介電層510的厚度可為約5000Å至約10000Å。於金屬間介電層510中形成開口並以導電材料填充此些開口以形成以並聯之方式連接第一電容結構與第二電容結構的電連接。在一些實施例中， 開口之寬度可為約0.1μm至約0.6μm(例如：0.1μm至0.6μm)。在一些實施例中，開口之寬度可為約0.3μm至約0.4μm(例如：0.3μm至0.4μm)。在一些實施例中，可使用與金屬間介電層510相同之材料形成介電層512。在一些實施例中，金屬間介電層510與介電層512之材料可彼此相異。
如前文配合第1圖所述之內容，包括第一接觸501的互連結構可被用來提供電連接至第二電容電極140。第一互連503可被用來提供電連接至第一接觸501且亦可被用來作為將金屬-絕緣體-金屬雙電容結構100電性連接至外部裝置或周邊電路的金屬互連。第二接觸505與第三接觸507可分別被用來提供電連接至第三電容電極160與第一電容電極120。第二互連509可被用來電性連接第二接觸505與第三接觸507。第二電容結構400係形成於第一電容結構300之上，此兩電容結構共用一共用電容板(亦即，第二電容電極140)。
本發明各實施例提供形成金屬-絕緣體-金屬雙電容結構的機制，以提高半導體結構中每單位面積之電容值。可使用前述之互連結構以並聯之方式連接前述之兩個金屬-絕緣體-金屬平行板電容結構以增加每單位面積之電容值。金屬-絕緣體-金屬雙電容結構之總電容值等於各電容結構各自之電容值CA與CB之總和。因此，與在半導體結構中佔據相同表面面積的單一電容結構相比，金屬-絕緣體-金屬雙電容結構提供較高之每單位面積之電容值，這是由於在半導體裝置之相同的表面面積內於第一電容結構之上形成有第二電容結構。金屬-絕緣體-金屬雙電容結構相容於現有之布局設計以及製造流程且不 需要額外的光罩，這是因為用於第二電容結構之布局圖案可被併入至用於形成第一電容結構的光罩中。將用於第二電容結構之布局圖案併入至用於形成第一電容結構的光罩中可提供設計上的彈性且可以各種方法達成，例如：(i)用來形成第一電容結構的第一布局圖案可被在方向x及/或方向y上移動並且被併入至相同的光罩上以定義第二電容結構，(ii)亦可經由改變圖案尺寸修改第一布局圖案並將其加入至相同的光罩以作為新的布局圖案，以及(iii)用於形成第二電容結構的圖案化製程可使用包括第一布局圖案的光罩並將其沿著方向x及/或方向y移動以使用於曝光製程中。
在一些實施例中，半導體結構包括基板以及形成於上述基板上的第一金屬層。第一介電層係形成於上述第一金屬層上，第二金屬層係形成於上述第一介電層上。上述第二金屬層之表面面積小於上述第一金屬層之表面面積。此外，第二介電層係形成於上述第二金屬層上，第三金屬層係形成於上述第二介電層上。上述第三金屬層之表面面積小於上述第二金屬層之表面面積。上述半導體結構更包括一或多個互連結構，其電性連接至上述第一金屬層與第三金屬層。
在一些實施例中，上述第一金屬層包括一或多個子層。
在一些實施例中，上述第一金屬層包括鋁銅合金。
在一些實施例中，上述第一金屬層包括氮化鉭。
在一些實施例中，上述第二金屬層的上述表面面積的寬度為1至200μm，且上述第二金屬層的上述表面面積的 長度為1至200μm。
在一些實施例中，上述第三金屬層的上述表面面積的寬度為1至200μm，且上述第三金屬層的上述表面面積的長度為1至200μm。
在一些實施例中，上述第一介電層或上述第二介電層包括高介電常數介電材料。
在一些實施例中，上述半導體結構更包括金屬間介電層，且上述一或多個互連結構形成於上述金屬間介電層中。
在一些實施例中，上述第三金屬層的表面面積小於上述第二金屬層的表面面積。
在一些實施例中，上述第三金屬層的長度或寬度小於上述第二金屬層之相應的長度或寬度。
在一些實施例中，半導體結構包括形成於基板上的第一電容結構。上述第一電容結構包括第一電容電極、第一介電層以及第二電容電極。上述半導體結構亦包括第二電容結構，其包括上述第二電容電極、第二介電層以及第三電容電極。金屬間介電層係形成於上述第一電容結構與上述第二電容結構上。第一接觸形成於上述金屬間介電層中且電性耦接(electrically coupled)至上述第一電容電極。第二接觸亦形成於上述金屬間介電層中且電性耦接至上述第二電容電極。上述半導體結構亦包括第三接觸，其係形成於上述金屬間介電層中且電性耦接至上述第三電容電極。上述第一接觸與上述第三接觸係相互電性耦接至彼此。
在一些實施例中，上述第一電容電極包括氮化鉭層以及鋁銅合金層。
在一些實施例中，上述第一介電層以及上述第二介電層包括高介電常數介電材料。
在一些實施例中，上述金屬間介電層包括低介電常數介電材料。
在一些實施例中，上述第二電容電極的表面面積的寬度為1至200μm，且上述第二電容電極的上述表面面積的長度為1至200μm。
在一些實施例中，上述第三電容電極的表面面積的寬度為1至200μm，且上述第三電容電極的上述表面面積的長度為1至200μm。
在一些實施例中，半導體結構之製造方法包括沉積第一金屬層於基板上以及沉積第一介電層於上述第一金屬層上。第二金屬層係沉積於上述第一介電層上且上述第二金屬層之表面面積小於上述第一金屬層之表面面積。第二介電層係沉積於上述第二金屬層上，第三金屬層係沉積於上述第二介電層上。上述第三金屬層之表面面積小於上述第二金屬層之表面面積。上述方法亦包括以一或多個互連結構電性連接上述第一金屬層與上述第三金屬層。
在一些實施例中，沉積上述第一金屬層的步驟包括沉積第一氮化鉭層於上述基板之上、沉積鋁銅合金層於上述第一氮化鉭層之上以及沉積第二氮化鉭層於上述鋁銅合金層之上。
在一些實施例中，上述方法亦包括形成電性連接至上述第二金屬層的接觸。
在一些實施例中，沉積上述第一介電層與上述第二介電層的步驟包括蝕刻上述第一介電層與上述第二介電層，上述該蝕刻步驟形成上述第一介電層與上述第二介電層的側壁，且此些側壁不垂直上述基板的水平表面。
應理解的是，用來解讀申請專利範圍的是實施方式之章節而非發明摘要之章節。發明摘要之章節可闡述一或多個例示性的實施例，但其未闡述所有被考慮之例示性實施例，因此其非用來限定後文之申請專利範圍。
前述內文概述了許多實施例之特徵部件，使本技術領域中具有通常知識者可以更加了解相應之詳細說明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到與在此介紹的實施例相同之目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
Claims (20)
- 一種半導體結構，包括：一基板；一第一金屬層，形成於該基板之上；一第一介電層，形成於該第一金屬層之上；一第二金屬層，形成於該第一介電層之上，其中該第二金屬層的一表面面積小於該第一金屬層的一表面面積；一第二介電層，形成於該第二金屬層之上；一第三金屬層，形成於該第二介電層之上，其中該第三金屬層的一表面面積小於該第二金屬層的該表面面積；以及一或多個互連結構，電性連接至該第一金屬層與該第三金屬層。
- 如申請專利範圍第1項所述之半導體結構，其中該第一金屬層包括一或多個子層。
- 如申請專利範圍第1項所述之半導體結構，其中該第一金屬層包括一鋁銅合金。
- 如申請專利範圍第1項所述之半導體結構，其中該第一金屬層包括氮化鉭。
- 如申請專利範圍第1項所述之半導體結構，其中該第二金屬層的該表面面積的一寬度為1至200 μm，且該第二金屬層的該表面面積的一長度為1至200 μm。
- 如申請專利範圍第1項所述之半導體結構，其中該第三金屬層的該表面面積的一寬度為1至200 μm，且該第三金屬層的該表面面積的一長度為1至200 μm。
- 如申請專利範圍第1項所述之半導體結構，其中該第一介電層或該第二介電層包括一高介電常數介電材料。
- 如申請專利範圍第1項所述之半導體結構，更包括：一金屬間介電層，其中該一或多個互連結構形成於該金屬間介電層中。
- 如申請專利範圍第1項所述之半導體結構，其中該第三金屬層的一表面面積小於該第二金屬層的一表面面積。
- 如申請專利範圍第1項所述之半導體結構，其中該第三金屬層的一長度或寬度小於該第二金屬層之一相應的長度或寬度。
- 一種半導體結構，包括：一第一電容結構，形成於一基板之上，其中該第一電容結構包括一第一電容電極、一第一介電層以及一第二電容電極；一第二電容結構，其中該第二電容結構包括該第二電容電極、一第二介電層以及一第三電容電極；一金屬間介電層，形成於該第一電容結構以及該第二電容結構之上；一第一接觸，形成於該金屬間介電層中且電性耦接至該第一電容電極；一第二接觸，形成於該金屬間介電層中且電性耦接至該第二電容電極；以及一第三接觸，形成於該金屬間介電層中且電性耦接至該第三電容電極，其中該第一接觸與該第三接觸彼此電性耦接。
- 如申請專利範圍第11項所述之半導體結構，其中該第一電容電極包括一氮化鉭層以及一鋁銅合金層。
- 如申請專利範圍第11項所述之半導體結構，其中該第一介電層以及該第二介電層包括高介電常數介電材料。
- 如申請專利範圍第11項所述之半導體結構，其中該金屬間介電層包括低介電常數介電材料。
- 如申請專利範圍第11項所述之半導體結構，其中該第二電容電極的一表面面積的一寬度為1至200 μm，且該第二電容電極的該表面面積的一長度為1至200 μm。
- 如申請專利範圍第11項所述之半導體結構，其中該第三電容電極的一表面面積的一寬度為1至200 μm，且該第三電容電極的該表面面積的一長度為1至200 μm。
- 一種半導體結構之製造方法，該方法包括：沉積一第一金屬層於一基板之上；沉積一第一介電層於該第一金屬層之上；沉積一第二金屬層於該第一介電層之上，其中該第二金屬層的一表面面積小於該第一金屬層的一表面面積；沉積一第二介電層於該第二金屬層之上；沉積一第三金屬層於該第二介電層之上，其中該第三金屬層的一表面面積小於該第二金屬層的該表面面積；以及以一或多個互連結構電性連接該第一金屬層與該第三金屬層。
- 如申請專利範圍第17項所述之半導體結構之製造方法，其中沉積該第一金屬層的步驟包括： 沉積一第一氮化鉭層於該基板之上；沉積一鋁銅合金層於該第一氮化鉭層之上；以及沉積一第二氮化鉭層於該鋁銅合金層之上。
- 如申請專利範圍第17項所述之半導體結構之製造方法，更包括：形成電性連接至該第二金屬層的一接觸。
- 如申請專利範圍第17項所述之半導體結構之製造方法，其中沉積該第一介電層與該第二介電層的步驟包括蝕刻該第一介電層與該第二介電層，其中該蝕刻步驟形成該第一介電層與該第二介電層的側壁，且該些側壁不垂直該基板的一水平表面。
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