TW201843977A - 串列器／解串列器內建正弦抖動注入 - Google Patents

串列器／解串列器內建正弦抖動注入 Download PDF

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Abstract

實施例實現(例如)一串列器/解串列器(SERDES)電路中之內建正弦抖動注入。舉例而言，實施例可接收對應於一預定正弦抖動(SJ)設定檔及一預定相位內插器(PI)設定檔之一追蹤設定檔。可根據該追蹤設定檔針對複數個插入時間之各者進行一移位判定，該移位判定指示是否調整該SERDES電路之相位內插。在該複數個插入時間之各者，可依據該移位判定而產生一相位調整信號。舉例而言，該相位調整信號可指示針對耦合至該SERDES之一時脈產生器之一相位內插器之一控制碼，且該信號可輸出至該相位內插器。一些實施方案回應於該相位調整信號而調整該相位內插器，使得該相位內插器注入實質上追蹤該SJ設定檔之SJ。

Description

串列器/解串列器內建正弦抖動注入
實施例大體上係關於收發器電路，且更特定言之，係關於用於串列器/解串列器(SERDES)電路中之內建正弦抖動注入之技術。
許多積體電路具有支援資料信號之傳輸及/或接收之信號通道。該等信號通道可包含電路(例如，串列器/解串列器或SERDES電路)以準備位元資料用於傳輸及/或在接收之後復原位元資料。用於此電路之一標準優質數(FoM)係裕度。舉例而言，一更大裕度量測可指示電路更容許抖動及/或可影響經由一通道接收之資料之可靠復原之其他非理想性。正弦抖動容許度(SJT)測試係SERDES內部之固有裕度之一產業標準量測，此係因為其係關於時脈資料復原(CDR)。通常言之，正弦抖動容許度涉及使用實驗室測試設備將正弦抖動注入資料路徑中以判定SERDES對該經注入抖動之容許度(例如，藉由監測SERDES追蹤經注入抖動之能力等)。雖然此類測試設備之使用趨於有效，但此類測試設備趨於具有各種限制。舉例而言，此測試設備通常非常昂貴，在操作背景內容中(例如，在一測試實驗室之背景內容之外)不可用且趨於僅量測與特定測試環境相關之裕度(例如，其等無法準確地考量其中將部署電路之系統環境之額外非理想性)。
實施例尤其提供用於實施內建正弦抖動注入之新穎系統及方法。一些實施例在一串列器/解串列器(SERDES)電路之背景內容中操作。舉例而言，實施例可接收對應於一預定正弦抖動(SJ)設定檔及一預定相位內插器(PI)設定檔之一追蹤設定檔。可根據該追蹤設定檔針對複數個插入時間之各者進行一移位判定，該移位判定指示是否調整該SERDES電路之相位內插。在該複數個插入時間之各者，可依據該移位判定而產生一相位調整信號。舉例而言，該相位調整信號可指示(例如，包含、指示增量或減量等)針對耦合至該SERDES之一時脈產生器之一相位內插器之一控制碼，且該信號可輸出至該相位內插器。一些實施方案回應於該相位調整信號而調整該相位內插器，使得該相位內插器注入實質上追蹤該SJ設定檔之SJ。
裕度係用於指示預期一串列器/解串列器(SERDES)電路在非理想(例如，真實世界)通道條件下如何良好地執行之一標準優質數(FoM)。正弦抖動容許度(SJT)測試係SERDES內部之固有裕度之一產業標準量測，此係因為SJT係關於時脈資料復原(CDR)。習知地，已在一實驗室設置中使用高端、昂貴設備實施正弦抖動(SJ)注入及測試。雖然此類測試設備之使用趨於有效，但此類測試設備趨於具有各種限制。舉例而言，此測試設備通常非常昂貴，在操作背景內容中(例如，在一測試實驗室之背景內容之外)不可用且趨於僅量測與特定測試環境相關之裕度(例如，其等無法準確地考量其中將部署電路之系統環境之額外非理想性)。 本文中描述之實施例包含用於在SERDES電路中實施內建SJ注入之新穎技術。實施例使用標準SERDES建置組塊之新穎使用實施SJ注入。一些實施方案包含具有不同SJ設定檔及/或其他特性之抖動之可組態產生。將此能力建置至SERDES中可在SERDES之部署之後促進系統環境中之SJ注入及測試。舉例而言，內建能力可允許在其中SERDES操作之環境之其他非理想性之背景內容中量測SJT以量測操作裕度、調諧鏈路用於更佳效能等。此外，內建能力可促進製造環境內之使用(例如，在一測試實驗室中使用自動化測試設備)以引入具有強裕度之應力及網篩部分等。甚至進一步，此內建能力可促進其用於除錯及診斷。舉例而言，SJ注入可用作用於尋找一SERDES電路之最佳裕度之一調諧方法之部分(例如，藉由調諧一決策回饋等化器(DFE)、一連續時間線性等化器(CTLE)、傳輸器有限脈衝回應(FIR)濾波器等之參數)。 在以下描述中，闡述許多具體細節以提供對本發明之一透徹理解。然而，一般技術者應認知，可在無此等具體細節之情況下實踐本發明。在一些例項中，未詳細展示電路、結構及技術以避免使本發明模糊。 圖1展示根據各項實施例之一闡釋性通信系統100之一方塊圖。通信系統100包含一傳輸器系統110及經由一資料通道105通信之一接收器系統150。舉例而言，由傳輸器系統110接收一傳輸資料輸入信號115 (例如，具有N個平行資料路徑之一數位信號)，該傳輸器系統110處理信號且輸出一傳輸資料輸出信號117 (例如，一差分串列化類比信號)；由接收器系統150經由資料通道105接收傳輸資料輸出信號117作為一接收資料輸入信號155，且接收器系統150處理接收資料輸入信號155以輸出一接收資料輸出信號157 (例如，實質上對應於傳輸資料輸入信號115之具有N個平行資料路徑之一數位信號)。圖1中之特定傳輸器系統110及接收器系統150架構及組件僅旨在為闡釋性，且不應理解為限制本文中描述之發明之範疇。 傳輸器系統110包含一串列器120，該串列器120由一簡化電路圖表示為一鎖存器122及一解多工器124。鎖存器122可有效地緩衝經接收資料，且解多工器124可有效地將來自N個路徑之資料串列化至一個路徑。通常言之，傳輸器系統110將包含額外組件，諸如濾波器(例如，一有限脈衝回應(FIR)濾波器)、放大器等。串列器120接收具有N個資料路徑之一平行傳輸資料輸入信號115且將一單一路徑(串列化)資料信號輸出至一輸出緩衝器126。輸出緩衝器126輸出串列化資料信號作為一差分類比信號(傳輸資料輸出信號117)。串列器120根據一時脈操作，該時脈可由一傳輸器側鎖相迴路(PLL) 145t及/或任何其他適合計時組件驅動。 接收器系統150包含一解串列器160，該解串列器160由一簡化電路圖表示為一鎖存器162及一多工器164。通常言之，傳輸器系統110將包含額外組件，諸如濾波器、等化器、放大器等。一輸入緩衝器166接收接收資料輸入信號155且將信號傳遞至解串列器160。在解串列器160中，鎖存器162可有效地緩衝經接收資料，且多工器164可有效地將來自一個路徑之資料解串列化成N個路徑。因此，解串列器160接收具有一個資料路徑之一串列化傳輸資料輸入信號115且輸出具有N個資料路徑之一解串列化(平行)資料信號。如同串列器120，解串列器160根據一時脈操作，該時脈可由一接收器側PLL 145r及/或任何其他適合計時組件驅動。在一些實施方案中，PLL 145t及PLL 145r可係由一共同PLL驅動或以任何其他適合方式實施之相同組件。 通常言之，回饋迴路包含於傳輸器及接收器側之時脈路徑中嘗試補償與通信系統100相關之某些非理想性。舉例而言，資料通道105之傳輸線特性及/或其他操作及環境條件可引起資料路徑中之符號間干擾、減少操作裕度及/或可依其他方式降低資料復原之有效性。回饋迴路可嘗試偵測此等條件且可引起通信系統100之組件相應地調適。在傳輸器側，回饋迴路可包含回應於一傳輸回饋信號143t而調整傳輸器時脈(PLL 145t)之時脈相位之一傳輸器側相位內插器(PI) 140t。舉例而言，傳輸回饋信號143t指示是否使PI 140t中之一碼增量或減量，藉此向左或向右移位傳輸器時脈信號。在接收器側，回饋迴路可包含回應於一接收回饋信號143r而調整接收器時脈(PLL 145r)之時脈相位之一接收器側相位內插器(PI) 140r。舉例而言，接收回饋信號143r指示是否使PI 140r中之一碼增量或減量，藉此早期或晚期(例如，向左或向右)移位接收器時脈信號。如繪示，在一些實施方案中，接收回饋信號143r可係(或可包含)來自一時脈資料復原(CDR)電路170之輸出。在一些實施方案中，PLL 145輸出一四相時脈信號(例如，在0、90、180及270度處之時脈信號)，且PI 140基於一控制碼輸入或其他輸入信號而產生被相移之四相輸出時脈。 甚至使用傳輸器及接收器處之回饋調適，時脈路徑仍可展現抖動。舉例而言，來自電力供應器及/或其他組件之雜訊可在時脈信號中產生抖動，且抖動可由此雜訊之一或多個頻率組成。通常言之，除了隨機抖動之外，此抖動亦可被模型化為具有不同振幅及頻率之一或多個正弦分量。此正弦抖動可相應地降低裕度且影響效能。為了背景起見，正弦抖動概念係在其等相關數學背景內容中描述。可藉由以下方程式定義一理想時脈，其中Fbaud代表對應於資料速率之頻率，t代表時間且sgn表示將一正弦波轉換為一方形波之一函數：可修改上文之方程式以如下定義具有正弦抖動之一時脈，其中A及Fsj代表正弦抖動之振幅及頻率：可藉由下方之方程式定義時脈之正弦抖動分量：亦可依據一時脈單元時間間隔(UI)表達正弦抖動，如下方展示：如上文描述，正弦抖動可降低裕度且影響傳輸器系統110及接收器系統150之效能。因而，通常使用測試設備來將抖動注入至一SERDES或類似者中，以測試傳輸器及接收器系統追蹤抖動之能力作為一實驗室環境中之裕度之一量測。然而，此測試通常受限制。舉例而言，測試設備趨於昂貴；測試趨於僅在一實驗室環境中可用，其可能不對應於真實世界操作條件等。 本文中描述之實施例包含用於使用內建組件將正弦抖動注入至傳輸器系統110及/或接收器系統150中之新穎技術。一些實施例使用在SERDES電路中標準之組件及類似者，但包含該等組件之新穎使用以提供本文中描述之特徵。舉例而言，如上文描述，一PI 140通常由傳輸器系統110及/或接收器系統150使用以適應資料通道105中之非理想性及/或其他條件。本文中描述之實施例驅動通信系統100之傳輸器及/或接收器側之PI 140以依模仿由正弦抖動(例如，RJ)引起之移動之一方式有效地迫使時脈信號之相位移動。藉由使用內建組件來注入正弦抖動，可在不使用昂貴測試設備之情況下且在實驗室及操作環境下執行正弦抖動測試。 許多SERDES電路經設計以遵守一經定義產業標準或規範，該經定義產業標準或規範可通常包含一正弦抖動容許度遮罩。圖8展示可包含於此一規範中之一闡釋性抖動容許度遮罩800。如繪示，遮罩可指示在一系列頻率內之一最小可容許SJ (以時脈單元時間間隔為單位)。可將頻率表達為一操作傳訊速率(R)之一分率(例如，在2.5 GHz之一傳訊速率，容許度遮罩800之經指示X軸值將在100 KHz、1.5 MHz及1.25 GHz)。遵守此一規範可涉及(例如，藉由測試)展示SERDES之接收器之抖動容許度效能高於指定抖動容許度遮罩之抖動容許度效能。當正弦抖動之頻率低時，預期SERDES接收器系統150中之一CDR 170追蹤抖動之一相對高振幅。然而，隨著SJ之頻率增加，SERDES CDR 170將無法追蹤超出一特定點之SJ；且因而，僅可容許按較高頻率之一小振幅之抖動。本文中描述之一些實施例可有效地注入一或多個適當頻率及振幅之正弦抖動，其可特性化SERDES抖動追蹤效能及對一指定抖動容許度遮罩之測試。 返回至圖1，如繪示，傳輸器系統110可包含一傳輸器側正弦抖動注入器130t，及/或接收器系統150可包含一接收器側正弦抖動注入器130r。正弦抖動注入器130之實施例輸出調整(若干) PI 140之一信號，藉此以符合上文之方程式之一方式有效地調變來自(若干) PLL 145之時脈信號。正弦抖動注入器130之實施方案可根據SERDES回饋控制邏輯操作。舉例而言，一些習知SERDES電路包含CDR 170及/或輸出控制信號之其他回饋組件，該等控制信號用於使(若干) PI 140之一碼增量或減量及/或依其他方式控制(若干) PI 140之操作。接收器系統150之所繪示實施例展示一接收器側PI 140r。PI 140r可自CDR 170且自正弦抖動注入器130r兩者接收控制命令。替代地，一些實施方案包含一額外組件，該額外組件組合CDR 170之輸出與正弦抖動注入器130r之輸出，以產生針對一單一PI 140r之一單一控制信號。 正弦抖動注入器130之一些實施例包含儲存一或多個抖動設定檔之一設定檔儲存器135。由正弦抖動注入器130注入之正弦抖動可選自一組預定義設定檔，該等預定義設定檔各對應於一不同振幅及頻率組合。舉例而言，一特定經儲存設定檔可經組態以產生按一個特定振幅之具有一個特定頻率或按一或多個振幅之具有一或多個頻率之一組合之抖動。設定檔儲存器135可實施為一查詢表或以任何其他適合方式實施。在一些實施方案中，設定檔儲存器135中之各設定檔指示符合一所要正弦抖動設定檔之一序列週期性移位(例如，增量、減量或保持相同)。在一組插入時間(例如，週期性時間增量)內，正弦抖動注入器130可透過移位判定而週期性地循環，從而將一對應控制信號輸出至PI 140。控制信號引起PI 140之輸出對應於經儲存抖動設定檔。 可將該序列移位結果(例如，增量、減量或保持相同；正整數、負整數或零等)作為一預定義SJ設定檔儲存於設定檔儲存器135中。另外或替代地，實施例可包含一設定檔產生器137 (例如，一傳輸器側設定檔產生器137t及/或一接收器側設定檔產生器137r)。設定檔產生器137之實施例可根據輸入參數(例如，即時、按需等)產生SJ設定檔。一些實施例允許輸入參數之硬體及/或軟體控制。舉例而言，硬體控制可用於設定正弦抖動設定檔參數(諸如(若干)振幅及(若干)頻率)以設定相位內插器設定檔參數(諸如步長大小)及/或設定其他參數(諸如插入時間增量、PLL頻率等)。將設定檔產生器137之一些此等實施例實施為基於輸入參數及(若干)先前產生之決策而產生各下一移位控制決策之一狀態機。 藉由如上文描述般針對一整個正弦週期運算移位判定(例如，是否向左、向右或完全不移位時脈相位)而產生一些SJ設定檔實施例。其他實施例如上文描述般針對四分之一或一半週期運算移位判定，且利用正弦對稱性來運算剩餘移位判定。舉例而言，設定檔儲存器135之一個實施方案儲存一整個週期之各SJ設定檔之移位判定。設定檔儲存器135之另一實施方案僅儲存四分之一週期之各SJ設定檔之移位判定，且正弦抖動注入器130包含用於視需要轉譯(例如，鏡像)經儲存設定檔資料之組件。類似地，設定檔產生器137之一個實施方案針對各插入時間運算一移位判定。設定檔產生器137之另一實施方案針對一個週期運算移位判定，在其之後設定檔產生器137或正弦抖動注入器130可針對進一步週期重覆循環經運算結果。設定檔產生器137之另一實施方案針對四分之一週期運算移位判定，在其之後設定檔產生器137或正弦抖動注入器130可針對進一步四分之一週期鏡像且重覆循環經運算結果。 圖2展示根據各項實施例之一串列器/解串列器(SERDES)電路200之一方塊圖。在一些實施例中，一處理器或其他積體電路包含可與多個資料通道耦合之多個傳輸/接收(Tx/Rx)電路。一些現代積體電路包含可與數百個資料通道耦合之數百個Tx/Rx電路。在一些積體電路中，一些或全部Tx/Rx電路可包含一SERDES，使得在一單一處理器上可存在SERDES 200之數百個例項。各SERDES 200可包含一傳輸器系統110及一接收器系統150。如參考圖1描述，傳輸器系統110可接收一平行數位資料串流作為一傳輸資料輸入信號115且可產生一串列化類比傳輸資料輸出信號117用於經由一資料通道傳輸。接收器系統150可自一資料通道接收一串列化類比接收資料輸入信號155且可產生一平行數位資料串流作為一接收資料輸出信號157。 傳輸器系統110及接收器系統150之實施例可如上文參考圖1描述般操作。舉例而言，可將圖1之傳輸器系統110實施為在一資料通道之一第一側處之一第一SERDES 200之傳輸器系統110，且可將圖1之接收器系統150實施為在資料通道之一第二側處之一第二SERDES 200之接收器系統150。如展示，SERDES 200之實施例可在傳輸器系統110與接收器系統150之間共用某些組件。舉例而言，一共同PLL 145可用於產生傳輸時脈及接收時脈兩者(例如，四相位時脈信號)以供由SERDES 200之傳輸側及接收側兩者使用。實施例亦可包含一共用正弦抖動注入器130。在各項實施例中，正弦抖動注入器130可與接收器系統150耦合、與傳輸器系統110耦合、(例如，根據一控制信號、可程式化開關等)與接收器系統150或傳輸器系統110之一者選擇性地耦合、與接收器系統150及傳輸器系統110兩者同時耦合等。因此，正弦抖動注入器130可使用SJ設定檔以產生用於將正弦抖動有效地注入至傳輸及/或接收時脈中之控制信號。如上文描述，SJ設定檔可經預運算且儲存於一設定檔儲存器135中、由一設定檔產生器137運算及/或依其他方式提供至正弦抖動注入器130。 如參考圖1描述，可將SJ設定檔定義為一序列移位結果(例如，針對數個插入時間之各者，是否向右、向左或完全不移位時脈相位之判定)。可根據上文描述之方程式產生該序列週期性移位。在各插入時間，可使用一正弦抖動(SJ)設定檔及一相位內插器(PI)設定檔來判定是否調整相位內插。舉例而言，SJ設定檔包含有效地定義正弦抖動之至少一個SJ設定檔振幅及SJ設定檔頻率；且PI設定檔可包含一PI步長大小及/或可影響SJ設定檔變換為PI 140之移位控制之PI之任何其他特性。針對各插入時間(例如，一序列時間增量)，可針對SJ在特定插入時間依據SJ設定檔振幅及SJ設定檔頻率來運算一值(例如，一SJ設定檔量值)。舉例而言，如上文描述，可將SJ設定檔量值運算為：PM(t) = A * sin (2π * F * t)，其中PM(t)係插入時間(t)之SJ設定檔量值，A係SJ設定檔量值，且F係SJ設定檔頻率。針對各插入時間，亦可依據PI步長大小及前一個插入時間(t-1)之一經累積PI步長來運算一SJ引入量值。舉例而言，可將SJ引入量值運算為：IM(t-1) = S * s(t-1)，其中IM(t-1)係SJ引入量值，S係PI步長大小，且s(t-1)係前一個插入時間(t-1)之經累積PI步長。針對各插入時間，實施例可接著判定是否增加或減少相位內插(例如，是否使PI 140控制碼增量、減量或維持相同)。根據追蹤設定檔，當PM(t)超過IM(t-1)達至少一增加臨限值時，實施方案可增加相位內插，且根據追蹤設定檔，當IM(t-1)超過PM(t)達至少一減少臨限值時，實施方案可減少相位內插。舉例而言，實施方案可將[PM(t) – IM(t-1)] / S四捨五入為一最接近整數，其可導致一正整數(例如，+1、+2等)、一負整數(例如，-1、-2等)或一零。在此一實施方案中，當結果(經四捨五入最接近整數)係正時，可增加相位內插，且當結果係負時，可減少相位內插。 圖3展示根據各項實施例之一正弦抖動(SJ)設定檔300之一闡釋性部分。所繪示SJ設定檔300包含六行：「Int」表示插入時間索引；「PM(t)」表示以皮秒為單位之插入時間(t)之SJ設定檔量值；「Shift」表示針對插入時間(t)之移位判定；「s(t)」表示截至插入時間(t)為止之經累積PI步長；「IM(t)」係截至插入時間(t)為止之SJ經引入量值(以皮秒為單位)；且「IM_UI(t)」係截至插入時間(t)為止之SJ經引入量值(以PLL時脈單元時間間隔(UI)為單位)。基於25.17700195 MHz之一SJ設定檔頻率、0.212547859 UI之一SJ設定檔振幅及0.020833333之一PI解析度(其對應於按25.78125 GHz之一資料速率之0.808080808皮秒之一步長大小)運算所繪示SJ設定檔300。雖然SJ設定檔300由數行資料表示，但各種實施方案可包含所繪示資料及/或其他適合資料之任何適合部分。舉例而言，可將SJ設定檔300僅儲存為標記「移位」之資料之行。此外，如上文描述，一些實施方案可僅儲存四分之一週期之資料。每正弦週期使用64個步長運算所繪示SJ設定檔300，使得可由針對插入時間間隔索引1至16之資料表示四分之一週期。舉例而言，如繪示，由於索引16周圍之正弦對稱性，插入時間索引17、18及19分別與插入時間索引15、14及13相同。 基於25.78125 GHz之一資料速率(DR)、25.17700195 MHz之一SJ設定檔頻率(1/1024乘以資料速率之一相對高頻率SJ)、0.212547859 UI之一SJ設定檔振幅及0.020833333之一PI解析度(其對應於按資料速率之0.808080808皮秒之一步長大小)運算經繪示SJ設定檔300。可藉由將一注入間距(例如，16 UI)除以按兆赫為單位之資料速率而將插入時間索引增量轉換為皮秒(按資料速率)，如：C = 16 / (0.002578125) = 620.6060606。參考第一行，作為一實例，SJ設定檔量值可針對插入時間「1」運算為如下(且變換至資料速率時脈空間)：。 截至第一插入時間為止之SJ引入量值IM(t-1)係0；因此可藉由將[PM(t) – IM(t-1)] / S四捨五入為一最接近整數而進行移位判定：。 因此，在第一判定之後之經累積PI步長s(1)係1，其乘以步長大小產生0.808080808皮秒之一IM(1)及0.020833333 UI之一IM_UI(1)。 參考第七行作為另一實例，SJ設定檔量值可針對插入時間「7」運算為如下(且變換至資料速率時脈空間)：。 截至第六插入時間為止之SJ引入量值IM(t-1)係4.848484848；因此可藉由將[PM(t) – IM(t-1)] / S四捨五入為一最接近整數而進行移位判定：。 因此，在第七判定之後之經累積PI步長s(7)保持為6，其乘以步長大小產生4.848484848皮秒之一IM(1)及0.125 UI之一IM_UI(1)。 圖4展示具有各種SJ設定檔參數、PI設定檔參數及用於定義三個SJ設定檔之其他參數之一闡釋性圖表400。三個所繪示SJ設定檔(即，圖表400之三個行)對應於一高頻率中間振幅抖動設定檔定義410 (近似25 MHz及0.21 UI)、一高頻率低振幅抖動設定檔定義420 (近似25 MHz及0.1 UI)及一中間頻率高振幅抖動設定檔定義430 (近似12.5 MHz及0.42 UI)。圖5展示具有對應於源自圖4之三個不同SJ設定檔之經注入SJ之曲線之一闡釋性圖500。曲線510對應於抖動設定檔定義410，曲線520對應於抖動設定檔定義420，且曲線530對應於抖動設定檔定義430。圖3中繪示之部分SJ設定檔對應於曲線510及抖動設定檔定義410。 雖然上文描述集中於SJ注入，但可使用類似技術來產生頻率偏移。舉例而言，如上文描述，SERDES包含用以追蹤歸因於操作環境之各種非理想性之漂移時脈相位及頻率偏移之組件。藉由使用正弦抖動注入器(例如，正弦抖動注入器130)或一類似組件，可有效地產生頻率偏移且將其等施加於SERDES上。各種實施方案可分開、同時及/或以任何適合方式注入SJ且產生頻率偏移。當連同一頻率偏移注入SJ時，實施方案可包含調停組件。舉例而言，SJ注入之一移位判定可與頻率偏移之一移位判定衝突。在此等實施方案中，第二階CDR迴路可提供投票衝突偵測之一有效介面，且第二階投票可與第一階投票重新對準。一些調停組件可進一步防止特定類型之衝突諸如以防止過度振幅。舉例而言，當使用一高頻率高振幅SJ注入設定檔時，若包含頻率偏移，則實施方案可限制SJ振幅。 圖6展示根據各項實施例之用於在一串列器/解串列器(SERDES)電路中實施內建正弦抖動(SJ)注入之一闡釋性狀態機600之一方塊圖。狀態機600可係圖1或圖2之設定檔產生器137或SJ注入器130之一實施方案。狀態機600包含一設定檔量值(PM)計算器610 (即，對應於一經運算總抖動)、一PM轉相位內插(PI)轉換器620及一狀態控制器630。狀態控制器630可(例如)藉由在數次反覆之各者中引導PM計算器610及PM轉PI轉換器620且將各反覆之適當資料提供給該等組件而控制狀態機600之狀態。如繪示，狀態控制器630可接收初始化資料605及設定檔資料615。在一些實施方案中，將初始化資料605及設定檔資料615儲存於圖1或圖2之設定檔資料儲存器135中。在其他實施方案中，初始化資料605由狀態控制器630儲存為一初始狀態條件。初始化資料605可包含一初始注入計數(N)及一PM前初始之初始化資料605 (PMO ，其表示第一反覆或後續反覆中之先前反覆之初始PM)。舉例而言，初始化資料605可設定N = 1 (或N可設定為0且在第一反覆之前藉由狀態控制器630增量至N = 1)，且初始化資料605可設定PMO = 0。設定檔資料615可包含可用於狀態機之組件之任何SJ設定檔及/或PI設定檔資料。 PM計算器610可使用來自初始化資料605之N及PMO ，以及來自設定檔資料615之SJ設定檔振幅(A)、SJ設定檔頻率(F)及注入時間間隔(T)來運算當前注入計數(PMN )之PM。如上文描述，運算可根據公式：PM(t) = A * sin (2π * F * N * T)。PM轉PI轉換器620可使用先前及當前PM運算來產生一相位調整輸出信號625。如繪示，PM轉PI轉換器620可根據PMO 與PMN 之間之差除以自設定檔資料615接收之一PI步長大小(S)(例如，PMN – PMO / S)運算PI之一移位判定。舉例而言，如上文描述，對運算四捨五入可產生一0、正整數或負整數結果，其可被轉譯為一PI控制碼作為相位調整輸出信號625。 已針對當前反覆產生相位調整輸出信號625，狀態控制器630可針對下一反覆更新參數。舉例而言，狀態控制器630可更新N至N + 1 (下一注入計數)且可更新PMO 至PMN (針對當前反覆運算之PM變為下一反覆中之先前運算PM)。在一些實施方案中，狀態控制器630包含臨限值或其他保護以避免飽和或類似者。舉例而言，狀態控制器630可引起N計數器在飽和之後(或預期飽和)翻轉。 此外，實施例可包含可在上文描述之系統上及/或任何其他適合系統上實施之內建正弦抖動(SJ)注入之方法。圖7展示用於一串列器/解串列器(SERDES)電路中之內建正弦抖動(SJ)注入之一方法700之一流程圖。方法700之實施例在階段704處藉由接收對應於一預定SJ設定檔及一預定相位內插器(PI)設定檔之一追蹤設定檔開始。在階段708處，實施例可根據追蹤設定檔運算數個插入時間之各者之一移位判定，使得移位判定指示是否調整SERDES電路之相位內插。舉例而言，實施例可根據對應於一預定SJ設定檔及一預定相位內插器(PI)設定檔之一追蹤設定檔判定是否針對各插入時間調整SERDES電路之相位內插。SJ設定檔可包含一SJ設定檔振幅及一SJ設定檔頻率；且PI設定檔可包含一PI步長大小。追蹤設定檔可包含任何額外資訊，諸如圖3及圖4中展示之資料之類型。階段708處之運算可包含在各插入時間依據SJ設定檔振幅及SJ設定檔頻率來運算一SJ設定檔量值PM(t)。接著可依據PI步長大小及先前插入時間(t-1)之一經累積PI步長來運算一SJ引入量值IM(t-1)。針對各插入時間，運算可包含根據PM(t)是否大於或小於IM(t-1)達(例如，由追蹤設定檔定義之)一或多個臨限值量來判定是否增加、減少或維持相位內插。舉例而言，可藉由將PM(t)與IM(t-1)之間之差四捨五入為一預定義PI步長大小之一最接近整數倍數而判定相位內插移位之一量。 在階段712處，實施例可在插入時間之各者輸出依據移位判定而變化之一相位調整信號。在一些實施例中，藉由使PI之一控制碼增量或減量而實施相位內插移位。在此等實施例中，在階段712中產生之信號可係用於調整PI控制碼之一控制信號、控制碼自身或任何其他適合信號。在一些實施例中，在階段720處，實施例可回應於相位調整信號而調整SERDES電路之一相位內插器，使得相位內插器注入實質上追蹤SJ設定檔之SJ。 本文中揭露之方法包括用於達成所描述方法之一或多個動作。方法及/或動作可彼此互換而不脫離發明申請專利範圍之範疇。換言之，除非指定動作之一特定順序，否則可修改特定動作之順序及/或使用而不脫離發明申請專利範圍之範疇。 結合本發明描述之一方法或演算法或其他功能性之步驟可直接體現於硬體中、由一處理器執行之一軟體模組中或兩者之一組合中。一軟體模組可駐留在任何形式之有形儲存媒體中。可使用之儲存媒體之一些實例包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、EPROM記憶體、EEPROM記憶體、暫存器、一硬碟、一可抽換式磁碟、一CD-ROM等等。一儲存媒體可耦合至一處理器使得處理器可自儲存媒體讀取資訊且將資訊寫入至儲存媒體。在替代例中，儲存媒體可與處理器成一體。一軟體模組可係一單一指令，或許多指令，且可在若干不同程式碼片段上、在不同程式當中且跨多個儲存媒體分佈。因此，一電腦程式產品可執行本文中呈現之操作。舉例而言，此一電腦程式產品可係具有有形地儲存(及/或編碼)於其上之指令之一電腦可讀有形媒體，指令可由一或多個處理器執行以執行本文中描述之操作。電腦程式產品可包含封裝材料。亦可經由一傳輸媒體傳輸軟體或指令。舉例而言，可使用一傳輸媒體(諸如一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL))或無線技術(諸如紅外線、無線電或微波)自一網站、伺服器或其他遠端源傳輸軟體。 其他實例及實施方案在本發明及隨附發明申請專利範圍之範疇及精神內。舉例而言，實施功能之特徵亦可實體定位於各種位置處，包含經分佈使得功能之部分實施於不同實體位置處。又，如本文中使用，包含在發明申請專利範圍中，如在前面標有「至少一者」之一項目清單中使用之「或」指示一分離清單使得(例如)「A、B或C之至少一者」之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。此外，術語「例示性」不意謂所述實例較佳或比其他實例更佳。 可做出對本文中描述之技術之各種改變、替代及更改而不脫離如由隨附發明申請專利範圍定義之教示之技術。再者，本發明及發明申請專利範圍之範疇不限於上文描述之程序、機器、製造、物質組合物、構件、方法及動作之特定態樣。可利用實質上執行與本文中描述之對應態樣之功能相同之功能或實質上達成與其相同之結果的目前存在或稍後待發展之程序、機器、製造、物質組合物、構件、方法或動作。因此，隨附發明申請專利範圍將此等程序、機器、製造、物質組合物、構件、方法或動作包含於其等之範疇內。
100‧‧‧通信系統
105‧‧‧資料通道
110‧‧‧傳輸器系統
115‧‧‧傳輸資料輸入信號
117‧‧‧傳輸資料輸出信號
120‧‧‧串列器
122‧‧‧鎖存器
124‧‧‧解多工器
126‧‧‧輸出緩衝器
130‧‧‧正弦抖動注入器
130r‧‧‧接收器側正弦抖動注入器
130t‧‧‧傳輸器側正弦抖動注入器
135‧‧‧設定檔儲存器
137‧‧‧設定檔產生器
137r‧‧‧傳輸器側設定檔產生器
137t‧‧‧接收器側設定檔產生器
140r‧‧‧接收器側相位內插器(PI)
140t‧‧‧傳輸器側相位內插器(PI)
143r‧‧‧接收回饋信號
143t‧‧‧傳輸回饋信號
145‧‧‧鎖相迴路(PLL)
145r‧‧‧接收器側鎖相迴路(PLL)
145t‧‧‧傳輸器側鎖相迴路(PLL)
150‧‧‧接收器系統
155‧‧‧接收資料輸入信號
157‧‧‧接收資料輸出信號
160‧‧‧解串列器
162‧‧‧鎖存器
164‧‧‧多工器
166‧‧‧輸入緩衝器
170‧‧‧時脈資料復原(CDR)電路
200‧‧‧串列器/解串列器(SERDES)電路
300‧‧‧正弦抖動(SJ)設定檔
400‧‧‧闡釋性圖表
410‧‧‧高頻率中間振幅抖動設定檔定義
420‧‧‧高頻率低振幅抖動設定檔定義
430‧‧‧中間頻率高振幅抖動設定檔定義
500‧‧‧闡釋性圖
510‧‧‧曲線
520‧‧‧曲線
530‧‧‧曲線
600‧‧‧闡釋性狀態機
605‧‧‧初始化資料
610‧‧‧設定檔量值(PM)計算器
615‧‧‧設定檔資料
620‧‧‧設定檔量值(PM)轉相位內插(PI)轉換器
625‧‧‧相位調整輸出信號
630‧‧‧狀態控制器
700‧‧‧方法
704‧‧‧階段
708‧‧‧階段
712‧‧‧階段
800‧‧‧抖動容許度遮罩
結合附圖描述本發明： 圖1展示根據各項實施例之一闡釋性串列化鏈路通信系統之一方塊圖； 圖2展示根據各項實施例之一串列器/解串列器(SERDES)電路之一方塊圖； 圖3展示根據各項實施例之一正弦抖動(SJ)設定檔之一闡釋性部分； 圖4展示具有各種SJ設定檔參數、PI設定檔參數及用於定義三個SJ設定檔之其他參數之一闡釋性圖表； 圖5展示具有對應於源自圖4之三個不同SJ設定檔之經注入SJ之曲線之一闡釋性圖； 圖6展示根據各項實施例之用於在一SERDES電路中實施內建SJ注入之一闡釋性狀態機之一方塊圖；及 圖7展示用於一SERDES電路中之內建SJ注入之一方法之一流程圖。 圖8展示可包含於一經定義產業規範中之一闡釋性抖動容許度遮罩。 在附圖中，類似組件及/或特徵可具有相同參考標記。此外，可藉由在參考標記之後加上在類似組件當中區分之一第二標記而區分相同類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記之類似組件之任一者而不考慮第二參考標記。

Claims (20)

  1. 一種用於一串列器/解串列器(SERDES)電路中之內建正弦抖動(SJ)注入之方法，該方法包括： 接收對應於一預定SJ設定檔及一預定相位內插器(PI)設定檔之一追蹤設定檔； 根據該追蹤設定檔針對複數個插入時間之各者運算一移位判定，該移位判定指示是否調整該SERDES電路之相位內插；及 在該複數個插入時間之各者輸出依據該移位判定而變化之一相位調整信號。
  2. 如請求項1之方法，其進一步包括： 回應於該相位調整信號而調整該SERDES電路之一相位內插器，使得該相位內插器注入實質上追蹤該SJ設定檔之SJ。
  3. 如請求項1之方法，其中： 該SJ設定檔包括一SJ設定檔振幅及一SJ設定檔頻率； 該PI設定檔包括一PI步長大小；且 運算該移位判定包括針對各插入時間(t)： 依據該SJ設定檔振幅及該SJ設定檔頻率來運算一SJ設定檔量值PM(t)； 依據該PI步長大小及先前插入時間(t-1)之一經累積PI步長來運算一SJ引入量值IM(t-1)； 根據該追蹤設定檔，根據PM(t)是否超過IM(t-1)達至少一增加臨限值而判定增加該相位內插；且 根據該追蹤設定檔，根據IM(t-1)是否超過PM(t)達至少一減少臨限值而判定減少該相位內插。
  4. 如請求項3之方法，其進一步包括： 藉由以下項而回應於該相位調整信號調整該SERDES電路之一相位內插器： 回應於判定增加該相位內插而使一PI碼增量；且 回應於判定減少該相位內插而使一PI碼減少。
  5. 如請求項3之方法，其中運算該SJ設定檔量值係根據：PM(t) = A * sin (2π * F * t)，其中A係該SJ設定檔量值，且F係該SJ設定檔頻率。
  6. 如請求項3之方法，其中： 運算該SJ引入量值係根據：IM(t-1) = S * s(t-1)，其中S係該PI步長大小，且s(t-1)係插入時間(t-1)之該經累積PI步長；且 運算該移位判定進一步包括四捨五入至一最接近整數[PM(t) – IM(t-1)] / S， 使得當該最接近整數係正時，增加該相位內插，且當該最接近整數係負時，減少該相位內插。
  7. 一種用於正弦抖動(SJ)注入之系統，該系統包括： 一狀態控制器，其包括一狀態參數輸出，該狀態參數輸出包括一SJ設定檔振幅、一SJ設定檔頻率、一相位內插器(PI)步長大小、一注入時間間隔、一當前注入計數及一先前運算設定檔量值(PMO )； 一設定檔量值(PM)計算器，其包括： 一第一狀態輸入，其耦合至該狀態參數輸出；及 一PMN 輸出，其依據該SJ設定檔振幅、該SJ設定檔頻率、該注入時間間隔及該當前注入計數予以運算；及 一PM轉PI轉換器，其包括： 一第二狀態輸入，其耦合至該狀態參數輸出； 一PMN 輸入，其耦合至該PMN 輸出；及 一相位調整輸出，其依據該PMN 輸入、該PMO 及該PI步長大小予以運算。
  8. 如請求項7之系統，其進一步包括： 一設定檔資料儲存器，其具有儲存於其上之一SJ設定檔及一相位內插器(PI)設定檔，該SJ設定檔定義該SJ設定檔振幅及該SJ設定檔頻率，且該PI設定檔定義該PI步長大小， 其中該狀態控制器進一步具有與該設定檔儲存器耦合之一設定檔輸入。
  9. 如請求項7之系統，其中在複數次反覆之各者之前： 該狀態控制器使該當前注入計數增量且根據該PMN 輸出設定該PMO 。
  10. 如請求項7之系統，其中該相位調整輸出在與耦合一時脈信號之一相位內插器耦合時引起該相位內插器將SJ注入至該時脈信號中，使得該經注入SJ實質上追蹤該SJ設定檔振幅及該SJ設定檔頻率。
  11. 如請求項7之系統，其中根據以下項運算該PMN 輸出： PMN = A * sin (2π * F * N * T)， 其中A係該SJ設定檔振幅，F係該SJ設定檔頻率，N係該當前注入計數，且T係該注入時間間隔。
  12. 如請求項7之系統，其中依據一邊際PM與該PI步長大小之間之一比率來運算該相位調整輸出，該邊際PM對應於該PMN 與該PMO 之間之一差。
  13. 如請求項7之系統，其中： 產生該相位調整輸出以在PMN 超過PMO 達與該PI步長大小相關之至少一增加臨限值時指示相位內插之一增加； 產生該相位調整輸出以在PMO 超過PMN 達與該PI步長大小相關之至少一減少臨限值時指示相位內插之一減少；且 產生該相位調整輸出以依其他方式指示相位內插無改變。
  14. 如請求項7之系統，其進一步包括： 一狀態機，其包括該狀態控制器、該PM計算器及該PM轉PI轉換器。
  15. 如請求項7之系統，其進一步包括： 一串列器/解串列器(SERDES)電路，其具有一相位內插器及一內建SJ注入器， 其中該內建SJ注入器包括該狀態控制器、該PM計算器及該PM轉PI轉換器，且至少根據該相位調整輸出來控制該相位內插器。
  16. 如請求項15之系統，其中該SERDES電路包括： 一傳輸器系統，其具有一傳輸器側相位內插器；及 一接收器系統，其具有一接收器側相位內插器， 其中該內建SJ注入器可與該傳輸器側相位內插器及該接收器側相位內插器選擇性地耦合。
  17. 如請求項15之系統，其中該SERDES電路包括： 一傳輸器系統，其具有與該內建SJ注入器之一第一例項耦合之一傳輸器側相位內插器；及 一接收器系統，其具有與該內建SJ注入器之一第二例項耦合之一接收器側相位內插器。
  18. 一種處理器，其包括： 用於對於複數次反覆之各者依據一正弦抖動(SJ)設定檔振幅、一SJ設定檔頻率及一注入增量來運算一設定檔量值PMN 之構件，該注入增量對應於一注入時間間隔及該反覆之一當前注入計數；及 用於對於該複數次反覆之各者依據該PMN 、在一先前反覆中運算之一相位量值PMO 及一相位內插器步長大小而產生一相位調整輸出之構件。
  19. 如請求項18之處理器，其進一步包括： 一設定檔資料儲存器，其具有儲存於其上之該SJ設定檔振幅、該SJ設定檔頻率及該PI步長大小。
  20. 如請求項18之處理器，其中該相位調整輸出在與耦合一時脈信號之一相位內插器耦合時引起該相位內插器將SJ注入至該時脈信號中，使得該經注入SJ實質上追蹤該SJ設定檔振幅及該SJ設定檔頻率。
TW107106057A 2017-03-21 2018-02-23 串列器／解串列器內建正弦抖動注入 TWI666906B (zh)

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