TW201843796A - 具有用於無線信號及功率耦合之背側線圈之半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，其包含一基板、該基板之一前側上之複數個電路元件及該基板之一背側上之一第一實質上螺旋狀導體。該裝置進一步包含：一第一貫穿基板通路(TSV)，其將該實質上螺旋狀導體之一第一端電連接至該複數個電路元件之一第一者；及一第二TSV，其將該實質上螺旋狀導體之一第二端電連接至該複數個電路元件之一第二者。該裝置可為一封裝，其進一步包含具有一前側之一第二晶粒，一第二實質上螺旋狀導體安置於該前側上。該第二晶粒之該前側經安置成面向該基板之該背側，使得該第一實質上螺旋狀導體及該第二實質上螺旋狀導體經組態以無線通信。

Description

具有用於無線信號及功率耦合之背側線圈之半導體裝置
本發明大體上係關於半導體裝置，且更特定言之，本發明係關於具有用於無線信號及功率耦合之背側線圈之半導體裝置。
半導體裝置通常提供於具有多個連接晶粒之封裝中，其中各種晶粒之電路元件依各種方式連接。例如，一多晶粒封裝可利用自各晶粒至一中介層之接線來提供不同晶粒中之元件之間的連接。儘管有時期望不同晶粒中之電路元件之間直接電連接，但在其他情況中，可期望無線連接來自不同晶粒之元件(例如，經由電感耦合、電容耦合或其類似者)。為促進不同晶粒中之電路元件之間的無線通信，可在晶粒上提供平面線圈，使得一多晶粒堆疊中之相鄰晶粒可具有無線通信之鄰近線圈。
提供用於無線通信之線圈之一方法涉及：依一面對面配置封裝兩個晶粒，使得各晶粒之前側(例如主動層)上之各自無線線圈對被緊鄰放置。圖1中示意性地繪示此方法，圖1展示具有彼此鄰近放置之前側線圈(諸如線圈111及112)之兩個晶粒101及102。然而，具有無線通信之前側線圈之晶粒之一面對面配置使可封裝在一起之晶粒之數目限於為兩個，因此，要尋求用於更大數目個晶粒之其他方法。
提供用於無線通信之線圈之另一方法涉及：充分薄化一半導體封裝中之晶粒，使得當依一前後配置封裝時，大致僅藉由薄化晶粒之高度來分離封裝中之各晶粒之前側上之線圈。圖2中示意性地繪示此方法，其中三個薄化晶粒201、202及203依一前後配置安置，使得相鄰晶粒中之線圈之間(諸如線圈211與212之間或線圈212與213之間)的距離足夠小以允許無線通信。儘管此方法容許封裝具有兩個以上晶粒，但線圈之間的距離遠大於圖1之配置中之距離，且因此必須為了補償而增大線圈之大小，此會顯著增加封裝中之晶粒之成本。因此，需要其他方法來提供具有用於無線通信之線圈之半導體裝置，其允許在不顯著增大線圈之大小之情況下堆疊兩個以上晶粒。
相關申請案之交叉參考
本申請案含有與名稱為「SEMICONDUCTOR DEVICES WITH THROUGH-SUBSTRATE COILS FOR WIRELESS SIGNAL AND POWER COUPLING」之由Kyle K. Kirby同時申請之一美國專利申請案相關之標的。其揭示內容以引用方式併入本文中之該相關申請案被讓與Micron Technology公司且由代理檔案號10829-9207.US00識別。
本申請案含有與名稱為「INDUCTORS WITH THROUGH-SUBSTRATE VIA CORES」之由Kyle K. Kirby同時申請之一美國專利申請案相關之標的。其揭示內容以引用方式併入本文中之該相關申請案被讓與Micron Technology公司且由代理檔案號10829-9208.US00識別。
本申請案含有與名稱為「MULTI-DIE INDUCTORS WITH COUPLED THROUGH-SUBSTRATE VIA CORES」之由Kyle K. Kirby同時申請之一美國專利申請案相關之標的。其揭示內容以引用方式併入本文中之該相關申請案被讓與Micron Technology公司且由代理檔案號10829-9220.US00識別。
本申請案含有與名稱為「3D INTERCONNECT MULTI-DIE INDUCTORS WITH THROUGH-SUBSTRATE VIA CORES」之由Kyle K. Kirby同時申請之一美國專利申請案相關之標的。其揭示內容以引用方式併入本文中之該相關申請案被讓與Micron Technology公司且由代理檔案號10829-9221.US00識別。
在以下描述中，討論諸多特定細節以提供本發明之實施例之一透徹且可行描述。然而，相關技術之熟習者將認識到，可在無該等特定細節之一或多者之情況下實踐本發明。在其他例項中，未展示或未詳細描述通常與半導體裝置相關聯之熟知結構或操作以避免使本發明之其他態樣不清楚。一般而言，應瞭解，除本文中所揭示之該等特定實施例之外，各種其他裝置、系統及方法亦可在本發明之範疇內。
如上文所討論，隨著對一半導體封裝中之晶粒之間的無線通信之需求不斷增大，半導體裝置不斷完善設計。因此，根據本發明之半導體裝置之若干實施例可提供藉由貫穿基板通路來連接至前側電路元件之背側線圈，其可在僅佔用一小面積之情況下提供呈一前後配置之相鄰晶粒之無線通信。
本發明之若干實施例係針對半導體裝置、包含半導體裝置之系統及製造及操作半導體裝置之方法。在一實施例中，一半導體裝置包括一基板、該基板之一前側上之複數個電路元件及該基板之一背側上之一實質上螺旋狀導體。該半導體裝置進一步包括：一第一貫穿基板通路(「TSV」)，其將該實質上螺旋狀導體之一第一端電連接至該複數個電路元件之一第一者；及一第二TSV，其將該實質上螺旋狀導體之一第二端電連接至該複數個電路元件之一第二者。
例如，圖3A及圖3B繪示根據本發明之一實施例之具有用於無線通信之一背側線圈302之一半導體裝置300。圖3A係根據本發明之一實施例之穿過背側線圈302 (「線圈302」)之裝置300之一簡化橫截面圖。線圈302係由沿一實質上螺旋狀路徑將線圈302之一第一端302a連接至線圈302之一第二端302b之一導體(例如一導電跡線)形成。線圈302安置於裝置300之背側上之一下絕緣材料層301中。如參考圖3A可見，線圈302包含約2.5匝(例如，螺旋狀路徑圍繞第一端302a旋轉約900°)。根據一實施例，用於圖案化線圈302之導電跡線之平面寬度可介於約0.1 μm至0.5 μm之間，同時導電跡線之相鄰匝之間的間隔可為約0.5 μm及約3.0 μm。
參考圖3B，其展示裝置300沿圖3A中之截面線B-B之橫截面。裝置300包含：一基板305；一第一TSV 303，其延伸穿過基板305且連接至線圈302之第一端302a；及一第二TSV 304，其延伸穿過基板305且連接至線圈之第二端302b。截面線A-A指示圖3A中所繪示之裝置300之橫截面。第一TSV 303可藉由引線306a來連接至裝置300之前側上之一上絕緣材料層307中之其他電路元件(圖中未展示)。類似地，第二TSV 304可藉由引線306b來連接至上絕緣材料層307中之其他電路元件(圖中未展示)。TSV 303及304之直徑可介於約2 μm至約50 μm之間。
根據本發明之一實施例，線圈302可包含與標準半導體金屬化程序相容之若干導電材料之任一者，其包含銅、金、鎢或其等之合金。同樣地，基板305可包含適合於半導體處理方法之若干基板材料之任一者，其包含矽、玻璃、砷化鎵、氮化鎵、有機層板及其類似者。另外，用於記憶體、控制板、處理器及其類似者之積體電路可形成於基板305上及/或基板305中。熟習技術者將容易理解，可藉由將一高縱橫比孔蝕刻至基板305中且在一或多個沈積及/或電鍍步驟中使用一或多個材料填充孔來製造一貫穿基板通路，諸如第一TSV 303及第二TSV 304。根據本發明之一實施例，兩個TSV 303及304可包含具有所要導電性質之一塊狀材料(例如銅、金、鎢或其等之合金)或可包含多個離散層(其等之僅部分係導電的)。例如，在一高縱橫比蝕刻及一絕緣體沈積之後，可在使用一導電材料來填充絕緣開口之一單一金屬化步驟中提供第一TSV 303及第二TSV 304之各者。在另一實施例中，可在用於提供不同材料之同軸層之多個步驟中形成第一TSV 303及第二TSV 304之各者。在提供一所要高度(例如，約為基板305之一最終厚度)之TSV之後，可蝕刻或研磨基板之背側以暴露TSV之一最下部分用於連接至其他元件(例如一背側線圈)。例如，基板305可為厚度介於約10 μm至約100 μm之間的一薄化矽晶圓，且TSV 303及304可延伸穿過基板305，使得TSV 303及304之一最下部分可經暴露而電連接至線圈302。因此，與附加地建構於基板305之前側或背側上之其他電路元件不同，TSV 303及304實質上延伸穿過基板305以允許基板305之對置側上之電路元件之間電連接。
儘管在圖3之實例中，線圈302包含約2.5匝，但在其他實施例中，一線圈之匝數可變動。例如，兩個平面螺旋導體(例如線圈)之間的電感耦合之效率可取決於線圈之匝數，使得匝數越多，兩個線圈之間可允許之無線通信更高效率(例如，藉此增大耦合線圈可通信之距離)。然而，熟習技術者將容易理解，匝數增加(例如，其中跡線之大小及間隔減小係不可行的)一般會增大由一線圈佔用之面積，使得可基於線圈間隔、無線通信效率及電路面積之間的一所要平衡來選擇可用於一線圈之匝數。
本發明之實施例藉由將一實質上螺旋狀導體安置於一基板之背側上來允許前後定向之一晶粒堆疊中之裝置之間高效率無線通信。一晶粒之一背側線圈可定位成與直接位於背側線圈下方之另一晶粒之一前側線圈相距一短距離(例如，具有大致相同於接合層厚度之數量級)，此提供比前後定向之兩個晶粒之前側上之耦合線圈之間所見之線圈間隔小很多之一線圈間隔(例如，且因此提供更高耦合效率)(例如，其中線圈間隔具有大致相同於晶粒厚度之數量級)。例如，圖4係根據本發明之一實施例之具有一背側線圈之一多晶粒半導體裝置之一簡化橫截面圖。裝置400包含一第一晶粒410，其具有一基板405及第一晶粒410之背側處之一下絕緣材料層401。第一晶粒410進一步包含安置於下絕緣材料層401中之一背側線圈402 (「線圈402」)。線圈402係由沿一實質上螺旋狀路徑將線圈402之一第一端402a連接至線圈402之一第二端402b之一導體(例如一導電跡線)形成。如參考圖4可見，線圈402包含約2.5匝(例如，螺旋狀路徑圍繞第一端402a旋轉約900°)。第一晶粒410進一步包含：一第一TSV 403，其延伸穿過基板405且連接至線圈402之第一端402a；及一第二TSV 404，其延伸穿過基板405且連接至線圈402之第二端402b。第一TSV 403可藉由引線406a來連接至第一晶粒410之前側上之一上絕緣材料層407中之其他電路元件(圖中未展示)。類似地，第二TSV 404可藉由引線406b來連接至上絕緣材料層407中之其他電路元件(圖中未展示)。
裝置進一步包含一第二晶粒420，其具有一基板415及第二晶粒420之前側上之一上絕緣材料層417。第二晶粒420進一步包含安置於上絕緣材料層417中之一前側線圈422 (「線圈422」)。線圈422係由沿一實質上螺旋狀路徑將線圈422之一第一端422a連接至線圈422之一第二端422b之一導體(例如一導電跡線)形成。如參考圖4可見，線圈422亦包含約2.5匝(例如，螺旋狀路徑圍繞第一端422a旋轉約900°)。線圈422可藉由引線426a及426b來連接至第二晶粒420之前側上之上絕緣材料層417中之其他電路元件(圖中未展示)。
第一晶粒410及第二晶粒420前後堆疊(例如，第一晶粒410之背側面向第二晶粒420之前側)。裝置400可視情況包含第一晶粒410與第二晶粒420之間的一晶粒附著材料409 (例如一晶粒附著膜)。如參考圖4可見，第一晶粒410之背側線圈402與第二晶粒420之前側線圈422之間的距離d1 係一短距離(例如，具有大致相同於接合層厚度之數量級)。例如，距離d1 可介於約5 μm至約30 μm之間。根據一實施例，兩個無線通信線圈402與422之間的距離d1 比由兩個線圈402及422跨越之範圍(例如兩個線圈402及422之直徑ø)小得多(例如，至少小約一數量級)。例如，在圖4之實例中，兩個線圈402及422之直徑ø可介於約80 μm至約600 μm之間。此外，兩個無線通信線圈402與422之間的距離d1 比第二晶粒420之前側線圈422與第一晶粒410之前側上之元件(例如，其中必須在無背側線圈402之情況下安置一前側線圈)之間的距離d2 小得多(例如，至少小約一數量級)。例如，就其中第一晶粒410係一薄化矽晶圓之圖4之實例而言，距離d2 可介於約70 μm至約250 μm之間。
儘管在圖4之實例中已將背側線圈402及前側線圈422繪示為具有相同直徑ø，但在其他實施例中，相鄰晶粒中之無線通信線圈(例如耦合之前側線圈及背側線圈)無需為相同大小(例如或形狀)。例如，一第一晶粒上之一背側線圈可為任何大小(其包含介於約80 μm至約600 μm之間)，且一第二晶粒上之一前側線圈(例如，面向第一晶粒之背側線圈)可為選自相同範圍之一不同大小。儘管無線通信線圈之匹配線圈大小可提供最高效率空間使用及最少材料成本，但在一些實施例中，一側上之空間限制會使吾人期望具有不同大小之線圈。例如，可期望提供一較大背側線圈，此係因為背側上之空間限制不會像前側及其相關聯之電路元件密集放置般苛刻。此可在不增大對應前側線圈之大小之情況下促成更容易對準或提供稍好耦合。
根據本發明之一態樣，緊密間隔線圈(諸如線圈402及422)可經組態以跨近場距離(例如小於線圈之直徑ø之約3倍之距離，其中電場及磁場之近場分量振盪)無線通信。例如，背側線圈402及前側線圈422可使用電感耦合來無線通信，其中一線圈(例如晶粒420之前側線圈422)經組態以回應於一電流通過前側線圈422 (例如，由跨引線426a及426b所施加之一電壓差提供)而誘發具有垂直於且穿過兩個線圈402及422之一通量之一磁場。可藉由改變通過前側線圈422之電流(例如，藉由施加一交流電或藉由在高電壓狀態與低電壓狀態之間重複切換)來誘發磁場之變化，其繼而誘發第一晶粒410之背側線圈402中之一變化電流。依此方式，可在包括第一晶粒410之背側線圈402之一電路與包括第二晶粒420之前側線圈422之另一電路之間耦合信號及/或功率。儘管已在先前實例中參考電感耦合來描述線圈402與422之間的無線通信，但熟習技術者將容易理解，此等緊密間隔線圈之間的無線通信可依諸多其他方式之任一者實現，其包含(例如)藉由諧振電感耦合、電容耦合或諧振電容耦合。
儘管在圖4之實例中，已將半導體裝置400繪示成包含具有相同匝數(例如2.5匝)之一對無線通信線圈402及422，但本發明之實施例可提供包含具有不同匝數之無線通信線圈之半導體裝置。熟習技術者將容易理解，使一對電感耦合線圈中之一線圈具有大於另一線圈之匝容許耦合線圈對操作為一升壓或降壓變壓器。例如，鑑於此組態中之耦合電感器(例如線圈)之初級繞組與次級繞組之間的4:3匝比，將一第一變化電流(例如4 V交流電)施加至具有4匝之一線圈將在具有3匝之一線圈中誘發具有一較低電壓(例如3 V交流電)之一變化電流。
如上文所闡述，提供具有用於無線通信之一背側線圈之一半導體裝置之一益處在於：兩個以上晶粒之封裝可經組態以無線通信，即使依一前後組態堆疊。例如，圖5係根據本發明之一實施例之具有背側線圈之一多晶粒半導體裝置500之一簡化橫截面圖。裝置500包含一第一晶粒510，其具有一基板515及第一晶粒510之背側上之一下絕緣材料層511。第一晶粒510進一步包含安置於下絕緣材料層511中之一背側線圈518 (「線圈518」)。線圈518係由沿一實質上螺旋狀路徑將線圈518之一第一端518a連接至線圈518之一第二端518b之一導體(例如一導電跡線)形成。如參考圖5可見，線圈518包含約2.5匝(例如，螺旋狀路徑圍繞第一端518a旋轉約900°)。第一晶粒510進一步包含：一第一TSV 513，其延伸穿過基板515且連接至線圈518之第一端518a；及一第二TSV 514，其延伸穿過基板515且連接至線圈518之第二端518b。第一TSV 513可藉由引線516a來連接至第一晶粒510之前側上之一上絕緣材料層517中之其他電路元件(圖中未展示)。類似地，第二TSV 514可藉由引線516b來連接至第一晶粒510之上絕緣材料層517中之其他電路元件(圖中未展示)。
裝置進一步包含一第二晶粒520，其具有一基板525及第二晶粒520之前側上之一上絕緣材料層527。第二晶粒520進一步包含安置於上絕緣材料層527中之一前側線圈529 (「線圈529」)。線圈529係由沿一實質上螺旋狀路徑將線圈529之一第一端529a連接至線圈529之一第二端529b之一導體(例如一導電跡線)形成。如參考圖5可見，線圈529亦包含約2.5匝(例如，螺旋狀路徑圍繞第一端529a旋轉約900°)。第二晶粒520進一步包含安置於第二晶粒520之背側上之一下絕緣材料層521中之一第一背側線圈528 (「線圈528」)。線圈528係由沿一實質上螺旋狀路徑將線圈528之一第一端528a連接至線圈528之一第二端528b之一導體(例如一導電跡線)形成。如參考圖5可見，線圈528亦包含約2.5匝(例如，螺旋狀路徑圍繞第一端528a旋轉約900°)。第二晶粒520進一步包含一第一TSV 523a，其延伸穿過基板525且連接至(i)線圈529之第一端529a及(ii)線圈528之第一端528a兩者。第二晶粒520進一步包含一第二TSV 524a，其延伸穿過基板525且連接至(i)線圈529之第二端529b及(ii)線圈528之第二端528b兩者。
第二晶粒520進一步包含安置於下絕緣材料層521中之一第二背側線圈522 (「線圈522」)。線圈522係由沿一實質上螺旋狀路徑將線圈522之一第一端522a連接至線圈522之一第二端522b之一導體(例如一導電跡線)形成。如參考圖5可見，線圈522包含約2.5匝(例如，螺旋狀路徑圍繞第一端522a旋轉約900°)。第二晶粒520進一步包含：一第三TSV 523b，其延伸穿過基板525且連接至線圈522之第一端522a；及一第四TSV 524b，其延伸穿過基板525且連接至線圈522之第二端522b。第三TSV 523b可藉由引線526a來連接至第二晶粒520之前側上之上絕緣材料層527中之其他電路元件(圖中未展示)。類似地，第四TSV 524b可藉由引線526b來連接至第二晶粒520之上絕緣材料層527中之其他電路元件(圖中未展示)。
裝置進一步包含一第三晶粒530，其具有一基板535及第三晶粒530之前側上之一上絕緣材料層537。第三晶粒530進一步包含安置於上絕緣材料層537中之一第一前側線圈538 (「線圈538」)。線圈538係由沿一實質上螺旋狀路徑將線圈538之一第一端538a連接至線圈538之一第二端538b之一導體(例如一導電跡線)形成。如參考圖5可見，線圈538亦包含約2.5匝(例如，螺旋狀路徑圍繞第一端538a旋轉約900°)。第三晶粒530進一步包含安置於第三晶粒530之前側上之上絕緣材料層527中之一第二前側線圈532 (「線圈532」)。線圈532係由沿一實質上螺旋狀路徑將線圈532之一第一端532a連接至線圈532之一第二端532b之一導體(例如一導電跡線)形成。如參考圖5可見，線圈532亦包含約2.5匝(例如，螺旋狀路徑圍繞第一端532a旋轉約900°)。第一前側線圈538可藉由引線536a及536b來連接至第三晶粒530之前側上之上絕緣材料層537中之其他電路元件(圖中未展示)。類似地，第二前側線圈532可藉由引線536c及536d來連接至第三晶粒530之上絕緣材料層537中之其他電路元件(圖中未展示)。
第一晶粒510及第二晶粒520前後堆疊(例如，第一晶粒510之背側面向第二晶粒520之前側)。第二晶粒520及第三晶粒530亦前後堆疊(例如，第二晶粒520之背側面向第三晶粒530之前側)。裝置500可視情況包含第一晶粒510與第二晶粒520之間的一第一晶粒附著材料509 (例如一晶粒附著膜)及第二晶粒520與第三晶粒530之間的一第二晶粒附著材料519 (例如一晶粒附著膜)。
如上文所更詳細闡述，緊密間隔線圈(諸如第二晶粒520之第二背側線圈522及第三晶粒530之第二前側線圈532)可經組態以跨近場距離(例如小於線圈之直徑ø之約3倍之距離，其中電場及磁場之近場分量振盪)無線通信。例如，第二背側線圈522及第二前側線圈532可使用電感耦合來無線通信，其中一線圈(例如晶粒530之第二前側線圈532)經組態以回應於一電流通過第三晶粒530之第二前側線圈532 (例如，由跨引線536c及536d所施加之一電壓差提供)而誘發具有垂直於且穿過兩個線圈522及532之一通量之一磁場。可藉由改變通過第二前側線圈532之電流(例如，藉由施加一交流電或藉由在高電壓狀態與低電壓狀態之間重複切換)來誘發磁場之變化，其繼而誘發第二晶粒520之第二背側線圈522中之一變化電流。依此方式，可在包括第二晶粒520之第二背側線圈522之一電路與包括第三晶粒530之第二前側線圈532之另一電路之間耦合信號及/或功率。
類似地，第二晶粒520之第一背側線圈528及第三晶粒530之第一前側線圈538可經電感耦合以依一類似方式無線通信，第一晶粒510之背側線圈518及第二晶粒之前側線圈529亦可如此。由於第二晶粒520之第一背側線圈528及前側線圈529透過第二晶粒520之第一TSV 523a及第二TSV 524a而電連通，所以提供至第三晶粒530中之第一前側線圈538 (例如，藉由引線536a及536b)之信號及/或功率可藉由電感耦合來提供至第二晶粒520中之第一背側線圈528，第二晶粒520中之第一背側線圈528繼而可透過第二晶粒520之第一TSV 523a及第二TSV 523b將信號及/或功率提供至第二晶粒520之前側線圈529。第二晶粒520之前側線圈529可藉由電感耦合來將信號提供至第一晶粒510中之背側線圈518，第一晶粒510中之背側線圈518繼而可透過第一晶粒510之第一TSV 513及第二TSV 514將信號及/或功率提供至第一晶粒510之前側上(例如上絕緣材料層517中)之電路元件(圖中未展示)。
儘管在圖5之實例性裝置500中，各晶粒之前側中之元件(例如引線)經展示為藉由一或多個無線通信線圈對來單獨連接至最下晶粒中之引線，但本發明之實施例亦可將相同信號及/或功率並行提供至多個晶粒之前側中之電路元件。例如，圖6係根據本發明之一實施例之具有背側線圈之一多晶粒半導體裝置600之一簡化橫截面圖。裝置600包含一第一晶粒610，其具有一基板615及第一晶粒610之背側上之一下絕緣材料層611。第一晶粒610進一步包含安置於下絕緣材料層611中之一背側線圈618 (「線圈618」)。線圈618係由沿一實質上螺旋狀路徑將線圈618之一第一端618a連接至線圈618之一第二端618b之一導體(例如一導電跡線)形成。如參考圖6可見，線圈618包含約3.5匝(例如，螺旋狀路徑圍繞第一端618a旋轉約1260°)。第一晶粒610進一步包含：一第一TSV 613，其延伸穿過基板615且連接至線圈618之第一端618a；及一第二TSV 614，其延伸穿過基板615且連接至線圈618之第二端618b。第一TSV 613可藉由引線616a來連接至第一晶粒610之前側上之一上絕緣材料層617中之其他電路元件(圖中未展示)。類似地，第二TSV 614可藉由引線616b來連接至第一晶粒610之上絕緣材料層617中之其他電路元件(未展示)。
裝置進一步包含一第二晶粒620，其具有一基板625及第二晶粒620之前側上之一上絕緣材料層627。第二晶粒620進一步包含安置於上絕緣材料層627中之一前側線圈622 (「線圈622」)。線圈622係由沿一實質上螺旋狀路徑將線圈622之一第一端622a連接至線圈622之一第二端622b之一導體(例如一導電跡線)形成。如參考圖6可見，線圈622亦包含約3.5匝(例如，螺旋狀路徑圍繞第一端622a旋轉約1260°)。第二晶粒620進一步包含安置於第二晶粒620之背側上之一下絕緣材料層621中之一背側線圈628 (「線圈628」)。線圈628係由沿一實質上螺旋狀路徑將線圈628之一第一端628a連接至線圈628之一第二端628b之一導體(例如一導電跡線)形成。如參考圖6可見，線圈628亦包含約3.5匝(例如，螺旋狀路徑圍繞第一端628a旋轉約1260°)。第二晶粒620進一步包含一第一TSV 623，其延伸穿過基板625且連接至(i)線圈622之第一端622a及(ii)線圈628之第一端628a兩者。第二晶粒620進一步包含一第二TSV 624，其延伸穿過基板625且連接至(i)線圈622之第二端622b及(ii)線圈628之第二端628b兩者。第二晶粒620進一步包含上絕緣材料層627中之引線626a及626b，其等用於將TSV 623及624分別連接至其他電路元件(圖中未展示)。
裝置進一步包含一第三晶粒630，其具有一基板635及第三晶粒630之前側上之一上絕緣材料層637。第三晶粒630進一步包含安置於上絕緣材料層637中之一前側線圈632 (「線圈632」)。線圈632係由沿一實質上螺旋狀路徑將線圈632之一第一端632a連接至線圈632之一第二端632b之一導體(例如一導電跡線)形成。如參考圖6可見，線圈632亦包含約3.5匝(例如，螺旋狀路徑圍繞第一端632a旋轉約1260°)。第三晶粒630進一步包含安置於第三晶粒630之背側上之一下絕緣材料層631中之一背側線圈638 (「線圈638」)。線圈638係由沿一實質上螺旋狀路徑將線圈638之一第一端638a連接至線圈638之一第二端638b之一導體(例如一導電跡線)形成。如參考圖6可見，線圈638亦包含約3.5匝(例如，螺旋狀路徑圍繞第一端638a旋轉約1260°)。第三晶粒630進一步包含一第一TSV 633，其延伸穿過基板635且連接至(i)線圈632之第一端632a及(ii)線圈638之第一端638a兩者。第三晶粒630進一步包含一第二TSV 634，其延伸穿過基板635且連接至(i)線圈632之第二端632b及(ii)線圈638之第二端638b兩者。第三晶粒630進一步包含上絕緣材料層637中之引線636a及636b，其等用於將TSV 633及634分別連接至其他電路元件(圖中未展示)。
裝置進一步包含一第四晶粒640，其具有一基板645及第四晶粒640之前側上之一上絕緣材料層647。第四晶粒640進一步包含安置於上絕緣材料層647中之一前側線圈642 (「線圈642」)。線圈642係由沿一實質上螺旋狀路徑將線圈642之一第一端642a連接至線圈642之一第二端642b之一導體(例如一導電跡線)形成。如參考圖6可見，線圈642亦包含約3.5匝(例如，螺旋狀路徑圍繞第一端642a旋轉約1260°)。前側線圈642可藉由引線646a及646b來連接至第四晶粒640之前側上之上絕緣材料層647中之其他電路元件(圖中未展示)。
第一晶粒610及第二晶粒620前後堆疊(例如，第一晶粒610之背側面向第二晶粒620之前側)。第二晶粒620及第三晶粒630亦前後堆疊(例如，第二晶粒620之背側面向第三晶粒630之前側)。第三晶粒630及第四晶粒640亦前後堆疊(例如，第三晶粒630之背側面向第四晶粒640之前側)。裝置600可視情況包含第一晶粒610與第二晶粒620之間的一第一晶粒附著材料609 (例如一晶粒附著膜)、第二晶粒620與第三晶粒630之間的一第二晶粒附著材料619 (例如一晶粒附著膜)及第三晶粒630與第四晶粒640之間的一第三晶粒附著材料629 (例如一晶粒附著膜)。
如上文所更詳細闡述，緊密間隔線圈(諸如第四晶粒640之前側線圈642及第三晶粒630之背側線圈638)可經組態以跨近場距離(例如小於線圈之直徑ø之約3倍之距離，其中電場及磁場之近場分量振盪)無線通信。例如，第四晶粒640之前側線圈642及第三晶粒630之背側線圈638可使用電感耦合來無線通信，其中一線圈(例如第四晶粒640之前側線圈642)經組態以回應於一電流通過第四晶粒640之前側線圈642 (例如，由跨引線646a及646b所施加之一電壓差提供)而誘發具有垂直於且穿過兩個線圈642及638之一通量之一磁場。可藉由改變通過前側線圈642之電流(例如，藉由施加一交流電或藉由在高電壓狀態與低電壓狀態之間重複切換)來誘發磁場之變化，其繼而誘發第三晶粒630之背側線圈638中之一變化電流。依此方式，可在包括第三晶粒630之背側線圈638之一電路與包括第四晶粒640之前側線圈642之另一電路之間耦合信號及/或功率。
類似地，第三晶粒630之前側線圈632及第二晶粒620之背側線圈628可經電感耦合以依一類似方式無線通信，第二晶粒620之前側線圈622及第一晶粒610之背側線圈618亦可如此。由於第三晶粒630之背側線圈638及前側線圈632透過第三晶粒630之兩個TSV 633及634而電連通，所以提供至第四晶粒640中之前側線圈642 (例如，藉由引線646a及646b)之信號及/或功率可經由電感耦合提供至第三晶粒630中之背側線圈638，第三晶粒630中之背側線圈638繼而可透過兩個TSV 633及634將信號及/或功率提供至第三晶粒中之前側線圈632。前側線圈632可經由電感耦合將信號及/或功率提供至第二晶粒620中之背側線圈628，第二晶粒620中之背側線圈628繼而可透過第二晶粒620之兩個TSV 623及624將信號及/或功率提供至第二晶粒620之前側線圈622。前側線圈622可經由電感耦合將信號及/或功率提供至第一晶粒610中之背側線圈618，第一晶粒610中之背側線圈618繼而可透過TSV 613及614將信號及/或功率提供至第一晶粒610之前側上(例如上絕緣材料層617中)之電路元件(圖中未展示)。此外，可藉由提供中間晶粒(例如晶粒620及630)之前側上之引線(636a、636b、626a及626b)(其等並聯連接至前側線圈(632及622))及該等晶粒之TSV (633、634、623及624)(其等載送提供至第四晶粒640中之背側線圈642 (例如，藉由引線646a及646b)之信號及/或功率)來將各晶粒(610、620、630及640)之前側上之電路元件並聯連接至相同信號及/或功率。
熟習技術者將容易理解，根據本發明之實一施例，一線圈無需呈平滑螺旋狀(例如一阿基米德螺線或一圓形漸開螺線)以促進前側線圈及背側線圈對之間的無線通信。儘管已將上述例圖中之線圈示意性且功能性地繪示成具有常曲率之平滑彎曲弧形匝，但熟習技術者將容易理解，製造一平滑平面螺旋會面臨一成本管理挑戰(例如，在光微影倍縮光罩設計中)。因此，本文中所使用之一「實質上螺旋狀」導體描述具有使徑向距離自一中心向外逐漸或步進增大之匝之一導體。因此，由一實質上螺旋狀導體之個別匝之路徑勾畫之平面形狀無需為橢圓形或圓形。為便於與高效率半導體處理方法整合(例如，使用具成本效益之倍縮光罩遮罩)，一實質上螺旋狀導體之個別匝(例如，包含其線性元件)可在一平面圖中勾畫一多邊形路徑(例如直線形、六邊形、八邊形或一些其他規則或不規則多邊形形狀)。因此，本文中所使用之一「實質上螺旋狀」導體描述一平面螺旋導體，其具有在一平面圖(例如，平行於基板表面之平面)中勾畫圍繞一中心軸線之任何形狀(其包含圓形、橢圓形、規則多邊形、不規則多邊形或其等之某一組合)之匝。
例如，圖7A繪示根據本發明之一實施例之具有一實質上多邊形螺旋形狀之一實質上螺旋狀背側線圈701。為更易於繪示圖7A中所繪示之線圈701之實質上螺旋形狀，已自繪圖消除其中安置線圈701及TSV之裝置之基板、絕緣材料及其他細節。線圈701使其對置端連接至兩個TSV 702及703。線圈701之實質上螺旋狀導體包含使與線圈701之一中心軸線之距離隨各匝而增大之線性元件。
儘管圖7A及上述實例已繪示與TSV直接連接(在實質上螺旋狀導體之相對端處)之線圈，但熟習技術者將容易理解，電連接至一線圈之對置端之一或兩個TSV可定位於線圈之遠端處。例如，圖7B繪示根據本發明之一實施例之具有一實質上多邊形(例如矩形)螺旋形狀之一實質上螺旋狀背側線圈711。線圈711使其中心端連接至一通路714，通路714繼而藉由一引線715來連接至一TSV 712。類似地，線圈711之外端藉由另一引線716來連接至另一TSV 713。遠端定位與一線圈連接之一或兩個TSV可促成較容易路由及佈局。舉另一實例而言，圖7C繪示根據本發明之一實施例之具有一弧形螺旋形狀之一實質上螺旋狀背側線圈721，其中與線圈721連接之TSV僅有一個定位於線圈721之遠端處。就此而言，線圈721使其中心端連接至一第一TSV 722且使其外端藉由一引線724來連接至線圈721遠端處之一第二TSV 723。
儘管在上述實施例中，已將各背側線圈繪示成電連接至一對離散TSV，但在其他實施例中，一或多個線圈可共用一或多個TSV (例如，作為一共同接地件以提供冗餘覆蓋、減少對準問題等等)。例如，圖7D係其中三個背側線圈731a、731b及731c共用一共同TSV 732之一配置之一平面圖。各線圈731a、731b及731c進一步連接至一第二TSV 733a、733b及733c。
儘管上述實例性實施例已繪示在一單一平面中具有數個匝之實質上螺旋狀線圈，但在其他實施例中，亦可提供在不同z高度處具有數個匝之一背側線圈。例如，一實質上螺旋狀導體可在一第一層級處具有圍繞一中心或螺旋軸線之兩個匝(例如，向外螺旋)，在一第二層級處具有圍繞一中心或螺旋軸線之兩個匝(例如，向內螺旋)，等等，依一類似方式用於與期望一樣多之匝數。
圖8係繪示根據本發明之一實施例之製造具有一背側線圈之一半導體裝置之一方法的一流程圖。方法包含：使複數個電路元件形成於一基板之一前側上(例如，在前側上之一絕緣層中)(區塊810)；及形成穿過基板之至少一TSV，至少一TSV連接至複數個電路元件之至少一者(區塊820)。方法進一步包含：薄化基板以暴露TSV (區塊830)；及使連接至TSV之一實質上螺旋狀導體(例如一線圈)形成於薄化基板之背側上(區塊840)。
圖9係繪示根據本發明之一實施例之製造具有一背側線圈之一半導體裝置之一方法的一流程圖。方法包含：使複數個電路元件形成於一基板之一前側上(例如，在前側上之一絕緣層中)(區塊910)；及形成穿過基板之至少一TSV，至少一TSV連接至複數個電路元件之至少一者(區塊920)。方法進一步包含：薄化基板以暴露TSV (區塊930)；及使連接至TSV之一實質上螺旋狀導體(例如一線圈)形成於薄化基板之背側上(區塊940)。方法進一步包含：將包含實質上螺旋狀導體之晶粒安置於一第二晶粒上方，第二晶粒在其前側上具有一實質上螺旋狀導體(區塊950)。
應自上文瞭解，本文中已出於繪示之目的而描述本發明之特定實施例，但可在不背離本發明之範疇之情況下作出各種修改。因此，本發明僅受隨附申請專利範圍限制。
101‧‧‧晶粒
102‧‧‧晶粒
111‧‧‧線圈
112‧‧‧線圈
201‧‧‧薄化晶粒
202‧‧‧薄化晶粒
203‧‧‧薄化晶粒
211‧‧‧線圈
212‧‧‧線圈
213‧‧‧線圈
300‧‧‧半導體裝置
301‧‧‧下絕緣材料層
302‧‧‧背側線圈
302a‧‧‧第一端
302b‧‧‧第二端
303‧‧‧第一貫穿基板通路(TSV)
304‧‧‧第二TSV
305‧‧‧基板
306a‧‧‧引線
306b‧‧‧引線
307‧‧‧上絕緣材料層
400‧‧‧半導體裝置
401‧‧‧下絕緣材料層
402‧‧‧背側線圈
402a‧‧‧第一端
402b‧‧‧第二端
403‧‧‧第一TSV
404‧‧‧第二TSV
405‧‧‧基板
406a‧‧‧引線
406b‧‧‧引線
407‧‧‧上絕緣材料層
409‧‧‧晶粒附著材料
410‧‧‧第一晶粒
415‧‧‧基板
417‧‧‧上絕緣材料層
420‧‧‧第二晶粒
422‧‧‧前側線圈
422a‧‧‧第一端
422b‧‧‧第二端
426a‧‧‧引線
426b‧‧‧引線
500‧‧‧多晶粒半導體裝置
509‧‧‧第一晶粒附著材料
510‧‧‧第一晶粒
511‧‧‧下絕緣材料層
513‧‧‧第一TSV
514‧‧‧第二TSV
515‧‧‧基板
516a‧‧‧引線
516b‧‧‧引線
517‧‧‧上絕緣材料層
518‧‧‧背側線圈
518a‧‧‧第一端
518b‧‧‧第二端
519‧‧‧第二晶粒附著材料
520‧‧‧第二晶粒
521‧‧‧下絕緣材料層
522‧‧‧第二背側線圈
522a‧‧‧第一端
522b‧‧‧第二端
523a‧‧‧第一TSV
523b‧‧‧第三TSV
524a‧‧‧第二TSV
524b‧‧‧第四TSV
525‧‧‧基板
526a‧‧‧引線
526b‧‧‧引線
527‧‧‧上絕緣材料層
528‧‧‧第一背側線圈
528a‧‧‧第一端
528b‧‧‧第二端
529‧‧‧前側線圈
529a‧‧‧第一端
529b‧‧‧第二端
530‧‧‧第三晶粒
532‧‧‧第二前側線圈
532a‧‧‧第一端
532b‧‧‧第二端
535‧‧‧基板
536a‧‧‧引線
536b‧‧‧引線
536c‧‧‧引線
536d‧‧‧引線
537‧‧‧上絕緣材料層
538‧‧‧第一前側線圈
538a‧‧‧第一端
538b‧‧‧第二端
600‧‧‧多晶粒半導體裝置
609‧‧‧第一晶粒附著材料
610‧‧‧第一晶粒
611‧‧‧下絕緣材料層
613‧‧‧第一TSV
614‧‧‧第二TSV
615‧‧‧基板
616a‧‧‧引線
616b‧‧‧引線
617‧‧‧上絕緣材料層
618‧‧‧背側線圈
618a‧‧‧第一端
618b‧‧‧第二端
619‧‧‧第二晶粒附著材料
620‧‧‧第二晶粒
621‧‧‧下絕緣材料層
622‧‧‧前側線圈
622a‧‧‧第一端
622b‧‧‧第二端
623‧‧‧第一TSV
624‧‧‧第二TSV
625‧‧‧基板
626a‧‧‧引線
626b‧‧‧引線
627‧‧‧上絕緣材料層
628‧‧‧背側線圈
628a‧‧‧第一端
628b‧‧‧第二端
629‧‧‧第三晶粒附著材料
630‧‧‧第三晶粒
631‧‧‧下絕緣材料層
632‧‧‧前側線圈
632a‧‧‧第一端
632b‧‧‧第二端
633‧‧‧第一TSV
634‧‧‧第二TSV
635‧‧‧基板
636a‧‧‧引線
636b‧‧‧引線
637‧‧‧上絕緣材料層
638‧‧‧背側線圈
638a‧‧‧第一端
638b‧‧‧第二端
640‧‧‧第四晶粒
642‧‧‧前側線圈
642a‧‧‧第一端
642b‧‧‧第二端
645‧‧‧基板
646a‧‧‧引線
646b‧‧‧引線
647‧‧‧上絕緣材料層
701‧‧‧螺旋狀背側線圈
702‧‧‧TSV
703‧‧‧TSV
711‧‧‧螺旋狀背側線圈
712‧‧‧TSV
713‧‧‧TSV
714‧‧‧通路
715‧‧‧引線
716‧‧‧引線
721‧‧‧螺旋狀背側線圈
722‧‧‧第一TSV
723‧‧‧第二TSV
724‧‧‧引線
731a‧‧‧背側線圈
731b‧‧‧背側線圈
731c‧‧‧背側線圈
732‧‧‧共同TSV
733a‧‧‧第二TSV
733b‧‧‧第二TSV
733c‧‧‧第二TSV
810‧‧‧區塊
820‧‧‧區塊
830‧‧‧區塊
840‧‧‧區塊
910‧‧‧區塊
920‧‧‧區塊
930‧‧‧區塊
940‧‧‧區塊
950‧‧‧區塊
d1 ‧‧‧距離
d2 ‧‧‧距離
ø‧‧‧直徑
圖1係具有用於無線耦合之前側線圈之一多晶粒半導體裝置之一簡化透視圖。
圖2係具有用於無線耦合之前側線圈之一多晶粒半導體裝置之一簡化透視圖。
圖3A及圖3B係根據本發明之一實施例之具有一背側線圈之一半導體裝置之簡化橫截面圖。
圖4係根據本發明之一實施例之具有一背側線圈之一多晶粒半導體裝置之一簡化橫截面圖。
圖5係根據本發明之一實施例之具有背側線圈之一多晶粒半導體裝置之一簡化橫截面圖。
圖6係根據本發明之一實施例之具有背側線圈之一多晶粒半導體裝置之一簡化橫截面圖。
圖7A至圖7D係根據本發明之各種實施例之半導體裝置之用於無線耦合之背側線圈之一簡化透視圖及示意圖。
圖8係繪示根據本發明之一實施例之製造具有一背側線圈之一半導體裝置之一方法的一流程圖。
圖9係繪示根據本發明之一實施例之製造具有一背側線圈之一半導體裝置之一方法的一流程圖。

Claims (22)

  1. 一種半導體裝置，其包括： 一基板； 複數個電路元件，其等位於該基板之一前側上； 一實質上螺旋狀導體，其位於該基板之一背側上； 一第一貫穿基板通路(TSV)，其將該實質上螺旋狀導體之一第一端電連接至該複數個電路元件之一第一者；及 一第二TSV，其將該實質上螺旋狀導體之一第二端電連接至該複數個電路元件之一第二者。
  2. 如請求項1之半導體裝置，其中該實質上螺旋狀導體經組態以無線耦合至另一半導體裝置中之另一實質上螺旋狀導體。
  3. 如請求項1之半導體裝置，其中該複數個電路元件之該第一者及該複數個電路元件之該第二者係相同電路元件。
  4. 如請求項1之半導體裝置，其中該第一TSV與該實質上螺旋狀導體同軸對準。
  5. 如請求項1之半導體裝置，其中該第一TSV及該第二TSV安置於該實質上螺旋狀導體鄰近處，但不與該實質上螺旋狀導體同軸對準。
  6. 如請求項1之半導體裝置，其進一步包括覆蓋該實質上螺旋狀導體之一絕緣材料層。
  7. 如請求項1之半導體裝置，其中該基板係厚度介於約10 μm至約100 μm之間的一矽基板。
  8. 如請求項1之半導體裝置，其中該第一TSV及該第二TSV之各者之直徑係介於約2 μm至約50 μm之間。
  9. 如請求項1之半導體裝置，其中該實質上螺旋狀導體橫跨約80 μm至約600 μm之間的一範圍。
  10. 一種半導體封裝，其包括： 一第一晶粒，其包含： 一前側，其上安置第一複數個電路元件， 一背側，其上安置一第一實質上螺旋狀導體，及 至少一第一貫穿基板通路(TSV)，其將該第一實質上螺旋狀導體電連接至該第一複數個電路元件之至少一者；及 一第二晶粒，其包含： 一前側，其上安置一第二實質上螺旋狀導體； 其中該第二晶粒之該前側經安置成面向該第一晶粒之該背側，使得該第一實質上螺旋狀導體及該第二實質上螺旋狀導體經組態以無線通信。
  11. 如請求項10之半導體封裝，其中該第一實質上螺旋狀導體及該第二實質上螺旋狀導體經組態以藉由電感耦合來無線通信。
  12. 如請求項10之半導體封裝，其中該第一實質上螺旋狀導體及該第二實質上螺旋狀導體經組態以藉由電容耦合來無線通信。
  13. 如請求項10之半導體封裝，其進一步包括一第二TSV，其中該第一TSV及該第二TSV電連接至該實質上螺旋狀導體之對置端。
  14. 如請求項10之半導體封裝，其中該第二晶粒進一步包括該第二晶粒之該前側上之第二複數個電路元件。
  15. 如請求項10之半導體封裝，其中該第一晶粒包括厚度介於約50 μm至約200 μm之間的一矽基板。
  16. 如請求項10之半導體封裝，其中該第一TSV之直徑係介於約15 μm至約75 μm之間。
  17. 如請求項10之半導體封裝，其中該第一實質上螺旋狀導體及該第二實質上螺旋狀導體之各者橫跨約80 μm至約600 μm之間的一範圍。
  18. 如請求項10之半導體封裝，其中該第一實質上螺旋狀導體及該第二實質上螺旋狀導體係至少實質上同軸對準的。
  19. 一種半導體封裝，其包括： 一最上晶粒、一或多個中間晶粒及一最下晶粒，其等各包含其之一前側上之一或多個電路元件，其中 該最上晶粒及該一或多個中間晶粒之一頂部者之前側電路元件藉由該最上晶粒之一背側上之一第一實質上螺旋狀導體及該一或多個中間晶粒之該頂部者之該前側上之一第二實質上螺旋狀導體來無線耦合， 該最下晶粒及該一或多個中間晶粒之一底部者之前側電路元件藉由該一或多個中間晶粒之該底部者之背側上之一第三實質上螺旋狀導體及該最下晶粒之該前側上之一第四實質上螺旋狀導體來無線耦合， 該最上晶粒之該等前側電路元件藉由一或多個第一貫穿基板通路(TSV)來電連接至該最上晶粒之該背側上之該第一實質上螺旋狀導體，且 該一或多個中間晶粒之該底部者之該等前側電路元件藉由一或多個第二TSV來電連接至該一或多個中間晶粒之該底部者之該背側上之該第三實質上螺旋狀導體。
  20. 如請求項19之半導體封裝，其中該一或多個中間晶粒之該頂部者及該底部者係相同晶粒。
  21. 如請求項19之半導體封裝，其中該一或多個中間晶粒包括兩個中間晶粒，且其中該兩個中間晶粒之該頂部者及該底部者藉由該兩個中間晶粒之該頂部者之該背側上之一第五實質上螺旋狀導體及該兩個中間晶粒之該底部者之該前側上之一第六實質上螺旋狀導體來無線耦合。
  22. 如請求項19之半導體封裝，其中該第一實質上螺旋狀導體、該第二實質上螺旋狀導體、該第三實質上螺旋狀導體及該第四實質上螺旋狀導體之各者橫跨約80 μm至約600 μm之間的一範圍。
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