TW201835769A - 資料寫入方法、記憶體儲存裝置與記憶體控制電路單元 - Google Patents

資料寫入方法、記憶體儲存裝置與記憶體控制電路單元 Download PDF

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Abstract

本發明提出一種資料寫入方法、記憶體儲存裝置及記憶體控制電路單元。所述資料寫入方法包括將屬於第一邏輯單元的第一邏輯子單元的第一資料與屬於第一邏輯單元的第二邏輯子單元的第二資料寫入至第一實體抹除單元與第二實體抹除單元；記錄對應每一個邏輯單元的使用資訊；以及根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到第三實體抹除單元，其中第二邏輯子單元的邏輯位址範圍接續在第一邏輯子單元的邏輯位址範圍之後。

Description

資料寫入方法、記憶體儲存裝置與記憶體控制電路單元
本發明是有關於一種資料寫入方法，且特別是有關於一種可複寫式非揮發性記憶體模組的資料寫入方法、記憶體儲存裝置與記憶體控制電路單元。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（rewritable non-volatile memory module）具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，非常適合作為各種可攜式電子產品的儲存媒體而設置在各種可攜式電子產品中。
當主機系統欲儲存資料至可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組的控制器會提取一個實體單元來儲存主機系統欲儲存的資料。控制器會將欲儲存的資料依序儲存至所提取的實體抹除單元的實體程式化單元中，並且將對應此些資料的邏輯子單元與實體程式化單元的映射資訊記錄在邏輯-實體映射表中。當主機系統欲讀取資料時，控制器會根據主機系統所指示的邏輯子單元從邏輯-實體映射表找出映射的實體程式化單元以讀出資料。
然而，若來自於主機系統的寫入資料屬於不連續的資料，例如，寫入資料屬於不連續的邏輯子單元，則儲存在一個實體抹除單元中的資料可能會屬於不連續的邏輯位址。換句話說，一個邏輯單元中的邏輯子單元可能會映射至不同的實體抹除單元的實體程式化單元。在此情況下，當主機系統欲讀取屬於一個邏輯單元中對應連續位址的多個邏輯子單元的資料時，控制器可能需載入不同的邏輯-實體映射表來找出分散在不同的實體抹除單元的多個實體程式化單元。之後，控制器需再發送多個讀取指令以從這些分散的實體程式化單元中讀取資料，以至於耗費相當長的時間來執行讀取操作。
本發明提供一種資料寫入方法、記憶體儲存裝置與記憶體控制電路單元，可縮短讀取操作的執行時間。
本發明的一範例實施例提出一種資料寫入方法，可用於具有複數個實體抹除單元的可複寫式非揮發性記憶體模組。本方法包括配置複數個邏輯單元以映射所述複數個實體抹除單元之中的至少部份的實體抹除單元。所述邏輯單元包括第一邏輯單元。本方法也包括將屬於第一邏輯單元的第一資料寫入至所述複數個實體抹除單元之中的第一實體抹除單元中，並且將屬於第一邏輯單元的第二資料寫入至所述複數個實體抹除單元之中的第二實體抹除單元中。本方法也包括記錄對應每一個邏輯單元的使用資訊。再者，本方法還包括根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元。此外，第一資料屬於所述第一邏輯單元的第一邏輯子單元，第二資料屬於所述第一邏輯單元的第二邏輯子單元，並且第二邏輯子單元的邏輯位址範圍接續在第一邏輯子單元的邏輯位址範圍之後。
在本發明的一範例實施例中，上述的根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作的步驟包括：根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件；以及當判定第一邏輯單元符合整理條件時，執行對應第一邏輯單元的資料整理操作。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的使用資訊包括有效計數。上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的步驟包括：當對應第一邏輯單元的第一有效計數不小於有效計數門檻值時，判定第一邏輯單元符合第一整理條件。
在本發明的一範例實施例中，上述的資料寫入方法更包括根據一個邏輯單元中的所有邏輯子單元的數目來決定有效計數門檻值。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的使用資訊更包括讀取次數。上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的步驟更包括：根據對應第一邏輯單元的讀取次數獲取第一存取參數；以及當第一存取參數不小於存取參數門檻值時，判定第一邏輯單元符合第二整理條件。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的使用資訊更包括寫入次數。上述的根據對應第一邏輯單元的讀取次數獲取第一存取參數的步驟包括：計算第一邏輯單元的讀取次數與寫入次數的比值以獲取第一存取參數。
在本發明的一範例實施例中，上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的步驟更包括：當判定第一邏輯單元符合第一整理條件且第一邏輯單元符合第二整理條件時，判定第一邏輯單元符合整理條件。
在本發明的一範例實施例中，上述的根據對應第一邏輯單元的讀取次數獲取第一存取參數的步驟是當第一邏輯單元的第一有效計數不小於有效計數門檻值時被執行。
在本發明的一範例實施例中，上述的資料寫入方法更包括在將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元的步驟之後，設定第一邏輯單元映射至第三實體抹除單元。
在本發明的一範例實施例中，上述的根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元的步驟包括：將屬於第一邏輯子單元的第一資料從第一實體抹除單元複製到第三實體抹除單元的第一實體程式化單元；以及將屬於第二邏輯子單元的第二資料從第二實體抹除單元複製到第三實體抹除單元的第二實體程式化單元。第二實體程式化單元的實體位址範圍接續在第一實體程式化單元的實體位址範圍之後。
在本發明的一範例實施例中，所述複數個邏輯單元包括第二邏輯單元。上述的資料寫入方法更包括將屬於第二邏輯單元的第三資料寫入至所述複數個實體抹除單元之中的第四實體抹除單元中；將屬於第二邏輯單元的第四資料寫入至所述複數個實體抹除單元之中的第五實體抹除單元中；以及根據第二邏輯單元的使用資訊執行對應第二邏輯單元的資料整理操作以將屬於第二邏輯單元的第三資料與第四資料從第四實體抹除單元與第五實體抹除單元複製到第三實體抹除單元。
本發明的另一範例實施例中提出一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接主機系統。可複寫式非揮發性記憶體模組具有複數個實體抹除單元。記憶體控制電路單元用以耦接至主機介面與可複寫式非揮發性記憶體模組。上述的記憶體控制電路單元用以配置複數個邏輯單元以映射所述複數個實體抹除單元的至少部份的實體抹除單元。所述複數個邏輯單元包括第一邏輯單元。上述的記憶體控制電路單元更用以將屬於第一邏輯單元的第一資料寫入至所述複數個實體抹除單元之中的第一實體抹除單元中。上述的記憶體控制電路單元更用以將屬於第二邏輯單元的第二資料寫入至所述複數個實體抹除單元之中的第二實體抹除單元中。上述的記憶體控制電路單元更用以記錄對應所述複數個邏輯單元之中的每一個邏輯單元的使用資訊。上述的記憶體控制電路單元更用以根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元。此外，第一資料屬於第一邏輯單元的第一邏輯子單元，第二資料屬於第一邏輯單元的第二邏輯子單元，並且第二邏輯子單元的邏輯位址範圍接續在第一邏輯子單元的邏輯位址範圍之後。
在本發明的一範例實施例中，在上述的根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作的運作中，上述的記憶體控制電路單元用以根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件，並且當判定第一邏輯單元符合整理條件時，執行對應第一邏輯單元的資料整理操作。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的使用資訊包括有效計數。在上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的運作中，當對應第一邏輯單元的第一有效計數不小於有效計數門檻值時，上述的記憶體控制電路單元判定第一邏輯單元符合第一整理條件。
在本發明的一範例實施例中，上述的記憶體控制電路單元更用以根據一個邏輯單元中的所有邏輯子單元的數目來決定有效計數門檻值。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的該使用資訊更包括讀取次數。在上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的運作中，上述的記憶體控制電路單元更用以根據對應第一邏輯單元的讀取次數獲取第一存取參數，並且當第一存取參數不小於存取參數門檻值時，上述的記憶體控制電路單元判定第一邏輯單元符合第二整理條件。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的該使用資訊更包括寫入次數。在上述的根據對應第一邏輯單元的讀取次數獲取第一存取參數的運作中，上述的記憶體控制電路單元用以計算第一邏輯單元的讀取次數與寫入次數的比值以獲取第一存取參數。
在本發明的一範例實施例中，在上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的運作中，當判定第一邏輯單元符合第一整理條件且第一邏輯單元符合第二整理條件時，上述的記憶體控制電路單元判定第一邏輯單元符合整理條件。
在本發明的一範例實施例中，上述的記憶體控制電路單元是當第一邏輯單元的第一有效計數不小於有效計數門檻值時執行根據對應第一邏輯單元的讀取次數獲取第一存取參數的運作。
在本發明的一範例實施例中，在上述的將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元的運作之後，上述的記憶體控制電路單元更用以設定第一邏輯單元映射至第三實體抹除單元。
在本發明的一範例實施例中，在上述的根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元的運作中，上述的記憶體控制電路單元用以將屬於第一邏輯子單元的第一資料從第一實體抹除單元複製到第三實體抹除單元的第一實體程式化單元，並且將屬於第二邏輯子單元的第二資料從第二實體抹除單元複製到第三實體抹除單元的第二實體程式化單元。第二實體程式化單元的實體位址範圍接續在第一實體程式化單元的實體位址範圍之後。
在本發明的一範例實施例中，所述複數個邏輯單元包括第二邏輯單元。上述的記憶體控制電路單元更用以將屬於第二邏輯單元的第三資料寫入至所述複數個實體抹除單元之中的第四實體抹除單元中，並且將屬於第二邏輯單元的第四資料寫入至所述複數個實體抹除單元之中的第五實體抹除單元中。上述的記憶體控制電路單元更用以根據第二邏輯單元的使用資訊執行對應第二邏輯單元的資料整理操作以將屬於第二邏輯單元的第三資料與第四資料從第四實體抹除單元與第五實體抹除單元複製到第三實體抹除單元。
本發明的另一範例實施例提出一種記憶體控制電路單元，用於控制具有複數個實體抹除單元的可複寫式非揮發性記憶體模組。記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接主機系統。記憶體介面用以耦接可複寫式非揮發性記憶體模組。記憶體管理電路耦接主機介面與記憶體介面。上述的記憶體管理電路用以配置複數個邏輯單元以映射所述複數個實體抹除單元的至少部份的實體抹除單元。所述複數個邏輯單元包括第一邏輯單元。上述的記憶體管理電路更用以將屬於第一邏輯單元的第一資料寫入至所述複數個實體抹除單元之中的第一實體抹除單元中。上述的記憶體管理電路更用以將屬於第一邏輯單元的第二資料寫入至所述複數個實體抹除單元之中的第二實體抹除單元中。上述的記憶體管理電路更用以記錄對應所述複數個邏輯單元之中的每一個邏輯單元的使用資訊。上述的記憶體管理電路更用以根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元。此外，第一資料屬於第一邏輯單元的第一邏輯子單元，第二資料屬於第一邏輯單元的第二邏輯子單元，並且第二邏輯子單元的邏輯位址範圍接續在第一邏輯子單元的邏輯位址範圍之後。
在本發明的一範例實施例中，在上述的根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作的運作中，上述的記憶體管理電路用以根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件，並且當判定第一邏輯單元符合整理條件時，執行對應第一邏輯單元的資料整理操作。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的使用資訊包括有效計數。在上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的運作中，當對應第一邏輯單元的第一有效計數不小於有效計數門檻值時，上述的記憶體管理電路判定第一邏輯單元符合第一整理條件。
在本發明的一範例實施例中，上述的記憶體管理電路更用以根據一個邏輯單元中的所有邏輯子單元的數目來決定有效計數門檻值。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的該使用資訊更包括讀取次數。在上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的運作中，上述的記憶體管理電路更用以根據對應第一邏輯單元的讀取次數獲取第一存取參數，並且當第一存取參數不小於存取參數門檻值時，上述的記憶體管理電路判定第一邏輯單元符合第二整理條件。
在本發明的一範例實施例中，上述的對應每一個邏輯單元的該使用資訊更包括寫入次數。在上述的根據對應第一邏輯單元的讀取次數獲取第一存取參數的運作中，上述的記憶體管理電路用以計算第一邏輯單元的讀取次數與寫入次數的比值以獲取第一存取參數。
在本發明的一範例實施例中，在上述的根據第一邏輯單元的使用資訊判斷第一邏輯單元是否符合整理條件的運作中，當判定第一邏輯單元符合第一整理條件且第一邏輯單元符合第二整理條件時，上述的記憶體管理電路判定第一邏輯單元符合整理條件。
在本發明的一範例實施例中，上述的記憶體管理電路是當第一邏輯單元的第一有效計數不小於有效計數門檻值時執行根據對應第一邏輯單元的讀取次數獲取第一存取參數的運作。
在本發明的一範例實施例中，在上述的將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元的運作之後，上述的記憶體管理電路更用以設定第一邏輯單元映射至第三實體抹除單元。
在本發明的一範例實施例中，在上述的根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到所述複數個實體抹除單元之中的第三實體抹除單元的運作中，上述的記憶體管理電路用以將屬於第一邏輯子單元的第一資料從第一實體抹除單元複製到第三實體抹除單元的第一實體程式化單元，並且將屬於第一邏輯子單元的第二資料從第二實體抹除單元複製到第三實體抹除單元的第二實體程式化單元。第二實體程式化單元的實體位址範圍接續在第一實體程式化單元的實體位址範圍之後。
在本發明的一範例實施例中，所述複數個邏輯單元包括第二邏輯單元。上述的記憶體管理電路更用以將屬於第二邏輯單元的第三資料寫入至所述複數個實體抹除單元之中的第四實體抹除單元中，並且將屬於第二邏輯單元的第四資料寫入至所述複數個實體抹除單元之中的第五實體抹除單元中。上述的記憶體管理電路更用以根據第二邏輯單元的使用資訊執行對應第二邏輯單元的資料整理操作以將屬於第二邏輯單元的第三資料與第四資料從第四實體抹除單元與第五實體抹除單元複製到第三實體抹除單元。
基於上述，藉由記錄對應邏輯單元的使用資訊，可獲取邏輯單元的有效計數與存取參數。當邏輯單元的有效計數達到有效計數門檻值並且存取參數達到存取參數門檻值時，屬於此邏輯單元的資料會被整理至一個實體抹除單元中。如此一來，可縮短讀取操作的執行時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於安全數位（Secure Digital, SD）介面標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合序列先進附件（Serial Advanced Technology Attachment, SATA）標準、並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等操作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
以下描述記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖6，記憶體管理電路502會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區604中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖7，記憶體管理電路502會配置邏輯單元LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體管理電路502會從閒置區604中提取一個實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別每個邏輯單元的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體管理電路502會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體管理電路502會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體管理電路502會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體管理電路502會將邏輯-實體映射表載入至緩衝記憶體508來維護。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體管理電路502會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體管理電路502欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。
值得注意的是，在一範例實施例中，記憶體儲存裝置10的可複寫式非揮發性記憶體模組406是以實體程式化單元為基礎（亦稱為頁面為基礎（page based））來進行管理。例如，在執行寫入指令時，不管目前資料是要寫入至那個邏輯單元的邏輯子單元，記憶體管理電路502皆會以一個實體程式化單元接續一個實體程式化單元的方式來寫入資料（亦稱為隨機寫入機制）。具體來說，記憶體管理電路502會從閒置區604中提取一個空的實體抹除單元作為目前使用之實體抹除單元來寫入資料。並且，當此目前使用之實體抹除單元已被寫滿時，記憶體管理電路502會再從閒置區604中提取另一個空的實體抹除單元作為目前使用之實體抹除單元，以繼續寫入對應來自於主機系統11之寫入指令的資料。
當來自於主機系統11的寫入指令指示將資料寫入屬於不同的邏輯單元的多個邏輯子單元時，記憶體管理電路502會將屬於不同邏輯單元的邏輯子單元的資料依序寫入至目前使用之實體抹除單元的實體程式化單元中。換句話說，經過一段時間的運作之後，屬於相同邏輯單元的連續的邏輯子單元的資料可能會被寫入至不同實體抹除單元中。
圖8是根據本發明的一範例實施例所繪示的以實體程式化單元為基礎來寫入資料的示意圖。
請參照圖8，假設主機系統11在不同的時間點發送多個寫入指令以指示將資料儲存至不同的邏輯子單元。例如，寫入指令C1指示將資料D1儲存至邏輯單元LBA(0)的邏輯子單元LCA(0-0)；寫入指令C2指示將資料D3儲存至邏輯單元LBA(0)的邏輯子單元LCA(0-2)；寫入指令C3指示將資料D5儲存至邏輯單元LBA(1)的邏輯子單元LCA(1-0)；寫入指令C4指示將資料D7儲存至邏輯單元LBA(1)的邏輯子單元LCA(1-2)。回應於寫入指令C1~C4，記憶體管理電路502從閒置區604中提取實體抹除單元410(A)作為目前使用之實體抹除單元，並且將資料D1、D3、D5、D7分別寫入實體抹除單元410(A)的實體程式化單元410(A-0)~ 410(A-3)中。記憶體管理電路502還會將相關的映射資訊記錄在邏輯-實體映射表中，例如邏輯單元LBA(0)的邏輯子單元LCA(0-0)與LCA(0-2)分別映射至實體抹除單元410(A)的實體程式化單元410(A-0)與410(A-1)，邏輯單元LBA(1)的邏輯子單元LCA(1-0)與LCA(1-2)分別映射至實體抹除單元410(A)的實體程式化單元410(A-2)與410(A-3)。
之後，記憶體管理電路502又接收到來自於主機系統11的寫入指令C5~C8。由於實體抹除單元410(A)已被寫滿，因此，記憶體管理電路502會從閒置區604中提取實體抹除單元410(B)作為目前使用之實體抹除單元。記憶體管理電路502根據寫入指令C5~C8將資料D2、D4、D6、D8分別寫入實體抹除單元410(B)的實體程式化單元410(B-0)~410(B-3)中。此外，記憶體管理電路502還會記錄相關的映射資訊，例如邏輯單元LBA(0)的邏輯子單元LCA(0-1)與LCA(0-3)分別映射至實體抹除單元410(B)的實體程式化單元410(B-0)與410(B-1)，邏輯單元LBA(1)的邏輯子單元LCA(1-1)與LCA(1-3)分別映射至實體抹除單元410(B)的實體程式化單元410(B-2)與410(B-3)。因此，在完成對應資料D1~D8的寫入操作之後，屬於邏輯單元LBA(0)（或邏輯單元LBA(1)）中連續的兩個邏輯子單元的資料被儲存在不同的實體抹除單元中，並且上述連續的兩個邏輯子單元會映射至不同的實體抹除單元的實體程式化單元。例如，邏輯單元LBA(0)的邏輯子單元LCA(0-0)映射至實體抹除單元410(A)的實體程式化單元410(A-0)，而邏輯單元LBA(0)的邏輯子單元LCA(0-1)映射至實體抹除單元410(B)的實體程式化單元410(B-0)。在此，連續的兩個邏輯子單元是指其中一個邏輯子單元的邏輯位址範圍是接續在另一個邏輯子單元的邏輯位址範圍之後。換句話說，其中一個邏輯子單元的起始邏輯位址是接續在另一個邏輯子單元的結束邏輯位址之後。
在本範例實施例中，記憶體管理電路502還會記錄對應每一個邏輯單元的使用資訊。例如，記憶體管理電路502可將使用資訊儲存至系統區606。使用資訊可包括邏輯單元的有效計數（valid count）、讀取次數與寫入次數等。有效計數可用以表示一個邏輯單元中儲存有效資料的邏輯子單元的數目。讀取次數可用以表示一個邏輯單元被執行讀取操作的次數。寫入次數可用以表示一個邏輯單元被執行讀取操作的次數。然而，使用資訊也可包括更多其他資訊，並不以上述揭露的內容為限。
以圖8為例，當接收到寫入指令C1後，記憶體管理電路502會執行對應邏輯單元LBA(0)的邏輯子單元LCA(0-0)的寫入操作。此外，記憶體管理電路502會將對應邏輯單元LBA(0)的有效計數加1，並且將寫入次數加1。另一方面，當屬於邏輯單元LBA(0) 的邏輯子單元LCA(0-0)的資料被刪除或被標識為無效資料時，記憶體管理電路502會將對應邏輯單元LBA(0)的有效計數減1。此外，當記憶體管理電路502接收到來自於主機系統11的讀取指令時，記憶體管理電路502會將讀取指令所指示讀取的邏輯單元的讀取次數加1。然而，在另一範例實施例中，記憶體管理電路502也可記錄一個邏輯單元中的對應所有邏輯子單元的讀取次數，再計算對應所有邏輯子單元的讀取次數的總和作為一個邏輯單元的讀取次數。
圖9是根據本發明的一範例實施例所繪示的邏輯單元的使用資訊的示意圖。
請參照圖9，記憶體管理電路502使用記錄表910來記錄每一個邏輯單元的使用資訊。如記錄表910所示，對應邏輯單元LBA(0)的有效計數為4，表示邏輯單元LBA(0)具有已儲存有效資料的4個邏輯子單元。另外，對應邏輯單元LBA(0)的讀取次數與寫入次數分別為40與4，可用以表示邏輯單元LBA(0)的資料被執行了4次的寫入操作，而且被執行了40次的讀取操作。換句話說，邏輯單元LBA(0)可能儲存了經常被讀取的資料。
特別的是，記憶體管理電路502會根據對應一個邏輯單元的使用資訊來決定是否對此邏輯單元執行資料整理操作。在此，資料整理操作是指將屬於此邏輯單元的資料複製（或搬移）到一個實體抹除單元中。
具體而言，記憶體管理電路502會根據對應一個邏輯單元的使用資訊來判斷此邏輯單元是否符合整理條件。在本範例實施例中，記憶體管理電路502會根據對應一個邏輯單元的使用資訊來取得此邏輯單元的有效計數與存取參數來決定邏輯單元是否符合執行資料整理操作的整理條件。例如，記憶體管理電路502可查詢記錄表910來獲取對應邏輯單元LBA(0)的有效計數。此外，記憶體管理電路502還可查詢記錄表910來獲取對應邏輯單元LBA(0)的讀取次數與寫入次數，並且根據讀取次數與寫入次數計算出對應邏輯單元LBA(0)的存取參數。在本範例實施例中，記憶體管理電路502可計算讀取次數與寫入次數的比值來獲取存取參數。例如，根據記錄表910，邏輯單元LBA(0)的有效計數為4，存取參數為10；邏輯單元LBA(1)的有效計數為4，存取參數為15；邏輯單元LBA(2)的有效計數為2，存取參數為0.5。
圖10是根據本發明的一範例實施例所繪示的邏輯單元的資料整理操作的示意圖。
請參照圖10，假設一個邏輯單元包括8個邏輯子單元，並且一個實體抹除單元包括8個實體程式化單元。例如，邏輯單元LBA(0)包括邏輯子單元LCA(0-0)~LCA(0-7)。記憶體管理電路502根據如圖8的寫入指令執行寫入操作之後，邏輯單元LBA(0)的邏輯子單元LCA(0-0)~LCA(0-3)分別映射至實體程式化單元410(A-0)、410(B-0)、410(A-1)與410(B-1)。實體程式化單元410(A-0)與410(A-1)屬於實體抹除單元410(A)，且實體程式化單元410(B-0)與410(B-1)屬於實體抹除單元410(B)。在本範例實施例中，假設邏輯單元LBA(0)的邏輯子單元LCA(0-4)~LCA(0-7)未映射至任何實體程式化單元。因此，記憶體管理電路502會在如圖9的記錄表910中記錄邏輯單元LBA(0)的有效計數為4。
在本範例實施例中，記憶體管理電路502會根據一個邏輯單元的邏輯子單元的總數目來設定有效計數門檻值。例如，記憶體管理電路502可將有效計數門檻值設定為一個邏輯單元的邏輯子單元的總數目的一半。也就是說，有效計數門檻值可被設定為4。此外，記憶體管理電路502還可預設一個存取參數門檻值，例如存取參數門檻值可被設定為2。值得一提的是，有效計數門檻值與存取參數門檻值並不以上述的數值為限。在其他的範例實施例中，有效計數門檻值與存取參數門檻值也可依不同的應用需求被設定為適當的數值。例如，有效計數門檻值也可設定為一個邏輯單元的邏輯子單元的總數目，或者有效計數門檻值也可設定為一個邏輯單元的邏輯子單元的總數目的四分之一。
在本範例實施例中，記憶體管理電路502可以檢查所有的邏輯單元以找出符合執行資料整理操作的整理條件的邏輯單元。記憶體管理電路502可根據一個邏輯單元的有效計數來決定此邏輯單元是否符合第一整理條件。例如，當執行邏輯單元LBA(0)的檢查時，記憶體管理電路502可從如圖9的記錄表910中獲取對應邏輯單元LBA(0)的有效計數。接著，記憶體管理電路502會判斷邏輯單元LBA(0)的有效計數是否小於有效計數門檻值。例如，假設有效計數門檻值預設為4，且邏輯單元LBA(0)的有效計數為4。因此，記憶體管理電路502會判斷出邏輯單元LBA(0)的有效計數不小於有效計數門檻值因而判定邏輯單元LBA(0)符合第一整理條件。
此外，記憶體管理電路502還可根據一個邏輯單元的存取參數來決定此邏輯單元是否符合第二整理條件。例如，記憶體管理電路502還會從圖9的記錄表910中獲取對應邏輯單元LBA(0)的讀取次數與寫入次數，並且計算讀取次數與寫入次數的比值來獲取邏輯單元LBA(0)的存取參數。然後，記憶體管理電路502會判斷邏輯單元LBA(0)的存取參數是否小於存取參數門檻值。例如，假設存取參數門檻值預設為2，且記憶體管理電路502計算出邏輯單元LBA(0)的存取參數為10。因此，記憶體管理電路502會判斷出邏輯單元LBA(0)的存取參數不小於存取參數門檻值因而判定邏輯單元LBA(0)符合第二整理條件。
倘若邏輯單元LBA(0)符合第一整理條件（亦即邏輯單元LBA(0)的有效計數不小於有效計數門檻值）且邏輯單元LBA(0)符合第二整理條件（亦即邏輯單元LBA(0)的存取參數不小於存取參數門檻值）時，記憶體管理電路502會判定邏輯單元LBA(0)符合執行資料整理操作的整理條件。之後，記憶體管理電路502會從閒置區606中提取一個空的實體抹除單元410(C)，並且將屬於邏輯單元LBA(0)的資料（亦即儲存在實體程式化單元410(A-0)、410(B-0)、410(A-1)與410(B-1)中的資料D1、D2、D3與D4）複製到實體抹除單元410(C)中。如圖10所示，記憶體管理電路502執行資料整理操作而將資料D1~D4依序儲存至實體抹除單元410(C)的實體程式化單元410(C-0)~410(C-3)中。在一範例實施例中，記憶體管理電路502還會將邏輯-實體映射表中對應邏輯單元LBA(0)的映射資訊更新為邏輯單元LBA(0)的邏輯子單元LCA(0-0)~LCA(0-3)映射至實體抹除單元410(C)的實體程式化單元410(C-0)~410(C-3)。實體程式化單元410(C-0)~410(C-3)對應連續的實體位址範圍。
圖11是根據本發明的另一範例實施例所繪示的邏輯單元的資料整理操作的示意圖。
請參照圖11，相同於圖10的範例實施例，記憶體管理電路502將屬於邏輯單元LBA(0)的資料複製到實體抹除單元410(C) 的實體程式化單元410(C-0)~410(C-3)，並且有效計數門檻值為4，存取參數門檻值為2。然而，在圖11的範例實施例中，假設邏輯單元LBA(1)的邏輯子單元LCA(1-4)~LCA(1-7)未映射至任何實體程式化單元。因此，記憶體管理電路502可根據圖9的記錄表910中對應邏輯單元LBA(1)的使用資訊獲取邏輯單元LBA(1)的有效計數為4。接著，記憶體管理電路502會判斷出邏輯單元LBA(1)的有效計數不小於有效計數門檻值。此外，記憶體管理電路502還從圖9的記錄表910中獲取對應邏輯單元LBA(1)的讀取次數與寫入次數，並且計算出邏輯單元LBA(1)的存取參數為15。接著，記憶體管理電路502會判斷出邏輯單元LBA(1)的存取參數不小於存取參數門檻值。由於邏輯單元LBA(1)的有效計數不小於有效計數門檻值且邏輯單元LBA(1)的存取參數不小於存取參數門檻值，因此，記憶體管理電路502會判定邏輯單元LBA(1)符合執行資料整理操作的整理條件。
在本範例實施例中，記憶體管理電路502會將屬於邏輯單元LBA(1)的資料（亦即儲存在實體程式化單元410(A-2)、410(B-2)、410(A-3)與410(B-3)中的資料D5、D6、D7與D8）複製到實體抹除單元410(C)中。如圖11所示，記憶體管理電路502將資料D5~D8依序儲存至實體抹除單元410(C)的實體程式化單元410(C-4)~410(C-7)中，並且將邏輯-實體映射表中對應邏輯單元LBA(1)的映射資訊更新為邏輯單元LBA(1)的邏輯子單元LCA(1-0)~LCA(1-3)映射至實體抹除單元410(C)的實體程式化單元410(C-4)~410(C-7)。
值得一提的是，在圖10與圖11的範例實施例中，記憶體管理電路502可先對邏輯單元執行有效計數是否不小於有效計數門檻值的判斷，並且記錄有效計數不小於有效計數門檻值的邏輯單元。例如，記憶體管理電路502可將用以表示有效計數不小於有效計數門檻值的邏輯單元的起始邏輯位址記錄在系統區606的一個實體抹除單元中。之後，當記憶體管理電路502要執行資料整理操作時，再針對被記錄的邏輯單元執行存取參數是否小於存取參數門檻值的判斷，從而判斷出存取參數不小於存取參數門檻值的邏輯單元以決定出可被執行資料整理操作的邏輯單元。
在決定出可被執行資料整理操作的邏輯單元之後，記憶體管理電路502會執行對應於所決定出的邏輯單元的資料整理操作。在一範例實施例中，記憶體管理電路502可在決定出可被執行資料整理操作的邏輯單元之後立即執行資料整理操作。然而，在另一範例實施例中，記憶體管理電路502也先記錄所決定出的邏輯單元，並在特定的時間執行對應所決定出的邏輯單元的資料整理操作。例如，當在背景執行模式下執行垃圾收集（garbage collection）操作時，記憶體管理電路502可同步執行對應所決定出的邏輯單元的資料整理操作。或者，記憶體管理電路502也可在發送寫入指令序列時，同步指示執行對應所決定出的邏輯單元的資料整理操作。本發明並不限制執行資料整理操作的執行時間。
圖12是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖12，在步驟S1201中，記憶體管理電路502會配置複數個邏輯單元以映射可複寫式非揮發性記憶體模組406的至少部份的實體抹除單元。記憶體管理電路502可將對應邏輯單元的映射資訊記錄在邏輯-實體映射表中。映射資訊可包括用以表示邏輯單元映射至實體抹除單元的資訊，或者用以表示邏輯子單元映射至實體程式化單元的資訊。
在步驟S1203中，記憶體管理電路502可根據來自於主機系統11的寫入指令將屬於第一邏輯單元的第一資料寫入至第一實體抹除單元中。在步驟S1205中，記憶體管理電路502可根據來自於主機系統11的寫入指令將屬於第一邏輯單元的第二資料寫入至第二實體抹除單元中。在本範例實施例中，第一資料屬於第一邏輯單元的第一邏輯子單元，第二資料屬於第一邏輯單元的第二邏輯子單元，並且第二邏輯子單元的邏輯位址範圍接續在第一邏輯子單元的邏輯位址範圍之後。
接著，在步驟S1207中，記憶體管理電路502會記錄對應每一個邏輯單元的使用資訊。
在步驟S1209中，記憶體管理電路502會根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到第三實體抹除單元。
圖13是根據本發明的另一範例實施例所繪示的資料寫入方法的流程圖。圖13與圖12中相同編號的步驟是執行相同的操作。圖13的步驟S1309~S1317為圖12的步驟S1209的詳細步驟。以下將針對步驟S1309~S1317進行說明。在本範例實施例中，每一個邏輯單元的使用資訊包括每一個邏輯單元的有效計數、讀取次數與寫入次數。
在步驟S1309中，記憶體管理電路502根據對應第一邏輯單元的使用資訊獲取第一有效計數。例如，記憶體管理電路502可藉由查詢用以記錄使用資訊的記錄表來獲取對應的有效計數。
接著，在步驟S1311中，記憶體管理電路502判斷第一邏輯單元的第一有效計數是否小於有效計數門檻值。
倘若第一有效計數小於有效計數門檻值，記憶體管理電路502會選取另一個邏輯單元做為第一邏輯單元，並且再次執行步驟S1309。另一方面，倘若第一邏輯單元的第一有效計數不小於有效計數門檻值，在步驟S1313中，記憶體管理電路502會根據對應第一邏輯單元的使用資訊獲取第一存取參數。在本範例實施例中，記憶體管理電路502是計算第一邏輯單元的讀取次數與寫入次數的比值來獲取第一存取參數。
接著，在步驟S1315中，記憶體管理電路502會判斷第一邏輯單元的第一存取參數是否小於存取參數門檻值。
倘若第一邏輯單元的第一存取參數小於存取參數門檻值，記憶體管理電路502會選取另一個邏輯單元做為第一邏輯單元，並且再次執行步驟S1309。另一方面，倘若第一邏輯單元的第一存取參數不小於存取參數門檻值，在步驟S1317中，記憶體管理電路502會將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到第三實體抹除單元。
然而，在另一範例實施例中，在上述的步驟S1311之後，倘若第一邏輯單元的第一有效計數不小於有效計數門檻值，記憶體管理電路502可先記錄此第一邏輯單元。接著，記憶體管理電路502會選取另一個邏輯單元做為新的第一邏輯單元，並且再次執行步驟S1309，由此找出所有邏輯單元中有效計數不小於有效計數門檻值的邏輯單元。之後，記憶體管理電路502會針對被記錄的邏輯單元（亦即所有邏輯單元中有效計數不小於有效計數門檻值的邏輯單元）執行上述的步驟S1313的操作。也就是說，記憶體管理電路502會從被記錄的邏輯單元中選取新的第一邏輯單元以執行步驟S1313的操作。在此範例實施例中，在上述的步驟S1313之後，倘若第一邏輯單元（亦即某個被記錄的邏輯單元）的第一存取參數小於存取參數門檻值，記憶體管理電路502會從被記錄的邏輯單元中選取另一個邏輯單元作為新的第一邏輯單元，並且再次執行步驟S1313。
圖12與圖13中的各步驟已於前述的範例實施例中詳細說明，於此便不再贅述。
綜上所述，本發明藉由記錄對應邏輯單元的使用資訊，可獲取邏輯單元的有效計數與存取參數。當邏輯單元的有效計數達到有效計數門檻值並且存取參數達到存取參數門檻值時，屬於此邏輯單元的資料會被整理至一個實體抹除單元中。換句話說，儲存了較多有效資料以及儲存了經常被讀取的資料的邏輯單元可被選取來執行資料整理操作。如此一來，上述的邏輯單元的資料會被儲存在一個實體抹除單元中。由此可節省從邏輯-實體映射表找出對應的映射資訊的時間，並且可透過較少的讀取指令來讀取屬於連續的邏輯位址的資料，從而縮短讀取操作的執行時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)、410(1)、410(A)、410(B)、410(C)、410(F-1)、410(F)、410(F+1)、410(S-1)、410(S)、410(S+1)、410(R-1)、410(R)、410(R+1)、410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
C1~C8‧‧‧寫入指令
D1~D8‧‧‧資料
LCA(0-0)~LCA(0-7)、LCA(1-0)~LCA(1-7)‧‧‧邏輯子單元
410(A-0)~410(A-7)、410(B-0)~410(B-7)、410(C-0)~410(C-7)‧‧‧實體程式化單元
910‧‧‧記錄表
S1201‧‧‧配置複數個邏輯單元以映射可複寫式非揮發性記憶體模組的至少部份的實體抹除單元的步驟
S1203‧‧‧將屬於第一邏輯單元的第一資料寫入至第一實體抹除單元中的步驟
S1205‧‧‧將屬於第一邏輯單元的第二資料寫入至第二實體抹除單元中的步驟
S1207‧‧‧記錄對應每一個邏輯單元的使用資訊的步驟
S1209‧‧‧根據第一邏輯單元的使用資訊執行對應第一邏輯單元的資料整理操作以將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到第三實體抹除單元的步驟
S1309‧‧‧根據對應第一邏輯單元的使用資訊獲取第一有效計數的步驟
S1311‧‧‧判斷第一邏輯單元的第一有效計數是否小於有效計數門檻值的步驟
S1313‧‧‧根據對應第一邏輯單元的使用資訊獲取第一存取參數的步驟
S1315‧‧‧判斷第一邏輯單元的第一存取參數是否小於存取參數門檻值的步驟
S1317‧‧‧將屬於第一邏輯單元的第一資料與第二資料從第一實體抹除單元與第二實體抹除單元複製到第三實體抹除單元的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8是根據本發明的一範例實施例所繪示的以實體程式化單元為基礎來寫入資料的示意圖。 圖9是根據本發明的一範例實施例所繪示的邏輯單元的使用資訊的示意圖。 圖10是根據本發明的一範例實施例所繪示的邏輯單元的資料整理操作的示意圖。 圖11是根據本發明的另一範例實施例所繪示的邏輯單元的資料整理操作的示意圖。 圖12是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。 圖13是根據本發明的另一範例實施例所繪示的資料寫入方法的流程圖。

Claims (33)

  1. 一種資料寫入方法，用於具有複數個實體抹除單元的一可複寫式非揮發性記憶體模組，所述資料寫入方法包括： 配置複數個邏輯單元以映射該些實體抹除單元之中的至少部份的實體抹除單元，其中該些邏輯單元包括一第一邏輯單元； 將屬於該第一邏輯單元的一第一資料寫入至該些實體抹除單元之中的一第一實體抹除單元中； 將屬於該第一邏輯單元的一第二資料寫入至該些實體抹除單元之中的一第二實體抹除單元中； 記錄對應該些邏輯單元之中的每一個邏輯單元的一使用資訊；以及 根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的一第三實體抹除單元， 其中該第一資料屬於該第一邏輯單元的一第一邏輯子單元，該第二資料屬於該第一邏輯單元的一第二邏輯子單元，並且該第二邏輯子單元的邏輯位址範圍接續在該第一邏輯子單元的邏輯位址範圍之後。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作的步驟包括： 根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合一整理條件；以及 當判定該第一邏輯單元符合該整理條件時，執行對應該第一邏輯單元的資料整理操作。
  3. 如申請專利範圍第2項所述的資料寫入方法，其中對應每一個邏輯單元的該使用資訊包括一有效計數， 其中根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的步驟包括： 當對應該第一邏輯單元的一第一有效計數不小於一有效計數門檻值時，判定該第一邏輯單元符合一第一整理條件。
  4. 如申請專利範圍第3項所述的資料寫入方法，更包括： 根據一個邏輯單元中的所有邏輯子單元的數目來決定該有效計數門檻值。
  5. 如申請專利範圍第3項所述的資料寫入方法，其中對應每一個邏輯單元的該使用資訊更包括一讀取次數， 其中根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的步驟更包括： 根據對應該第一邏輯單元的該讀取次數獲取一第一存取參數；以及 當該第一存取參數不小於一存取參數門檻值時，判定該第一邏輯單元符合一第二整理條件。
  6. 如申請專利範圍第5項所述的資料寫入方法，其中對應每一個邏輯單元的該使用資訊更包括一寫入次數， 其中根據對應該第一邏輯單元的該讀取次數獲取該第一存取參數的步驟包括： 計算該第一邏輯單元的該讀取次數與該寫入次數的一比值以獲取該第一存取參數。
  7. 如申請專利範圍第5項所述的資料寫入方法，其中根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的步驟更包括： 當判定該第一邏輯單元符合該第一整理條件且該第一邏輯單元符合該第二整理條件時，判定該第一邏輯單元符合該整理條件。
  8. 如申請專利範圍第5項所述的資料寫入方法，其中根據對應該第一邏輯單元的該讀取次數獲取該第一存取參數的步驟是當該第一邏輯單元的該第一有效計數不小於該有效計數門檻值時被執行。
  9. 如申請專利範圍第1項所述的資料寫入方法，更包括： 在將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的該第三實體抹除單元的步驟之後，設定該第一邏輯單元映射至該第三實體抹除單元。
  10. 如申請專利範圍第1項所述的資料寫入方法，其中根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的該第三實體抹除單元的步驟包括： 將屬於該第一邏輯子單元的該第一資料從該第一實體抹除單元複製到該第三實體抹除單元的一第一實體程式化單元；以及 將屬於該第二邏輯子單元的該第二資料從該第二實體抹除單元複製到該第三實體抹除單元的一第二實體程式化單元， 其中該第二實體程式化單元的實體位址範圍接續在該第一實體程式化單元的實體位址範圍之後。
  11. 如申請專利範圍第1項所述的資料寫入方法，其中該些邏輯單元包括一第二邏輯單元，所述資料寫入方法更包括： 將屬於該第二邏輯單元的一第三資料寫入至該些實體抹除單元之中的一第四實體抹除單元中； 將屬於該第二邏輯單元的一第四資料寫入至該些實體抹除單元之中的一第五實體抹除單元中；以及 根據該第二邏輯單元的該使用資訊執行對應該第二邏輯單元的資料整理操作以將屬於該第二邏輯單元的該第三資料與該第四資料從該第四實體抹除單元與該第五實體抹除單元複製到該第三實體抹除單元。
  12. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有複數個實體抹除單元；以及 一記憶體控制電路單元，用以耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以配置複數個邏輯單元以映射該些實體抹除單元之中的至少部份的實體抹除單元，其中該些邏輯單元包括一第一邏輯單元， 其中該記憶體控制電路單元更用以將屬於該第一邏輯單元的一第一資料寫入至該些實體抹除單元之中的一第一實體抹除單元中， 其中該記憶體控制電路單元更用以將屬於該第一邏輯單元的一第二資料寫入至該些實體抹除單元之中的一第二實體抹除單元中， 其中該記憶體控制電路單元更用以記錄對應該些邏輯單元之中的每一個邏輯單元的一使用資訊， 其中該記憶體控制電路單元更用以根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的一第三實體抹除單元， 其中該第一資料屬於該第一邏輯單元的一第一邏輯子單元，該第二資料屬於該第一邏輯單元的一第二邏輯子單元，並且該第二邏輯子單元的邏輯位址範圍接續在該第一邏輯子單元的邏輯位址範圍之後。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中在根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作的運作中，該記憶體控制電路單元用以根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合一整理條件，並且當判定該第一邏輯單元符合該整理條件時，執行對應該第一邏輯單元的資料整理操作。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中對應每一個邏輯單元的該使用資訊包括一有效計數， 其中在根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的運作中，當對應該第一邏輯單元的一第一有效計數不小於一有效計數門檻值時，該記憶體控制電路單元判定該第一邏輯單元符合一第一整理條件。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據一個邏輯單元中的所有邏輯子單元的數目來決定該有效計數門檻值。
  16. 如申請專利範圍第14項所述的記憶體儲存裝置，其中對應每一個邏輯單元的該使用資訊更包括一讀取次數， 其中在根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的運作中，該記憶體控制電路單元更用以根據對應該第一邏輯單元的該讀取次數獲取一第一存取參數，並且當該第一存取參數不小於一存取參數門檻值時，該記憶體控制電路單元判定該第一邏輯單元符合一第二整理條件。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中對應每一個邏輯單元的該使用資訊更包括一寫入次數， 其中在根據對應該第一邏輯單元的該讀取次數獲取該第一存取參數的運作中，該記憶體控制電路單元用以計算該第一邏輯單元的該讀取次數與該寫入次數的一比值以獲取該第一存取參數。
  18. 如申請專利範圍第16項所述的記憶體儲存裝置，其中在根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的運作中，當判定該第一邏輯單元符合該第一整理條件且該第一邏輯單元符合該第二整理條件時，該記憶體控制電路單元判定該第一邏輯單元符合該整理條件。
  19. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制電路單元是當該第一邏輯單元的該第一有效計數不小於該有效計數門檻值時執行根據對應該第一邏輯單元的該讀取次數獲取該第一存取參數的運作。
  20. 如申請專利範圍第12項所述的記憶體儲存裝置，其中在將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的該第三實體抹除單元的運作之後，該記憶體控制電路單元更用以設定該第一邏輯單元映射至該第三實體抹除單元。
  21. 如申請專利範圍第12項所述的記憶體儲存裝置，其中在根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的該第三實體抹除單元的運作中，該記憶控制電路單元用以將屬於該第一邏輯子單元的該第一資料從該第一實體抹除單元複製到該第三實體抹除單元的一第一實體程式化單元，並且將屬於該第二邏輯子單元的該第二資料從該第二實體抹除單元複製到該第三實體抹除單元的一第二實體程式化單元， 其中該第二實體程式化單元的實體位址範圍接續在該第一實體程式化單元的實體位址範圍之後。
  22. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該些邏輯單元包括一第二邏輯單元， 其中該記憶體控制電路單元更用以將屬於該第二邏輯單元的一第三資料寫入至該些實體抹除單元之中的一第四實體抹除單元中， 其中該記憶體控制電路單元更用以將屬於該第二邏輯單元的一第四資料寫入至該些實體抹除單元之中的一第五實體抹除單元中， 其中該記憶體控制電路單元更用以根據該第二邏輯單元的該使用資訊執行對應該第二邏輯單元的資料整理操作以將屬於該第二邏輯單元的該第三資料與該第四資料從該第四實體抹除單元與該第五實體抹除單元複製到該第三實體抹除單元。
  23. 一種記憶體控制電路單元，用以控制具有複數個實體抹除單元的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，用以耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以配置複數個邏輯單元以映射該些實體抹除單元之中的至少部份的實體抹除單元，其中該些邏輯單元包括一第一邏輯單元， 其中該記憶體管理電路更用以將屬於該第一邏輯單元的一第一資料寫入至該些實體抹除單元之中的一第一實體抹除單元中， 其中該記憶體管理電路更用以將屬於該第一邏輯單元的一第二資料寫入至該些實體抹除單元之中的一第二實體抹除單元中， 其中該記憶體管理電路更用以記錄對應該些邏輯單元之中的每一個邏輯單元的一使用資訊， 其中該記憶體管理電路更用以根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的一第三實體抹除單元， 其中該第一資料屬於該第一邏輯單元的一第一邏輯子單元，該第二資料屬於該第一邏輯單元的一第二邏輯子單元，並且該第二邏輯子單元的邏輯位址範圍接續在該第一邏輯子單元的邏輯位址範圍之後。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中在根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作的運作中，該記憶體管理電路用以根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合一整理條件，並且當判定該第一邏輯單元符合該整理條件時，執行對應該第一邏輯單元的資料整理操作。
  25. 如申請專利範圍第24項所述的記憶體控制電路單元，其中對應每一個邏輯單元的該使用資訊包括一有效計數， 其中在根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的運作中，當對應該第一邏輯單元的一第一有效計數不小於一有效計數門檻值時，該記憶體管理電路判定該第一邏輯單元符合一第一整理條件。
  26. 如申請專利範圍第25項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據一個邏輯單元中的所有邏輯子單元的數目來決定該有效計數門檻值。
  27. 如申請專利範圍第25項所述的記憶體控制電路單元，其中對應每一個邏輯單元的該使用資訊更包括一讀取次數， 其中在根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的運作中，該記憶體管理電路更用以根據對應該第一邏輯單元的該讀取次數獲取一第一存取參數，並且當該第一存取參數不小於一存取參數門檻值時，該記憶體管理電路判定該第一邏輯單元符合一第二整理條件。
  28. 如申請專利範圍第27項所述的記憶體控制電路單元，其中對應每一個邏輯單元的該使用資訊更包括一寫入次數， 其中在根據對應該第一邏輯單元的該讀取次數獲取該第一存取參數的運作中，該記憶體管理電路用以計算該第一邏輯單元的該讀取次數與該寫入次數的一比值以獲取該第一存取參數。
  29. 如申請專利範圍第27項所述的記憶體控制電路單元，其中在根據該第一邏輯單元的該使用資訊判斷該第一邏輯單元是否符合該整理條件的運作中，當判定該第一邏輯單元符合該第一整理條件且該第一邏輯單元符合該第二整理條件時，該記憶體管理電路判定該第一邏輯單元符合該整理條件。
  30. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該記憶體管理電路是當該第一邏輯單元的該第一有效計數不小於該有效計數門檻值時執行根據對應該第一邏輯單元的該讀取次數獲取該第一存取參數的運作。
  31. 如申請專利範圍第23項所述的記憶體控制電路單元，其中在將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的該第三實體抹除單元的運作之後，該記憶體管理電路更用以設定該第一邏輯單元映射至該第三實體抹除單元。
  32. 如申請專利範圍第23項所述的記憶體控制電路單元，其中在根據該第一邏輯單元的該使用資訊執行對應該第一邏輯單元的資料整理操作以將屬於該第一邏輯單元的該第一資料與該第二資料從該第一實體抹除單元與該第二實體抹除單元複製到該些實體抹除單元之中的該第三實體抹除單元的運作中，該記憶管理電路用以將屬於該第一邏輯子單元的該第一資料從該第一實體抹除單元複製到該第三實體抹除單元的一第一實體程式化單元，並且將屬於該第二邏輯子單元的該第二資料從該第二實體抹除單元複製到該第三實體抹除單元的一第二實體程式化單元， 其中該第二實體程式化單元的實體位址範圍接續在該第一實體程式化單元的實體位址範圍之後。
  33. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該些邏輯單元包括一第二邏輯單元， 其中該記憶體管理電路更用以將屬於該第二邏輯單元的一第三資料寫入至該些實體抹除單元之中的一第四實體抹除單元中， 其中該記憶體管理電路更用以將屬於該第二邏輯單元的一第四資料寫入至該些實體抹除單元之中的一第五實體抹除單元中， 其中該記憶體管理電路更用以根據該第二邏輯單元的該使用資訊執行對應該第二邏輯單元的資料整理操作以將屬於該第二邏輯單元的該第三資料與該第四資料從該第四實體抹除單元與該第五實體抹除單元複製到該第三實體抹除單元。
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