TW201833918A - 靜態隨機存取記憶體細胞元陣列、靜態隨機存取記憶體細胞元及其操作方法 - Google Patents

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Abstract

本發明提供一種靜態隨機存取記憶體細胞元，其包含控制訊號線單元、栓鎖器以及存取電晶體單元。栓鎖器受控制訊號線單元控制，栓鎖器包含第一足層電晶體單元及第二足層電晶體單元。第一足層電晶體單元受控制訊號線單元控制而改變第一假值節點與第二假值節點之電壓準位。第二足層電晶體單元受儲值節點控制，令第二足層電晶體單元啟閉控制訊號線單元與假值節點之間的訊號傳遞。存取電晶體單元受控制訊號線單元控制。藉此，透過雙足可控制式栓鎖器搭配特定之行列訊號線的架構，可兼顧寫入能力與穩定性。

Description

靜態隨機存取記憶體細胞元陣列、靜 態隨機存取記憶體細胞元及其操作方法
本發明是關於一種靜態隨機存取記憶體細胞元陣列、靜態隨機存取記憶體細胞元及其操作方法，特別是關於一種可兼顧寫入能力、抗讀取干擾以及抗半選擇干擾的靜態隨機存取記憶體細胞元陣列、靜態隨機存取記憶體細胞元及其操作方法。
早期的靜態隨機存取記憶體細胞元，如單端8T細胞元，乃為了解決6T細胞元在讀取時的靜態雜訊邊際(Static Noise Margin；SNM)受到讀取干擾而下降的問題。是以，抗讀取干擾為一個低電壓靜態隨機存取記憶體之基本需求。此外，記憶體陣列在運作時可能會受到環境帶電粒子影響而引發暫時性錯誤，此稱為軟錯誤(soft-error)。由於單位面積內的記憶體細胞元個數多，因此當記憶體陣列遭受帶電粒子影響時，容易發生多 位元軟錯誤，此現象會隨著製程縮小及操作電壓降低而愈發嚴重。雖然軟錯誤可藉由錯誤修正與偵測電路進行修正，但多位元軟錯誤會增加錯誤修正與偵測電路的複雜度，而且會在存取時間、硬體成本、功率消耗方面帶來額外的負擔。為了降低多位元軟錯誤的發生率，可以將記憶體陣列內不同筆資料位元“交錯地”儲存，使影響範圍內的位元不再屬於同一筆資料。而對於當下被存取的資料來說，多位元錯誤便可轉變成單一位元的錯誤，降低了對多位元錯誤修正與偵測電路的需求，進而降低功率消耗與硬體成本。
習知的10T靜態隨機存取記憶體細胞元結構之共同概念為在栓鎖器與細胞元存值節點的存取路徑之間加入可隔絕的電晶體，藉以在讀取以及半選擇狀態時保護細胞元中栓鎖器的存值節點不受干擾。然而，習知之交錯位元式記憶體細胞元結構雖然確保了在讀取以及半選擇狀態實的穩定性，卻犧牲了細胞元的寫入能力，因而需要額外的技術來改善寫入能力不良的問題。此額外的技術，如字元線增壓技術，其電路中所使用到的增壓電容會帶來大量的面積消耗，實為此類10T交錯位元式靜態隨機存取記憶體細胞元之缺陷。
由此可知，目前市場上缺乏一種寫入能力佳以及穩定性高的靜態隨機存取記憶體細胞元陣列、靜態隨機存取記憶體細胞元及其操作方法，故相關業者均在尋求其解決之道。
因此，本發明之目的在於提出一種靜態隨機存取記憶體細胞元陣列、靜態隨機存取記憶體細胞元及其操作方法，其透過雙足可控制式栓鎖器與預放電位元線之特殊結構，在不犧牲寫入能力之下，可同時具備抗讀取干擾以及抗半選擇干擾的能力，以解決過去習知的交錯位元式靜態隨機存取記憶體為追求穩定性而犧牲寫入能力的問題。此外，由於寫入能力的提升，可省去寫入輔助增壓電路所需之增壓電容所帶來的大量面積消耗。
依據本發明一結構態樣之一實施方式提供一種靜態隨機存取記憶體細胞元，其包含控制訊號線單元、栓鎖器以及存取電晶體單元。栓鎖器電性連接控制訊號線單元，栓鎖器設有第一儲值節點、第二儲值節點、第一假值節點及第二假值節點，且栓鎖器包含頂層電晶體單元、中間層電晶體單元、第一足層電晶體單元以及第二足層電晶體單元。其中頂層電晶體單元連接第一儲值節點與第二儲值節點。中間層電晶體單元連接第一儲值節點、第二儲值節點、第一假值節點及第二假值節點。第一足層電晶體單元連接第一假值節點、第二假值節點及控制訊號線單元，且第一足層電晶體單元受控制訊號線單元控制而改變第一假值節點與第二假值節點之電壓準位。此外，第二足層電晶體單元連接第一儲值節點、第二儲值節點、第一假值節點、第二假值節點及控制訊號線單元。第二足層電晶體單 元受第二儲值節點與第一儲值節點分別控制，令第二足層電晶體單元啟閉控制訊號線單元與第一假值節點之間的訊號傳遞以及控制訊號線單元與第二假值節點之間的訊號傳遞。再者，存取電晶體單元連接於栓鎖器與控制訊號線單元之間，存取電晶體單元受控制訊號線單元控制，令存取電晶體單元啟閉控制訊號線單元與第一假值節點之間的訊號傳遞以及控制訊號線單元與第二假值節點之間的訊號傳遞。
藉此，本發明的靜態隨機存取記憶體細胞元利用列方向的虛擬地線控制第二足層電晶體單元之電晶體源極以及行方向的第二字元線控制第一足層電晶體單元之電晶體閘極，同時搭配由第一字元線控制的存取電晶體單元以及預放電之第一位元線與第二位元線，可兼顧寫入能力以及穩定性。
前述實施方式之其他實施例如下：前述控制訊號線單元可包含虛擬地線、第一位元線、第二位元線、第一字元線及第二字元線。其中虛擬地線之走線方向為一列走向，且虛擬地線連接第二足層電晶體單元。第一位元線之走線方向為一行走向，第一位元線連接存取電晶體單元。第二位元線之走線方向為行走向，且第二位元線連接存取電晶體單元。第一字元線之走線方向為列走向，且第一字元線連接存取電晶體單元。第二字元線之走線方向為行走向，且第二字元線連接第一足層電晶體單元。再者，當前述第一字元線的電壓準位為0、第二字元線的電壓準 位為0及虛擬地線的電壓準位為0時，靜態隨機存取記憶體細胞元處於一單足保持狀態，第一位元線與第二位元線均浮接。此單足保持狀態代表存取電晶體單元與第一足層電晶體單元關閉而形成一接地路徑。另外，當前述第一字元線的電壓準位為0、第二字元線的電壓準位為1及虛擬地線的電壓準位為0時，靜態隨機存取記憶體細胞元處於一雙足保持狀態，雙足保持狀態代表存取電晶體單元關閉且第一足層電晶體單元導通，以形成二接地路徑。此外，前述頂層電晶體單元可包含第一頂層電晶體與第二頂層電晶體，其中第一頂層電晶體包含第一頂層電晶體閘極、第一頂層電晶體汲極及第一頂層電晶體源極。第一頂層電晶體閘極連接第二儲值節點，第一頂層電晶體汲極連接第一儲值節點，第一頂層電晶體源極連接一電源電壓。至於第二頂層電晶體則對應第一頂層電晶體且包含一第二頂層電晶體閘極、一第二頂層電晶體汲極及一第二頂層電晶體源極，第二頂層電晶體閘極連接第一儲值節點，第二頂層電晶體汲極連接第二儲值節點，第二頂層電晶體源極連接電源電壓。再者，前述中間層電晶體單元可包含第一中間層電晶體與第二中間層電晶體，其中第一中間層電晶體包含第一中間層電晶體閘極、第一中間層電晶體汲極及第一中間層電晶體源極。第一中間層電晶體閘極連接第二儲值節點，第一中間層電晶體汲極連接第一儲值節點，第一中間層電晶體源極連接第一假值節點。而第二中間層電晶體則包含第二中間層電晶體閘極、第二中間層電晶體汲極及第 二中間層電晶體源極，其中第二中間層電晶體閘極連接第一儲值節點，第二中間層電晶體汲極連接第二儲值節點，第二中間層電晶體源極連接第二假值節點。
此外，前述第一足層電晶體單元可包含一第一底層電晶體與一第二底層電晶體，其中第一底層電晶體包含第一底層電晶體閘極、第一底層電晶體汲極及第一底層電晶體源極，第一底層電晶體閘極連接控制訊號線單元，第一底層電晶體汲極連接第一假值節點，第一底層電晶體源極連接一接地電壓。而第二底層電晶體則包含第二底層電晶體閘極、第二底層電晶體汲極及第二底層電晶體源極。第二底層電晶體閘極連接控制訊號線單元，第二底層電晶體汲極連接第二假值節點，第二底層電晶體源極連接接地電壓。另外，前述第二足層電晶體單元可包含第一足層電晶體與第二足層電晶體，其中第一足層電晶體包含第一足層電晶體閘極、第一足層電晶體汲極及第一足層電晶體源極。第一足層電晶體閘極連接第二儲值節點，第一足層電晶體汲極連接第一假值節點，第一足層電晶體源極連接虛擬地線。至於第二足層電晶體則包含第二足層電晶體閘極、第二足層電晶體汲極及第二足層電晶體源極，第二足層電晶體閘極連接第一儲值節點，第二足層電晶體汲極連接第二假值節點，第二足層電晶體源極連接虛擬地線。再者，當前述第一字元線的電壓準位為1、第二字元線的電壓準位為0及虛擬地線的電壓準位為0時，靜態隨機存取記憶體細胞元處於一讀取狀態，此讀取狀態代表存取電 晶體單元與第一足層電晶體導通而形成一放電路徑，且第二足層電晶體關閉，致使第二位元線之電壓準位提高而令第二位元線與第一位元線之間形成一電壓差。在靜態隨機存取記憶體細胞元處於讀取狀態之前，第二位元線與第一位元線預放電。此外，前述存取電晶體單元可包含第一存取電晶體與第二存取電晶體，其中第一存取電晶體包含第一存取電晶體閘極、第一存取電晶體汲極及第一存取電晶體源極。第一存取電晶體閘極連接第一字元線，第一存取電晶體汲極連接第一位元線，第一存取電晶體源極連接第一假值節點。而第二存取電晶體則包含第二存取電晶體閘極、第二存取電晶體汲極及第二存取電晶體源極，其中第二存取電晶體閘極連接第一字元線，第二存取電晶體汲極連接第二位元線，第二存取電晶體源極連接第二假值節點。另外，當前述第一字元線的電壓準位為1、第二字元線的電壓準位為0及虛擬地線的電壓準位為1時，靜態隨機存取記憶體細胞元處於一寫入狀態，在靜態隨機存取記憶體細胞元處於寫入狀態之前，第一位元線與第二位元線均浮接。俟進入寫入狀態後，第一位元線與第二位元線之電壓準位由寫入資料所決定。此寫入狀態代表第一足層電晶體單元關閉且第二足層電晶體單元不接地，藉以令第一儲值節點的電壓準位下降以及第二儲值節點的電壓準位上升。再者，當前述第一字元線的電壓準位為1、第二字元線的電壓準位為1及虛擬地線的電壓準位為1時，靜態隨機存取記憶體細胞元處於一列方向半選擇狀態。在靜態隨 機存取記憶體細胞元處於列方向半選擇狀態之前，第二位元線與第一位元線預放電。當前述第一字元線的電壓準位為0、第二字元線的電壓準位為0及虛擬地線的電壓準位為0，且第一位元線與第二位元線的電壓準位相反時，靜態隨機存取記憶體細胞元處於一行方向半選擇狀態。
依據本發明另一結構態樣之一實施方式提供一種靜態隨機存取記憶體細胞元陣列，其包含至少四個靜態隨機存取記憶體細胞元。此四個靜態隨機存取記憶體細胞元分別位於左上角區域、右上角區域、左下角區域及右下角區域中，且其中二個靜態隨機存取記憶體細胞元彼此相連。各靜態隨機存取記憶體細胞元包含一控制訊號線單元、一栓鎖器以及一存取電晶體單元。其中栓鎖器電性連接控制訊號線單元，栓鎖器設有第一儲值節點、第二儲值節點、第一假值節點以及第二假值節點。此外，栓鎖器包含頂層電晶體單元、中間層電晶體單元、第一足層電晶體單元及第二足層電晶體單元。頂層電晶體單元連接第一儲值節點與第二儲值節點。中間層電晶體單元連接第一儲值節點、第二儲值節點、第一假值節點及第二假值節點。第一足層電晶體單元連接第一假值節點、第二假值節點及控制訊號線單元，第一足層電晶體單元受控制訊號線單元控制而改變第一假值節點與第二假值節點之電壓準位。至於第二足層電晶體單元則連接第一儲值節點、第二儲值節點、第一假值節點、第二假值節點及控制訊號線單元，第二足層電晶體單元受第二儲值節點與第一儲值節點分別控 制，令第二足層電晶體單元啟閉控制訊號線單元與第一假值節點之間的訊號傳遞以及控制訊號線單元與第二假值節點之間的訊號傳遞。再者，存取電晶體單元連接於栓鎖器與控制訊號線單元之間，存取電晶體單元受控制訊號線單元控制，令存取電晶體單元啟閉控制訊號線單元與第一假值節點之間的訊號傳遞以及控制訊號線單元與第二假值節點之間的訊號傳遞。
藉此，本發明之靜態隨機存取記憶體細胞元陣列透過自由選控的訊號線來有效控制陣列中各區域之靜態隨機存取記憶體細胞元的運作，能兼顧寫入能力以及穩定，性。
前述實施方式之其他實施例如下：前述靜態隨機存取記憶體細胞元陣列可包含二條行控制訊號線與四條列控制訊號線。其中一條行控制訊號線連接左上角區域與左下角區域之二個靜態隨機存取記憶體細胞元的二個控制訊號線單元，另一條行控制訊號線連接右上角區域與右下角區域之二個靜態隨機存取記憶體細胞元的二個控制訊號線單元。其中二條列控制訊號線分別連接左上角區域與右上角區域之二個靜態隨機存取記憶體細胞元的二個第二足層電晶體單元與二個存取電晶體單元，另二條列控制訊號線則分別連接左下角區域與右下角區域之二個靜態隨機存取記憶體細胞元的二個第二足層電晶體單元與二個存取電晶體單元。另外，前述各靜態隨機存取記憶體細胞元的控制訊號線單元可包含虛擬地線、第一位元線、第二位元 線、第一字元線以及第二字元線。虛擬地線之走線方向為列走向，虛擬地線連接第二足層電晶體單元。第一位元線之走線方向為行走向，第一位元線連接存取電晶體單元。第二位元線之走線方向為行走向，第二位元線連接存取電晶體單元。第一字元線之走線方向為列走向，第一字元線連接存取電晶體單元。第二字元線之走線方向為行走向，第二字元線連接第一足層電晶體單元。此外，當前述其中一個靜態隨機存取記憶體細胞元的第一字元線的電壓準位為0、第二字元線的電壓準位為0及虛擬地線的電壓準位為0時，靜態隨機存取記憶體細胞元處於一單足保持狀態，第一位元線與第二位元線均浮接。此單足保持狀態代表存取電晶體單元與第一足層電晶體單元關閉而形成一接地路徑。
再者，前述各靜態隨機存取記憶體細胞元的第二足層電晶體單元可包含第一足層電晶體與第二足層電晶體，其中第一足層電晶體包含第一足層電晶體閘極、第一足層電晶體汲極及第一足層電晶體源極。第一足層電晶體閘極連接第二儲值節點，第一足層電晶體汲極連接第一假值節點，第一足層電晶體源極連接虛擬地線。而第二足層電晶體則包含第二足層電晶體閘極、第二足層電晶體汲極及第二足層電晶體源極，第二足層電晶體閘極連接第一儲值節點，第二足層電晶體汲極連接第二假值節點，第二足層電晶體源極連接虛擬地線。另外，當前述其中一個靜態隨機存取記憶體細胞元的第一字元線的電壓準位為1、第 二字元線的電壓準位為0及虛擬地線的電壓準位為0時，靜態隨機存取記憶體細胞元處於一讀取狀態，讀取狀態代表存取電晶體單元與第一足層電晶體導通而形成一放電路徑，且第二足層電晶體關閉，致使第二位元線之電壓準位提高而令第二位元線與第一位元線之間形成一電壓差。在靜態隨機存取記憶體細胞元處於讀取狀態之前，第二位元線與第一位元線預放電。此外，當前述其中一個靜態隨機存取記憶體細胞元的第一字元線的電壓準位為1、第二字元線的電壓準位為0及虛擬地線的電壓準位為1時，靜態隨機存取記憶體細胞元處於一寫入狀態，在靜態隨機存取記憶體細胞元處於寫入狀態之前，第一位元線與第二位元線均浮接。此寫入狀態代表第一足層電晶體單元關閉且第二足層電晶體單元不接地，藉以令第一儲值節點的電壓準位下降及第二儲值節點的電壓準位上升。當陣列中的其中一個靜態隨機存取記憶體細胞元處於寫入狀態時，與其同一列、未進行寫入的另一靜態隨機存取記憶體細胞元為處於一列方向半選擇狀態。其第一字元線的電壓準位為1、第二字元線的電壓準位為1以及虛擬地線的電壓準位為1。在操作狀態處於列方向半選擇狀態之前，第二位元線與第一位元線預放電。而，與處於寫入狀態的靜態隨機存取記憶體細胞元屬於同一行、未進行寫入的另一靜態隨機存取記憶體細胞元為處於一行方向半選擇狀態。其第一字元線的電壓準位為0、第二字元線的電壓準位為0及虛擬地線的電壓準位為0，且第一位元線與第二位元線的電壓準位相 反。又，與處於列方向半選擇狀態的靜態隨機隨取記憶體細胞元屬於同一行的另一靜態隨機存取記憶體細胞元為處於一雙足保持狀態。其第一字元線的電壓準位為0、第二字元線的電壓準位為1及虛擬地線的電壓準位為0。
依據本發明一方法態樣之一實施方式提供一種靜態隨機存取記憶體細胞元之操作方法，其包含設定組態步驟。此設定組態步驟係設定控制訊號線單元之虛擬地線的電壓準位、第一字元線的電壓準位及第二字元線的電壓準位，並設定控制訊號線單元之第一位元線的電壓準位與第二位元線的電壓準位。靜態隨機存取記憶體細胞元受控制訊號線單元控制而進入一操作狀態。
藉此，本發明的靜態隨機存取記憶體細胞元之操作方法能有效地操控細胞元以增加抗讀取干擾、抗行方向半選擇干擾以及抗列方向半選擇干擾的能力，非常適合應用於交錯位元式記憶體陣列當中。
前述實施方式之其他實施例如下：前述當前述操作狀態處於一單足保持狀態時，控制訊號線單元之第一字元線的電壓準位為0，控制訊號線單元之第二字元線的電壓準位為0，控制訊號線單元之虛擬地線的電壓準位為0，且控制訊號線單元之第一位元線與第二位元線均浮接。當前述操作狀態處於一雙足保持狀態時，控制訊號線單元之第一字元線的電壓準位為0，控制訊號線單元之第二字元線的電壓準位為1，且控制訊號線單元之虛擬地線的電壓準位為0。此外，當前述操作狀態處於一讀取狀態 時，第一字元線的電壓準位為1，第二字元線的電壓準位為0，且虛擬地線的電壓準位為0。而在操作狀態處於讀取狀態之前，第二位元線與第一位元線預放電。當前述操作狀態處於一寫入狀態時，第一字元線的電壓準位為1，第二字元線的電壓準位為0，且虛擬地線的電壓準位為1。在操作狀態處於寫入狀態之前，第一位元線與第二位元線均浮接。另外，當前述操作狀態處於一列方向半選擇狀態時，第一字元線的電壓準位為1，第二字元線的電壓準位為1，且虛擬地線的電壓準位為1。而在操作狀態處於列方向半選擇狀態之前，第二位元線與第一位元線預放電。當前述操作狀態處於一行方向半選擇狀態時，第一字元線的電壓準位為0，第二字元線的電壓準位為0，虛擬地線的電壓準位為0，且第一位元線與第二位元線的電壓準位相反。
100、200、300、400、500、620、630、640、650‧‧‧靜態隨機存取記憶體細胞元
101、201、301、401、501、 643‧‧‧第一存取電晶體
130、230、430、632、642、652‧‧‧第二足層電晶體單元
131、231、331、431、531‧‧‧第一足層電晶體
102、202、302、402、502、644‧‧‧第二存取電晶體
103、203、303、403、503‧‧‧第一位元線
104、204、304、404、504‧‧‧第二位元線
105、205、305、405、505‧‧‧第一字元線
110、210、310、410、510、639‧‧‧栓鎖器
1102‧‧‧頂層電晶體單元
1104‧‧‧中間層電晶體單元
111、211、311、411、511‧‧‧第一頂層電晶體
112、212、312、412、512‧‧‧第二頂層電晶體
113、213、313、413、513、637‧‧‧第一中間層電晶體
114、214、314、414、514、638‧‧‧第二中間層電晶體
115、215、315、415、515、633、645‧‧‧第一儲值節點
116、216、316、416、516、634、646‧‧‧第二儲值節點
132、232、332、432、532‧‧‧第二足層電晶體
133、233、333、433、533‧‧‧虛擬地線
140、240、340、440、540‧‧‧控制訊號線單元
150、250、350、450‧‧‧存取電晶體單元
511a、512a‧‧‧反向器
600、700‧‧‧靜態隨機存取記憶體細胞元陣列
601、602、603、604、605、606、703、704、705、711、712、713‧‧‧行控制訊號線
607、608、609、610、701、702、721、722‧‧‧列控制訊號線
710‧‧‧行群組
720‧‧‧列群組
800‧‧‧操作方法
S2‧‧‧設定組態步驟
1st‧‧‧第一個階段
2nd‧‧‧第二個階段
3rd‧‧‧第三個階段
4th‧‧‧第四個階段
n、m‧‧‧參數
117、217、317、417、517、635‧‧‧第一假值節點
118、218、318、418、518、636‧‧‧第二假值節點
120、220、420、631、641、651‧‧‧第一足層電晶體單元
121、221、321、421、521‧‧‧第一底層電晶體
122、222、322、422、522‧‧‧第二底層電晶體
123、223、323、423、523‧‧‧第二字元線
O、X‧‧‧符號
第1圖係繪示本發明一實施例之靜態隨機存取記憶體細胞元的電路架構圖。
第2A圖係繪示第1圖的靜態隨機存取記憶體細胞元處於一單足保持狀態的電路示意圖。
第2B圖係繪示第1圖的靜態隨機存取記憶體細胞元處於一雙足保持狀態的電路示意圖。
第3A圖係繪示第1圖的靜態隨機存取記憶體細胞元處於一讀取狀態的電路示意圖。
第3B圖係繪示第3A圖之第一字元線的訊號波形圖。
第3C圖係繪示第3A圖之第一位元線與第二位元線的訊號波形圖。
第4A圖係繪示第1圖的靜態隨機存取記憶體細胞元處於一寫入狀態的電路示意圖。
第4B圖係繪示第4A圖之第一字元線的訊號波形圖。
第4C圖係繪示第4A圖之虛擬地線的訊號波形圖。
第4D圖係繪示第4A圖之第一位元線與第二位元線的訊號波形圖。
第4E圖係繪示第4A圖之第一儲值節點與第二儲值節點的訊號波形圖。
第5圖係繪示第1圖的靜態隨機存取記憶體細胞元抗讀取干擾的電路示意圖。
第6圖係繪示本發明一實施例之靜態隨機存取記憶體細胞元陣列的電路架構圖。
第7圖係繪示本發明另一實施例之靜態隨機存取記憶體細胞元陣列的電路架構圖。
第8圖係繪示本發明一實施例的靜態隨機存取記憶體細胞元之操作方法的流程示意圖。
以下將參照圖式說明本發明之複數個實施例。為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施例中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之；並且重複之元件將可能使用相同的編號表示之。
在說明實施例之前，先定義本發明會用到之參數與符號，其中電壓準位“1”代表電壓值為電源電壓(VDD)，電壓準位“0”代表電壓值為接地電壓(GND)。P型電晶體與N型電晶體分別代表PMOS與NMOS，各電晶體包含源極(Source)、汲極(Drain)及閘極(Gate)。列走向代表水平方向，而行走向代表垂直方向。
請參閱第1圖，第1圖係繪示本發明一實施例之靜態隨機存取記憶體細胞元100的電路架構圖。此靜態隨機存取記憶體細胞元100適用於交錯位元式(bit-interleaving)記憶體陣列中，可兼顧寫入能力與穩定性。靜態隨機存取記憶體細胞元100包含栓鎖器110、控制訊號線單元140以及存取電晶體單元150。
栓鎖器110電性連接控制訊號線單元140與存取電晶體單元150，栓鎖器110設有第一儲值節點115、第二儲值節點116、第一假值節點117及第二假值節點118，且栓鎖器110包含頂層電晶體單元1102、中 間層電晶體單元1104、第一足層電晶體單元120以及第二足層電晶體單元130。其中頂層電晶體單元1102連接第一儲值節點115與第二儲值節點116。頂層電晶體單元1102包含第一頂層電晶體111與第二頂層電晶體112。第一頂層電晶體111具有第一頂層電晶體閘極、第一頂層電晶體汲極及第一頂層電晶體源極，第一頂層電晶體閘極連接第二儲值節點116，第一頂層電晶體汲極連接第一儲值節點115，第一頂層電晶體源極連接一電源電壓(VDD)。此第一頂層電晶體111為P型電晶體。此外，第二頂層電晶體112對應第一頂層電晶體111且具有第二頂層電晶體閘極、第二頂層電晶體汲極及第二頂層電晶體源極。第二頂層電晶體閘極連接第一儲值節點115，第二頂層電晶體汲極連接第二儲值節點116，第二頂層電晶體源極連接電源電壓。此第二頂層電晶體112亦為P型電晶體。再者，中間層電晶體單元1104連接第一儲值節點115、第二儲值節點116、第一假值節點117及第二假值節點118。中間層電晶體單元1104包含第一中間層電晶體113與第二中間層電晶體114，其中第一中間層電晶體113包含第一中間層電晶體閘極、第一中間層電晶體汲極及第一中間層電晶體源極。第一中間層電晶體閘極連接第二儲值節點116，亦即連接第一頂層電晶體111的第一頂層電晶體閘極。第一中間層電晶體汲極連接第一儲值節點115，亦即連接第一頂層電晶體111的第一頂層電晶體汲極。而第一中間層電晶體源極則連接第一假值節點117。 第一中間層電晶體113為N型電晶體。另外，第二中間層電晶體114對應第一中間層電晶體113且具有第二中間層電晶體閘極、第二中間層電晶體汲極及第二中間層電晶體源極，第二中間層電晶體閘極連接第一儲值節點115，亦即連接第二頂層電晶體112的第二頂層電晶體閘極。第二中間層電晶體汲極連接第二儲值節點116，亦即連接第二頂層電晶體112的第二頂層電晶體汲極。至於第二中間層電晶體源極則連接第二假值節點118。第二中間層電晶體114為N型電晶體。
第一足層電晶體單元120連接第一假值節點117、第二假值節點118及控制訊號線單元140，且第一足層電晶體單元120受控制訊號線單元140控制而改變第一假值節點117與第二假值節點118之電壓準位。詳細地說，第一足層電晶體單元120包含第一底層電晶體121與第二底層電晶體122，其中第一底層電晶體121具有第一底層電晶體閘極、第一底層電晶體汲極及第一底層電晶體源極，第一底層電晶體閘極連接控制訊號線單元140，第一底層電晶體汲極連接第一假值節點117，第一底層電晶體源極連接一接地電壓(GND)。第一底層電晶體121為N型電晶體。而第二底層電晶體122對應第一底層電晶體121且具有第二底層電晶體閘極、第二底層電晶體汲極及第二底層電晶體源極。第二底層電晶體閘極連接控制訊號線單元140，第二底層電晶體汲極連接第二假值節點118，第二底層電晶體源極連接接地電壓。第二底層電晶 體122為N型電晶體。藉此，第一足層電晶體單元120負責處理半選擇干擾，其應用在交錯位元式記憶體陣列中具有抗半選擇干擾之效。
第二足層電晶體單元130連接第一儲值節點115、第二儲值節點116、第一假值節點117、第二假值節點118及控制訊號線單元140。第二足層電晶體單元130受第二儲值節點116與第一儲值節點115分別控制，令第二足層電晶體單元130啟閉控制訊號線單元140與第一假值節點117之間的訊號傳遞以及控制訊號線單元140與第二假值節點118之間的訊號傳遞。詳細地說，第二足層電晶體單元130包含第一足層電晶體131與第二足層電晶體132，其中第一足層電晶體131具有第一足層電晶體閘極、第一足層電晶體汲極及第一足層電晶體源極，第一足層電晶體閘極連接第二儲值節點116，第一足層電晶體汲極連接第一假值節點117，第一足層電晶體源極連接控制訊號線單元140(虛擬地線133)。第一足層電晶體131為N型電晶體。再者，第二足層電晶體132對應第一足層電晶體131且具有第二足層電晶體閘極、第二足層電晶體汲極及第二足層電晶體源極。其中第二足層電晶體閘極連接第一儲值節點115，第二足層電晶體汲極連接第二假值節點118，第二足層電晶體源極連接控制訊號線單元140(虛擬地線133)。第二足層電晶體132為N型電晶體。藉此，第二足層電晶體單元130負責處理靜態隨機存 取記憶體細胞元100的讀取動作，以實現交錯位元式記憶體之作動。
控制訊號線單元140包含虛擬地線133、第一位元線103、第二位元線104、第一字元線105及第二字元線123。其中虛擬地線133之走線方向為列走向，且虛擬地線133連接第二足層電晶體單元130。第一位元線103之走線方向為行走向，第一位元線103連接存取電晶體單元150。第二位元線104之走線方向為行走向，且第二位元線104連接存取電晶體單元150。第一字元線105之走線方向為列走向，且第一字元線105連接存取電晶體單元150。第二字元線123之走線方向為行走向，且第二字元線123連接第一足層電晶體單元120。藉此，利用這些訊號線的電壓準位變化可有效地控制靜態隨機存取記憶體細胞元100的操作狀態。
存取電晶體單元150連接於栓鎖器110與控制訊號線單元140之間，存取電晶體單元150受控制訊號線單元140控制，令存取電晶體單元150開啟或關閉控制訊號線單元140與第一假值節點117之間的訊號傳遞以及控制訊號線單元140與第二假值節點118之間的訊號傳遞。詳細地說，存取電晶體單元150包含第一存取電晶體101與第二存取電晶體102，其中第一存取電晶體101具有第一存取電晶體閘極、第一存取電晶體汲極及第一存取電晶體源極，第一存取電晶體閘極連接第一字元線105，第一存取電晶體汲極連接第一位元線103，第一存取電晶 體源極連接第一假值節點117。第一存取電晶體101為N型電晶體。再者，第二存取電晶體102對應第一存取電晶體101且具有第二存取電晶體閘極、第二存取電晶體汲極及第二存取電晶體源極。第二存取電晶體閘極連接第一字元線105，第二存取電晶體汲極連接第二位元線104，第二存取電晶體源極連接第二假值節點118。第二存取電晶體102為N型電晶體。
由上述可知，本發明之靜態隨機存取記憶體細胞元100具有十個電晶體以及五條訊號線，其中栓鎖器110之頂層電晶體單元1102、中間層電晶體單元1104以及第一足層電晶體單元120分別為由二個P型電晶體、二個N型電晶體以及二個N型電晶體所組成，因而形成栓鎖器110。此外，栓鎖器110擁有兩對可控制的「足」，分別為第一足層電晶體單元120與第二足層電晶體單元130，其可支配靜態隨機存取記憶體細胞元100的操作狀態。再者，訊號線中含有一對在靜態隨機存取記憶體細胞元100讀取前、列方向半選擇狀態前為預放電(pre-discharged)，而其餘狀態為浮接的第一位元線103與第二位元線104。藉此，本發明透過雙足可控制式栓鎖器110與預放電位元線之特殊結構，在不犧牲寫入能力之下，可同時具備抗讀取干擾以及抗半選擇干擾的能力，以解決過去習知的交錯位元式靜態隨機存取記憶體為追求穩定性而犧牲寫入能力的問題。此外，由於寫入能力的提升，可省去寫入輔助增壓電路所需之增壓電容所帶來的大量面積消耗。另 外，靜態隨機存取記憶體細胞元100具有六種操作狀態，此六種操作狀態分別為單足保持狀態、雙足保持狀態、讀取狀態、寫入狀態、行方向半選擇狀態以及列方向半選擇狀態，如表一所示。下面將分段敘述這六種操作狀態對應電路作動的細節。
請一併參閱第1圖、第2A圖及表一，第2A圖係繪示第1圖的靜態隨機存取記憶體細胞元100處於一單足保持狀態的電路示意圖。而第2A圖之靜態隨機存取記憶體細胞元200的結構與第1圖靜態隨機存取記憶體細胞元100的結構相同。第2A圖中的符號X代表不導通，而符號O代表導通。如圖所示，由於靜態隨機存取記憶體細胞元200具有雙足，故可有兩種保持狀態(Hold)，其分別為單足保持狀態(single-foot-hold)與雙足保持狀態(dual-feet-hold)。其中單足保持狀態為一足接地，其第一字元線205、第二字元線223及虛擬地線233的電壓準位均為0。換句話說，單足保持狀態代表存取電晶體單元250與第一足層電晶體單元220均關閉。由於第一字元線205的電 壓準位為0，第一存取電晶體201與第二存取電晶體202關閉，致使栓鎖器210與第一位元線203、第二位元線204斷開連接而不受影響。而且此時第二字元線223的電壓準位為0，其關閉栓鎖器210接到地的第一足層電晶體單元220。再者，第一儲值節點215與第二儲值節點216的電壓準位分別為0與1，其提供虛擬地線233所控制的第一足層電晶體231接地而形成一接地路徑，此接地路徑係從第一中間層電晶體213、第一假值節點217、第一足層電晶體231到虛擬地線233，可使栓鎖器210的迴授機制正常運作。而第一位元線203與第二位元線204為浮接(float)。此外，就第二足層電晶體232而言，由於第一儲值節點215的電壓準位0，其關閉第二假值節點218與虛擬地線233之間的連接，且第二存取電晶體202與第二底層電晶體222均關閉，故第二假值節點218為浮接。由上述可知，單足保持狀態為一足接地(第一假值節點217接地)而另一足浮接(第二假值節點218浮接)。
請一併參閱第1圖、第2B圖及表一，第2B圖係繪示第1圖的靜態隨機存取記憶體細胞元100處於一雙足保持狀態的電路示意圖。而第2B圖之靜態隨機存取記憶體細胞元200的結構與第1圖靜態隨機存取記憶體細胞元100的結構相同。其中雙足保持狀態為二足均接地，其第一字元線205與虛擬地線233的電壓準位均為0，而第二字元線223的電壓準位為1，且第一儲值節點215與第二儲值節點216的電壓準位分別為0與1。也就是說，雙足保持 狀態代表存取電晶體單元250關閉而第一足層電晶體單元220導通。由於第一字元線205的電壓準位為0，故第一存取電晶體201與第二存取電晶體202關閉，致使栓鎖器210與第一位元線203、第二位元線204斷開連接而不受影響。再者，虛擬地線233的電壓準位為0造成栓鎖器210之第一假值節點217與第二假值節點218同時接地，亦即二足同時接地而形成二個接地路徑。此雙足保持狀態完全不會損害栓鎖器210的迴授機制。
請一併參閱第1圖、第3A~3C圖及表一，第3A圖係繪示第1圖的靜態隨機存取記憶體細胞元100處於一讀取狀態的電路示意圖。第3B圖係繪示第3A圖之第一字元線305的訊號波形圖。第3C圖係繪示第3A圖之第一位元線303與第二位元線304的訊號波形圖。其中第3A圖之靜態隨機存取記憶體細胞元300的結構與第1圖靜態隨機存取記憶體細胞元100的結構相同。如圖所示，讀取狀態代表栓鎖器310內存的訊號可以透過控制訊號線單元340讀出，亦即將第一儲值節點315與第二儲值節點316電壓準位之訊號透過第一位元線303與第二位元線304讀出。其第二字元線323與虛擬地線333的電壓準位均為0，而第一字元線305的電壓準位為1。讀取狀態的連鎖過程可分為三個階段，分別對應第3A圖中的符號“1st”、“2nd”及“3rd”。其中第一個階段(1st)係第一字元線305升壓，而第一位元線303與第二位元線304在第一字元線305升壓前會先進行預放電，虛擬地線333的電壓準位維持為0。當第一 字元線305的電壓準位由0升為1時，存取電晶體單元350之第一存取電晶體301與第二存取電晶體302均導通。此外，第二個階段(2nd)係第一儲值節點315與第二儲值節點316的電壓準位分別為0與1，致使第一足層電晶體331導通，並與第一存取電晶體301共同形成一放電路徑，此放電路徑係由第一位元線303、第一存取電晶體301、第一假值節點117、第一足層電晶體331及虛擬地線333所組成。緊接著，一個連接於第一位元線303與第二位元線304之讀取電路(未示於圖中)開始對第一位元線303與第二位元線304進行充電。由於栓鎖器310電路左側(含有第一儲值節點315的一側)有放電路徑的存在，使得第一位元線303有著較低的電壓。相反地，栓鎖器310電路右側必須無放電路徑，使第二位元線304的電壓準位在讀取時會逐漸升高，因此第二字元線323的電壓準位須設定為0，以關閉第一底層電晶體321與第二底層電晶體322。最後，第三個階段(3rd)係第一位元線303與第二位元線304之間會形成一電壓差，並透過一感測放大器(未示於圖中)放大此電壓差而完成記憶體細胞元的讀取作動。
請一併參閱第1圖、第4A~4E圖及表一，第4A圖係繪示第1圖的靜態隨機存取記憶體細胞元100處於一寫入狀態的電路示意圖。第4B圖係繪示第4A圖之第一字元線405的訊號波形圖。第4C圖係繪示第4A圖之虛擬地線433的訊號波形圖。第4D圖係繪示第4A圖之第 一位元線403與第二位元線404的訊號波形圖。第4E圖係繪示第4A圖之第一儲值節點415與第二儲值節點416的訊號波形圖。其中第4A圖之靜態隨機存取記憶體細胞元400的結構與第1圖靜態隨機存取記憶體細胞元100的結構相同。如圖所示，寫入狀態代表栓鎖器410內存的訊號可以透過控制訊號線單元440寫入，亦即將第一儲值節點415與第二儲值節點416電壓準位之訊號透過第一位元線403與第二位元線404寫入。其第一字元線405與虛擬地線433的電壓準位均為1，而第二字元線423的電壓準位為0，且第一儲值節點415與第二儲值節點416的電壓準位分別為0與1。在寫入週期前段，即第一字元線405未開啟前，被選擇到要進行寫入的行(column)，其第一位元線403與第二位元線404設定為浮接，如第4D圖所示。待寫入開始進行時，第一字元線405的電壓準位會由0升為1以導通第一存取電晶體401與第二存取電晶體402，而欲寫入的資料會透過一寫入電路(未示於圖中)決定第一位元線403與第二位元線404的電壓準位。同時，虛擬地線433的電壓準位亦由0升為1，使第一足層電晶體431之第一足層電晶體源極與第二足層電晶體432的第二足層電晶體源極不再接地，進而導致第一儲值節點415失去其第一個接地的路徑。此外，第二字元線423的電壓準位維持在0，令第一底層電晶體421與第二底層電晶體422處於關閉的狀態，其代表第一儲值節點415失去其第二個接地的路徑。待所有接地的路徑均被截斷後，第 一儲值節點415就形同浮接，此時栓鎖器410的迴授機制受到破壞，便會逐步由第一位元線403與第二位元線404開始改變栓鎖器410之內存值。詳細地說，寫入狀態的連鎖過程可分為四個階段，分別對應第4A圖中的符號“1st”、“2nd”、“3rd”及“4th”。其中第一個階段(1st)係由電壓準位為1之第一位元線403開始對第一儲值節點415進行充電，而且第一頂層電晶體411的漏電流亦對第一儲值節點415開始充電，故第一儲值節點415的電壓開始上升。同時，位於栓鎖器410右側的第二位元線404負責將第二儲值節點116放電，致使第二儲值節點416的電壓開始下降。再者，第二個階段(2nd)係透過逐漸上升的第一儲值節點415讓栓鎖器410右側中央的第二中間層電晶體414逐漸導通。同時，第二頂層電晶體412逐漸關閉，亦即其對於第二儲值節點416之充電電流會逐漸減弱。此外，第三個階段(3rd)係利用逐漸導通的第二中間層電晶體414產生一逐漸增大的電流，此電流會將第二儲值節點416的電荷向第二位元線404漏掉。最後，第四個階段(4th)係隨著第二儲值節點416的電壓逐漸下降，第一頂層電晶體411會逐漸被導通，進而加速第一儲值節點415電壓上升，並加速前述第一個階段(1st)所進行的轉態過程，直到轉態結束為止。由上述可知，寫入狀態係代表第一足層電晶體單元420關閉且第二足層電晶體單元430不接地，藉以令第一儲值節點415的電壓準位下降及第二儲值節點416的電壓準位上升。
另外值得一提的是，本發明之靜態隨機存取記憶體細胞元400具有良好的寫入能力，無須任何輔助寫入的技術。其係因靜態隨機存取記憶體細胞元400中栓鎖器410的迴授機制在寫入時會先被破壞，而使栓鎖器410的存值轉態過程不受任何抵抗，繼而擁有良好的寫入能力。其原理來自於栓鎖器410具有一雙在寫入狀態時可被關閉的“足”，此“足”即為第一足層電晶體單元420與第二足層電晶體單元430。其中第一足層電晶體單元420是一對源極接地、閘極由行走向之第二字元線423控制的第一底層電晶體421與第二底層電晶體422，這兩個底層電晶體均為NMOS電晶體。而第二足層電晶體單元430則是一對閘極由第一儲值節點415與第二儲值節點416控制、源極由列走向之虛擬地線433控制的第一足層電晶體431與第二足層電晶體432，這兩個足層電晶體均為NMOS電晶體。此外，當靜態隨機存取記憶體細胞元400處於寫入狀態時，被第二字元線423所關閉的第一足層電晶體單元420會使栓鎖器410失去接地的路徑。同時，一虛擬地控制器(未示於圖中)會對虛擬地線433充電以提高虛擬地線433的電壓準位，進而使栓鎖器410之第二足層電晶體單元430失去接地端。此時，栓鎖器410已完全失去接地的路徑，代表第一儲值節點415處於浮接，無法繼續維持0之電壓準位，因此栓鎖器410的迴授機制受到破壞，且栓鎖器410之存值在寫入的轉態過程將不會遭遇到任何抵抗。在前述寫入狀態之第一個階段(1st)中，第一儲值節 點415進行充電，由於接地的路徑都已斷開，已不存在其他可抵抗第一儲值節點415充電的事件，因此轉態的連鎖過程是順暢的。基於上述理由可證明本發明之靜態隨機存取記憶體細胞元400具有良好的寫入能力，無須寫入輔助電路。
請一併參閱第1圖、第3A圖及第5圖，第5圖係繪示第1圖的靜態隨機存取記憶體細胞元100抗讀取干擾的電路示意圖。其中第5圖之靜態隨機存取記憶體細胞元500的結構與第1圖靜態隨機存取記憶體細胞元100的結構相同。如圖所示，靜態隨機存取記憶體細胞元500具有抗讀取干擾之特性。由前述第3A圖之讀取狀態可知，在讀取週期的前段中，即第一字元線505開啟前，第一位元線503與第二位元線504會進行預放電。待第一字元線505開啟，靜態隨機存取記憶體細胞元500甫進入讀取動作時，第一儲值節點515雖然與第一位元線503連接，但由於第一儲值節點515與預放電後的第一位元線503不存在壓差(兩者電壓準位均為0)，故不受到干擾。再者，觀察第二儲值節點516，由於第二存取電晶體502是連接至第二假值節點518，此第二假值節點518與第二儲值節點516之間隔了一個由第一儲值節點515控制的第二中間層電晶體514，且第二中間層電晶體514現下是被第一儲值節點515(電壓準位為0)控制而關閉。因此，第二位元線504亦不會對第二儲值節點516形成干擾。另外，當第二位元線504的電壓開始上升後，第二假值節點518的電壓會提高，進而提高 栓鎖器之反向器512a的轉態點(欲使第二儲值節點516轉態之第一儲值節點515的電壓門檻值)，其可讓負責保護第二儲值節點516電壓準位之第二中間層電晶體514在讀取過程中更不容易被開啟，致使第二儲值節點516更不容易受到干擾。其中反向器512a由第二頂層電晶體512、第二中間層電晶體514及第二底層電晶體522所組成，而反向器511a則是由第一頂層電晶體511、第一中間層電晶體513及第一底層電晶體521所組成。
請一併參閱第1圖、第6圖及第7圖，第6圖係繪示本發明一實施例之靜態隨機存取記憶體細胞元陣列600的電路架構圖。此靜態隨機存取記憶體細胞元陣列600為一個2×2的交錯位元式記憶體陣列。靜態隨機存取記憶體細胞元陣列600包含四個靜態隨機存取記憶體細胞元620、630、640、650、六條行控制訊號線601、602、603、604、605、606以及四條列控制訊號線607、608、609、610。其中四個靜態隨機存取記憶體細胞元620、630、640、650分別位於左上角區域、右上角區域、左下角區域及右下角區域中，且均與第1圖之靜態隨機存取記憶體細胞元100的結構相同，故細胞元的電路結構細節不再贅述。再者，靜態隨機存取記憶體細胞元620、630彼此透過列走向之列控制訊號線607、608相連。靜態隨機存取記憶體細胞元640、650彼此透過列走向之列控制訊號線609、610相連。靜態隨機存取記憶體細胞元620、640彼此透過行走向之行控制訊號線601、602、605相連。靜態隨機存取記憶體 細胞元630、650彼此透過行走向之行控制訊號線603、604、606相連。列控制訊號線607、609對應第1圖之虛擬地線133；列控制訊號線608、610對應第1圖之第一字元線105；行控制訊號線601、603對應第1圖之第一位元線103；行控制訊號線602、604對應第1圖之第二位元線104；行控制訊號線605、606對應第1圖之第二字元線123。此外，左上角區域的靜態隨機存取記憶體細胞元620處於寫入狀態；右上角區域的靜態隨機存取記憶體細胞元630與靜態隨機存取記憶體細胞元620屬於同一列，其處於一列方向半選擇狀態；左下角區域的靜態隨機存取記憶體細胞元640與靜態隨機存取記憶體細胞元620屬於同一行，其處於一行方向半選擇狀態；右下角區域的靜態隨機存取記憶體細胞元650則處於雙足保持狀態。本發明之細胞元應用於交錯位元式記憶體陣列中具有抗列方向半選擇干擾以及抗行方向半選擇干擾之功效，下面兩段將分述抗列方向半選擇干擾以及抗行方向半選擇干擾之緣由。
抗列方向半選擇干擾：在第6圖中，右上角區域的靜態隨機存取記憶體細胞元630處於一列方向半選擇狀態，參考表一可得知，其列控制訊號線607、608以及行控制訊號線606的電壓準位均為1，且行控制訊號線603、604的電壓準位均為0。由於列控制訊號線607、608在記憶體陣列之中屬於列方向共享，因此靜態隨機存取記憶體細胞元630與靜態隨機存取記憶體細胞元620之列控制訊號線607、608的電壓準位會相同且均為1。在列控制訊號線607 (對應第1圖之虛擬地線133)為1的條件下，靜態隨機存取記憶體細胞元630的栓鎖器(對應第1圖之栓鎖器110)便失去了一足，亦即失去第二足層電晶體單元632。然而，靜態隨機存取記憶體細胞元630係倚靠行控制訊號線605、606，此行控制訊號線605、606為行走向且行與行之間可獨立控制。在列方向半選擇狀態下，行控制訊號線606設定為1，可使栓鎖器仍保有一接地的足，即第一足層電晶體單元631。此時由於栓鎖器的第一假值節點635與第二假值節點636均接地，使原本栓鎖器之三層結構等效轉換為兩層結構的栓鎖器639。由此可知，栓鎖器的迴授機制透過第一足層電晶體單元631確保了穩定性而不被干擾，此為第一步抗干擾。另外，在寫入週期的前段，列控制訊號線608仍為0，而未被選擇到進行寫入的“行”之行控制訊號線603、604會先進行預放電。待列控制訊號線608電壓升起時，靜態隨機存取記憶體細胞元630的第一儲值節點633雖與行控制訊號線603連接，但由於未存在任何壓差而不受干擾。相反地，第二儲值節點634(電壓準位為1)與行控制訊號線604之間隔著一個被第一儲值節點633(電壓準位為0)所關閉的第二中間層電晶體638，是以行控制訊號線604亦無法對第二儲值節點634造成干擾，此為第二步抗干擾。藉此，本發明之細胞元透過前述第一步抗干擾與第二步抗干擾實現抗列方向半選擇干擾。
抗行方向半選擇干擾：在第6圖中，左下角區域的靜態隨機存取記憶體細胞元640處於一行方向半選擇狀 態，參考表一可得知，其列控制訊號線609、610以及行控制訊號線605的電壓準位均為0。由於行控制訊號線605在記憶體陣列之中屬於行方向共享，因此靜態隨機存取記憶體細胞元640與靜態隨機存取記憶體細胞元620之行控制訊號線605的電壓準位會相同且均為0。在行控制訊號線605為0的條件下，栓鎖器的第一足層電晶體單元641為關閉狀態。然而，由於列控制訊號線609、610以及行控制訊號線605的電壓準位均為0，其訊號線組態與單足保持狀態的訊號線組態類似，其差別僅在於靜態隨機存取記憶體細胞元640的行控制訊號線601、602之準位因上方的靜態隨機存取記憶體細胞元620在進行寫入而受控於欲寫入的資料。而第一存取電晶體643與第二存取電晶體644已被電壓準位為0之列控制訊號線610所關閉，因此第一儲值節點633與第二儲值節點634不會受列控制訊號線610干擾。藉此，本發明之細胞元不但具有良好的寫入能力，同時還具備抗讀取干擾、抗行方向半選擇干擾以及抗列方向半選擇干擾，非常適合應用於交錯位元式記憶體陣列當中。
請一併參閱第1圖、第6圖及第7圖，第7圖係繪示本發明另一實施例之靜態隨機存取記憶體細胞元陣列700的電路架構圖。此靜態隨機存取記憶體細胞元陣列700則為一個n×m的交錯位元式記憶體陣列，參數n、m均大於2。由於不同的“行群組710”可透過不同的行控制訊號線703、704、705、711、712、713加以控制，而不同的“列群組720”可透過不同的列控制訊號線701、702、 721、722加以控制，故本發明之靜態隨機存取記憶體細胞元陣列700透過自由選控的訊號線來有效控制陣列中各區域之靜態隨機存取記憶體細胞元100的運作，能兼顧寫入能力以及穩定性。
請一併參閱第1圖、第8圖及表一，第8圖係繪示本發明一實施例的靜態隨機存取記憶體細胞元100之操作方法800的流程示意圖。此操作方法800係用以操控靜態隨機存取記憶體細胞元100，其包含設定組態步驟S2。此設定組態步驟S2係設定控制訊號線單元140之虛擬地線133的電壓準位、第一字元線105的電壓準位及第二字元線123的電壓準位，並設定控制訊號線單元140之第一位元線103的電壓準位與第二位元線104的電壓準位。靜態隨機存取記憶體細胞元100受控制訊號線單元140控制而進入一操作狀態。此操作狀態包含單足保持狀態、雙足保持狀態、讀取狀態、寫入狀態、行方向半選擇狀態以及列方向半選擇狀態，如表一所示。藉此，本發明透過雙足可控制式栓鎖器110與預放電位元線之特殊結構，在不犧牲寫入能力之下，可同時具備抗讀取干擾以及抗半選擇干擾的能力，以解決過去習知的交錯位元式靜態隨機存取記憶體為追求穩定性而犧牲寫入能力的問題。此外，由於寫入能力的提升，可省去寫入輔助增壓電路所需之增壓電容所帶來的大量面積消耗。
由上述實施方式可知，本發明具有下列優點：其一，利用列方向的虛擬地線控制第二足層電晶體單元之 電晶體源極以及行方向的第二字元線控制第一足層電晶體單元之電晶體閘極，同時搭配由第一字元線控制的存取電晶體單元以及預放電之第一位元線與第二位元線，可兼顧寫入能力以及穩定性。其二，細胞元不但具有良好的寫入能力，同時還具備抗讀取干擾、抗行方向半選擇干擾以及抗列方向半選擇干擾，非常適合應用於交錯位元式記憶體陣列當中。其三，細胞元陣列可透過自由選控的訊號線以有效控制陣列中各區域之靜態隨機存取記憶體細胞元的運作。其四，透過雙足可控制式栓鎖器與預放電位元線之特殊結構，可在不犧牲寫入能力之下同時具備抗讀取干擾以及抗半選擇干擾的能力，以解決過去習知的交錯位元式靜態隨機存取記憶體為追求穩定性而犧牲寫入能力的問題。其五，由於寫入能力的提升，可省去寫入輔助增壓電路所需之增壓電容所帶來的大量面積消耗。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

  1. 一種靜態隨機存取記憶體細胞元，包含：一控制訊號線單元；一栓鎖器，電性連接該控制訊號線單元，該栓鎖器設有一第一儲值節點、一第二儲值節點、一第一假值節點及一第二假值節點，且該栓鎖器包含：一頂層電晶體單元，連接該第一儲值節點與該第二儲值節點；一中間層電晶體單元，連接該第一儲值節點、該第二儲值節點、該第一假值節點及該第二假值節點；一第一足層電晶體單元，連接該第一假值節點、該第二假值節點及該控制訊號線單元，該第一足層電晶體單元受該控制訊號線單元控制而改變該第一假值節點與該第二假值節點之電壓準位；及一第二足層電晶體單元，連接該第一儲值節點、該第二儲值節點、該第一假值節點、該第二假值節點及該控制訊號線單元，該第二足層電晶體單元受該第二儲值節點與該第一儲值節點分別控制，令該第二足層電晶體單元啟閉該控制訊號線單元與該第一假值節點之間的訊號傳遞以及該控制訊號線單元與該第二假值節點之間的訊號傳遞；以及一存取電晶體單元，連接於該栓鎖器與該控制訊號線單元之間，該存取電晶體單元受該控制訊號線單元控制，令該存取電晶體單元啟閉該控制訊號線單元與該第一假值 節點之間的訊號傳遞以及該控制訊號線單元與該第二假值節點之間的訊號傳遞。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體細胞元，其中該控制訊號線單元包含：一虛擬地線，其走線方向為一列走向，該虛擬地線連接該第二足層電晶體單元；一第一位元線，其走線方向為一行走向，該第一位元線連接該存取電晶體單元；一第二位元線，其走線方向為該行走向，該第二位元線連接該存取電晶體單元；一第一字元線，其走線方向為該列走向，該第一字元線連接該存取電晶體單元；及一第二字元線，其走線方向為該行走向，該第二字元線連接該第一足層電晶體單元。
  3. 如申請專利範圍第2項所述之靜態隨機存取記憶體細胞元，其中，當該第一字元線的電壓準位為0、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為0時，該靜態隨機存取記憶體細胞元處於一單足保持狀態，該第一位元線與該第二位元線均浮接，該單足保持狀態代表該存取電晶體單元與該第一足層電晶體單元關閉而形成一接地路徑；當該第一字元線的電壓準位為0、該第二字元線的電壓準位為1及該虛擬地線的電壓準位為0時，該靜態隨機 存取記憶體細胞元處於一雙足保持狀態，該雙足保持狀態代表該存取電晶體單元關閉且該第一足層電晶體單元導通，以形成二接地路徑。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體細胞元，其中該頂層電晶體單元包含：一第一頂層電晶體，包含一第一頂層電晶體閘極、一第一頂層電晶體汲極及一第一頂層電晶體源極，該第一頂層電晶體閘極連接該第二儲值節點，該第一頂層電晶體汲極連接該第一儲值節點，該第一頂層電晶體源極連接一電源電壓；及一第二頂層電晶體，對應該第一頂層電晶體且包含一第二頂層電晶體閘極、一第二頂層電晶體汲極及一第二頂層電晶體源極，該第二頂層電晶體閘極連接該第一儲值節點，該第二頂層電晶體汲極連接該第二儲值節點，該第二頂層電晶體源極連接該電源電壓。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶體細胞元，其中該中間層電晶體單元包含：一第一中間層電晶體，包含一第一中間層電晶體閘極、一第一中間層電晶體汲極及一第一中間層電晶體源極，該第一中間層電晶體閘極連接該第二儲值節點，該第一中間層電晶體汲極連接該第一儲值節點，該第一中間層電晶體源極連接該第一假值節點；及 一第二中間層電晶體，包含一第二中間層電晶體閘極、一第二中間層電晶體汲極及一第二中間層電晶體源極，該第二中間層電晶體閘極連接該第一儲值節點，該第二中間層電晶體汲極連接該第二儲值節點，該第二中間層電晶體源極連接該第二假值節點。
  6. 如申請專利範圍第1項所述之靜態隨機存取記憶體細胞元，其中該第一足層電晶體單元包含：一第一底層電晶體，包含一第一底層電晶體閘極、一第一底層電晶體汲極及一第一底層電晶體源極，該第一底層電晶體閘極連接該控制訊號線單元，該第一底層電晶體汲極連接該第一假值節點，該第一底層電晶體源極連接一接地電壓；及一第二底層電晶體，包含一第二底層電晶體閘極、一第二底層電晶體汲極及一第二底層電晶體源極，該第二底層電晶體閘極連接該控制訊號線單元，該第二底層電晶體汲極連接該第二假值節點，該第二底層電晶體源極連接該接地電壓。
  7. 如申請專利範圍第2項所述之靜態隨機存取記憶體細胞元，其中該第二足層電晶體單元包含：一第一足層電晶體，包含一第一足層電晶體閘極、一第一足層電晶體汲極及一第一足層電晶體源極，該第一足層電晶體閘極連接該第二儲值節點，該第一足層電晶體汲 極連接該第一假值節點，該第一足層電晶體源極連接該虛擬地線；及一第二足層電晶體，包含一第二足層電晶體閘極、一第二足層電晶體汲極及一第二足層電晶體源極，該第二足層電晶體閘極連接該第一儲值節點，該第二足層電晶體汲極連接該第二假值節點，該第二足層電晶體源極連接該虛擬地線。
  8. 如申請專利範圍第7項所述之靜態隨機存取記憶體細胞元，其中，當該第一字元線的電壓準位為1、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為0時，該靜態隨機存取記憶體細胞元處於一讀取狀態，該讀取狀態代表該存取電晶體單元與該第一足層電晶體導通而形成一放電路徑，且該第二足層電晶體關閉，致使該第二位元線之電壓準位提高而令該第二位元線與該第一位元線之間形成一電壓差，在該靜態隨機存取記憶體細胞元處於該讀取狀態之前，該第二位元線與該第一位元線預放電。
  9. 如申請專利範圍第2項所述之靜態隨機存取記憶體細胞元，其中該存取電晶體單元包含：一第一存取電晶體，包含一第一存取電晶體閘極、一第一存取電晶體汲極及一第一存取電晶體源極，該第一存取電晶體閘極連接該第一字元線，該第一存取電晶體汲極 連接該第一位元線，該第一存取電晶體源極連接該第一假值節點；及一第二存取電晶體，包含一第二存取電晶體閘極、一第二存取電晶體汲極及一第二存取電晶體源極，該第二存取電晶體閘極連接該第一字元線，該第二存取電晶體汲極連接該第二位元線，該第二存取電晶體源極連接該第二假值節點。
  10. 如申請專利範圍第2項所述之靜態隨機存取記憶體細胞元，其中，當該第一字元線的電壓準位為1、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為1時，該靜態隨機存取記憶體細胞元處於一寫入狀態，在該靜態隨機存取記憶體細胞元處於該寫入狀態之前，該第一位元線與該第二位元線均浮接，該寫入狀態代表該第一足層電晶體單元關閉且該第二足層電晶體單元不接地，藉以令該第一儲值節點的電壓準位下降及該第二儲值節點的電壓準位上升；當該第一字元線的電壓準位為1、該第二字元線的電壓準位為1及該虛擬地線的電壓準位為1時，該靜態隨機存取記憶體細胞元處於一列方向半選擇狀態，在該靜態隨機存取記憶體細胞元處於該列方向半選擇狀態之前，該第二位元線與該第一位元線預放電；及當該第一字元線的電壓準位為0、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為0，且該第一位元線與 該第二位元線的電壓準位相反時，該靜態隨機存取記憶體細胞元處於一行方向半選擇狀態。
  11. 一種靜態隨機存取記憶體細胞元陣列，包含：至少四靜態隨機存取記憶體細胞元，分別位於一左上角區域、一右上角區域、一左下角區域及一右下角區域中，其中二該靜態隨機存取記憶體細胞元彼此相連，且各該靜態隨機存取記憶體細胞元包含：一控制訊號線單元；一栓鎖器，電性連接該控制訊號線單元，該栓鎖器設有一第一儲值節點、一第二儲值節點、一第一假值節點及一第二假值節點，且該栓鎖器包含：一頂層電晶體單元，連接該第一儲值節點與該第二儲值節點；一中間層電晶體單元，連接該第一儲值節點、該第二儲值節點、該第一假值節點及該第二假值節點；一第一足層電晶體單元，連接該第一假值節點、該第二假值節點及該控制訊號線單元，該第一足層電晶體單元受該控制訊號線單元控制而改變該第一假值節點與該第二假值節點之電壓準位；及一第二足層電晶體單元，連接該第一儲值節點、該第二儲值節點、該第一假值節點、該第二 假值節點及該控制訊號線單元，該第二足層電晶體單元受該第二儲值節點與該第一儲值節點分別控制，令該第二足層電晶體單元啟閉該控制訊號線單元與該第一假值節點之間的訊號傳遞以及該控制訊號線單元與該第二假值節點之間的訊號傳遞；及一存取電晶體單元，連接於該栓鎖器與該控制訊號線單元之間，該存取電晶體單元受該控制訊號線單元控制，令該存取電晶體單元啟閉該控制訊號線單元與該第一假值節點之間的訊號傳遞以及該控制訊號線單元與該第二假值節點之間的訊號傳遞。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶體細胞元陣列，更包含：二行控制訊號線，其中一該行控制訊號線連接該左上角區域與該左下角區域之二該靜態隨機存取記憶體細胞元的二該控制訊號線單元，另一該行控制訊號線連接該右上角區域與該右下角區域之二該靜態隨機存取記憶體細胞元的二該控制訊號線單元；及四列控制訊號線，其中二該列控制訊號線分別連接該左上角區域與該右上角區域之二該靜態隨機存取記憶體細胞元的二該第二足層電晶體單元與二該存取電晶體單元，另二該列控制訊號線分別連接該左下角區域與該右下角區域之二該靜態隨機存取記憶體細胞元的二該第二足層電晶體單元與二該存取電晶體單元。
  13. 如申請專利範圍第11項所述之靜態隨機存取記憶體細胞元陣列，其中各該靜態隨機存取記憶體細胞元的該控制訊號線單元包含：一虛擬地線，其走線方向為一列走向，該虛擬地線連接該第二足層電晶體單元；一第一位元線，其走線方向為一行走向，該第一位元線連接該存取電晶體單元；一第二位元線，其走線方向為該行走向，該第二位元線連接該存取電晶體單元；一第一字元線，其走線方向為該列走向，該第一字元線連接該存取電晶體單元；及一第二字元線，其走線方向為該行走向，該第二字元線連接該第一足層電晶體單元。
  14. 如申請專利範圍第13項所述之靜態隨機存取記憶體細胞元陣列，其中，當其中一該靜態隨機存取記憶體細胞元的該第一字元線的電壓準位為0、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為0時，該一靜態隨機存取記憶體細胞元處於一單足保持狀態，該第一位元線與該第二位元線均浮接，該單足保持狀態代表該存取電晶體單元與該第一足層電晶體單元關閉而形成一接地路徑。
  15. 如申請專利範圍第13項所述之靜態隨機存取記憶體細胞元陣列，其中各該靜態隨機存取記憶體細胞元的該第二足層電晶體單元包含：一第一足層電晶體，包含一第一足層電晶體閘極、一第一足層電晶體汲極及一第一足層電晶體源極，該第一足層電晶體閘極連接該第二儲值節點，該第一足層電晶體汲極連接該第一假值節點，該第一足層電晶體源極連接該虛擬地線；及一第二足層電晶體，包含一第二足層電晶體閘極、一第二足層電晶體汲極及一第二足層電晶體源極，該第二足層電晶體閘極連接該第一儲值節點，該第二足層電晶體汲極連接該第二假值節點，該第二足層電晶體源極連接該虛擬地線。
  16. 如申請專利範圍第15項所述之靜態隨機存取記憶體細胞元陣列，其中，當其中一該靜態隨機存取記憶體細胞元的該第一字元線的電壓準位為1、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為0時，該靜態隨機存取記憶體細胞元處於一讀取狀態，該讀取狀態代表該存取電晶體單元與該第一足層電晶體導通而形成一放電路徑，且該第二足層電晶體關閉，致使該第二位元線之電壓準位提高而令該第二位元線與該第一位元線之間形成一電壓差，在該靜態隨機存取記憶體細胞元處於該讀取狀態之前，該第二位元線與該第一位元線預放電。
  17. 如申請專利範圍第13項所述之靜態隨機存取記憶體細胞元陣列，其中，當其中一該靜態隨機存取記憶體細胞元的該第一字元線的電壓準位為1、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為1時，該一靜態隨機存取記憶體細胞元處於一寫入狀態，在該一靜態隨機存取記憶體細胞元處於該寫入狀態之前，該第一位元線與該第二位元線均浮接，該寫入狀態代表該第一足層電晶體單元關閉且該第二足層電晶體單元不接地，藉以令該第一儲值節點的電壓準位下降及該第二儲值節點的電壓準位上升。
  18. 如申請專利範圍第17項所述之靜態隨機存取記憶體細胞元陣列，其中，與處於該寫入狀態之該一靜態隨機存取記憶體細胞元屬於同一列、未進行寫入之另一該靜態隨機存取記憶體細胞元的該第一字元線的電壓準位為1、該第二字元線的電壓準位為1及該虛擬地線的電壓準位為1時，另該一靜態隨機存取記憶體細胞元處於一列方向半選擇狀態，在另該一靜態隨機存取記憶體細胞元處於該列方向半選擇狀態之前，該第二位元線與該第一位元線預放電；與處於該列方向半選擇狀態之該一靜態隨機存取紀體體細胞元同一行、未進行寫入之另一該靜態隨機存取記憶體細胞元的該第一字元線的電壓準位為0、該第二字元線的電壓準位為1及該虛擬地線的電壓準位為0時，另該一 靜態隨機存取記憶體細胞元處於一雙足保持狀態，該雙足保持狀態代表該存取電晶體單元關閉且該第一足層電晶體單元導通，以形成二接地路徑；及與處於該寫入狀態之該一靜態隨機存取記憶體細胞元屬於同一行、未進行寫入之另一該靜態隨機存取記憶體細胞元的該第一字元線的電壓準位為0、該第二字元線的電壓準位為0及該虛擬地線的電壓準位為0，且該第一位元線與該第二位元線的電壓準位相反時，另該一靜態隨機存取記憶體細胞元處於一行方向半選擇狀態。
  19. 一種用於申請專利範圍第1項所述之靜態隨機存取記憶體細胞元之操作方法，包含以下步驟：一設定組態步驟，係設定該控制訊號線單元之一虛擬地線的電壓準位、一第一字元線的電壓準位、一第二字元線的電壓準位、一第一位元線的電壓準位及一第二位元線的電壓準位；其中該靜態隨機存取記憶體細胞元受該控制訊號線單元控制而進入一操作狀態。
  20. 如申請專利範圍第19項所述之靜態隨機存取記憶體細胞元之操作方法，其中，當該操作狀態處於一單足保持狀態時，該控制訊號線單元之一第一字元線的電壓準位為0，該控制訊號線單元之一第二字元線的電壓準位為0，該控制訊號線單元之一 虛擬地線的電壓準位為0，且該控制訊號線單元之一第一位元線與一第二位元線均浮接；當該操作狀態處於一雙足保持狀態時，該第一字元線的電壓準位為0，該第二字元線的電壓準位為1，且該虛擬地線的電壓準位為0；當該操作狀態處於一讀取狀態時，該第一字元線的電壓準位為1，該第二字元線的電壓準位為0，且該虛擬地線的電壓準位為0，在該操作狀態處於該讀取狀態之前，該第二位元線與該第一位元線預放電；當該操作狀態處於一寫入狀態時，該第一字元線的電壓準位為1，該第二字元線的電壓準位為0，且該虛擬地線的電壓準位為1，在該操作狀態處於該寫入狀態之前，該第一位元線與該第二位元線均浮接；當該操作狀態處於一列方向半選擇狀態時，該第一字元線的電壓準位為1，該第二字元線的電壓準位為1，且該虛擬地線的電壓準位為1，在該操作狀態處於該列方向半選擇狀態之前，該第二位元線與該第一位元線預放電；及當該操作狀態處於一行方向半選擇狀態時，該第一字元線的電壓準位為0，該第二字元線的電壓準位為0，該虛擬地線的電壓準位為0，且該第一位元線與該第二位元線的電壓準位相反。
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