TW201830653A - 半導體裝置及其製造方法 - Google Patents

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林柏均
朱金龍
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Abstract

一種半導體裝置包含一第一半導體晶粒以及以一水平偏移方式堆疊至該第一半導體晶粒上的一第二半導體晶粒。該第一半導體晶粒包含一第一晶片選擇終端以及電性連接至該第一晶片選擇終端的一第一下終端。該第二半導體晶粒包含一第二晶片選擇終端及一第二下終端，該第二晶片選擇終端經由該第二下終端而電性連接至該第一半導體晶粒的一第一上終端。電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體裝置及其製造方法，特別關於一種具有複數個水平偏移的半導體晶粒之半導體裝置及其製造方法。
晶片堆疊技術使得兩個晶片可配置得更彼此靠近，因而使得該兩晶片之間的數據傳輸更快速且消耗較低功率。記憶體晶片可堆疊在一起，以得到具有大儲存容量的記憶體模組。除了堆疊兩個相同晶片之外，亦可堆疊兩個不同功能的晶片，以產生提供多重功能的組合。 在記憶體晶片堆疊中，各個記憶體晶片具有晶片選擇(chip selection，CS)終端，其係用以致能該記憶體晶片。例如，DRAM晶片可具有列位址選通(row address strobe，RAS)、欄位址選通(column address strobe (CAS)或是晶片選擇接腳(chip selection pin，CSP)作為晶片選擇終端。當訊號施加於記憶體晶片堆疊中的晶片之晶片選擇終端時，可存取該晶片，而無法存取該堆疊中的其他晶片。 在先前技術中，施加於記憶體晶片堆疊之晶片選擇終端的信號會經由線路(wire)傳送。此線路的形成需要額外製程，當生產越來越精密的產品時，這會增加訊號跡線瑕疵的風險。再者，長線路因佔據較大空間而造成訊號延遲，並且形成較大的晶片封裝尺寸。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的實施例提供一種半導體裝置，包括一第一半導體晶粒；以一水平偏移方式附接至該第一半導體晶粒上的一第二半導體晶粒；其中該第一半導體晶粒包括一第一晶片選擇終端以及電性連接至該第一晶片選擇終端的一第一下終端；其中該第二半導體晶粒包括一第二晶片選擇終端及一第二下終端，該第二晶片選擇終端經由該第二下終端而電性連接至該第一半導體晶粒的一第一上終端，以及電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。 在本揭露的一些實施例中，該第一半導體晶粒包括複數個第一上終端、複數個第一下終端、以及電性連接該等第一上終端與該等第一下終端的複數個第一連接插塞；以及第二半導體晶粒包括複數個第二上終端、複數個第二下終端、以及電性連接該等第二上終端與該等第二下終端的複數個第二連接插塞。 在本揭露的一些實施例中，該第一半導體晶粒包括一第一晶片選擇插塞，電性連接該第一晶片選擇終端與該等第一下終端之一。 在本揭露的一些實施例中，該第一晶片選擇插塞未對準且未電性連接至該第二半導體晶粒的該等第二連接插塞之任何一個。 在本揭露的一些實施例中，該第二半導體晶粒包括一第二晶片選擇插塞，電性連接該第二晶片選擇終端與該等第二下終端之一。 在本揭露的一些實施例中，該第二晶片選擇插塞對準且電性連接至該第一半導體晶粒的該等第一連接插塞之一。 在本揭露的一些實施例中，該第一半導體晶粒包括一基板，該第一晶片選擇終端位於該基板上方，以及該第一晶片選擇插塞穿過該基板以接觸該等第一下終端之一。 在本揭露的一些實施例中，該第一半導體晶粒包括一基板與一電路部分，該第一晶片選擇插塞穿過該基板，以及該第一連接插塞穿過該基板與該電路部分。 在本揭露的一些實施例中，該第一半導體晶粒包括一基板，該第一晶片選擇終端位於該基板下方，以及該第一晶片選擇插塞接觸該等第一下終端之一而未延伸至該基板中。 在本揭露的一些實施例中，該第一半導體晶粒包括一基板與一電路部分，該第一晶片選擇插塞未延伸至該基板中，以及該第一連接插塞穿過該基板與該電路部分。 在本揭露的一些實施例中，該第一連接插塞對準且電性連接至該第一連接插塞正上方的該第二連接插塞。 在本揭露的一些實施例中，該等第二下終端至少其中之一未電性連接至該等第一上終端的任何一個。 在本揭露的一些實施例中，該等第一上終端的數目不同於該等第一下終端的數目。 在本揭露的一些實施例中，該等第一上終端的數目比該等第一下終端的數目少至少一個。 在本揭露的一些實施例中，該第一半導體晶粒與該第二半導體晶粒具有相同寬度，並且該第二半導體晶粒的一側未對準該第一半導體晶粒的一側。 在一些實施例中，該半導體裝置另包括一物件，並且該第一半導體晶粒附接至該物件。 在本揭露的一些實施例中，該物件包括複數個接點，以及該第一晶片選擇終端與該第二晶片選擇終端電性連接至該物件的不同接點。 本揭露的一些實施例提供一種半導體裝置的製造方法，包括：製備具有一第一晶片選擇終端的一第一半導體晶粒，其中該第一半導體晶粒包括一第一下終端電性連接至該第一晶片選擇終端；製備具有一第二晶片選擇終端的一第二半導體晶粒，其中該第二半導體晶粒包括一第二下終端電性連接至該第二晶片選擇終端；以及以一水平偏移方式將該第二半導體晶粒附接至該第一半導體晶粒；其中該第二下終端電性連接至該第一半導體晶粒的一第一上終端，以及電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。 在本揭露的一些實施例中，該方法另包括以複數個接點附接該第一半導體晶粒至一物件，其中該第一晶片選擇終端與該第二晶片選擇終端電性連接至該物件的不同接點。 本揭露係關於一種具有複數個水平偏移的半導體晶粒之半導體裝置及其製造方法。該複數個水平偏移的半導體晶粒的該等晶片選擇終端彼此電性隔離；因此，電子訊號可被選擇性傳送至該等半導體晶粒之一，而該半導體裝置中其他的半導體晶粒則無法存取。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 本揭露係關於一種具有複數個水平偏移的半導體晶粒之半導體裝置及其製造方法。為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。 圖1為剖面示意圖，例示本揭露實施例的半導體裝置100A。圖2為剖面拆解示意圖，例示圖1的半導體裝置100A。在一些實施例中，半導體裝置100A包括物件200、附接至物件200的第一半導體晶粒110A、附接至第一半導體晶粒110A的第二半導體晶粒110B、附接至第二半導體晶粒110B的第三半導體晶粒110C、以及附接至第三半導體晶粒110C的第四半導體晶粒110D。 在一些實施例中，第二半導體晶粒110B以水平偏移方式堆疊至第一半導體晶ㄌ一110A上。在一些實施例中，第二半導體晶粒110B橫向延伸跨過第一半導體晶粒110A的右側115A。在一些實施例中，第一半導體晶粒110A與第二半導體晶粒110B具有相同寬度，並且第二半導體晶粒110B的右側115B未對準第一半導體晶粒110A的右側115A。在一些實施例中，第二半導體晶粒110B與第一半導體晶粒110A的右側115A下方之空間可用以配置一裝置，該裝置可電性連接至物件200或電性連接至該等半導體晶粒。 在一些實施例中，第一半導體晶粒110A包括基板1101A、位於基板1101A上的電路部分1103A、位於第一半導體晶粒110A之上表面111A上的複數個上終端1105A、位於第一半導體晶粒110A之下表面113A上的複數個下終端1107A、位於電路部分1103A中的第一晶片選擇終端1109A、以及電性連接第一晶片選擇終端1109A與該等下終端1107A其中之一的第一晶片選擇插塞(plug)1111A。在一些實施例中，第一半導體晶粒110A另包括複數個連接插塞1113A，電性連接該等上終端1105A與該等下終端1107A。 在一些實施例中，基板1101A可為矽基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板、或是包括半導體材料的任何架構；並且電路部分1103A包括介電材料以及由例如Ti、Al、Ni、鎳釩(NiV)、Cu或Cu合金製成的傳導元件。在一些實施例中，第一半導體晶粒110A包含積體電路(IC)或半導體組件，例如電晶體、電容器、電阻器、二極體、光二極體、熔絲、或類似物，經配置以進行一或多種功能，其中在本揭露中，為清楚說明，未繪示該IC與半導體組件。 在一些實施例中，該等半導體晶粒為與晶圓分離的積體電路晶粒。在一些實施例中，半導體晶粒為記憶體晶片，例如DRAM晶片或快閃記憶體晶片。已知記憶體晶片包括用於尋址記憶體胞元的位址輸入終端、用於輸入資料至記憶體胞元且自記憶體胞元輸出資料的資料輸入/輸出終端、以及電源終端。 在一些實施例中，第二半導體晶粒110B、第三半導體晶粒110C與第四半導體晶粒110D可具有與第一半導體晶粒110A實質相同的架構。換言之，第二半導體晶粒110B包括複數個上終端1105B、複數個下終端1107B、電性連接該等上終端1105B與該等下終端1107B的複數個連接插塞1113B、第二晶片選擇終端1109B、以及電性連接第二晶片選擇終端1109B與該等下終端1107B其中之一的第二晶片選擇插塞1111B。 在一些實施例中，第一半導體晶粒110A(下方的半導體晶粒)的一些連接插塞1113A(最右邊的兩個插塞)對準且電性連接至第二半導體晶粒110B(上方的半導體晶粒)的一些對應的連接插塞1113B(中間兩個插塞)。在一些實施例中，第二半導體晶粒110B(上方的半導體晶粒)的第二晶片選擇插塞1111B對準且電性連接至第一半導體晶粒110A(下方的半導體晶粒)的一個連接插塞1113A(最左邊的插塞)。 在一些實施例中，第一半導體晶粒110A的第一晶片選擇終端1109A與第二半導體晶粒110B的第二晶片選擇終端1109B經配置以電性連接邏輯電路中的MOS電晶體之閘極終端，該邏輯電路例如DRAM晶片的周邊電路，並且MOS電晶體經配置以控制是否允許命令指令自其源極終端傳播至汲極終端。 在一些實施例中，第一半導體晶粒110A之上終端1105A的數目可不同於第一半導體晶粒110A之下終端1107A的數目。在一些實施例中，該等上終端1105A的數目比該等下終端1107A的數目少至少一個終端。在一些實施例中，第二半導體晶粒110B的該等下終端1107B之一(最右邊那個)未電性連接至第一半導體晶粒110A的該等上終端1105A。 在一些實施例中，物件200為封裝電路基板或矽/玻璃中介物(interposer)，具有複數個接點210A、210B、210C與210D。此外，該封裝電路基板或矽/玻璃中介物亦具有複數個焊球或凸塊(例如，銅柱凸塊)220A、220B、220C與220D分別附接至該複數個接點210A、210B、210C與210D。在一些實施例中，第一半導體晶粒110A的該複數個下終端1107A經由複數個金屬凸塊127而分別附接至封裝電路基板200的該複數個接點210A、210B、210C與210D。 在一些實施例中，第一半導體晶粒110A的第一晶片選擇終端1109A經由第一晶片選擇插塞1111A、該等下終端1107A之一、以及第一半導體晶粒110A與物件200之間的該等金屬凸塊127A之一而電性連接至物件200的接點210A。在一些實施例中，第二半導體晶粒110B的第二晶片選擇終端1109B經由第二晶片選擇插塞1111B、第二半導體晶粒110B的該等下終端1107B之一、以及第二半導體晶粒110B與第一半導體晶粒110A之間的該等金屬凸塊127B之一而電性連接至第一半導體晶粒110A的該等上終端1105A之一。 此外，第一半導體晶粒110A的最左上終端1105A，其係電性連接至第二半導體晶粒110B的第二晶片選擇終端1109B，另經由該等插塞1113A之一、第一半導體晶粒110A的該等下終端1107A之一以及該等金屬凸塊127A之一而電性連接至物件200的接點210B。在一些實施例中，第一半導體晶粒110A的該等上終端1105A(以及對應的下終端1107A)，其係電性連接至第二半導體晶粒110B的第二晶片選擇終端1109B，未電性連接至下終端1107A，該下終端1107A係電性連接至第一半導體晶粒110A的第一晶片選擇終端1109A。因此，第二晶片選擇終端1109B與第一晶片選擇終端1109A電性隔離。 在一些實施例中，經由焊球220B、接點210B、第一半導體晶粒110A的連接插塞1113A以及第二半導體晶粒110B的晶片選擇插塞1111B，電子訊號經選擇性傳送至第二半導體晶粒110B的第二晶片選擇終端1109B；因此，第二半導體晶粒110B經選擇用於操作並且可被存取，同時無法存取其他非經選擇的半導體晶粒。同樣地，可經由焊球220A藉由選擇性傳送電子訊號而選擇第一半導體晶粒110A用於操作且存取第一半導體晶粒110A，可經由焊球220C藉由選擇性傳送電子訊號而選擇第三半導體晶粒110C用於操作且存取第三半導體晶粒110C，以及可經由焊球220D藉由選擇性傳送電子訊號而選擇第四半導體晶粒110D用於操作且存取第四半導體晶粒110D。 圖3為剖面示意圖，例示本揭露實施例的半導體裝置100B。圖4為剖面拆解示意圖，例示圖3的半導體裝置。在一些實施例中，半導體裝置100B包括物件200、附接至物件200的第一半導體晶粒110A'、附接至第一半導體晶粒110'的第二半導體晶粒110B'、附接至第二半導體晶粒110B'的第三半導體晶粒110C'、以及附接至第三半導體晶粒110C'的第四半導體晶粒110D'。在圖1中，該等半導體晶粒以面朝上方式(face-up manner)堆疊至物件200上，而圖3中的半導體晶粒係以面朝下方式(face-down manner)堆疊至物件200上。 在圖1與圖2的面朝上堆疊中，具有第一晶片選擇終端1109A的電路部分1103A為半導體晶粒的上部，基板1101A為半導體晶粒的下部，並且該下部面對物件200；其中第一晶片選擇插塞1111A穿過基板1101A以接觸對應的下終端1107A。在圖3與圖4所示的面朝下堆疊中，具有第一晶片選擇終端1109A'的電路部分1103A'為半導體晶粒的下部，基板1101A'為半導體晶粒的上部，並且該下部面對物件200；其中第一晶片選擇插塞1111A'接觸對應的下終端1107A而未延伸至基板1101A'中。 圖5為流程圖，例示本揭露實施例之半導體裝置的製造方法。在一些實施例中，可藉由圖5的方法300形成半導體裝置。方法300包含一些操作，並且描述與說明不被視為操作順序的限制。方法300包含一些步驟(301、303與305)。 圖6至圖13為示意圖，例示本揭露實施例藉由圖5之方法製造半導體裝置的製程。在步驟301中，提供具有第一晶片選擇終端1109A的第一半導體晶粒110A，如圖6至10所示。 在圖6中，第一晶片選擇插塞1111A與複數個連接插塞1113A形成於基板1101A中。在一些實施例中，第一晶片選擇插塞1111A與連接插塞1113A的形成包含進行微影蝕刻製程以於基板1101A中形成多個孔洞，而後用導體填充該等孔洞。在一些實施例中，使用鎢(W)作為該導體，但亦可使用其他傳導材料。 在圖7中，進行微影蝕刻製程，以於第一晶片選擇插塞1111A上形成第一晶片選擇終端1109A。此外，藉由製造製程，增加該等連接插塞1113A的高度。 在圖8中，進行微影蝕刻製程以於基板1101A上形成電路部分1103A，並且於該等連接插塞1113A上形成複數個第一上終端1105A，其中第一晶片選擇終端1109A嵌置於電路部分1103A中。 在圖9中，自基板1101A的底側進行研磨製程，以移除底部1102A，因而暴露第一晶片選擇插塞1111A與該等連接插塞1113A的底端。 在圖10中，在底表面113A上形成複數個下終端1107A，其中該等下終端1107A之一電性連接至第一晶片選擇插塞1111A。而後，在該等下終端1107a上形成一些金屬凸塊127A，因而完成第一半導體晶粒110A。 在圖11中，第一半導體晶粒110A以複數個接點210A、210B、210C與210D附接至物件200，其中第一晶片選擇終端1109A經由第一晶片選擇插塞1111A、該等下終端1101A之一、以及該等金屬凸塊127之一而電性連接至接點210A。 在步驟302中，如圖12所示，提供具有第二晶片選擇終端1109B的第二半導體晶粒110B，其中第二半導體晶粒110B包括第二下終端1107B經由第二晶片選擇插塞1111B電性連接至第二晶片選擇終端1109B。在一些實施例中，第二半導體晶粒110B的製造可與圖6至10所示之第一半導體晶粒110A的製造相同。 在步驟303中，第二半導體晶粒110B以水平偏移方式堆疊至第一半導體晶粒110A上。第一半導體晶粒110A的上終端1105A(與對應的下終端1107A)，其電性連接至第二半導體晶粒110B的第二晶片選擇終端1109B，係未電性連接至下終端1107A，該下終端電性連接至第一半導體晶粒110A的第一晶片選擇終端1109A；因此，第二晶片選擇終端1109B與第一晶片選擇終端1109A電性隔離。換言之，第一晶片選擇終端1109A與第二晶片選擇終端1109B電性連接至第一半導體晶粒110A之不同下終端1107A與物件200之不同接點。 此外，參閱圖13，以水平交錯方式(horizontally staggered manner)，第三半導體晶粒110C經製造且附接至第二半導體晶粒110B，第四半導體晶粒110經製造且附接至第三半導體晶粒110C，以及更多半導體晶粒可經製造且附接至第四半導體晶粒110D。 圖14至21為示意圖，例示本揭露實施例藉由圖5之方法製造半導體裝置的製程。在步驟301中，提供具有第一晶片選擇終端1109A'的第一半導體晶粒，如圖14至18所示。 在圖14中，在晶片1101中，形成複數個連接插塞1113A。在一些實施例中，該等連接插塞1113A的形成包含進行微影蝕刻製程，以於基板1101A中形成多個孔洞，而後用導體填充該等孔洞。在一些實施例中，使用鎢(W)作為導體，但亦可使用其他傳導材料。 在圖15中，進行沉積、微影與蝕刻製程，以形成第一晶片選擇終端1109A'於基板1101A'上。此外，藉由製造製程，增加該等連接插塞1113A的高度。 在圖16中，進行沉積、微影與蝕刻製程，以形成具有第一晶片選擇插塞1111A'的電路部分1103A'於基板1101A'上，而後形成複數個下終端1107A於底表面113A上，其中該等下終端1107A之一電性連接至第一晶片選擇插塞1111A'。而後，形成複數個金屬凸塊127A於該等下終端1107A上。 在圖17中，自基板1101A'的底側進行研磨製程，以移除底部1102A，因而暴露連接插塞1113A'的底端。 在圖18中，在該等連接插塞1113A上形成複數個上終端1105A，以完成第一半導體晶粒110A'。 在圖19中，第一半導體晶粒110A'被上下顛倒且以複數個接點210A、210B、210C與210D附接至物件200，其中第一晶片選擇終端1109A'經由第一晶片選擇終端1111A'、該等下終端1107A之一與該等金屬凸塊127之一而電性連接至接點210A。 在步驟302中，如圖20所示，提供具有第二晶片選擇終端1109B'的第二半導體晶粒110B'，其中第二半導體晶粒110B'包括第二下終端1107B經由第二晶片選擇插塞1111B'電性連接至第二基片選擇終端1109B'。在一些實施例中，第二半導體晶粒110B'的製造可與圖14至19所示之第一半導體晶粒110A'的製造相同。 在步驟303中，第二半導體晶粒110B'以水平偏移方式堆疊至第一半導體晶粒110A'上。第一半導體晶粒110A'的上終端1105A(與對應的下終端1107A)，其係電性連接至第二半導體晶粒110B'的第二晶片選擇終端1109B'，未電性連接至下終端1107A，該下終端電性連接至第一半導體晶粒110A'的第一晶片選擇終端1109A'；因此，第二晶片選擇終端1109B'與第一晶片選擇終端1109A'電性隔離。換言之，第一晶片選擇終端1109A'與第二晶片選擇終端1109B'電性連接至第一半導體晶粒110A'的不同下終端1107A與物件200的不同接點。 此外，參閱圖21，以水平偏移方式，第三半導體晶粒110C'經製造且附接至第二半導體晶粒110B'，第四半導體晶粒110'經製造且附接至第三半導體晶粒110C'，以及更多的半導體晶粒可經製造且附接至第四半導體晶粒110D'。 本揭露係關於一種具有複數個水平偏移的半導體晶粒之半導體裝置及其製造方法。該複數個水平偏移的半導體晶粒之晶片選擇終端彼此電性隔離；因此，電子訊號可被選擇性傳送至該等半導體晶粒之一，而該半導體裝置中其他的半導體晶粒則無法存取。 本揭露的一實施例提供一種半導體裝置，包括一第一半導體晶粒；以一水平偏移方式附接至該第一半導體晶粒上的一第二半導體晶粒；其中該第一半導體晶粒包括一第一晶片選擇終端以及電性連接至該第一晶片選擇終端的一第一下終端；其中該第二半導體晶粒包括一第二晶片選擇終端及一第二下終端，該第二晶片選擇終端經由該第二下終端而電性連接至該第一半導體晶粒的一第一上終端，以及電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。 本揭露的另一實施例提供一種半導體裝置的製造方法，包括：製備具有一第一晶片選擇終端的一第一半導體晶粒，其中該第一半導體晶粒包括一第一下終端電性連接至該第一晶片選擇終端；製備具有一第二晶片選擇終端的一第二半導體晶粒，其中該第二半導體晶粒包括一第二下終端電性連接至該第二晶片選擇終端；以及以一水平偏移方式將該第二半導體晶粒附接至該第一半導體晶粒；其中該第二下終端電性連接至該第一半導體晶粒的一第一上終端，以及電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
110A‧‧‧第一半導體晶粒
110A'‧‧‧第一半導體晶粒
110B‧‧‧第二半導體晶粒
110B'‧‧‧第二半導體晶粒
110C‧‧‧第三半導體晶粒
110C'‧‧‧第三半導體晶粒
110D‧‧‧第四半導體晶粒
110D'‧‧‧第四半導體晶粒
111A‧‧‧上表面
113A‧‧‧下表面
115A‧‧‧右側
115B‧‧‧右側
127A‧‧‧金屬凸塊
127B‧‧‧金屬凸塊
200‧‧‧物件
210A‧‧‧接點
210B‧‧‧接點
210C‧‧‧接點
210D‧‧‧接點
220A‧‧‧焊球
220B‧‧‧焊球
220C‧‧‧焊球
220D‧‧‧焊球
1101A‧‧‧基板
1101A'‧‧‧基板
1102A‧‧‧底部
1103A‧‧‧電路部分
1103A'‧‧‧電路部分
1105A‧‧‧上終端
1105B‧‧‧上終端
1107A‧‧‧下終端
1107B‧‧‧下終端
1109A‧‧‧第一晶片選擇終端
1109A'‧‧‧第一晶片選擇終端
1109B‧‧‧第二晶片選擇終端
1109B'‧‧‧第二晶片選擇終端
1111A‧‧‧第一晶片選擇插塞
1111A'‧‧‧第一晶片選擇插塞
1111B‧‧‧第二晶片選擇插塞
1111B'‧‧‧第二晶片選擇插塞
1113A‧‧‧連接插塞
1113B‧‧‧連接插塞
參閱詳細說明與申請專利範圍結合考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為剖面示意圖，例示本揭露實施例的半導體裝置。 圖2為剖面拆解示意圖，例示圖1的半導體裝置。 圖3為剖面示意圖，例示本揭露實施例的半導體裝置。 圖4為剖面拆解示意圖，例示圖3的半導體裝置。 圖5為流程圖，例示本揭露實施例之半導體裝置的製造方法。 圖6至圖13為示意圖，例示本揭露實施例藉由圖5之方法製造半導體裝置的製程。 圖14至圖21為示意圖，例示本揭露實施例藉由圖5之方法製造半導體裝置的製程。

Claims (20)

  1. 一種半導體裝置，包括： 一第一半導體晶粒； 一第二半導體晶粒，以一水平偏移方式附接至該第一半導體晶粒上； 其中該第一半導體晶粒包括一第一晶片選擇終端及一第一下終端，其中該第一下終端電性連接至該第一晶片選擇終端；以及 其中該第二半導體晶粒包括一第二晶片選擇終端及一第二下終端，該第二晶片選擇終端經由該第二下終端而電性連接至該第一半導體晶粒的一第一上終端，電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。
  2. 如請求項1所述之半導體裝置，其中： 該第一半導體晶粒包括複數個第一上終端、複數個第一下終端、以及電性連接該等第一上終端與該等第一下終端的複數個第一連接插塞；以及 該第二半導體晶粒包括複數個第二上終端、複數個第二下終端、以及電性連接該第二上終端與該第二下終端的複數個第二連接插塞。
  3. 如請求項2所述之半導體裝置，其中該第一半導體晶粒包括一第一晶片選擇插塞，電性連接該第一晶片選擇終端與該等第一下終端之一。
  4. 如請求項3所述之半導體裝置，其中該第一晶片選擇插塞未對準且未電性連接至該第二半導體晶粒的該等第二連接插塞之一。
  5. 如請求項3所述之半導體裝置，其中該第二半導體晶粒包括一第二晶片選擇插塞，電性連接該第二晶片選擇終端與該等第二下終端之一。
  6. 如請求項5所述之半導體裝置，其中該第二晶片選擇插塞對準且電性連接至該第一半導體晶粒的該等第一連接插塞之一。
  7. 如請求項2所述之半導體裝置，其中該第一半導體晶粒包括一基板，該第一晶片選擇終端位於該基板上方，以及該第一晶片選擇插塞穿過該基板以接觸該等第一下終端之一。
  8. 如請求項2所述之半導體裝置，其中該第一半導體晶粒包括一基板與一電路部分，該第一晶片選擇插塞穿過該基板，以及該第一連接插塞穿過該基板與該電路部分。
  9. 如請求項2所述之半導體裝置，其中該第一半導體晶粒包括一基板，該第一晶片選擇終端位於該基板下方，以及該第一晶片選擇插塞接觸該等第一下終端之一而未延伸至該基板中。
  10. 如請求項2所述之半導體裝置，其中該第一半導體晶粒包括一基板與一電路部分，該第一晶片選擇插塞未延伸至該基板中，以及該第一連接插塞穿過該基板與該電路部分。
  11. 如請求項2所述之半導體裝置，其中該第一連接插塞對準且電性連接至該第一連接插塞正上方的該等第二連接插塞之一。
  12. 如請求項2所述之半導體裝置，其中該等第二下終端的至少其中之一未電性連接至該等第一上終端。
  13. 如請求項2所述之半導體裝置，其中該等第一上終端的數目不同於該等第一下終端的數目。
  14. 如請求項2所述之半導體裝置，其中該等第一上終端的數目比該第一下終端的數目少至少一個終端。
  15. 如請求項1所述之半導體裝置，其中該第一半導體晶粒與該第二半導體晶粒具有相同寬度，並且該第二半導體晶粒的一側未對準該第一半導體晶粒的一側。
  16. 如請求項1所述之半導體裝置，其中該第二半導體晶粒橫向延伸跨過該第一半導體晶粒的一側。
  17. 如請求項1所述之半導體裝置，另包括一物件，其中該第一半導體晶粒附接至該物件。
  18. 如請求項17所述之半導體裝置，其中該物件包括複數個接點，以及該第一晶片選擇終端與該第二晶片選擇終端電性連接至該物件的不同接點。
  19. 一種半導體裝置的製造方法，包括： 製備具有一第一晶片選擇終端的一第一半導體晶粒，其中該第一半導體晶粒包括一第一下終端電性連接至該第一晶片選擇終端； 製備具有一第二晶片選擇終端的一第二半導體晶粒，其中該第二半導體晶粒包括一第二下終端電性連接至該第二晶片選擇終端；以及 以一水平偏移方式將該第二半導體晶粒附接至該第一半導體晶粒； 其中該第二下終端電性連接至該第一半導體晶粒的一第一上終端，以及電性連接至該第二晶片選擇終端的該第一上終端與電性連接至該第一晶片選擇終端的該第一下終端電性隔離。
  20. 如請求項19所述之製造方法，另包括：以複數個接點將該第一半導體晶粒附接至一物件，其中該第一晶片選擇終端與該第二晶片選擇終端電性連接至該物件的不同接點。
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