TW201810455A - 電子封裝結構及其製法 - Google Patents

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Abstract

一種電子封裝結構之製法，係於承載件之相對兩側上設置複數電子元件並形成封裝層，使該封裝層包覆該些電子元件，再形成線路結構於該封裝層上，使該線路結構電性連接該些電子元件，藉由該承載件之相對兩側上均佈設有電子元件、封裝層與線路結構，而能平衡該承載件之兩側所受之應力，以防止該承載件發生翹曲。本發明復提供該電子封裝結構。

Description

電子封裝結構及其製法
本發明係有關一種封裝技術，尤指一種具整版面之電子封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足電子封裝結構微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging，簡稱WLP)或晶片級封裝(Chip Scale Package，簡稱CSP)的技術。
第1A至1E圖係為習知晶片級封裝之半導體封裝件之製法之剖面示意圖。
如第1A圖所示，形成一熱化離形膠層(thermal release tape)100於一如矽基板或有機板材之承載件10上。
接著，置放複數半導體元件11於該熱化離形膠層100上，該些半導體元件11具有相對之作用面11a與非作用面11b，各該作用面11a上均具有複數電極墊110，且各該作用面11a黏著於該熱化離形膠層100上。
如第1B圖所示，形成一封裝膠體14於該熱化離形膠層100上，以包覆該半導體元件11。
如第1C圖所示，烘烤該封裝膠體14以硬化該熱化離形膠層100，進而移除該熱化離形膠層100與該承載件10，而外露出該半導體元件11之作用面11a。
如第1D圖所示，形成一線路結構16於該封裝膠體14與該半導體元件11之作用面11a上，令該線路結構16電性連接該電極墊110。接著，形成一絕緣保護層18於該線路結構16上，且該絕緣保護層18外露該線路結構16之部分表面，以供結合如銲球之導電元件17。
如第1E圖所示，沿如第1D圖所示之切割路徑L進行切單製程，以獲取複數個晶片級封裝之半導體封裝件1。
惟，習知半導體封裝件1之製程中，該承載件10係為整版面(即量產尺寸)，且該承載件10僅於一側上設置該半導體元件11，故於形成封裝膠體14時，該承載件10因與該封裝膠體14熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)不匹配(mismatch)而容易發生熱應力不均勻之情況，致使熱循環(thermal cycle)時該承載件10產生翹曲(warpage)，進而導致發生植球(即該導電元件17)掉落、該導電元件17不沾錫(non-wetting)等問題。
再者，翹曲的情況亦會造成製程中之結構無法放入機台中、或造成該半導體元件11發生碎裂而使產品良率降低。
另外，該承載件10僅於單一側形成該些半導體封裝件1，致使產能(Throughput)低，因而導致該半導體封裝件1之生產成本極高。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝結構，係包括複數封裝單元，且各該封裝單元係包含：封裝層，係具有相對之第一表面與第二表面；至少一電子元件，係嵌設於該封裝層中；以及線路結構，係形成於該封裝層之第一表面上且電性連接該電子元件。
本發明復提供一種電子封裝結構之製法，係包括：提供一具有相對之第一側與第二側之承載件；設置複數電子元件於該承載件之第一側與第二側上，且形成封裝層於該承載件之第一側與第二側上，以令該封裝層包覆該些電子元件；以及形成線路結構於該封裝層上，且令該線結構部電性連接該些電子元件。
前述之製法中，復包括於形成該線路結構後，移除該承載件。
前述之電子封裝結構及其製法中，該承載件之第二側上方之佈設構造係與該承載件之第一側上方之佈設構造相同。
前述之電子封裝結構及其製法中，復包括形成複數導電元件於該線路結構上。
前述之電子封裝結構及其製法中，復包括形成複數導電柱於該封裝層中且電性連接該線路結構。
前述之電子封裝結構及其製法中，該電子元件具有相 對之作用面與非作用面，該作用面具有複數電極墊，該電極墊上係結合有導電體，且該導電體之端面係外露出該封裝層。
由上可知，本發明之電子封裝結構及其製法，主要藉由該承載件之第一側與第二側上均佈設有電子元件、封裝層與線路結構，而能平衡該承載件之第一側與第二側所受之應力，故相較於習知技術，本發明能防止該承載件發生翹曲。
再者，本發明因可於該承載件之第一側與第二側上進行電子封裝件之製作，故相較於習知技術，本發明可提升其產能，因而能大幅降低製作成本。
1‧‧‧半導體封裝件
10‧‧‧承載件
100‧‧‧熱化離形膠層
11‧‧‧半導體元件
11a,21a‧‧‧作用面
11b,21b‧‧‧非作用面
110,210‧‧‧電極墊
14‧‧‧封裝膠體
16‧‧‧線路結構
17,27‧‧‧導電元件
18‧‧‧絕緣保護層
2,3‧‧‧電子封裝結構
2a,3a‧‧‧電子封裝件
20‧‧‧承載件
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧金屬層
21‧‧‧電子元件
212‧‧‧導電體
214‧‧‧結合層
24‧‧‧封裝層
24a‧‧‧第一表面
24b‧‧‧第二表面
26‧‧‧線路結構
260,260’‧‧‧絕緣層
261‧‧‧線路重佈層
270‧‧‧凸塊底下金屬層
33‧‧‧導電柱
A‧‧‧封裝單元
X‧‧‧假想界線
L‧‧‧切割路徑
第1A至1E圖係為習知半導體封裝件之製法之剖面示意圖；第2A至2F圖係為本發明之電子封裝結構之製法之第一實施例的剖面示意圖，其中，第2F’圖係為對應第2F圖進行切單製程之剖面示意圖；以及第3A至3B圖係為本發明之電子封裝結構之製法之第二實施利的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小 等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝結構2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一具有相對之第一側20a與第二側20b的承載件20，其可選擇於該第一側20a與第二側20b上設有金屬層200。接著，於該第一側20a上設置複數電子元件21，再形成一封裝層24於該第一側20a上，以令該封裝層24包覆該電子元件21。
於本實施例中，該承載件20係為整版面(即量產尺寸)，且該承載件20係為絕緣板材，其上可塗佈形成有一離型層(圖略)，使該承載件20與該金屬層200之間設有該離型層。
再者，該電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該電子元件21 係為半導體晶片，其具有相對之作用面21a與非作用面21b，該電子元件21係以其非作用面21b藉由一結合層214黏固於該第一側20a上，而該作用面21a具有複數電極墊210，且於該電極墊210上係結合並電性連接複數導電體212。具體地，該導電體212係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
又，該封裝層24係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該第一側20a上。
另外，該封裝層24具有相對之第一表面24a與第二表面24b，其以該第二表面24b結合至該第一側20a上。
如第2B圖所示，於該承載件20之第二側20b上設置複數電子元件21，再形成一封裝層24於該第二側20b上，以令該封裝層24包覆該些電子元件21。
於本實施例中，係先於該第一側20a上設置該些電子元件21與該封裝層24，再於該第二側20b上設置該些電子元件21與該封裝層24。於另一實施例中，亦可於該承載件20之第一側20a與第二側20b上均設置該些電子元件21後，再形成該封裝層24於該承載件20之第一側20a與第二側20b上。
如第2C圖所示，藉由整平製程，令該封裝層24之第一表面24a齊平該導電體212之表面，使該導電體212之端面外露於該封裝層24之第一表面24a。
於本實施例中，該整平製程係藉由研磨方式，移除該封裝層24之部分材質(依需求，亦可移除該導電體212之部分材質)。
應可理解地，亦可於形成該封裝層24時，該導電體212即外露於該該封裝層24，則無需進行整平製程。
如第2D圖所示，形成一線路結構26於該封裝層24之第一表面24a上，且該線路結構26電性連接該些導電體212。
於本實施例中，該線路結構26係包括複數絕緣層260,260’、及設於該絕緣層260,260’上並電性連接該些導電體212之線路重佈層(redistribution layer，簡稱RDL)261，且最外層之絕緣層260’可作為防銲層，以令最外層之線路重佈層261部分表面外露於該防銲層。或者，該線路結構26亦可僅包括單一絕緣層260及單一線路重佈層261。
再者，形成該線路重佈層261之材質係為銅，且形成該絕緣層260,260’之材質係為如聚對二唑苯(PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)之介電材或如綠漆之防銲材。
又，該承載件20之第二側20b上方之佈設構造係與該承載件20之第一側20a上方之佈設構造相同。
另外，該封裝層24係定義出複數相鄰接之封裝單元A(如第2D圖所示之假想界線X)，且每一封裝單元A係包含至少一該電子元件21。
如第2E圖所示，移除該承載件20(及其上之離型層)，且保留該金屬層200。
如第2F圖所示，以例如蝕刻方式或其它方式移除該金屬層200，以外露該結合層214(或該電子元件21之非作用面21b)。接著，形成複數如銲球之導電元件27於最外層之線路重佈層261上，俾供後續接置如封裝結構或其它結構(如另一封裝件或晶片)之電子裝置(圖略)。
於本實施例中，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於最外層之線路重佈層261上，以利於結合該導電元件27。
再者，該電子封裝結構2定義有複數封裝單元A(即電子封裝件2a)，其中，各該封裝單元A(電子封裝件2a)中係具有至少一該電子元件21、包覆該電子元件21之封裝層24、以及設於該電子元件21與該封裝層24上之線路結構，亦即單一該電子封裝件2a中可依需求具有複數個該電子元件21。
又，於後續製程中可進行切單製程，以得到如第2F’圖所示之CSP電子封裝件2a。
因此，本發明之製法係藉由該承載件20之第一側20a與第二側20b上均佈設有電子元件21、封裝層24與線路結構26(較佳地，該承載件20之第二側20b上方之佈設構造與該承載件20之第一側20a上方之佈設構造相同)，而能平衡該承載件20之第一側20a與第二側20b所受之應力，故於熱循環時，能防止該承載件20翹曲，以避免發生 植球掉落或裂開等問題，且能避免該電子元件21發生碎裂，進而提升產品良率。
再者，本發明之製法因可於該承載件20之第一側20a與第二側20b上進行電子封裝件2a之製作，故相較於習知技術，本發明之產能可提升為習知製法之至少兩倍，因而能大幅降低製作成本。
第3A至3B圖係為本發明之電子封裝結構3之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於新增導電柱，故以下僅說明相異處，而不再贅述相同處。
如第3A圖所示，係於第2A圖之製程中，於該第一側20a上形成複數導電柱33，以令該封裝層24包覆該些導電柱33，且於第2B圖之製程中，於該第二側20b上形成複數導電柱33，以令該封裝層24包覆該些導電柱33。
於本實施例中，於第2C圖之整平製程中，該封裝層24之第一表面24a齊平該導電柱33之端面及導電體212之端面，使該導電柱33之端面及導電體212之端面外露於該封裝層24。例如，於整平製程中，可移除該導電柱33及導電體212之部分材質。
再者，於第2D圖之線路結構製程中，令該線路結構26之線路重佈層261電性連接該導電柱33及導電體212，其中，形成該導電柱33之材質係為如銅之金屬材或銲錫材。
又，於另一實施例中，亦可於第2C圖之整平製程後， 再形成貫穿該封裝層24之穿孔，之後形成金屬材於該穿孔中以作為該導電柱33。
如第3B圖所示，係如第2E及2F圖所示之製程，移除該承載件20(及其上之離型層)與該金屬層200，使該導電柱33之端面外露於該封裝層24之第二表面24b。接著，形成該些導電元件27於該線路結構26上。
於本實施例中，該電子封裝結構3係定義有複數電子封裝件3a，且單一該電子封裝件3a中係具有至少一該電子元件21。
因此，本發明之製法係藉由該承載件20之第一側20a與第二側20b上均佈設有電子元件21、導電柱33、封裝層24與線路結構26，而能平衡該承載件20之第一側20a與第二側20b所受之應力，故於熱循環時，能防止該承載件20翹曲，以避免發生植球掉落或裂開等問題，且能避免該電子元件21發生碎裂，進而提升產品良率。
再者，本發明之製法因可於該承載件20之第一側20a與第二側20b上進行電子封裝件3a之製作，故相較於習知技術，本發明之產能可提升為習知製法之兩倍，因而能大幅降低製作成本。
本發明提供一種電子封裝結構2,3，其包括複數封裝單元A(電子封裝件2a)，且各該封裝單元A係包含：一封裝層24、至少一電子元件21、以及一線路結構26。
所述之封裝層24係具有相對之第一表面24a與第二表面24b。
所述之電子元件21係嵌設於該封裝層24中，且該電子元件21之主動面上設有複數導電體212。
所述之線路結構26係形成於該封裝層24之第一表面24a上且電性連接該電子元件21之導電體212。
於一實施例中，該電子封裝結構2,3復包括具有相對之第一側20a與第二側20b之承載件20，係以其第一側20a結合於該封裝層24之第二表面24b上。例如，該承載件20之第二側20b上方之佈設構造係與該承載件20之第一側20a上方之佈設構造相同，亦即該承載件20之第二側20b上復形成有與該第一側20a相對應之封裝層24、電子元件21及線路結構26。
於一實施例中，該電子封裝結構2,3復包括複數導電元件27，係形成於該線路結構26上。
於一實施例中，該電子封裝結構3復包括複數導電柱33，係形成於該封裝層24中且電性連接該線路結構26。
綜上所述，本發明之電子封裝結構及其製法，係藉由該承載件之第一側與第二側上均進行該電子封裝件之製程，以防止該承載件於熱循環時發生翹曲，故能避免因承載件翹曲而所衍生之問題。
再者，本發明因可於該承載件之第一側與第二側上進行電子封裝件之製作，故可提升其產能，因而能降低製作成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可 在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (13)

  1. 一種電子封裝結構，係包括複數封裝單元，且各該封裝單元係包含：封裝層，係具有相對之第一表面與第二表面；至少一電子元件，係嵌設於該封裝層中；以及線路結構，係形成於該封裝層之第一表面上且電性連接該電子元件。
  2. 如申請專利範圍第1項所述之電子封裝結構，復包括具有相對之第一側與第二側之承載件，係以其第一側結合於該封裝層之第二表面上。
  3. 如申請專利範圍第2項所述之電子封裝結構，其中，該承載件之第二側上復形成有與該承載件之第一側相對應之封裝層、電子元件及線路結構。
  4. 如申請專利範圍第1項所述之電子封裝結構，復包括形成於該線路結構上之複數導電元件。
  5. 如申請專利範圍第1項所述之電子封裝結構，復包括形成於該封裝層中且電性連接該線路結構之複數導電柱。
  6. 如申請專利範圍第1項所述之電子封裝結構，其中，該電子元件具有相對之作用面與非作用面，該作用面具有複數電極墊，該電極墊上係結合有導電體，且該導電體之端面係外露出該封裝層。
  7. 一種電子封裝結構之製法，係包括：提供一具有相對之第一側與第二側之承載件；設置複數電子元件於該承載件之第一側與第二側 上，且形成封裝層於該承載件之第一側與第二側上，以令該封裝層包覆該些電子元件；以及形成線路結構於該封裝層上，且令該線路結構電性連接該些電子元件，以構成電子封裝結構。
  8. 如申請專利範圍第7項所述之電子封裝結構之製法，復包括於形成該線路結構後，移除該承載件。
  9. 如申請專利範圍第7項所述之電子封裝結構之製法，復包括形成複數導電元件於該線路結構上。
  10. 如申請專利範圍第7項所述之電子封裝結構之製法，復包括形成複數導電柱於該封裝層中，且令該線路結構電性連接至該導電柱。
  11. 如申請專利範圍第7項所述之電子封裝結構之製法，其中，該電子封裝結構定義有複數電子封裝件，各該電子封裝件係具有至少一該電子元件、包覆該電子元件之封裝層、以及設於該電子元件與該封裝層上之線路結構。
  12. 如申請專利範圍第11項所述之電子封裝結構之製法，復包括進行切單作業，以分離各該電子封裝件。
  13. 如申請專利範圍第7項所述之電子封裝結構之製法，其中，該電子元件具有相對之作用面與非作用面，該作用面具有複數電極墊，該電極墊上係結合有導電體，且該導電體之端面係外露出該封裝層。
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