TW201803124A - 形成於全域或局部隔離之基板上的三維鍺基半導體裝置（三） - Google Patents

形成於全域或局部隔離之基板上的三維鍺基半導體裝置（三） Download PDF

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Abstract

本案說明形成於全域或局部隔離之基板上的三維鍺基半導體裝置。例如，一半導體裝置包括一半導體基板。一絕緣結構設置於該半導體基板上。一三維含鍺本體設置於設置該絕緣結構上之一半導體釋放層上。該三維含鍺本體包括一通道區以及該通道區兩側上的源極/汲極區。該半導體釋放層位於該源極/汲極區下方但不位於該通道區下方。該半導體釋放層由不同於該三維含鍺本體之一半導體材料所組成。一閘極堆疊以設置於該絕緣結構上並與該半導體釋放層橫向相鄰之一部分來環繞該通道區。

Description

形成於全域或局部隔離之基板上的三維鍺基半導體裝置(三) 發明領域
本發明之實施例為半導體裝置之領域，而特別是，形成於全域或局部隔離之基板上的三維鍺基半導體裝置。
發明背景
過去數十年來，積體電路中之特徵定標已是不斷成長的半導體工業背後之驅動力量。定標至愈來愈小的特徵可增加半導體晶片之有限真實狀況上的功能單元之密度。例如，縮小的電晶體大小可允許一晶片上大量記憶體裝置的合併，導致可製造具有增加容量之產品。然而，驅使更大容量也是個議題。最佳化每一裝置之效能的需求變得更加重要。
積體電路裝置的製造中，裝置維度持續按比例縮小時，諸如三閘極電晶體之多閘極電晶體已變得更普遍。習知程序中，三閘極電晶體通常在成批矽基板或絕緣體上的矽基板上製造。某些實例中，由於成本較低且因其可有 較不複雜的三閘極製造程序，故偏好成批矽基板。其他實例中，由於三閘極電晶體之改善短通道的性能，故偏好絕緣體上的矽基板。
由全域隔離或局部隔離之絕緣體上的矽基板亦可用來製造環繞式閘極裝置。已嘗試許多不同的技術來製造該類三維度隔離通道裝置。然而，針對該類半導體裝置之隔離形成的區域上仍需顯著改善。
另一觀點中，已嘗試許多不同技術來改善電晶體之移動性。然而，針對半導體裝置之電子及/或電洞移動性改善的部分上仍需顯著改善。
依據本發明之一實施例，係特地提出一種積體電路結構，其包含：一半導體基板；一絕緣結構，其被設置在該半導體基板之上；一半導體層，其被設置在該絕緣結構上方且直接地被設置在該絕緣結構上；一半導體本體，其被設置在該半導體層上，該半導體本體包含一通道區及在該通道區的兩側上之源極/汲極區，其中該半導體層係在該源極/汲極區下方而並非在該通道區下方，該半導體層包含不同於該半導體本體之一半導體材料；以及一閘極堆疊，其以被設置於直接地在該通道區之下的該絕緣結構上並與該半導體層橫向相鄰之一部分來環繞該通道區。
100、200、300‧‧‧半導體結構
102、202、302‧‧‧半導體基板
105、305‧‧‧矽釋放層
105A、260、205A’、205B’‧‧‧區域
106、206、306‧‧‧包含鍺半導體本體
110、210、310‧‧‧硬罩層
112、212、416‧‧‧間隔件
120、220‧‧‧半導體底座
122、222‧‧‧隔離底座
123、223‧‧‧鳥喙部分
130、330‧‧‧介電型樣
132‧‧‧完全曝露部分
140、170、240、270、408‧‧‧閘極堆疊
142、242、342‧‧‧閘極介電層
144、244、344‧‧‧閘極
160‧‧‧源極與集極區
165‧‧‧閘極間隔件
205A‧‧‧底部矽釋放層
205B‧‧‧頂部矽釋放層
232、406‧‧‧通道區
304‧‧‧絕緣層
380‧‧‧鰭式切面
390‧‧‧多切面
400‧‧‧半導體裝置
402‧‧‧成批基板
404‧‧‧奈米線組
404A、404B、404C‧‧‧奈米線
410‧‧‧源極
412‧‧‧汲極
414‧‧‧接點
418‧‧‧半導體材料
430‧‧‧介電層
490‧‧‧半導體釋放層
500‧‧‧計算裝置
502‧‧‧母板
504‧‧‧處理器
506‧‧‧通訊晶片
L‧‧‧長度
圖1A至圖1K繪示根據本發明之一實施例，於製造一半導體裝置之一方法中的各種不同操作之橫截面圖。
圖2A至圖2K繪示根據本發明之一實施例，於製造一半導體裝置之另一方法中的各種不同操作之橫截面圖。
圖3A至圖3G繪示根據本發明之一實施例，於製造一半導體裝置之另一方法中的各種不同操作之橫截面圖。
圖4A繪示一根據本發明之一實施例，一奈米線基半導體結構之三維橫截面圖。
圖4B繪示一根據本發明之一實施例，如沿該a-a’軸，圖4A之奈米線基半導體結構的橫截面通道圖。
圖4C繪示一根據本發明之一實施例，如沿該b-b’軸，圖4A之奈米線基半導體結構的橫截面間隔件圖。
圖5繪示一根據本發明之一實施態樣的計算裝置。
較佳實施例之詳細說明
本案說明形成於全域或局部隔離之基板上的三維鍺基半導體裝置。下列說明中，提出諸如特定整合與材料狀態之若干特定細節，來提供對本發明之實施例的一完整了解。很明顯地對業界熟於此技者而言，本發明之實施例在無該等特定細節的情況下仍可加以實作。其他實例中，諸如積體電路設計布局之已知特徵不再詳細說明以避免造成對本發明之實施例不必要地混淆。此外，應了解圖式中所示之各種不同實施例為舉例解說的表示法而不需按 比例繪示。
本發明之一或更多實施例係針對矽鍺(SiGe)或鍺(Ge)三維度本體結構(例如，FIN)於隔離基板上之整合。例如，該類三維度包含鍺半導體本體可藉由使用一絕緣體上的矽(SOI)或一下方鰭式氧化(UFO)方法，在一下方的成批基板上、但與其隔離來製造。該包含鍺半導體本體本質上完全由鍺組成、或實質上可由鍺組成。於一實施例中，一包含鍺半導體本體可由至少50%的鍺組成，諸如SixGey(y>0.5)中，且可能大於70%的鍺。其他實施例中，該包含鍺半導體本體可由至少98%的鍺組成。於一實施例中，該包含鍺半導體本體針對電洞載子移動性，例如，於PMOS類型半導體裝置中係最適合或最佳的。
針對例如，14奈米節點與更小裝置的產生，本文所述之程序流程可應用在三閘極與鰭式場效電晶體中。一或更多實施例可包含一矽(Si)緩衝或釋放層上之矽鍺或鍺鰭式(例如，一包含鍺鰭式)的沉積，並在隨後程序中選擇性移除該矽緩衝或釋放層以允許一矽鍺或鍺鰭式環繞式閘極或者環繞式接點結構或裝置之製造。若有需要，一額外的矽緩衝層亦可在該鰭式頂部上沉積以作為一保護頂部層，而隨後可被選擇性移除。並非該矽釋放或緩衝層的所有部分皆必須從該包含鍺半導體本體下方移除，例如，某部分可保留在閘極間隔件下方。
一般而言，一或更多實施例係針對在一FIN結構上製造矽鍺或鍺材料的通道。為了利用完全未摻雜的通道 (例如，不具有次鰭式洩漏)以及將閘極誘發汲極洩漏(GIDL)或接面洩漏最小化，在一二氧化矽基板上具有一矽鍺或鍺FIN係有助益的。然而，矽鍺或鍺可不在二氧化矽上磊晶生長(例如，形成一類似SOI基板)。此外，下方鰭式氧化方法必須小心執行以避免形成來自接觸該矽鍺或鍺之氧化物。該類接觸可另外誘發矽鍺凝聚(例如，鍺的%非一致性)，針對電晶體效能而言，二氧化鍺或一氧化鍺的產生，兩者皆為相當不良的氧化物。
本文所述之實施例可包含一矽緩衝層(若來自一SOI基板)上或一矽晶圓(若EPI基板+UFO)上之矽鍺或鍺的沉積，並且隨後以一選擇性矽蝕刻程序來移除該矽層。該類方法可允許於該源極與汲極區(S/D)中之閘極及/或一環繞式接點結構中製造環繞式閘極鰭式結構的機會。
可使用各種不同的方法來製造形成於全域或局部隔離之基板上的三維鍺基半導體裝置。例如，下述圖3A至3G中，形成一包含鍺半導體本體層之前已形成一插入絕緣層。其他實施例中，諸如有關以下圖1A至1K與2A至2K所述之程序方案的情況中，包含鍺半導體本體形成之後可形成一插入絕緣層。因此，本發明之一或更多實施例係針對具有形成於一成批基板，諸如一成批單一晶態矽基板上之三維度包含鍺本體或主動區(例如，鰭式)的多個半導體裝置。該等多個裝置的其中之一或更多裝置可接受一下方鰭式氧化(UFO，下文中更詳細說明)程序來隔離、或至少限制該裝置遠離該下方成批基板。因此，一或更多實施例包括 使用一選擇性(對照全域)UFO程序的製造程序來提供目標裝置選擇性的基板隔離。然而，其他實施例係針對具有形成於一全域絕緣基板上之三維度包含鍺本體或主動區的多個半導體裝置。
此外，某些實施例中，諸如有關以下圖1A至1K、2A至2K以及3A至3G所述之程序方案的情況，一包含鍺半導體本體層之一部分釋放、允許，例如，環繞式閘極半導體裝置的形成之後即可製造一閘極。因此，專注於實施例之一環繞式閘極方面及/或本發明之實施例的環繞式接點方面，可取得不同的方法來提供環繞一通道區域之一閘極或環繞一源極/汲極區之一接點、或兩者皆提供。此外，該環繞式閘極與環繞式接點結構預期可改善短通道的效能以及電晶體接點電阻(例如，降低R外部)。就本身而言，本文說明了高效能、低洩漏電晶體技術的方法。
於使用一UFO方法之一第一範例中，圖1A至1K繪示根據本發明之一實施例，於製造一三維度包含鍺半導體裝置之一方法中的各種不同操作之橫截面圖。參照圖1A，一開始半導體結構100包括包含鍺半導體本體106，諸如設置在一半導體基板102，諸如一成批矽基板上之鍺(Ge)或矽鍺(SiGe)鰭式半導體。一硬罩層110，諸如一氮化矽硬罩層，可設置在該包含鍺半導體本體106上。如圖1B中描繪，間隔件112，諸如氮化矽間隔件，可例如，由保角層沉積與深蝕刻來沿該包含鍺半導體本體106之側牆形成。參照圖1C，可移除該基板102之曝露部分來於該半導體本體106 下方提供半導體底座120。例如，該包含鍺半導體本體106由氮化矽硬罩層與間隔件來保護的情況中，該矽半導體底座120可被選擇性形成而不會對該包含鍺半導體本體106造成衝擊。如圖1D中描繪，該半導體底座120之後被氧化以形成具有鳥喙部分123之隔離底座122。亦如圖1D中描繪，氧化亦可發生在該剩餘基板102之頂部。然而，該半導體底座120之上半部的氧化並不完全(例如，造成鳥喙部分123)，留下矽釋放層105。參照圖1E，該等間隔件與硬罩可被移除來剩餘隔離底座122/123、矽釋放層105、以及包含鍺半導體本體106。如圖1F中描繪，將本說明之剩餘部分專注於只有一個包含鍺半導體本體106，可形成一介電型樣130來環繞該半導體本體106、矽釋放層105、以及隔離底座122/123，例如，一層次間介電(ILD)型樣。如圖1G中描繪，例如，藉由使用一HF解決方案來移除該氧化物，該隔離底座122之鳥喙部分123之後可被移除。應了解該剩餘隔離底座122之一部分亦可被腐蝕。參照圖1H，可選擇性移除該矽釋放層105之一部分以便在隔離底座122上提供該包含鍺半導體本體106之一完全曝露部分132。例如，於一實施例中，該包含鍺半導體本體106之通道區下方的矽釋放層105的部分可被移除，例如，以最終允許一環繞式閘極結構的形成。另一實施例中，該包含鍺半導體本體106之源極/汲極區下方的矽釋放層105的部分可被移除，例如，以最終允許一環繞式接點結構的形成。另一實施例中，一程序流程中之不同階段中，該包含鍺半導體本體106之通道區下方的矽釋放層 105的部分可被移除，而該包含鍺半導體本體106之源極/汲極區下方的矽釋放層105的部分可被移除，例如，以最終允許一環繞式閘極以及一環繞式接點結構的形成。使用該第一情況來作為一範例，如圖1I中描繪，一閘極堆疊140於圖1H之結構中形成以提供一環繞式閘極結構140。該閘極堆疊140包括環繞該包含鍺半導體本體106之通道區132的一閘極介電層142與一閘極144材料。該程序流程中之不同階段中，如圖1J中描繪，該源極與汲極區160下方之矽釋放層105的部分可被移除以允許一環繞式接點結構的最終形成。參照圖1K，該閘極堆疊140並非永久的情況中，該閘極堆疊可以一永久的閘極堆疊170，諸如一高k值與金屬閘極堆疊來替代。
應了解上述圖1E之後，可選擇圖1F至1J中所示之操作的不同組合來處理。例如，該包含鍺半導體本體106之源極與汲極區可以磊晶區來替代。此外，區域160下方之矽釋放層105的部分不需移除。再者，參照圖1J來作為一範例，可保持來自處理之人為因素。如一範例中，該矽釋放層105之區域105A可保持在閘極間隔件165下方。總之，於一般實施例中，圖1A至1K繪示一犧牲矽層僅用於一包含鍺鰭式結構的底部之一示範程序流程。圖1J與1K代表該鰭式切面(1J)與多切面(1K)橫截面圖間之一比較，其中前者顯示剩餘在該間隔件下方之矽層以及於該源極與汲極區之結構附近建立一溝槽接點環繞以降低外部電阻的可能性。
再次參照圖1D，於一實施例中，該半導體底座 120之曝露部分被“下方鰭式氧化”(UFO)氧化以形成該隔離底座122。於一實施例中，若一相同或類似材料被氧化時需要使用間隔件，若使用非類似材料時甚至可包括使用間隔件。於一實施例中，一氧化空氣或一相鄰氧化材料可用於UFO。然而，另一實施例中，可使用氧氣植入。某些實施例中，UFO前一材料之一部分會凹入，此可在氧化期間減少所謂鳥喙形成的範圍。因此，該氧化可藉由首次凹入、或藉由氧氣植入、或其一組合來直接執行。另一實施例中，不使用UFO，該鰭式之底部的一材料(例如，一額外鰭式材料沉積之前先前已沉積在該矽晶圓上的一材料，諸如一矽基板上之矽鍺)之選擇性移除可被執行，並以一介電材料，諸如氧化矽或氮化矽來替代。該UFO情況或該選擇性材料移除的情況，再氧化或材料替代被執行之位置可加以改變。例如，於一該類實施例中，該再氧化或材料移除可在一底切位置、一替代閘極操作、或一透通接點操作、或其一組合中實現後閘極蝕刻、後間隔件蝕刻。
再次參照圖1H，於一實施例中，該矽釋放層105之一部分可以選擇性移除該矽釋放層105部分而不蝕刻該包含鍺本體106之一濕蝕刻來選擇性蝕刻。蝕刻化學物，諸如，包括例如氫氧化銨與氫氧化鉀之水氫氧化物，可用來選擇性蝕刻該矽。於是，一矽層可從一矽鍺或鍺鰭式結構中移除。
再次參照圖1F至1K，閘極堆疊結構可由一替代閘極程序來製造。該類方案中，諸如多晶矽或氮化矽導柱 材料之虛擬閘極材料可被移除並以永久的閘極材料取代。一該類實施例中，相對於從先前處理中實現，一永久的閘介電層亦可於該程序中形成。於一實施例中，虛擬閘極可由一乾蝕刻或濕蝕刻程序來移除。於一實施例中，虛擬閘極可由多晶矽或非晶矽所組成並以包含SF6之一乾蝕刻程序來移除。另一實施例中，虛擬閘極可由多晶矽或非晶矽所組成並以包含水成NH4OH或氫氧化四甲銨之一濕蝕刻程序來移除。於一實施例中，虛擬閘極可由氮化矽所組成並以包括水成磷酸之一濕蝕刻來移除。
於使用一UFO方法之一第二範例中，圖2A至2K繪示根據本發明之一實施例，於製造一三維度包含鍺半導體裝置之一方法中的各種不同操作之橫截面圖。參照圖2A，一開始半導體結構200包括包含鍺半導體本體206，諸如設置在一半導體基板202，諸如一成批矽基板上之鍺(Ge)或矽鍺(SiGe)鰭式半導體。諸如一頂部矽釋放層之一頂部半導體釋放層205B可設置在該包含鍺半導體本體206上。一硬罩層210，諸如一氮化矽硬罩層，可設置在該包含鍺半導體本體206上。如圖2B中描繪，間隔件212，諸如氮化矽間隔件，可例如，由保角層沉積與深蝕刻來沿該包含鍺半導體本體206之側牆形成。參照圖2C，可移除該基板202之曝露部分來於該半導體本體206下方提供半導體底座220。例如，該包含鍺半導體本體206由氮化矽硬罩層與間隔件來保護的情況中，該矽半導體底座220可被選擇性形成而不會對該包含鍺半導體本體206造成衝擊。如圖2D中描繪，該半導 體底座220之後被氧化以形成具有鳥喙部分223之隔離底座222。亦如圖2D中描繪，氧化亦可發生在該剩餘基板202之頂部。然而，該半導體底座220之上半部的氧化並不完全(例如，造成鳥喙部分223)，留下底部矽釋放層205A。參照圖2E，該等間隔件與硬罩可被移除來剩餘隔離底座222/223、底部矽釋放層205A、頂部矽釋放層205B、以及包含鍺半導體本體206。如圖2F中描繪，將本說明之剩餘部分專注於只有一個包含鍺半導體本體206，可形成一介電型樣230來環繞該半導體本體206、矽釋放層205A與205B、以及隔離底座222/223，例如，一層次間介電(ILD)型樣。如圖2G中描繪，例如，藉由使用一HF解決方案來移除該氧化物，該隔離底座222之鳥喙部分223之後可被移除。應了解該剩餘隔離底座222之一部分亦可被腐蝕。參照圖2H，可選擇性移除該矽釋放層205A與205B之一部分以便在隔離底座222上提供該包含鍺半導體本體206之一完全曝露部分232。例如，於一實施例中，該包含鍺半導體本體206之通道區下方與上方的矽釋放層205A與205B的部分可被移除，例如，以最終允許一環繞式閘極結構的形成。另一實施例中，該包含鍺半導體本體206之源極/汲極區下方與上方的矽釋放層205A與205B的部分可被移除，例如，以最終允許一環繞式接點結構的形成。另一實施例中，一程序流程中之不同階段中，該包含鍺半導體本體206之通道區下方與上方的矽釋放層205A與205B的部分可被移除，而該包含鍺半導體本體206之源極/汲極區下方與上方的矽釋放層205A與205B的部分 可被移除，例如，以最終允許一環繞式閘極以及一環繞式接點結構的形成。使用該第一情況來作為一範例，如圖2I中描繪，一閘極堆疊240於圖2H之結構中形成以提供一環繞式閘極結構240。該閘極堆疊240包括環繞該包含鍺半導體本體206之通道區232的一閘極介電層242與一閘極244材料。該程序流程中之不同階段中，如圖2J中描繪，該源極與汲極區260下方與上方之矽釋放層205A與205B的部分可被移除以允許一環繞式接點結構的最終形成。參照圖2K，該閘極堆疊240並非永久的情況中，該閘極堆疊可以一永久的閘極堆疊270，諸如一高k值與金屬閘極堆疊來替代。
應了解上述圖2E之後，可選擇圖2F至2K中所示之操作的不同組合來處理。例如，該包含鍺半導體本體206之源極與汲極區可以磊晶區來替代。此外，區域260下方與上方之矽釋放層205A與205B的部分不需移除。再者，參照圖2J來作為一範例，可保持來自處理之人為因素。如一範例中，該矽釋放層205A與205B之區域205A’與205B’可保持在閘極間隔件265下方。總之，於一般實施例中，圖2A至2K繪示一犧牲矽層用於一包含鍺鰭式結構的頂部與底部兩者之一示範程序流程。圖2J與2K代表該鰭式切面(2J)與多切面(2K)橫截面圖間之一比較，其中前者顯示剩餘在該間隔件下方之矽層以及於該源極與汲極區之結構附近建立一溝槽接點環繞以降低外部電阻的可能性。
於使用已形成埋藏氧化物方法之一範例中，圖3A至3G繪示根據本發明之一實施例，於製造一半導體裝置 之另一方法中的各種不同操作之橫截面圖。參照圖3A，一開始半導體結構300包括包含鍺半導體本體306，諸如設置在一半導體釋放層305，諸如一矽釋放層之矽鍺或鍺鰭式半導體。該矽釋放層305可設置在一絕緣層304上，諸如一絕緣體上的矽(SOI)基板之一埋藏二氧化矽層。該絕緣層304可設置在一基板302，諸如一矽基板上。一硬罩層310，諸如一氮化矽硬罩層，可設置在該包含鍺半導體本體306上。如圖3B中描繪，該矽釋放層305可，例如，由一乾蝕刻程序來型樣化以曝露絕緣層304。如圖3C中描繪，將本說明之剩餘部分專注於只有一個包含鍺半導體本體306，該硬罩310可被移除而形成一介電型樣330來環繞該半導體本體306與矽釋放層305，例如，一層次間介電(ILD)型樣。雖然未於圖3C中描繪，但此階段之前或之後，亦可執行源極與汲極替代及/或一替代閘極程序。參照圖3D，可移除該矽釋放層305(與諸如有關圖2A至2K說明，若存在之頂部矽釋放層)。之後，如圖3E中描繪，可形成一閘極介電層342與金屬閘極344。個別參照圖3F與3G(後者為圖3E之複製)，其提供該鰭式切面380與多切面390視圖間之一比較。該前視圖中，該源極與汲極(S/D)區中可具有在附近建立一溝槽接點環繞的可能性。其他特徵可如上述有關圖1J/1K與2J/2K中說明。
應了解額外的線路結構(諸如以下有關圖4A至4C說明)亦可相關以上圖1A至1K、2A至2K以及3A至3G中說明與描繪的鰭式結構來製造。如一範例中，圖4A繪示一根據本發明之一實施例，一奈米線基半導體結構之三維橫截 面圖。圖4B繪示一如沿該a-a’軸，圖4A之奈米線基半導體結構的橫截面通道圖。圖4C繪示一如沿該b-b’軸，圖4A之奈米線基半導體結構的橫截面間隔件圖。
參照圖4A，一半導體裝置400包括設置於一基板402上之一或更多垂直堆疊奈米線(404組合)。本文之實施例係針對單一線路裝置與多線路裝置兩者。如一範例中，其顯示具有奈米線404A、404B與404C之一三奈米線基裝置以作為舉例解說。為方便說明，奈米線404A可用來作為說明中專注於僅有一條奈米線之一範例。應了解其說明一條奈米線之屬性，根據多條奈米線之實施例可具有與該等奈米線之每一條相同的屬性。
該等奈米線404之每一條包括設置於該奈米線之一包含鍺通道區406。該包含鍺通道區406具有一長度(L)。參照圖4B，該包含鍺通道區亦具有與該長度(L)正交之一界限。參照圖4A與圖4B兩者，一閘極堆疊408環繞奈米線404C與404B之該每一包含鍺通道區406的整個界限。於一實施例中，(上文更詳細說明之)一半導體釋放層490部分並不存在奈米線404A之包含鍺通道區406下方，而該裝置400因此為有關該第一奈米線404A之一環繞式閘極裝置。而另一實施例中，該半導體釋放層490部分存在奈米線404A之包含鍺通道區406下方，而該裝置400因此不是有關該第一奈米線404A之一環繞式閘極裝置。該閘極堆疊408包括一閘極以及設置在該包含鍺通道區406與該閘極間之一閘極介電層(未顯示)。
再次參照圖4A，該等奈米線404之每一條亦包括源極與汲極區410與412，可能是包含鍺源極與汲極區，其設置在該包含鍺通道區406之每一側上的奈米線。一對接點414設置於該等源極/汲極區410/412上。參照圖4A與圖4B兩者，該成對接點414設置於該等源極/汲極區410/412上。於一實施例中，(上文中更詳細說明之)一半導體釋放層490部分並不存在奈米線404A之源極或汲極區410或412下方，而該裝置400因此為有關該第一奈米線404A之一環繞式接點裝置。而另一實施例中，該半導體釋放層490部分存在奈米線404A之源極或汲極區410或412下方，而該裝置400因此不是有關該第一奈米線404A之一環繞式接點裝置。
再次參照圖4A，於一實施例中，該半導體裝置400更包括一對間隔件416。該間隔件416設置於該閘極堆疊408與該成對接點414之間。如上所述，至少某些實施例中，該包含鍺通道區與該等源極/汲極區可作成分開的。然而，並非該等奈米線404之所有區域需為分開的、或甚至作成分開的。例如，參照圖4C，奈米線404A至404C於間隔件416下方的位置為不分開。於一實施例中，奈米線404A至404C之堆疊於其之間具有插入的半導體材料418，諸如矽鍺或鍺奈米線之間插入矽，反之亦然。於一實施例中，該底部奈米線404A仍與一半導體釋放層490部分接觸。因此，於一實施例中，該等一或兩個間隔件下方之多條垂直堆疊奈米線的一部分為不分開。
該半導體釋放層490可為諸如上文所述之釋放層 105/205/305的一層次(或其殘餘)。於一實施例中，該半導體釋放層490可由矽組成而該覆蓋奈米線404A由矽鍺或鍺組成。於一實施例中，該半導體釋放層490之一部分可從奈米線404A之包含鍺通道區下方移除，而一環繞式閘極結構可得以形成。於一實施例中，該半導體釋放層490之一部分可從奈米線404A之源極與閘極區下方移除，而一環繞式接點結構可得以形成。於一實施例中，該半導體釋放層490之一部分可從奈米線404A之通道以及源極與閘極區下方移除，而一環繞式閘極結構與一環繞式接點結構兩者可得以形成。
根據本發明之一實施例，該半導體裝置400之一或更多奈米線404A至404C為單軸應變奈米線。因此，如圖4A所繪示，一半導體裝置可從一單一單軸應變奈米線(例如，404A)或從多條垂直堆疊的單軸應變奈米線(404A至404C)來製造。該單軸應變奈米線或多條奈米線可為具有張力應變或壓縮應變之單軸應變。於一實施例中，一壓縮單軸應變奈米線具有由矽鍺(SixGey，其中0<x<100，而0<y<100)或鍺組成之一通道區。於一實施例中，一PMOS半導體裝置可從具有該單軸壓縮應變之一奈米線來製造。
參照圖4A至4C，該半導體裝置400更包括設置於一成批基板402與該等奈米線404A至404C間之一介電層430。於一實施例中，該介電層430可在一基板402上有效持續並為一總體絕緣層。於一實施例中，該介電層430可由諸如，但不局限於，二氧化矽、氮氧化矽或氮化矽之一介電 材料所組成。其他實施例中，該等奈米線404A至404C可由一隔離底座與一成批基板402隔離，例如，其可局部隔離。該隔離底座可由適合將該奈米線404A之至少一部分而非全部與該成批基板402作電氣隔離之一材料所組成。例如，於一實施例中，該隔離底座可由諸如，但不局限於，二氧化矽、氮氧化矽或氮化矽之一介電材料所組成。於一實施例中，該隔離底座可由該成批基板402之半導體材料的一氧化物所組成。
於一實施例中，該術語“隔離底座”係用來傳達於一給定時間形成之一分開的隔離結構，例如，僅於一通道區下方形成之一分開結構、或僅於一對源極與汲極區下方形成之一對分開結構、或於一通道區下方以及一對源極與汲極區下方形成之一對分開結構。其他實施例中，該術語“隔離底座”係用來傳達於不同時間形成之一隔離結構的組合，例如，於一通道區下方形成之一分開結構與於一不同時間、於一對源極與汲極區下方形成之一對分開結構組合。
成批基板402可由可抵擋一製造程序之一半導體材料所組成。於一實施例中，成批基板402可由摻雜一電荷載子，諸如但不局限於磷、砷、硼或其一組合之一結晶矽、矽/鍺或鍺層所組成。於一實施例中，成批基板402中之矽原子濃度大於97%。其他實施例中，成批基板402由於一分開的結晶基板頂部生長之一磊晶層所組成，例如，於一硼摻雜成批矽單晶基板頂部生長之一矽磊晶層。成批基板402 可替代地由一群組III-V之材料所組成。於一實施例中，成批基板402可由一群組III-V之材料所組成，諸如，但不局限於，氮化鎵、磷化鎵、砷化稼、磷化銦、銻化銦、銦稼砷、鋁稼砷、銦稼磷、或其組合。於一實施例中，成批基板402可由一III-V之材料所組成而該電荷載子摻雜雜質原子為諸如，但不局限於，碳、矽、鍺、氧、硫、硒或碲。其他實施例中，成批基板402可未摻雜或僅輕度摻雜。
於一實施例中，閘極堆疊408之閘極可由一金屬閘極所組成而該閘極介電層由一高k值材料所組成。例如，於一實施例中，該閘極介電層由一材料，諸如，但不局限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、過氧化鉭鈧、鉛鋅鈮、或其一組合所組成。此外，閘極介電層之一部分可包括從該等半導體奈米線404A至404C之有些外層形成的一層自然氧化物。於一實施例中，該閘極介電層可由一頂部高k值部分以及由一半導體材料之一氧化物的一較低部分所組成。於一實施例中，該閘極介電層可由氧化鉿之一頂部部分以及氧化矽或氮氧化矽之一底部部分所組成。
於一實施例中，該閘極可由一金屬層，諸如，但不局限於，金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或傳導金屬氧化物所組成。於一特定實施例中，該閘極可由於一金屬工作函數設定層上形成之一非工作函數設定填充材 料所組成。
於一實施例中，該等接點414可從一金屬種類來製造。該等金屬種類可為一純金屬，諸如鎳或鈷、或可為一合金，諸如一金屬-金屬合金或一金屬-半導體合金(例如，諸如一矽化物材料)。於一實施例中，間隔件416可由一絕緣介電材料，諸如，但不局限於，氧化矽、氮氧化矽或氮化矽所組成。
半導體裝置400可為併入一閘極、一或更多通道區以及一或更多對源極/汲極區之任何半導體裝置。於一實施例中，半導體裝置400為諸如，但不局限於，一MOS-FET、一記憶體電晶體、或一微機電系統(MEMS)。於一實施例中，半導體裝置400為一三維度MOS-FET以及為一單獨裝置或為多個巢狀裝置中之一裝置。如針對一典型積體電路所體認，兩個N與P通道電晶體可於一單一基板上製造以形成一CMOS積體電路。
雖然上述該裝置400係針對一單一裝置，例如，一NMOS或一PMOS裝置，但亦可形成一CMOS結構來包括設置於該相同基板上或上方之兩個NMOS與PMOS通道裝置。然而，多個該類NMOS裝置可製造來具有不同的半導體本體高度及/或可與一下方成批基板隔離或與其耦合。同樣地，多個該類PMOS裝置可製造來具有不同的半導體本體高度及/或可與一下方成批基板隔離或與其耦合。再者，未顯示之額外程序可包括諸如後端互連形成與半導體晶粒封裝體之程序操作。
一CMOS結構亦可形成來包括設置於該相同基板上或上方之兩個NMOS與PMOS奈米線基裝置。奈米線/奈米色帶結構可藉由從多層晶膜堆疊來選擇性蝕刻犧牲層來形成。該等晶膜層可用來作為一通道或可選擇性移除以形成環繞式閘極結構之一間隙。晶膜線路下方之隔離層可提供電氣隔離並形成環繞式閘極之一底部間隙。最容易的CMOS整合方案使用以相同材料製造之N/PMOS通道。此程序較容易製造因其使用一單一選擇性蝕刻。然而，應需要應變技術來促進裝置效能。根據本發明之一實施例，一開始材料堆疊之唯一特徵係用來整合將較高移動性最佳化之不同的NMOS與PMOS通道材料。例如，於一實施例中，一NMOS裝置之一犧牲層用來作為一PMOS通道而一PMOS裝置之一犧牲層用來作為一NMOS通道。因為處理期間該犧牲層可被移除，故可達成通道材料的單獨選擇與最佳化。
一般而言，本文所述之一或更多實施例可被執行來改善，例如，14奈米與更小節點產品的效能並減少待用洩漏。待用洩漏的減少對具有極度迫切的待用電力需求之晶載系統(SOC)產品而言特別重要。此外，其他或相同的實施例可利用使用一電洞載子通道材料之矽鍺或鍺的通道材料工程之較高移動性的特性。此外，可期待該等環繞式閘極及/或環繞式接點的結構來改善短通道效能與電晶體接點阻抗。
本發明之一或更多實施例係針對改善PMOS電晶體之通道移動性。移動性可使用例如，該通道區中之一 包含鍺半導體材料來改善。因此，本文所述之一或更多方法可提供PMOS電晶體該通道區中之適當的高移動性材料。於一實施例中，可提供包含鍺PMOS環繞式閘極裝置。
圖5繪示一根據本發明之一實施態樣的計算裝置500。該計算裝置500容裝一母板502。該母板502可包括若干構件，包括但不局限於一處理器504與至少一通訊晶片506。該處理器504實體上與電氣上耦合至該母板502。某些實施態樣中，該至少一通訊晶片506亦實體上與電氣上耦合至該母板502。其他實施態樣中，該通訊晶片506為該處理器504的一部分。
計算裝置500根據其應用可包括實體上與電氣上耦合或不耦合至該母板502之其他構件。該等其他構件包括，但不局限於，依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快取記憶體、一圖形處理器、一數位信號處理器、一密碼處理器、一晶片組、一天線、一顯示器、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一聲響編譯碼器、一視訊編譯碼器、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一加速器、一陀螺儀、一揚聲器、一鏡頭、以及一大量儲存裝置(諸如硬碟機、光碟(CD)、多樣化數位光碟(DVD)、等等)。
該通訊晶片506可將往返該計算裝置500之資料的轉移之無線通訊賦能。該術語“無線”與其衍生名詞可用來說明電路、裝置、系統、方法、技術、通訊通道、等等，其可透過使用調變電磁輻射透過一非固態媒體來傳達 資料。雖然某些實施例中相關聯裝置可能不包含任何線路，但該術語並不暗示其不包含任何線路。該通訊晶片506可執行若干無線標準或協定的任何一個，包括但不局限於，WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生協定、以及如3G、4G、5G、等等所指定的任何其他無線協定。該計算裝置500可包括多個通訊晶片506。例如，一第一通訊晶片506可專屬於諸如Wi-Fi與藍芽之較短程無線通訊，而一第二通訊晶片506可專屬於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等之較長程無線通訊。
該計算裝置500之處理器504包括封裝於該處理器504中之一積體電路晶粒。本發明之實施態樣中，該處理器之積體電路晶粒包括一或更多裝置，諸如根據本發明之實施態樣建立的MOS-FET電晶體。該術語“處理器”可參照為處理來自暫存器及/或記憶體之電子資料以便將該電子資料轉換為可儲存於暫存器及/或記憶體之其他電子資料的任何裝置或一裝置的一部分。
該通訊晶片506亦包括封裝於該通訊晶片506中之一積體電路晶粒。根據本發明之其他實施態樣，該通訊晶片之積體電路晶粒包括一或更多裝置，諸如根據本發明之實施態樣建立的MOS-FET電晶體。
其他實施態樣中，容裝於該計算裝置500中之其 他構件可包含一積體電路晶粒，其包括一或更多裝置，諸如根據本發明之實施態樣建立的MOS-FET電晶體。
各種不同實施態樣中，該計算裝置500可為一膝上型電腦、一輕薄筆電、一筆記型電腦、一超輕薄筆電、一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超級行動PC、一行動電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一螢幕、一轉頻器、一娛樂控制單元、一數位相機、一可攜式音樂播放器、或一數位視訊記錄器。其他實施態樣中，該計算裝置500可為處理資料之任何其他電子裝置。
因此，本發明之實施例包括形成於全域或局部隔離之基板上的三維鍺基半導體裝置。
於一實施例中，一種半導體裝置包括半導體基板。一絕緣結構設置於該半導體基板上。一三維含鍺本體設置於設置該絕緣結構上之一半導體釋放層上。該三維含鍺本體包括一通道區以及該通道區兩側上的源極/汲極區。該半導體釋放層位於該源極/汲極區下方但不位於該通道區下方。該半導體釋放層由不同於該三維含鍺本體之一半導體材料所組成。一閘極堆疊以設置於該絕緣結構上並與該半導體釋放層橫向相鄰之一部分來環繞該通道區。
於一實施例中，該絕緣結構包括一全域絕緣層。
於一實施例中，該絕緣結構包括一或更多隔離底座。
於一實施例中，該半導體釋放層本質上完全由矽 所組成，而該三維含鍺本體由大於約50%的鍺所組成。
於一實施例中，該三維含鍺本體由大於約70%的鍺所組成。
於一實施例中，該半導體結構更包括一對絕緣間隔件。一間隔件設置於該閘極與該源極區之間。另一間隔件設置於該閘極與該汲極區之間。該半導體釋放層於該成對間隔件之每一個下方延伸。
於一實施例中，該半導體結構更包括一對傳導接點。一接點設置於該源極區上並部分地將其環繞。另一接點設置於該汲極區上並部分地將其環繞。
於一實施例中，該半導體結構更包括一或更多以一垂直安排設置在該三維含鍺本體上之奈米線。該閘極堆疊環繞該一或更多奈米線之每一條的一通道區。
於一實施例中，該閘極堆疊包括一高k值閘介電層與一金屬閘極。
於一實施例中，一半導體裝置包括一半導體基板。一絕緣結構設置於該半導體基板上。一三維含鍺本體設置於設置該絕緣結構上之一半導體釋放層上。該三維含鍺本體包括一通道區以及該通道區兩側上的源極/汲極區。該半導體釋放層位於該通道區下方但不位於該源極/汲極區下方。該半導體釋放層由不同於該三維含鍺本體之一半導體材料所組成。一閘極堆疊部分環繞該通道區。其中包括一對傳導接點。一接點設置於該源極區上並將其環繞。另一接點設置於該汲極區上並將其環繞。該成對接點 之每一個的一部分設置於該絕緣結構上並與該半導體釋放層橫向相鄰。
於一實施例中，該絕緣結構包括一全域絕緣層。
於一實施例中，該絕緣結構包括一或更多隔離底座。
於一實施例中，該半導體釋放層本質上由矽所組成。該三維含鍺本體由大於約50%的鍺所組成。
於一實施例中，該三維含鍺本體由大於約70%的鍺所組成。
於一實施例中，該半導體結構更包括一對絕緣間隔件。一間隔件設置於該閘極與該源極區之間。另一間隔件設置於該閘極與該汲極區之間。該半導體釋放層於該成對間隔件之每一個下方延伸。
於一實施例中，該半導體結構更包括一或更多以一垂直安排設置在該三維含鍺本體上之奈米線。該閘極堆疊環繞該一或更多奈米線之每一條的一通道區。
於一實施例中，該閘極堆疊包括一高k值閘介電層與一金屬閘極。
於一實施例中，一半導體裝置包括一半導體基板。一絕緣結構設置於該半導體基板上。一三維含鍺本體設置於設置該絕緣結構上之一半導體釋放層上。該三維含鍺本體包括一通道區以及該通道區兩側上的源極/汲極區。該半導體釋放層不位於該通道區下方且不位於該源極/汲極區下方。該半導體釋放層由不同於該三維含鍺本體之 一半導體材料所組成。一閘極堆疊以設置於該絕緣結構上之一部分來環繞該通道區。其中包括一對傳導接點。一接點設置於該源極區上並將其環繞。另一接點設置於該汲極區上並將其環繞。該成對接點之每一個的一部分設置於該絕緣結構上。其中包括一對絕緣間隔件。一間隔件設置於該閘極與該源極區之間。另一間隔件設置於該閘極與該汲極區之間。該半導體釋放層設置於該成對間隔件之每一個下方並與該閘極堆疊之一部分以及該等傳導接點之每一個的一部分橫向相鄰。
於一實施例中，該絕緣結構包括一全域絕緣層。
於一實施例中，該絕緣結構包括一或更多隔離底座。
於一實施例中，該半導體釋放層本質上由矽所組成。該三維含鍺本體由大於約50%的鍺所組成。
於一實施例中，該三維含鍺本體由大於約70%的鍺所組成。
於一實施例中，該半導體結構更包括一或更多以一垂直安排設置在該三維含鍺本體上之奈米線。該閘極堆疊環繞該一或更多奈米線之每一條的一通道區。
於一實施例中，該閘極堆疊包括一高k值閘介電層與一金屬閘極。
於一實施例中，一種製造一半導體裝置之方法包括於設置在一半導體基板上之半導體釋放層上形成一三維含鍺半導體結構。該半導體釋放層由不同於該三維含鍺半 導體結構之一半導體材料所組成。該方法亦包括將該三維含鍺半導體結構與該半導體基板絕緣。該方法亦包括，隨後，移除該半導體釋放層之一部分。該方法亦包括形成一閘極堆疊，其至少部分環繞該三維含鍺半導體結構之一通道區。該方法亦包括形成一對傳導接點，一接點至少部分環繞該三維含鍺半導體結構之一源極區，而另一接點至少部分環繞該三維含鍺半導體結構之一汲極區。
於一實施例中，將該三維含鍺半導體結構絕緣包括在該半導體基板上提供一全域絕緣層。
於一實施例中，將該三維含鍺半導體結構絕緣包括形成一或更多隔離底座。
於一實施例中，形成該閘極堆疊包括使用一替代閘極程序。於一實施例中，移除該半導體釋放層之一部分包括移除該通道區與該半導體基板間之一部分，而該閘極堆疊環繞該通道區。
於一實施例中，移除該半導體釋放層之一部分包括移除該源極與汲極區以及該半導體基板間之一部分，而該一接點環繞該源極區而另一接點環繞該汲極區。
100‧‧‧半導體結構
102‧‧‧半導體基板
106‧‧‧包含鍺半導體本體
110‧‧‧硬罩層

Claims (20)

  1. 一種積體電路結構，其包含：一半導體基板；一絕緣結構，其被設置在該半導體基板之上；一半導體層，其被設置在該絕緣結構上方且直接地被設置在該絕緣結構上；一半導體本體，其被設置在該半導體層上，該半導體本體包含一通道區及在該通道區的兩側上之源極/汲極區，其中該半導體層係在該源極/汲極區下方但不在該通道區下方，該半導體層包含不同於該半導體本體之一半導體材料；以及環繞該通道區之一閘極堆疊，該閘極堆疊具有一部分被設置於直接地在該通道區之下的該絕緣結構上並與該半導體層橫向相鄰。
  2. 如請求項1之積體電路結構，其中該絕緣結構包含一全域絕緣層。
  3. 如請求項1之積體電路結構，其中該絕緣結構包含一或更多隔離底座。
  4. 如請求項1之積體電路結構，其中該半導體本體包含大於約70%的鍺。
  5. 如請求項1之積體電路結構，其進一步包含：一對絕緣間隔件，一間隔件被設置於該閘極與該源極區之間，而另一間隔件被設置於該閘極與該汲極區之 間，其中該半導體層延伸於該成對間隔件之每一個的下方。
  6. 如請求項1之積體電路結構，其進一步包含：一對傳導接點，一接點被設置於該源極區上並部分地環繞該源極區，而另一接點被設置於該汲極區上並部分地環繞該汲極區。
  7. 如請求項1之積體電路結構，其進一步包含：一或多個以一垂直安排而被設置在該半導體本體之上的奈米線，其中該閘極堆疊環繞該等一或多個奈米線之每一條的一通道區。
  8. 如請求項1之積體電路結構，其中該閘極堆疊包含一高k值閘介電層與一金屬閘極。
  9. 一種積體電路結構，其包含：一半導體基板；一絕緣結構，其被設置在該半導體基板之上；一半導體層，其被設置在該絕緣結構上方且直接地被設置在該絕緣結構上；一半導體本體，其被設置在該半導體層上，該半導體本體包含一通道區及在該通道區的兩側上之源極/汲極區，其中該半導體層係在該通道區下方但不在該源極/汲極區下方，該半導體層包含不同於該半導體本體之一半導體材料；一閘極堆疊，其部分地環繞該通道區；以及一對傳導接點，一接點被設置於該源極區上並環繞 該源極區，而另一接點被設置於該汲極區上並環繞該汲極區，其中該對接點之每一個的一部分被設置於直接地在該通道區之下的該絕緣結構上並與該半導體層橫向相鄰。
  10. 如請求項9之積體電路結構，其中該絕緣結構包含一全域絕緣層。
  11. 如請求項9之積體電路結構，其中該絕緣結構包含一或多個隔離底座。
  12. 如請求項9之積體電路結構，其中該半導體本體包含大於約70%的鍺。
  13. 如請求項9之積體電路結構，其進一步包含：一對絕緣間隔件，一間隔件被設置於該閘極與該源極區之間，而另一間隔件被設置於該閘極與該汲極區之間，其中該半導體層延伸於該成對間隔件之每一個的下方。
  14. 如請求項9之積體電路結構，其進一步包含：一或多個以一垂直安排而被設置在該半導體本體之上的奈米線，其中該閘極堆疊環繞該等一或多個奈米線之每一條的一通道區。
  15. 如請求項9之積體電路結構，其中該閘極堆疊包含一高k值閘介電層與一金屬閘極。
  16. 一種積體電路結構，其包含：一半導體基板；一絕緣結構，其被設置在該半導體基板之上； 一半導體層，其被設置在該絕緣結構上方且直接地被設置在該絕緣結構上；一半導體本體，其被設置在該半導體層上，該半導體本體包含一通道區及在該通道區的任一側上之源極/汲極區，其中該半導體層係不在該通道區下方且不在該源極/汲極區下方，該半導體層包含不同於該半導體本體之一半導體材料；環繞該通道區一閘極堆疊，該閘極堆疊具有一部分被設置於直接地在該通道區之下的該絕緣結構上；一對傳導接點，一接點被設置於該源極區上並環繞該源極區，而另一接點被設置於該汲極區上並環繞該汲極區，其中該對接點之每一個的一部分被設置於該絕緣結構上；以及一對絕緣間隔件，一間隔件被設置於該閘極與該源極區之間，而另一間隔件被設置於該閘極與該汲極區之間，其中該半導體層被設置於該成對間隔件之每一個下方並與該閘極堆疊的一部分及該等傳導接點之各者的一部分橫向相鄰。
  17. 如請求項16之積體電路結構，其中該絕緣結構包含一全域絕緣層。
  18. 如請求項16之積體電路結構，其中該絕緣結構包含一或多個隔離底座。
  19. 如請求項16之積體電路結構，其進一步包含：一或多個以一垂直安排而被設置在該半導體本體 之上的奈米線，其中該閘極堆疊環繞該等一或多個奈米線之每一條的一通道區。
  20. 如請求項16之積體電路結構，其中該閘極堆疊包含一高k值閘介電層與一金屬閘極。
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