CN104584227B - 形成于全局隔离或局部隔离的衬底上的三维的锗基半导体器件 - Google Patents

形成于全局隔离或局部隔离的衬底上的三维的锗基半导体器件 Download PDF

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Abstract

描述了形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。例如，半导体器件包括半导体衬底。绝缘结构被设置在所述半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在所述绝缘结构上。所述三维含锗基基体包括沟道区和在所述沟道区的任一侧上的源极区/漏极区。所述半导体释放层在所述源极区/漏极区下方，但不在所述沟道区下方。所述半导体释放层由与所述三维含锗基体的材料不同的半导体材料构成。栅极电极叠置体包围所述沟道区，其中，栅极电极叠置体的一部分被设置在所述绝缘结构上并横向相邻于所述半导体释放层。

Description

形成于全局隔离或局部隔离的衬底上的三维的锗基半导体 器件
技术领域
本发明的实施例涉及半导体器件的领域，并且尤其涉及形成于全局隔离或局部隔离的衬底上的三维的锗基半导体器件。
背景技术
在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征使得能够增大半导体芯片的有限的基板面上功能单元的密度。例如，缩小晶体管尺寸容许在芯片上并入所增大的数量的存储器件，导致制造具有增大容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。
在集成电路器件的制造中，随着设备尺寸继续按比例缩小，诸如三栅极晶体管之类的多栅极晶体管已经变得更加普遍。在常规工艺中，普遍在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些情形下，由于体硅衬底的降低成本并且其使得不太复杂的三栅极制造过程成为可能，所以提硅衬底是优选的。在其它情形下，由于三栅极晶体管的改善的短沟道行为，绝缘体上硅衬底是优选的。
由全局隔离或局部隔离形成的绝缘体上硅衬底还可以用于制造栅极全包围。许多不同的技术已经尝试制造这种三维隔离沟道器件。然而，对于这种半导体器件，在隔离形成的领域中仍然需要重大改善。
在另一方面中，已经尝试了许多不同该技术来改善晶体管的迁移率。然而，在半导体器件的电子和/或空穴迁移率改善的领域中仍需要显著进步。
附图说明
图1A-1K示出了根据本发明的实施例的制造半导体器件的方法中的各个操作的横截面视图。
图2A-2K示出了根据本发明的实施例的制造半导体器件的另一种方法中的各个操作的横截面视图。
图3A-3G示出了根据本发明的实施例的制造半导体器件的另一种方法中的各个操作的横截面视图。
图4A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。
图4B示出了根据本发明的实施例的图4A中如沿着a-a’轴所得到的基于纳米线的半导体结构的横截面沟道视图。
图4C示出了根据本发明的实施例的图4A中如沿着b-b’轴所得到的基于纳米线的半导体结构的横截面间隔体视图。
图5示出了根据本发明的实施例的一个实施方式的计算设备。
具体实施方式
描述了形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。在下面的描述中，阐述了许多具体细节，诸如具体集成度和材料域，以便提供对本发明的实施例的彻底理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情形中，诸如集成电路设计版图之类的众所周知的特征未详细描述，以便不会没有必要地模糊本发明的实施例。此外，应当理解的是，图中所示出的各个实施例是示例性表示，而不必按比例绘制。
本发明的一个或多个实施例涉及隔离衬底上的硅锗(SiGe)或锗(Ge)三维体结构(例如，FIN)的集成。例如，可以通过使用绝缘体上硅(SOI)或鳍状物下方氧化(under-fin-oxidation)(UFO)方法来在下方体衬底之上但与该下方体衬底隔离地制造这种三维含锗半导体基体。含锗半导体基体可以基本上完全由锗构成，或者可以大体上由锗构成。在实施例中，含锗半导体基体由至少50％的锗(诸如在SixGey(y>0.5))以及可以大约70％的锗构成。在其它实施例中，含锗半导体基体由至少98％的锗构成。在实施例中，含锗半导体基体对于空穴载流子迁移率是适合的或最佳的，例如，如在PMOS类型半导体器件中。
本文所描述的工艺流程可以适用于针对例如14纳米节点和较小器件代的三栅极和FIN-FET晶体管。一个或多个实施例涉及在硅(Si)缓冲或释放层上沉积SiGe或Ge FIN(例如，含锗FIN)，并且在随后的工艺中选择性地去除Si缓冲或释放层，以便使得能够制造SiGe或Ge FIN栅极全包围或接触部全包围的结构或器件。如果需要将另外的Si缓冲用作保护性的顶部层，那么同样还可以在FIN的顶部沉积另外的Si缓冲，并且随后可以选择性地去除该另外的缓冲。Si释放或缓冲层中不是所有的部分都必须从含锗半导体基体下方去除，例如，部分可以保留在栅极间隔体下方。
通常，一个或多个实施例针对在FIN结构中制造SiGe或Ge材料沟道。在SiO2上具有SiGe或Ge FIN以便用于完全利用未掺杂的沟道(例如，不具有子FIN泄漏)并且最小化栅极诱导漏极泄漏(GIDL)或结泄漏可能是有利的。然而，SiGe或Ge不可在SiO2上外延生长(例如，为了形成SOI状衬底)。此外，鳍状物下方氧化方法必须小心地执行，以便避免使形成的氧化物与SiGe或Ge进行接触。这种接触可以另外诱导SiGe聚合(例如，Ge％非均匀性)、GeO2或GeO的生成，两者都是针对晶体管性能的非常差的氧化物。
本文所描述的实施例可以涉及在Si缓冲层(如果从SOI衬底)上面或在Si晶圆(如果EPI衬底+UFO)上面沉积SiGe或Ge，并且随后利用选择性Si刻蚀工艺来去除Si层。这种方法使得在源极区和漏极区(S/D)中制造栅极和/或接触部全包围结构中的栅极全包围FIN结构的机会成为可能。
各种方法可以用于制造形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。例如，在以下所描述的图3A-3G中，已经在形成含锗半导体基体层之前形成了介入绝缘层。在其它实施例中，诸如针对以下联系图1A-1K和图2A-2K所描述的工艺方案的情况，继含锗半导体基体形成之后形成了介入绝缘层。从而，本发明的一个或多个实施例针对具有三维含锗基体或形成在诸如体单晶硅衬底之类的体衬底之上的有源极区(例如，FIN)的多个半导体器件。多个器件中的一个或多个器件受到鳍状物下方氧化(UFO，以下将更详细地进行描述)工艺，以便从下方体衬底隔离或至少限制器件。相应地，一个或多个实施例包括使用了选择性(与全局相对)UFO工艺来制造工艺，以便提供针对目标器件的选择性衬底隔离。然而，其它实施例针对具有三维含锗基体或在全局绝缘衬底上形成的有源极区的多个半导体器件。
此外，在一些实施例中，诸如针对以下联系图1A-1K、图2A-2K以及图3A-3G所描述的工艺方案的情况，在释放含锗半导体基体层的一部分之后制造栅极电极，使得能够形成例如栅极全包围半导体器件。从而，集中于本发明中的实施例的栅极全包围方面和/或实施例的接触部全包围方面，不同的方法可以用来提供包围沟道区的栅极或包围源极/漏极区的接触部，或两者。同样，期望栅极全包围和接触部全包围结构改善短沟道性能和晶体管接触电阻(例如，降低外部R(Rexternal))。正因如此，本文描述了高性能、低泄漏晶体管技术方法。
在采用了UFO方法的第一例子中，图1A-1K示出了根据本发明的实施例的制造三维含锗半导体器件的各个操作的横截面视图。参考图1A，初始的半导体结构100包括设置在诸如基体硅衬底之类的半导体衬底102上的诸如锗(Ge)或硅锗(SiGe)鳍状物之类的含锗半导体基体106。诸如氮化硅硬掩模层之类的硬掩模层110被设置在含锗半导体基体106上。例如通过保形层沉积和回刻来沿着含锗半导体基体106的侧壁形成了诸如氮化硅间隔体之类的间隔体112，如图1B中所描绘的。参考图1C，去除衬底102的暴露的部分，以便在半导体基体106下方提供半导体基底120。例如，在含锗半导体基体106由氮化硅硬掩模和间隔体保护的情况下，可以在没有影响含锗半导体基体106的情况下选择性地形成硅半导体基底120。然后对半导体基底120进行氧化，以便形成具有鸟嘴部分123的隔离基底122，如在图1D中所描绘的。还可以在剩余衬底102的顶部部分中发生氧化，如也在图1D中所描绘的。然而，半导体基底120的上部部分处的氧化是不完全的(例如，导致鸟嘴部分123)，留下硅释放层105。参考图1E，去除间隔体和硬掩模，以便留下隔离基底122/123、硅释放层105、以及剩余的含锗半导体基体。将描述的剩余部分仅仅集中于一个含锗半导体基体106，可以形成电介质图形130(例如层间电介质(ILD)图形)，以便包围半导体基体106、硅释放层105、以及隔离基座122/123，如图1F中所描绘的。然后可以例如通过使用HF溶液去除氧化物来去除隔离基底122的鸟嘴部分123，如在图1G中所描绘的。应当理解的是，还可以腐蚀剩余隔离基座122的一部分。参考图1H，选择性地去除硅释放层105的部分，以便提供在隔离基底122上方的含锗半导体基体106的完全曝光的部分132。例如，在一个实施例中，去除了在含锗半导体基体106的沟道区下方的硅释放层105的部分，例如以便最终使得能够形成栅极全包围结构。在另一个实施例中，去除了在含锗半导体基体106的源极/漏极区下方的硅释放层105的部分，例如以便最终使得能够形成接触部全包围结构。在另一个实施例中，在工艺流程中的不同阶段，去除了在含锗半导体基体106的沟道区下方的硅释放层105的部分和去除了在含锗半导体基体106的源极/漏极区下方的硅释放层105的部分，例如以便最终形成栅极全包围和接触部全包围的结构。使用第一情况作为例子，在图1H中的结构内形成栅极叠置体140，以便提供栅极全包围结构140，如在图1I中所描绘的。栅极叠置体140包括包围含锗半导体基体106的沟道区132的栅极电介质层142和栅极电极144材料。在工艺流程中的不同阶段，如在图1J中所描绘的，去除在源极区和漏极区160下方的硅释放层105的部分，以便使得能够最终形成接触部全包围结构。参考图1K，在栅极叠置体为非永久的情况下，可以利用诸如高-k且金属的栅极叠置体之类的永久的栅极叠置体170来替代栅极叠置体。
应当理解的是，在以上的图1E之后，可以选择在图1F-1J中所示出的操作的不同组合，以用于工艺。例如，可以利用外延区来替代含锗半导体基体106的源极区和漏极区。同样，不需要去除在区域160下方的硅释放层105的部分。另外，将图1J作为例子参考，可以保留来自工艺的伪结构。例如，硅释放层105的区域105A可以保留在栅极电极间隔体165下方。总之，然而，在一般实施例中，图1A-1K示出了示范性工艺流程，其中仅仅在含锗鳍状结构的顶部处使用了牺牲的硅层。图1J和1K表示FIN切口(1J)与多晶硅(poly)切口(1K)横截面视图之间的对比，其中，前者示出了保留在间隔体下方的Si层和在源极区和漏极区中创建沟槽接触部卷绕式结构以便降低外部电阻的可能性。
再次参考图1D，在实施例中，对半导体基底120的暴露的部分进行氧化，以便通过“鳍状物下方氧化”(UFO)来形成隔离基底122。在实施例中，如果正在对相同或相似的材料进行氧化，那么可能需要使用间隔体。在实施例中，氧化环境或相邻的氧化材料可以用于UFO。然而，在另一个实施例中，可以使用氧植入。在一些实施例中，在UFO之前使材料的一部分凹进，其可以降低氧化期间所谓鸟嘴形成的程度。从而，可以通过首选凹进或通话氧化植入或其组合来直接执行氧化。在另一个实施例中，替代UFO，执行对鳍状物的底部的材料(例如，已经先前在诸如硅锗或硅衬底之类的另外的鳍状材料沉积之前沉积在硅圆片上的材料)的选择性去除并且利用诸如二氧化硅或氮化硅之类的电介质材料来替代被去除的鳍状物的底部的材料。在UFO情况或选择性材料去除情况下，执行再氧化或材料替代的位置可以改变。例如，在一个这种实施例中，在底切位置处、在替代栅极操作处、或在通接触部操作处或其组合，在栅极刻蚀之后(post)、在间隔体刻蚀之后执行再氧化或材料去除。
再次参考图1H，在实施例中，利用湿法刻蚀选择性地硅释放层105的一部分，所述湿法刻蚀选择性地去除硅释放层105部分而不刻蚀含锗的基体106。可以利用诸如氢氧化物水溶液化学成分(包括例如氢氧化铵和氢氧化钾)之类的刻蚀化学成分来选择性地刻蚀硅。从而，可以从硅锗或锗鳍状结构去除硅层。
再次参考图1F-1K，可以通过替代栅极工艺来制造栅极叠置体结构。在该方案中，诸如多晶硅或氮化硅柱状材料之类的伪栅极材料可以被去除并且利用永久栅极电极材料来替代。在一个这种实施例中，与从更早的工艺开始执行不同，在此工艺中还形成永久栅极电极电介质层。在实施例中，可以通过干法刻蚀或湿法刻蚀工艺来去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅构成，并且利用包括SF6的干法刻蚀工艺进行去除。在另一个实施例中，伪栅极由多晶硅或非晶硅构成，并且利用包括NH4OH溶液或四甲基氢氧化铵的湿法刻蚀工艺进行去除。在一个实施例中，伪栅极由氮化硅构成，并且利用包括磷酸水溶液的湿法刻蚀进行去除。
在采用UFO方法的第二例子中，图2A-2K示出了根据本发明的实施例的制造三维含锗半导体器件的方法中的各个操作的横截面视图。参考图2A，初始的半导体结构200包括设置在诸如基体硅衬底之类的半导体衬底202上的诸如锗(Ge)或硅锗(SiGe)鳍状物之类的含锗半导体基体206。诸如顶部硅释放层之类的顶部半导体释放层205B被设置在含锗半导体基体206上。诸如氮化硅硬掩模层之类的硬掩模层210被设置在顶部半导体释放层205B上。例如通过保形层沉积和回刻来沿着含锗半导体基体206的侧壁形成了诸如氮化硅间隔体之类的间隔体212，如图2B中所描绘的。参考图2C，去除衬底202的暴露的部分，以便在半导体基体206下方提供半导体基底220。例如，在含锗半导体基体206由氮化硅硬掩模和间隔体来保护的情况下，可以在没有影响含锗半导体基体206的情况下选择性地形成硅半导体基底220。然后对半导体基底220进行氧化，以便形成具有鸟嘴部分223的隔离基底222，如在图2D中所描绘的。还可以在剩余衬底202的顶部部分中发生氧化，如也在图2D中所描绘的。然而，半导体基底220的上部部分处的氧化是不完全的(例如，导致鸟嘴部分223)，留下硅释放层205A。参考图2E，去除间隔体和硬掩模，以便留下隔离基底222/223、底部硅释放层205A、顶部硅释放层205B、以及剩余的含锗半导体基体206。将描述的剩余部分仅仅集中于一个含锗的半导体基体206，可以形成电介质图形230(例如层间电介质(ILD)图形)，以便包围半导体基体206、硅释放层205A和205B、以及隔离基座222/223，如图2F中所描绘的。然后例如通过使用HF溶液去除氧化物来去除隔离基底222的鸟嘴部分223，如在图2G中所描绘的。应当理解的是，还可以腐蚀剩余隔离基座222的一部分。参考图2H，选择性地去除硅释放层205A和205B的部分，以便提供在隔离基底222上方的含锗的半导体基体206的完全曝光的部分232。例如，在一个实施例中，去除了在含锗半导体基体206的沟道区下方和上方的硅释放层205A和205B的部分，例如以便最终使得能够形成栅极全包围结构。在另一个实施例中，去除了在含锗半导体基体206的源极/漏极区下方和上方的硅释放层205A和205B的部分，例如以便最终使得能够形成接触部全包围结构。在另一个实施例中，在工艺流程中的不同阶段，去除了在含锗半导体基体206的沟道区下方和上方的硅释放层205A和205B的部分和去除了在含锗半导体基体206的源极/漏极区下方和上方的硅释放层205A和205B的部分，例如以便最终能够形成栅极全包围和接触部全包围结构。使用第一情况作为例子，在图2H中的结构内形成栅极叠置体240，以便提供栅极全包围结构240，如在图2I中所描绘的。栅极叠置体240包括包围含锗半导体基体206的沟道区232的栅极电介质层242和栅极电极244材料。在工艺流程中的不同阶段，如在图2J中所描绘的，去除在源极区和漏极区260下方和上方的硅释放层205A和205B的部分，以便使得能够最终形成接触部全包围结构。参考图2K，在栅极叠置体240不是永久的情况下，可以利用诸如高-k且金属的栅极叠置体之类的永久栅极叠置体270来替代栅极叠置体。
应当理解的是，在以上的图2E之后，可以选择在图2F-2K中所示出的操作的不同组合，以用于工艺。例如，可以利用外延区来替代含锗半导体基体206的源极区和漏极区。同样，不需要去除在区域260下方和上方的硅释放层205A和205B的部分。另外，将图2J作为例子参考，可以保留来自工艺的伪结构。例如，硅释放层205A和205B的区域205A’和205B’可以保留在栅极电极间隔体265下方。总之，然而，在一般实施例中，图2A-2K示出了示范性工艺流程，其中在含锗鳍状结构的顶部和底部两处使用了牺牲的硅层。图2J和2K表示FIN切口(2J)与多晶硅切口(2K)横截面视图之间的对比，其中，前者示出了保留在间隔体下方的Si层和在源极区和漏极区中创建沟槽接触部卷绕式结构以降低外部电阻的可能性。
在利用了已经形成的隐埋氧化物方法的例子中，图3A-3F示出了根据本发明的实施例的制造半导体器件的另一种方法中的各个操作的横截面视图。参考图3A，初始的半导体结构300包括设置在诸如硅释放层之类的半导体释放层305上的诸如硅锗或锗鳍状物之类的含锗半导体基体306。硅释放层305被设置在诸如绝缘体上硅(SOI)衬底的隐埋SiO2层之类的绝缘层304上。绝缘层304被设备在诸如硅衬底之类的衬底302上。诸如氮化硅硬掩模层之类的硬掩模层310被设置在含锗半导体基体306上。例如通过干法刻蚀工艺对硅释放层305进行图形化，以便暴露绝缘层304，如在图3B中所描绘的。将描述的剩余部分仅仅集中于一个含锗半导体基体306，可以去除硬掩模310并且形成电介质图形330(例如层间电介质(ILD)图形)，以便包围含锗半导体基体306和硅释放层305，如图3C中所描绘的。尽管在图3C中未描绘，但是源极和漏极替代和/或替代栅极工艺还可以在此部分之前或之后执行。参考图3D，去除了硅释放层305(和诸如联系图2A-2K所描述的顶部硅释放层(如果存在的话))。然后，可以形成栅极电介质层342和金属栅极电极344，如在图3E中所描绘的。分别参考图3F和3G(后者是对图3E的重复)，提供了FIN切口380与多晶硅切口390视图之间的对比。在前者视图中，在源极和漏极(S/D)区中制造沟槽接触部卷绕式的可能性是可得到的。其它特征可以是如以上联系图1J/1K和图2J/2K所描述的。
应当理解的是，另外的线结构(诸如以上联系图4A-4C所描述的那些线结构)还可以联系以上在图1A-1K、图2A-2K以及图3A-3G中所描述和示出的鳍状结构来制造。例如，图4A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。图4B示出了图4A中如沿着a-a’轴所得到的基于纳米线的半导体结构的横截面沟道视图。图4C示出了图4A中如沿着b-b’轴所得到的基于纳米线的半导体结构的横截面间隔体视图。
参考图4A，半导体器件400包括被设置在衬底402上方的一个或多个竖直叠置的纳米线(404组)。本文的实施例以单线器件和多线器件两者为目标。例如，出于示例性目的示出了具有纳米线404A、404B以及404C的三维基于纳米线的器件。出于描述的方便，纳米线404A用于其中描述仅仅集中于纳米线中的一条纳米线的例子。应当理解的是，在描述了一条纳米线的属性的情况下，基于多个纳米线的实施例可以具有针对纳米线中的每一条纳米线的相同的属性。
纳米线404中的每一条纳米线包括设置在纳米线中的含锗沟道区406。含锗沟道区406具有长度(L)。参考图4B，含锗沟道区还包括与长度(L)正交的周边。参考图4A和图4B两者，栅极电极叠置体408包围纳米线404C和纳米线404B的含锗沟道区406中的每一个含锗沟道区的整个周边。在一个实施例中，半导体释放层490部分(以上更详细地描述的)未出现在纳米线404A的含锗沟道区406的下方，并且由此器件400是相对于第一纳米线404A的栅极全包围器件。然而，在另一个实施例中，半导体释放层490部分出现在纳米线404A的含锗沟道区406的下方，并且由此器件400不是相对于第一纳米线404A的栅极全包围器件。栅极电极叠置体408包括沿着设置在含锗沟道区406与栅极电极(未示出)之间的栅极电介质层的栅极电极。
再次参考图4A，纳米线404中的每一条纳米线还包括源极区和漏极区410和412，源极区和漏极区410和412可能是设置在含锗沟道区406的任一侧上的纳米线中的含锗源极区和漏极区。接触部414的对被设置在源极区/漏极区410/412上面。参考图4A和图4B两者，该接触部414的对被设置在源极区/漏极区410/412上方。在一个实施例中，半导体释放层490部分(以上更详细地描述的)未出现在纳米线404A的源极区或漏极区410或412下方，并且器件400从而是关于第一纳米线404A的接触部全包围器件。然而，在另一个实施例中，半导体释放层490部分出现在纳米线404A的源极区或漏极区410或412下方，并且器件400从而不是关于第一纳米线404A的接触部全包围器件。
再次参考图4A，在一个实施例中，半导体器件400还包括间隔体416的对。间隔体416被设置在栅极电极叠置体408与接触部414的对之间。如以上所描述的，在至少几个实施例中，含锗沟道区和源极区/漏极区被制造为分离的。然而，纳米线404中不是所有区域需要或者甚至可以被制造为分离的。例如，参考图4C，纳米线404-404C在间隔体416下方的位置处不是分离的。在一个实施例中，纳米线404A-404C的叠置体具有位于其间的介入半导体材料418，诸如介入在硅锗或锗纳米线之间的硅，反之亦然。在一个实施例中，底部纳米线404A仍然与半导体释放层490部分接触。从而，在实施例中，在间隔体中的一个或两者下方的多条竖直叠置的纳米线的一部分是未分离的。
半导体释放层490可以是诸如以上所描述的释放层105/205/305之类的层(或其残余部分)。在一个实施例中，半导体释放层490由硅构成，以及覆盖的纳米线404A由硅锗或锗构成。在实施例中，去除了在纳米线404A的含锗沟道区下方的半导体释放层490的部分，以及可以形成栅极全包围结构。在实施例中，去除了在纳米线404A的沟道区和源极区以及漏极区下方的半导体释放层490的部分，以及可以形成栅极全包围结构和接触部全包围结构。
根据本发明的实施例，半导体器件400的一条或多条纳米线404A-404C是单轴应变的纳米线。从而，半导体器件可以由单个单轴应变的纳米线(例如，404A)或由多个竖直叠置的单轴应变的纳米线(404A-404C)来制造，如在图4A中所描绘的。单轴应变的纳米线或多条纳米线可以是具有拉伸应变或具有压缩应变的单轴应变的。在实施例中，压缩单轴应变的纳米线具有由硅锗(SixGey，其中0<x<100，以及0<y<100)或锗构成的沟道区。在实施例中，PMOS半导体器件由具有单向压缩应变的纳米线来制造。
参考图4A-4C，半导体器件400还包括设置在体衬底402与纳米线404A-404C之间的电介质层430。在实施例中，电介质层430在衬底402上是有效连续的，并且是全局绝缘层。在一个实施例中，电介质层430由诸如但不限于二氧化硅、氮氧化硅或氮化硅的电介质材料构成。在另一个实施例中，纳米线404A-404C是由隔离基底从体衬底402隔离的，例如，其是局部隔离的。隔离基底可以由适合于电地将纳米线404A的至少一部分(如果不是全部的话)从体衬底隔离的材料构成。例如，在一个实施例中，隔离基底由诸如但不限于二氧化硅、氮氧化硅或氮化硅的电介质材料构成。在实施例中，隔离基底由体衬底402的半导体材料的氧化物构成。
在实施例中，术语“隔离基底”用于描述在给定时刻形成的分离的隔离结构，例如仅仅在沟道区下方形成的分离结构或仅仅在源极区和漏极区对下方形成的分离结构对，或在沟道区下方以及在源极区和漏极区对下方形成的分离结构。在另一个实施例中，术语“隔离基底”用于表达在不同时刻形成的隔离结构的组合，例如与在源极区和漏极区对下方、在不同时刻形成的分离结构对相关联的在沟道区下方形成的分离结构。
体衬底402可以由耐制造工艺的半导体材料构成。在实施例中，体衬底402由晶体硅、掺杂有诸如但不限于磷、砷、硼或其组合电荷载流子的硅/锗层或锗层构成。在一个实施例中，体衬底402中硅原子的浓度大于97％。在另一个实施例中，体衬底402由在不同的晶体衬底上生长的外延层(例如，在掺杂硼的体硅单晶衬底上生长的硅外延层)构成。体衬底402可以替代地由Ⅲ-Ⅴ族材料构成。在实施例中，体衬底402由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓、或其组合的Ⅲ-Ⅴ族材料构成。在一个实施例中，体衬底402由Ⅲ-Ⅴ族材料构成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。在另一个实施例中，体衬底402是未掺杂的或仅仅轻掺杂的。
在实施例中，栅极电极叠置体408的栅极电极由金属栅极构成，以及栅极电介质层由高-K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌酸铅锌、或其组合构成。此外，栅极电介质层的一部分可以包括从半导体纳米线404A-404C的外部几层形成的自然氧化物的层。在实施例中，栅极电介质层由顶部高-k部分和由半导体材料的氧化物构成的较低部分来构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的顶部部分构成。
在一个实施例中，栅极电极由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层构成。在具体实施例中，栅极电极由在金属功函数设定层上方形成的非功函数设定填充材料构成。
在实施例中，接触部416由金属种类来制造。金属种类包括诸如镍或钴之类的纯金属，或者可以是诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)之类的合金。在实施例中，间隔体416由诸如但不限于二氧化硅、氮氧化硅或氮化硅的绝缘的电介质材料构成。
半导体器件400可以是并入了栅极、一个或多个沟道区以及一对或多对源极区/漏极区的任何半导体器件。在实施例中，半导体器件400是诸如但不限于MOS-FET、存储晶体管、或微机电系统(MEMS)的半导体器件。在一个实施例中，半导体器件400是三维MOS-FET，并且是独立器件或多个嵌套器件中的一个器件。如针对典型的集成电路将意识到的，N-和P-沟道晶体管两者都可以在单个衬底上制造，以便形成CMOS集成电路。
尽管以上所描述的器件400是针对单个器件，例如，NMOS或PMOS器件，CMOS架构还可以被形成为包括被设置在相同衬底上或上方的NMOS和PMOS沟道器件两者。然而，多个这种NMOS器件可以被制造为具有不同的半导体基体高度和/或可以与下方的体衬底隔离或耦合到下方的体衬底。同样，多个这种PMOS器件可以被制造为具有不同的半导体高度和/或可以与下方的体衬底隔离或耦合到下方的体衬底。此外，未示出的另外的工艺可以包括诸如后端互连形成和半导体管芯封装之类的工艺操作。
CMOS架构还可以被形成为包括被设置在相同衬底上或上方的基于NMOS和PMOS纳米线的器件。可以通过对来自多层外延层叠置体的牺牲层的选择性刻蚀来形成纳米线/纳米带结构。外延层可以用作沟道或者可以选择性地去除，以便形成针对栅极全包围结构的间隙。在外延线下方的隔离层可以提供电隔离并且形成针对栅极全包围的底部间隙。最简单的CMOS集成方案采用利用相同材料制造的N/P MOS沟道。该工艺更容易制造，因为其采用单个选择性刻蚀。然而，可能需要应变技术来促进器件性能。根据本发明的实施例，可以利用初始的材料叠置体的独特特征来集成针对较高迁移率而优化的不同的NMOS和PMOS沟道材料。例如，在一个实施例中，NMOS器件的牺牲层用作PMOS沟道，以及PMOS的牺牲层用作NMOS沟道。由于可以在工艺期间去除牺牲层，所以使得沟道材料的独立选择和优化是可能的。
通常，能够执行本文所描述的一个或多个实施例来改善例如14纳米和更小节点产品的性能，并且降低可能产生的泄漏。降低可能产生的泄漏对于具有非常严格的备用电源需求的片上系统(SOC)产品可能是特别重要的。此外，其它或相同实施例可以利用沟道材料工程的较高迁移率属性，该沟道材料工程使用了SiGe或Ge空穴载流子沟道材料。同样，期望栅极全包围和/或接触部全包围结构能够改善短沟道性能和晶体管接触电阻。
本发明的一个或多个实施例涉及改善PMOS晶体管的沟道迁移率。可以例如在沟道区中使用含锗半导体材料来改善迁移率。从而，本文所描述的一个或多个方法为PMOS晶体管提供了沟道区中的适合的高迁移率材料。在实施例中，提供了含锗PMOS栅极全包围。
图5示出了根据本发明的一个实施方式的计算设备500。计算设备500容纳板502。板502可以包括若干组件，包括但不限于处理器504和至少一个通信芯片506。处理器504物理且电耦合到板502。在一些实施方式中，至少一个通信芯片506也物理且电耦合到板502。在进一步的实施方式中，通信芯片506是处理器504的部分。
取决于其应用，计算设备500可以包括其它组件，其可或不可物理且电耦合到板502。这些其它组件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机、以及大容量储存设备(诸如硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片506实现了无线通信，用于往来于计算设备500传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片506可以实现若干无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其它无线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较近距离无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片506可以专用于较远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括封装在处理器504内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括诸如根据本发明的实施方式构建的MOS-FET晶体管之类的一个或多个器件。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以便将该电子数据转变为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片506还包括封装在通信芯片506内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括诸如根据本发明的实施方式构建的MOS-FET晶体管之类的一个或多个器件。
在进一步的实现方式中，容纳在计算设备500内的另一个组件可以包含集成电路管芯，其包括诸如根据本发明的实施方式构建的MOS-FET晶体管之类的一个或多个器件。
在各个实施方式中，计算设备500可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备500可以是处理数据的任何其它电子设备。
从而，本发明的实施例包括形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。
在实施例中，半导体器件包括半导体衬底。绝缘结构被设置在半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在绝缘结构上。三维含锗基体包括沟道区和在沟道区的任一侧上的源极区/漏极区。半导体释放层在源极区/漏极区下方，但不在沟道区下方。半导体释放层由不同于三维含锗基体的半导体材料构成。栅极电极叠置体包围沟道区，其中，栅极电极叠置体的一部分被设置在绝缘结构上并横向相邻于半导体释放层。
在一个实施例中，绝缘结构包括全局绝缘层。
在一个实施例中，绝缘结构包括一个或多个隔离基底。
在一个实施例中，半导体释放层实质上完全由硅构成，以及三维含锗基体由大于大约50％的锗构成。
在一个实施例中，三维含锗基体由大于约70％的锗构成。
在一个实施例中，半导体结构还包括绝缘间隔体对。一个间隔体被设置在栅极电极与源极区之间。另一个间隔体被设置在栅极电极与漏极区之间。半导体释放层在所述间隔体对中的每一个间隔体下方延伸。
在一个实施例中，半导体结构还包括导电的接触部对。一个接触部被设置在源极区上并且部分地包围所述源极区。另一个接触部被设置在漏极区上并且部分地包围所述漏极区。
在一个实施例中，半导体结构还包括在三维含锗基体上方被设置为竖直排列的一条或多条纳米线。栅极电极叠置体包围一条或多条纳米线中的每一条纳米线的沟道区。
在一个实施例中，栅极电极叠置体包括高-k栅极电介质层和金属栅极电极。
在实施例中，半导体器件包括半导体衬底。绝缘结构被设置在半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在绝缘结构上。三维含锗基体包括沟道区和在沟道区的任一侧上的源极区/漏极区。半导体释放层在沟道区下方但不在源极区/漏极区下方。半导体释放层由不同于三维含锗基体的半导体材料构成。栅极电极叠置体部分地包围沟道区。包括有导电的接触部对。一个接触部被设置在源极区上并且包围源极区。另一个接触部被设置在漏极区上并且包围漏极区。所述接触部对中的每一个接触部的一部分被设置在绝缘结构上并且横向相邻于半导体释放层。
在一个实施例中，绝缘结构包括全局绝缘层。
在一个实施例中，绝缘结构包括一个或多个隔离基底。
在一个实施例中，半导体释放层实质上完全由硅构成。三维含锗基体由大于大约50％的锗构成。
在一个实施例中，三维含锗基体由大于约70％的锗构成。
在一个实施例中，半导体结构还包括绝缘间隔体对。一个间隔体被设置在栅极电极与源极区之间。另一个间隔体被设置在栅极电极与漏极区之间。半导体释放层在所述间隔体对中的每一个间隔体下方延伸。
在一个实施例中，半导体结构还包括在三维含锗基体上方被设置为竖直排列的一条或多条纳米线。栅极电极叠置体包围一条或多条纳米线中的每一条纳米线的沟道区。
在一个实施例中，栅极电极叠置体包括高-k栅极电介质层和金属栅极电极。
在实施例中，半导体器件包括半导体衬底。绝缘结构被设置在半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在绝缘结构上。三维含锗基体包括沟道区和在沟道区的任一侧上的源极区/漏极区。半导体释放层不在沟道区下方，并且不在源极区/漏极区下方。半导体释放层由不同于三维含锗基体的半导体材料构成。栅极电极叠置体包围沟道区，其中，栅极电极叠置体的一部分被设置在绝缘结构上。包括了有导电接触部对。一个接触部被设置在源极区上并且包围所述源极区。另一个接触部被设置在漏极区上并且包围所述漏极区。所述接触部对中的每一个接触部的一部分被设置在绝缘结构上。包括了绝缘间隔体对。一个间隔体被设置在栅极电极与源极区之间。另一个间隔体被设置在栅极电极与漏极区之间。半导体释放层被设置在所述间隔体对中的每一个间隔体下方并且与栅极电极叠置体的一部分和导电接触部中的每一个导电接触部中的一部分横向相邻。
在一个实施例中，绝缘结构包括全局绝缘层。
在一个实施例中，绝缘结构包括一个或多个隔离基底。
在一个实施例中，半导体释放层实质上由硅构成。三维含锗基体由大于约50％的锗构成。
在一个实施例中，三维含锗基体由大于大约70％的锗构成。
在一个实施例中，半导体结构还包括在三维含锗基体上方被设置为竖直排列的一条或多条纳米线。栅极电极叠置体包围一条或多条纳米线中的每一条纳米线的沟道区。
在一个实施例中，栅极电极叠置体包括高-k栅极电介质层和金属栅极电极。
在实施例中，制造半导体器件的方法包括在被设置在半导体衬底上方的半导体释放层上形成三维含锗半导体结构。半导体释放层由不同于三维含锗半导体的半导体材料构成。所述方法还包括使三维含锗半导体结构与半导体衬底绝缘。所述方法还包括随后去除半导体释放层的一部分。所述方法还包括形成至少部分地包围三维含锗半导体结构的沟道区的栅极电极叠置体。所述方法还包括形成导电的接触部对，一个接触部至少部分地包围三维含锗半导体结构的源极区，并且另一个接触部至少部分地包围三维含锗半导体结构的漏极区。
在一个实施例中，使三维含锗半导体结构绝缘包括：在半导体衬底上提供全局绝缘层。
在一个实施例中，使三维含锗半导体结构绝缘包括：形成一个或多个隔离基底。
在一个实施例中，形成栅极电极叠置体包括使用替换栅极工艺。在一个实施例中，去除半导体释放层的部分包括去除沟道区与半导体衬底之间的一部分，并且栅极电极叠置体包围沟道区。
在一个实施例中，去除半导体释放层的部分包括去除源极区和漏极区与半导体衬底之间的一部分，并且一个接触部包围源极区且另一个接触部包围漏极区。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
绝缘结构，所述绝缘结构被设置在所述半导体衬底上方；
半导体释放层，所述半导体释放层被设置在所述绝缘结构上方并直接位于所述绝缘结构上；
被设置在所述半导体释放层上的三维含锗基体，所述三维含锗基体包括沟道区、位于所述沟道区的第一侧的第一源极区/漏极区和位于所述沟道区的第二侧的第二源极区/漏极区，所述第二侧与所述第一侧相对，其中，所述半导体释放层位于所述第一源极区/漏极区和所述第二源极区/漏极区下方但不位于所述沟道区下方，所述半导体释放层包括与所述三维含锗基体的材料不同的半导体材料；以及
包围所述沟道区的栅极电极叠置体，其中，所述栅极电极叠置体的一部分被设置在位于所述沟道区正下方的所述绝缘结构上，并与所述半导体释放层横向相邻。
2.根据权利要求1所述的半导体器件，其中，所述绝缘结构包括绝缘层。
3.根据权利要求1所述的半导体器件，其中，所述绝缘结构包括一个或多个隔离基底。
4.根据权利要求1所述的半导体器件，其中，所述半导体释放层由硅构成，并且其中，所述三维含锗基体包括大于50％的锗。
5.根据权利要求4所述的半导体器件，其中，所述三维含锗基体包括大于70％的锗。
6.根据权利要求1所述的半导体器件，还包括：
绝缘的间隔体对，所述间隔体对中的一个间隔体被设置在所述栅极电极与所述第一源极区/漏极区之间，并且所述间隔体对中的另一个间隔体被设置在所述栅极电极与所述第二源极区/漏极区之间，其中，所述半导体释放层在所述间隔体对中的每一个间隔体下方延伸。
7.根据权利要求1所述的半导体器件，还包括：
导电的接触部对，所述接触部对中的一个接触部被设置在所述第一源极区/漏极区上并部分地包围所述第一源极区/漏极区，并且所述接触部对中的另一个接触部被设置在所述第二源极区/漏极区上并部分地包围所述第二源极区/漏极区。
8.根据权利要求1所述的半导体器件，其中所述三维含锗基体为纳米线，所述半导体器件还包括：
一条或多条纳米线，所述一条或多条纳米线在所述三维含锗基体上方被设置为竖直排列，其中，所述栅极电极叠置体包围所述一条或多条纳米线中的每一条纳米线的沟道区。
9.一种半导体器件，包括：
半导体衬底；
绝缘结构，所述绝缘结构被设置在所述半导体衬底上方；
半导体释放层，所述半导体释放层被设置在所述绝缘结构上方并直接位于所述绝缘结构上；
被设置在所述半导体释放层上的三维含锗基体，所述三维含锗基体包括沟道区、位于所述沟道区的第一侧的第一源极区/漏极区和位于所述沟道区的第二侧的第二源极区/漏极区，所述第二侧与所述第一侧相对，其中，所述半导体释放层位于所述沟道区下方但不位于所述第一源极区/漏极区和所述第二源极区/漏极区下方，所述半导体释放层包括与所述三维含锗基体的材料不同的半导体材料；
栅极电极叠置体，所述栅极电极叠置体部分地包围所述沟道区；以及
导电的接触部对，所述接触部对中的一个接触部被设置在所述第一源极区/漏极区上并包围所述第一源极区/漏极区，并且所述接触部对中的另一个接触部被设置在所述第二源极区/漏极区上并包围所述第二源极区/漏极区，其中，所述接触部对中的每一个接触部的一部分被设置在位于所述沟道区正下方的所述绝缘结构上，并与所述半导体释放层横向相邻。
10.根据权利要求9所述的半导体器件，其中，所述绝缘结构包括绝缘层。
11.根据权利要求9所述的半导体器件，其中，所述绝缘结构包括一个或多个隔离基底。
12.根据权利要求9所述的半导体器件，其中，所述半导体释放层由硅构成，并且其中，所述三维含锗基体包括大于50％的锗。
13.根据权利要求12所述的半导体器件，其中，所述三维含锗基体包括大于70％的锗。
14.根据权利要求9所述的半导体器件，还包括：
绝缘的间隔体对，所述间隔体对中的一个间隔体被设置在所述栅极电极与所述第一源极区/漏极区之间，并且所述间隔体对中的另一个间隔体被设置在所述栅极电极与所述第二源极区/漏极区之间，其中，所述半导体释放层在所述间隔体对中的每一个间隔体下方延伸。
15.根据权利要求9所述的半导体器件，其中所述三维含锗基体为纳米线，所述半导体器件还包括：
一条或多条纳米线，所述一条或多条纳米线在所述三维含锗基体上方被设置为竖直排列，其中，所述栅极电极叠置体包围所述一条或多条纳米线中的每一条纳米线的沟道区。
16.一种半导体器件，包括：
半导体衬底；
绝缘结构，所述绝缘结构被设置在所述半导体衬底上方；
半导体释放层，所述半导体释放层被设置在所述绝缘结构上方并直接位于所述绝缘结构上；
被设置在所述半导体释放层上的三维含锗基体，所述三维含锗基体包括沟道区、位于所述沟道区的第一侧的第一源极区/漏极区和位于所述沟道区的第二侧的第二源极区/漏极区，所述第二侧与所述第一侧相对，其中，所述半导体释放层不位于所述沟道区下方且不位于所述第一源极区/漏极区和所述第二源极区/漏极区下方，所述半导体释放层包括与所述三维含锗基体的材料不同的半导体材料；
包围所述沟道区的栅极电极叠置体，其中，所述栅极电极叠置体的一部分被设置在位于所述沟道区正下方的所述绝缘结构上；
导电的接触部对，所述接触部对中的一个接触部被设置在所述第一源极区/漏极区上并包围所述第一源极区/漏极区，并且所述接触部对中的另一个接触部被设置在所述第二源极区/漏极区上并包围所述第二源极区/漏极区，其中，所述接触部对中的每一个接触部的一部分被设置在所述绝缘结构上；以及
绝缘的间隔体对，所述间隔体对中的一个间隔体被设置在所述栅极电极与所述第一源极区/漏极区之间，并且所述间隔体对中的另一个间隔体被设置在所述栅极电极与所述第二源极区/漏极区之间，其中，所述半导体释放层被设置在所述间隔体对中的每一个间隔体下方并与所述栅极电极叠置体的一部分和所述导电的接触部中的每一个接触部的一部分横向相邻。
17.根据权利要求16所述的半导体器件，其中，所述绝缘结构包括绝缘层。
18.根据权利要求16所述的半导体器件，其中，所述绝缘结构包括一个或多个隔离基底。
19.根据权利要求16所述的半导体器件，其中，所述半导体释放层由硅构成，并且其中，所述三维含锗基体包括大于50％的锗。
20.根据权利要求19所述的半导体器件，其中，所述三维含锗基体包括大于70％的锗。
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