KR101940935B1 - 전체 또는 국소 분리 기판상에 형성된 3차원 게르마늄-기반 반도체 디바이스 - Google Patents

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Abstract

전체 또는 국소 분리 기판들 상에 형성된 3차원 게르마늄-기반 반도체 디바이스들을 설명한다. 예를 들어, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 게르마늄-함유 바디는 절연 구조체 상에 배치된 반도체 이형 층 상에 배치된다. 3차원 게르마늄-함유 바디는 채널 영역, 및 채널 영역의 어느 한 측 상의 소스/드레인 영역들을 포함한다. 반도체 이형 층은 소스/드레인 영역들 아래에 존재하지만 채널 영역 아래에 존재하지 않는다. 반도체 이형 층은 3차원 게르마늄-함유 바디와 상이한 반도체 재료로 구성된다. 게이트 전극 스택은 일부가 절연 구조체 상에 배치되고 반도체 이형 층에 횡 방향으로 인접하게 배치되어 채널 영역을 둘러싼다.

Description

전체 또는 국소 분리 기판상에 형성된 3차원 게르마늄-기반 반도체 디바이스{THREE-DIMENSIONAL GERMANIUM-BASED SEMICONDUCTOR DEVICES FORMED ON GLOBALLY OR LOCALLY ISOLATED SUBSTRATES}
본 발명의 실시예들은 반도체 디바이스 분야에 관한 것이며, 특히 전체 또는 국소 분리 기판상에 형성된 3차원 게르마늄-기반 반도체 디바이스 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 종래의 공정들에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 하나 위에 제조된다. 일부 경우에, 벌크 실리콘 기판은 저가이며 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하므로 바람직하다. 다른 경우에, 실리콘-온-인슐레이터 기판은 트라이-게이트 트랜지스터의 개선된 단 채널 현상(short channel behavior) 때문에 바람직하다.
전체 분리(global isolation) 또는 국소 분리(local isolation) 중 하나에 의해 형성된 실리콘-온-인슐레이터 기판은 또한 게이트-올-어라운드(gate-all-around) 디바이스를 제조하기 위해 사용될 수 있다. 그러한 3차원 분리된 채널 디바이스를 제조하기 위해 다수의 상이한 기술들이 시도되었다. 하지만, 이러한 반도체 디바이스를 위한 분리 형성 분야에는 상당한 개선이 여전히 필요하다.
다른 양태에서, 트랜지스터의 이동도를 개선하기 위해 다수의 상이한 기술들이 시도되었다. 하지만, 반도체 디바이스를 위한 전자 및/또는 정공 이동도 개선 분야에는 상당한 개선이 여전히 필요하다.
도 1a-1k는 본 발명의 일 실시예에 따른, 반도체 디바이스의 제조 방법에서의 각종 작업들의 단면도들을 예시한다.
도 2a-2k는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 각종 작업들의 단면도들을 예시한다.
도 3a-3g는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 각종 작업들의 단면도들을 예시한다.
도 4a는 본 발명의 일 실시예에 따른, 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다.
도 4b는 본 발명의 일 실시예에 따른, a-a' 축을 따라 취한, 도 4a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다.
도 4c는 본 발명의 일 실시예에 따른, b-b' 축을 따라 취한, 도 4a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 5는 본 발명의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
전체 또는 국소 분리 기판상에 형성된 3차원 게르마늄-기반 반도체 디바이스를 설명한다. 후속하는 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들이 서술된다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없음이 이해될 것이다.
본 발명의 하나 이상의 실시예는 분리된 기판상에 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge) 3차원 바디(body) 구조체들(예를 들어, FINs)을 통합하는 것에 관한 것이다. 예를 들어, 그러한 3차원 게르마늄-함유 반도체 바디들은 SOI(silicon-on-insulator) 또는 UFO(under-fin-oxidation) 접근법을 이용하여 아래에 놓인 벌크 기판 위에, 하지만 그로부터 분리되어 제조될 수 있다. 게르마늄-함유 반도체 바디들은 필수적으로 전체가 게르마늄으로 구성될 수 있거나, 실질적으로 게르마늄으로 구성될 수 있다. 일 실시예에서, 게르마늄-함유 반도체 바디는 SixGey(y>0.5)에서와 같이 적어도 50%의 게르마늄, 및 가능하게는 70% 초과의 게르마늄으로 구성된다. 다른 실시예들에서, 게르마늄-함유 반도체 바디는 적어도 98%의 게르마늄으로 구성된다. 일 실시예에서, 게르마늄-함유 반도체 바디는 예를 들어 PMOS 형 반도체 디바이스에서와 같이 정공 캐리어 이동도에 적합하거나 최적이다.
본 발명에 설명된 공정 흐름들은 예를 들어 14 nm 노드 이하의 디바이스 세대를 위한 트리-게이트 및 FIN-FET 트랜지스터에 적용가능할 수 있다. 하나 이상의 실시예는 실리콘(Si) 버퍼 또는 이형 층(release layer) 상에 SiGe 또는 Ge FIN(예를 들어, 게르마늄-함유 FIN)을 퇴적하는 단계, 및 SiGe 또는 Ge FIN 게이트-올-어라운드 또는 콘택-올-어라운드(contact-all-around) 구조체 또는 디바이스의 제조를 가능하게 하도록 이후의 가공에서 Si 버퍼 또는 이형 층을 선택적으로 제거하는 단계를 수반한다. 보호 상부 층으로 작용할 필요가 있을 경우 FIN의 상부 상에도 또한 추가 Si 버퍼가 퇴적될 수 있으며, 이후에 선택적으로 제거될 수 있다. Si 이형 층 또는 버퍼 층의 모든 부분이 반드시 아래의 게르마늄-함유 반도체 바디로부터 제거될 필요는 없으며, 예를 들어, 부분들이 게이트 스페이서들 아래에 잔류할 수 있다.
일반적으로, 하나 이상의 실시예는 FIN 구조체에 SiGe 또는 Ge 재료 채널들을 제조하는 것에 관한 것이다. 완전히 비도핑된 채널들(예를 들어, 서브FIN 누설이 없는) 및 최소화된 GIDL(Gate Induced Drain Leakage) 또는 접합 누설을 이용하기 위해 SiO2 기판상에 SiGe 또는 Ge FIN를 갖는 것이 유리할 수 있다. 하지만, SiGe 또는 Ge는 SiO2 상에서 에피택셜 성장하지 않을 수 있다(예를 들어, SOI-형 기판을 형성하기 위해). 또한, UFO 접근법들은 형성된 산화물이 SiGe 또는 Ge와 접촉하게 되는 것을 방지하도록 주의 깊게 수행되어야 할 수 있다. 그러한 접촉은 그렇지 않을 경우 SiGe 응축(예를 들어, Ge% 불균일성)을 유발할 수 있으며, 둘 다 트랜지스터 성능에 대하여 매우 불량한 산화물인 GeO2 또는 GeO의 생성을 유발할 수 있다.
본 발명에 설명된 실시예들은 Si 버퍼 층 위에(SOI 기판으로부터일 경우) 또는 Si 웨이퍼 위에(EPI 기판 + UFO일 경우) SiGe 또는 Ge의 퇴적, 및 선택적 Si 에칭 공정을 이용하는 이후의 Si 층 제거를 수반할 수 있다. 그러한 접근법은 게이트에 게이트-올-어라운드 FIN 구조체들을 제조하고/제조하거나 소스 및 드레인 영역들(S/D)에 콘택-올-어라운드 구조체를 제조하는 기회를 가능케 한다.
다양한 접근법들을 사용하여, 전체 또는 국소 분리 기판들 상에 형성된 3차원 게르마늄-기반 반도체 디바이스들을 제조할 수 있다. 예를 들어, 하기 설명된 도 3a-3g에서, 게르마늄-함유 반도체 바디 층을 형성하기 전에 개재 절연 층이 이미 형성되었다. 하기의 도 1a-1k 및 2a-2k와 관련하여 설명된 공정 체제들의 경우와 같은 다른 실시예들에서, 개재 절연 층은 게르마늄-함유 반도체 바디 형성에 후속하여 형성된다. 따라서, 본 발명의 하나 이상의 실시예는 벌크 단결정 실리콘 기판과 같은 벌크 기판 위에 형성된 3차원 게르마늄-함유 바디들 또는 활성 영역들(예를 들어, FINs)을 갖는 복수의 반도체 디바이스에 관한 것이다. 복수의 디바이스중 하나 이상에 UFO(하기에 더 상세히 설명됨) 공정을 수행하여, 디바이스를 아래에 놓인 벌크 기판으로부터 분리하거나 적어도 제한한다. 따라서, 하나 이상의 실시예는 타겟 디바이스에 대해 선택적인 기판 분리를 제공하기 위해 선택적(대 전체적) UFO 공정을 이용하는 제조 공정들을 포함한다. 하지만, 다른 실시예들은 전체적인 절연 기판상에 형성된 3차원 게르마늄-함유 바디들 또는 활성 영역들을 갖는 복수의 반도체 디바이스에 관한 것이다.
또한, 하기의 도 1a-1k, 2a-2k 및 3a-3g와 관련되어 설명된 공정 체제들의 경우와 같은 일부 실시예들에서, 게르마늄-함유 반도체 바디 층의 일부를 이형시킨 후에 게이트 전극을 제조하여, 예를 들어 게이트-올-어라운드 반도체 디바이스의 형성을 가능하게 한다. 따라서, 본 발명의 실시예들의 게이트-올-어라운드 양태 및/또는 실시예들의 콘택-올-어라운드 양태에 있어서, 채널 영역을 둘러싼 게이트 또는 소스/드레인 영역을 둘러싼 콘택, 또는 둘 모두를 제공하기 위해 상이한 접근법들을 이용할 수 있다. 또한, 게이트-올-어라운드 및 콘택-올-어라운드 구조체는 단채널 성능 및 트랜지스터 콘택 저항을 개선할 것으로 예측된다(예를 들어, Rexternal을 감소시킴). 그와 같이, 고성능, 낮은 누설 트랜지스터 기술 접근법들을 본 발명에 설명한다.
UFO 접근법을 이용하는 제1 예에서, 도 1a-1k는 본 발명의 일 실시예에 따른, 3차원 게르마늄-함유 반도체 디바이스의 제조 방법에서의 각종 작업들의 단면도들을 예시한다. 도 1a를 참조하면, 시작 반도체 구조체(100)는 벌크 실리콘 기판과 같은 반도체 기판(102)상에 배치된, 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe) 핀들과 같은 게르마늄-함유 반도체 바디들(106)을 포함한다. 실리콘 질화물 하드 마스크 층과 같은 하드 마스크 층(110)은 게르마늄-함유 반도체 바디들(106) 상에 배치된다. 실리콘 질화물 스페이서들과 같은 스페이서들(112)은 도 1b에 묘사된 바와 같이, 예를 들어 등각 층 퇴적 및 에치백(etch back)에 의해 게르마늄-함유 반도체 바디들(106)의 측벽들을 따라 형성된다. 도 1c를 참조하면, 기판(102)의 노출된 부분들을 제거하여 반도체 바디들(106) 아래의 반도체 기둥(pedestal)(120)을 제공한다. 예를 들어, 게르마늄-함유 반도체 바디들(106)이 실리콘 질화물 하드 마스크 및 스페이서들에 의해 보호되는 경우에, 실리콘 반도체 기둥들(120)은 게르마늄-함유 반도체 바디들(106)에 영향을 미치지 않고 선택적으로 형성될 수 있다. 이어서, 반도체 기둥들(120)을 산화시켜, 도 1d에 묘사된 바와 같이, 버즈빅(bird's beak) 부분들(123)을 갖는 분리 기둥들(122)을 형성한다. 도 1d에 또한 묘사된 바와 같이, 나머지 기판(102)의 상부 부분에서 산화가 또한 일어날 수 있다. 하지만, 반도체 기둥들(120)의 상부 부분에서의 산화는 불완전하여(예를 들어, 버즈빅 부분들(123)을 초래함), 실리콘 이형 층(105)을 남긴다. 도 1e를 참조하면, 스페이서들 및 하드 마스크들을 제거하여, 분리 기둥들(122/123), 실리콘 이형 층(105) 및 남아있는 게르마늄-함유 반도체 바디들(106)을 남긴다. 오직 하나의 게르마늄-함유 반도체 바디(106)에 대한 나머지의 설명에 있어서, 도 1f에 묘사된 바와 같이, 반도체 바디(106), 실리콘 이형 층(105) 및 분리 기둥(122/123)을 둘러싸도록 유전체 패턴(130), 예를 들어 층간 유전체(ILD) 패턴을 형성할 수 있다. 이어서, 도 1g에 묘사된 바와 같이, 예를 들어 산화물을 제거하기 위해 HF 용액을 이용함으로써 분리 기둥(122)의 버즈빅 부분들(123)을 제거한다. 나머지 분리 기둥(122)의 일부도 또한 침식(eroded)될 수 있음이 이해될 것이다. 도 1h를 참조하면, 실리콘 이형 층(105)의 일부들을 선택적으로 제거하여 분리 기둥(122) 위에 게르마늄-함유 반도체 바디(106)의 완전히 노출된 부분(132)을 제공한다. 예를 들어, 일 실시예에서, 게르마늄-함유 반도체 바디(106)의 채널 영역 아래의 실리콘 이형 층(105) 부분을 제거하여, 예를 들어 궁극적으로 게이트-올-어라운드 구조체를 형성하는 것이 가능하도록 한다. 다른 실시예에서, 게르마늄-함유 반도체 바디(106)의 소스/드레인 영역들 아래의 실리콘 이형 층(105) 부분을 제거하여, 예를 들어 궁극적으로 콘택-올-어라운드 구조체를 형성하는 것이 가능하도록 한다. 다른 실시예에서, 공정 흐름의 상이한 단계들에서, 게르마늄-함유 반도체 바디(106)의 채널 영역 아래의 실리콘 이형 층(105) 부분들을 제거하고 게르마늄-함유 반도체 바디(106)의 소스/드레인 영역들 아래의 실리콘 이형 층 (105) 부분들을 제거하여, 예를 들어 궁극적으로 게이트-올-어라운드 및 콘택-올-어라운드 구조체를 형성하는 것이 가능하도록 한다. 예로서 제1 경우를 이용하여, 도 1i에 묘사된 바와 같이, 게이트 스택(140)을 도 1h의 구조체 내에 형성하여 게이트-올-어라운드 구조체(140)를 제공한다. 게이트 스택(140)은 게르마늄-함유 반도체 바디(106)의 채널 영역(132)을 둘러싼 게이트 유전체 층(142) 및 게이트 전극(144) 재료를 포함한다. 공정 흐름의 다른 단계에서, 도 1j에 묘사된 바와 같이, 소스 및 드레인 영역들(160) 아래의 실리콘 이형 층(105) 부분들을 제거하여 궁극적으로 콘택-올-어라운드 구조체가 형성되는 것이 가능하게 한다. 도 1k를 참조하면, 게이트 스택(140)이 영구적이지 않은 경우에, 게이트 스택은 고 유전율(high-k) 및 금속 게이트 스택과 같은 영구 게이트 스택(170)으로 교체될 수 있다.
상기 도 1e에 후속하여, 도 1f-1j에 도시된 작업들의 상이한 조합들을 가공을 위해 선택할 수 있음이 이해될 것이다. 예를 들어, 게르마늄-함유 반도체 바디(106)의 소스 및 드레인 영역들은 에피택셜 영역들로 교체될 수 있다. 또한, 영역들(160) 아래의 실리콘 이형 층(105) 부분들은 제거될 필요가 없다. 또한, 예로서 도 1j를 참조하면, 가공으로부터의 가공물들(artifacts)이 남을 수 있다. 예로서, 실리콘 이형 층(105)의 영역들(105A)은 게이트 전극 스페이서들(165) 아래에 잔류할 수 있다. 하지만, 전체적으로, 일반적인 실시예에서 도 1a-1k는 게르마늄-함유 핀 구조체의 하부에만 희생 실리콘층이 사용된 예시적 공정 흐름을 예시한다. 도 1j 및 1k는 FIN 컷(1j) 및 폴리 컷(1k) 단면도들 간의 비교를 나타내며, 전자는 스페이서 아래에 잔류하는 Si 층, 및 외부 저항을 감소시키기 위해 소스 및 드레인 영역들에 트랜치 콘택 랩-어라운드(wrap-around) 구조체를 생성할 가능성을 도시한다.
다시 도 1d를 참조하면, 일 실시예에서, 반도체 기둥들(120)의 노출된 부분들을 산화시켜 "UFO(under fin oxidation)"에 의해 분리 기둥들(122)을 형성한다. 일 실시예에서, 동일하거나 유사한 재료가 산화될 경우 스페이서들의 사용이 필요할 수 있으며, 유사하지 않은 재료들을 사용할 경우에도 스페이서들이 포함될 수 있다. 일 실시예에서, UFO를 위해 산화 분위기 또는 인접한 산화 재료를 사용할 수 있다. 하지만, 다른 실시예에서, 산소 이온주입이 사용된다. 일부 실시예들에서, UFO 이전에 재료의 일부를 리세싱하고, 이는 산화 동안 소위 버즈빅의 형성 정도를 감소시킬 수 있다. 따라서, 리세싱을 먼저 함으로써, 또는 산소 이온 주입에 의해, 또는 그의 조합에 의해 산화를 직접 수행할 수 있다. 다른 실시예에서, UFO 대신에, 핀 하부의 재료(예를 들어, 실리콘 기판상의 실리콘 게르마늄과 같은, 추가 핀 재료 퇴적 전에 실리콘 웨이퍼 상에 미리 퇴적되었던 재료)의 선택적 제거를 수행하고, 실리콘 이산화물 또는 실리콘 질화물과 같은 유전체 재료로 교체한다. UFO 경우 또는 선택적 재료 제거 경우의 어느 하나에 있어서, 재산화 또는 재료 교체가 수행되는 위치는 변화할 수 있다. 예를 들어, 상기 일 실시예에서, 재산화 또는 재료 제거는 게이트 에칭 후, 스페이서 에칭 후, 언더컷 위치에서, 교체 게이트 작업에서, 또는 쓰루 콘택(through contact) 작업에서 또는 그의 조합으로 수행된다.
다시 도 1h를 참조하면, 일 실시예에서, 실리콘 이형 층(105) 부분을 선택적으로 제거하지만 게르마늄-함유 바디(106)는 에칭하지 않는 습식 에칭으로 실리콘 이형 층(105)의 일부를 선택적으로 에칭한다. 예를 들어, 수산화 암모늄(ammonium hydroxide)및 수산화 칼륨(potassium hydroxide)을 포함하는 수성 수산화물 화학(aqueous hydroxide chemistries)과 같은 에칭 화학을 사용하여 실리콘을 선택적으로 에칭할 수 있다. 따라서, 실리콘 게르마늄 또는 게르마늄 핀-형 구조체로부터 실리콘층을 제거할 수 있다.
다시 도 1f-1k를 참조하면, 게이트 스택 구조체들은 교체 게이트 공정에 의해 제조될 수 있다. 그러한 체제에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 교체될 수 있다. 그러한 일 실시예에서, 이전의 가공을 통해 수행된 것과는 반대로, 이 공정에서 영구 게이트 유전체 층이 또한 형성될 수도 있다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며, SF6를 포함하는 건식 에칭 공정을 이용하여 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며, 수성 NH4OH 또는 TMAH(tetramethylammonium hydroxide)를 포함하는 습식 에칭 공정을 이용하여 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며, 수성 인산을 포함하는 습식 에칭을 이용하여 제거된다.
UFO 접근법을 이용하는 제2 예에서, 도 2a-2k는 본 발명의 일 실시예에 따른, 3차원 게르마늄-함유 반도체 디바이스의 제조 방법에서의 각종 작업들의 단면도들을 예시한다. 도 2a를 참조하면, 시작 반도체 구조체(200)는 벌크 실리콘 기판과 같은 반도체 기판(202)상에 배치된, 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe) 핀들과 같은 게르마늄-함유 반도체 바디들(206)을 포함한다. 상부 실리콘 이형 층과 같은 상부 반도체 이형 층(205B)이 게르마늄-함유 반도체 바디들(206) 상에 배치된다. 실리콘 질화물 하드 마스크 층과 같은 하드 마스크 층(210)이 상부 반도체 이형 층(205B)상에 배치된다. 도 2b에 묘사된 바와 같이, 실리콘 질화물 스페이서들과 같은 스페이서들(212)은 예를 들어 등각 층 퇴적 및 에치 백에 의해 게르마늄-함유 반도체 바디들(206)의 측벽들을 따라 형성된다. 도 2c를 참조하면, 기판(202)의 노출된 부분들을 제거하여 반도체 바디들(206) 아래에 반도체 기둥들(220)을 제공한다. 예를 들어, 게르마늄-함유 반도체 바디들(206)이 실리콘 질화물 하드 마스크 및 스페이서들에 의해 보호된 경우에, 실리콘 반도체 기둥들(220)은 게르마늄-함유 반도체 바디들(206)에 영향을 미치지 않고 선택적으로 형성될 수 있다. 이어서, 도 2d에 묘사된 바와 같이, 반도체 기둥들(220)을 산화하여 버즈빅 부분들(223)을 갖는 분리 기둥들(222)을 형성한다. 도 2d에 또한 묘사된 바와 같이, 잔류 기판(202)의 상부 부분에서도 산화가 일어날 수 있다. 하지만, 반도체 기둥들(220)의 상부 부분에서의 산화는 불완전하여(예를 들어, 버즈빅 부분들(223)을 초래함), 하부 실리콘 이형 층(205A)을 남긴다. 도 2e를 참조하면, 스페이서들 및 하드 마스크를 제거하여 분리 기둥들(222/223), 하부 실리콘 이형 층(205A), 상부 실리콘 이형 층(205B), 및 잔류하는 게르마늄-함유 반도체 바디들(206)을 남긴다. 오직 하나의 게르마늄-함유 반도체 바디(206)에 대한 나머지의 설명에 있어서, 도 2f에 묘사된 바와 같이, 반도체 바디(206), 실리콘 이형 층들(205A 및 205B), 및 분리 기둥(222/223)을 둘러싸도록 유전체 패턴(230), 예를 들어 층간 유전체(ILD) 패턴을 형성할 수 있다. 이어서, 도 2g에 묘사된 바와 같이, 예를 들어 산화물을 제거하기 위해 HF 용액을 이용함으로써, 분리 기둥(222)의 버즈빅 부분들(223)을 제거한다. 잔류하는 분리 기둥(222) 부분도 또한 침식될 수 있음이 이해될 것이다. 도 2h를 참조하면, 실리콘 이형 층(205A 및 205B) 부분들은 선택적으로 제거되어 분리 기둥(222) 위에 게르마늄-함유 반도체 바디(206)의 완전히 노출된 부분(232)을 제공한다. 예를 들어, 일 실시예에서, 게르마늄-함유 반도체 바디(206)의 채널 영역 아래 및 위의 실리콘 이형 층(205A 및 205B) 부분들을 제거하여, 예를 들어 게이트-올-어라운드 구조체를 궁극적으로 형성하는 것을 가능하게 한다. 다른 실시예에서, 게르마늄-함유 반도체 바디(206)의 소스/드레인 영역들 아래 및 위의 실리콘 이형 층(205A 및 205B) 부분들을 제거하여, 예를 들어 콘택-올-어라운드 구조체를 궁극적으로 형성하는 것을 가능하게 한다. 다른 실시예에서, 공정 흐름의 다른 단계들에서, 게르마늄-함유 반도체 바디(206)의 채널 영역 아래 및 위의 실리콘 이형 층(205A 및 205B) 부분들을 제거하고 게르마늄-함유 반도체 바디(206)의 소스/드레인 영역들 아래 및 위의 실리콘 이형 층(205A 및 205B) 부분들을 제거하여, 예를 들어 게이트-올-어라운드 및 콘택-올-어라운드 구조체를 궁극적으로 형성하는 것을 가능하게 한다. 예로서 제1 경우를 이용하여, 도 2i에 묘사된 바와 같이, 도 2h의 구조체 내에 게이트 스택(240)을 형성하여 게이트-올-어라운드 구조체(240)를 제공한다. 게이트 스택(240)은 게르마늄-함유 반도체 바디(206)의 채널 영역(232)을 둘러싼 게이트 유전체 층(242) 및 게이트 전극(244) 재료를 포함한다. 공정 흐름의 다른 단계에서, 도 2j에 묘사된 바와 같이, 소스 및 드레인 영역들(260) 아래 및 위의 실리콘 이형 층들(205A 및 205B) 부분들을 제거하여 궁극적으로 콘택-올-어라운드 구조체가 형성되는 것을 가능하게 한다. 도 2k를 참조하면, 게이트 스택(240)이 영구적이지 않은 경우에, 게이트 스택은 고 유전율 및 금속 게이트 스택과 같은 영구 게이트 스택(270)으로 교체될 수 있다.
상기 도 2e에 후속하여, 가공을 위해 도 2f-2k에 도시된 작업들의 상이한 조합들을 선택할 수 있다. 예를 들어, 게르마늄-함유 반도체 바디(206)의 소스 및 드레인 영역들은 에피택셜 영역들로 교체될 수 있다. 또한, 영역들(260) 아래 및 위의 실리콘 이형 층(205A 및 205B) 부분들은 제거될 필요가 없다. 또한, 예로서 도 2j를 참조하면, 가공으로부터의 가공물들이 잔류할 수 있다. 예로서, 실리콘 이형 층들(205A 및 205B)의 영역들(205A' 및 205B')은 게이트 전극 스페이서들(265)의 영역들 아래에 잔류할 수 있다. 하지만, 전체적으로 일반적인 실시예에서, 도 2a-2k는 게르마늄-함유 핀 구조체의 상부 및 하부 모두에서 희생 실리콘층이 사용된 예시적 공정 흐름을 예시한다. 도 2j 및 2k는 FIN 컷(2j) 및 폴리 컷(2k) 단면도들 간에 비교를 나타내며, 전자는 스페이서 아래에 잔류하는 Si 층, 및 외부 저항을 감소시키기 위해 소스 및 드레인 영역들에 트랜치 콘택 랩-어라운드 구조체를 생성할 가능성을 도시한다.
미리 형성된 매립 산화물 접근법을 이용하는 예에서, 도 3a-3g는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 각종 작업들의 단면도들을 예시한다. 도 3a를 참조하면, 시작 반도체 구조체(300)는 실리콘 이형 층과 같은 반도체 이형 층(305)상에 배치된, 실리콘 게르마늄 또는 게르마늄 핀들과 같은 게르마늄-함유 반도체 바디들(306)을 포함한다. 실리콘 이형 층(305)은 SOI(silicon-on-insulator) 기판의 매립 SiO2 층과 같은 절연 층(304) 상에 배치된다. 절연 층(304)은 실리콘 기판과 같은 기판(302)상에 배치된다. 실리콘 질화물 하드 마스크 층과 같은 하드 마스크 층(310)은 게르마늄-함유 반도체 바디들(306)상에 배치된다. 도 3b에 묘사된 바와 같이, 실리콘 이형 층(305)은 예를 들어 건식 에칭 공정에 의해 절연 층(304)을 노출시키도록 패터닝된다. 오직 하나의 게르마늄-함유 반도체 바디(306)에 대한 나머지의 설명에 있어서, 도 3c에 묘사된 바와 같이, 하드 마스크(310)를 제거하고, 게르마늄-함유 반도체 바디(306) 및 실리콘 이형 층(305)을 둘러싸도록 유전체 패턴(330), 예를 들어 층간 유전체(ILD) 패턴을 형성한다. 비록 도 3c에 묘사되지는 않았지만, 이 단계 이전 또는 이후에, 소스 및 드레인 교체 및/또는 교체 게이트 공정도 또한 수행될 수 있다. 도 3d를 참조하면, 실리콘 이형 층(305)(및 존재할 경우, 도 2a-2k와 관련하여 설명된 것과 같은 상부 실리콘 이형 층)이 제거된다. 이어서, 도 3e에 묘사된 바와 같이, 게이트 유전체 층(342) 및 금속 게이트 전극(344)을 형성할 수 있다. 도 3f 및 3g(후자는 도 3e의 반복임) 각각에 있어서, FIN 컷(380) 및 폴리 컷(390) 도면들 간의 비교가 제공된다. 전자의 도면에서, 트랜치 콘택 랩-어라운드를 제조할 가능성이 소스 및 드레인(S/D) 영역들에서 가능하다. 다른 피처들은 도 1j/1k 및 2j/2k와 관련하여 상기에 설명된 바와 같을 수 있다.
상기 도 1a-1k, 2a-2k 및 3a-3g에 설명 및 예시된 핀 구조체들과 관련하여 추가 와이어 구조체들(예를 들어, 도 4a-4c와 관련하여 하기에 설명된 것들과 같은)도 또한 제조될 수 있음이 이해될 것이다. 예로서, 도 4a는 본 발명의 일 실시예에 따른, 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다. 도 4b는 a-a' 축을 따라 취한, 도 4a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다. 도 4c는 b-b' 축을 따라 취한, 도 4a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 4a를 참조하면, 반도체 디바이스(400)는 기판(402) 위에 배치된 하나 이상의 수직 적층된 나노와이어(404 세트)를 포함한다. 본 발명의 실시예들은 단일 와이어 디바이스들 및 다중 와이어 디바이스들 모두를 타겟으로 한다. 예로서, 예시적 목적을 위해 나노와이어들(404A, 404B 및 404C)을 갖는 3개 나노와이어-기반 디바이스들이 도시된다. 설명 상의 편의를 위해, 나노와이어들 중 오직 하나의 나노와이어에 대해서만 설명할 경우에 나노와이어(404A)가 예로서 사용된다. 하나의 나노와이어에 대한 속성이 설명될 경우, 복수의 나노와이어를 기반으로 일 실시예들은 각 나노와이어에 대해 동일한 속성을 가질 수 있음이 이해될 것이다.
각각의 나노와이어(404)는 나노와이어에 배치된 게르마늄-함유 채널 영역(406)을 포함한다. 게르마늄-함유 채널 영역(406)은 길이(L)를 갖는다. 도 4b를 참조하면, 게르마늄-함유 채널 영역은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 4a 및 4b 모두에 있어서, 게이트 전극 스택(408)은 나노와이어들(404C 및 404B)의 게르마늄-함유 채널 영역들(406) 각각의 전체 둘레를 둘러싼다. 일 실시예에서, 반도체 이형 층(490) 부분(상기에 더 상세히 설명됨)은 나노와이어(404A)의 게르마늄-함유 채널 영역(406) 아래에 존재하지 않으며, 따라서 디바이스(400)는 제1 나노와이어(404A)에 대해 게이트-올-어라운드 디바이스이다. 하지만, 다른 실시예에서, 반도체 이형 층(490) 부분은 나노와이어(404A)의 게르마늄-함유 채널 영역(406) 아래에 존재하며, 따라서 디바이스(400)는 제1 나노와이어(404A)에 대해 게이트-올-어라운드 디바이스가 아니다. 게이트 전극 스택(408)은 게르마늄-함유 채널 영역(406)과 게이트 전극(미도시) 사이에 배치된 게이트 유전체 층과 함께 게이트 전극을 포함한다.
다시 도 4a를 참조하면, 각각의 나노와이어(404)는 또한, 게르마늄-함유 채널 영역(406)의 어느 한 측 상의 나노와이어에 배치된, 소스 및 드레인 영역들(410 및 412), 가능하게는 게르마늄-함유 소스 및 드레인 영역들을 포함한다. 소스/드레인 영역들(410/412) 위에 콘택(414)의 쌍이 배치된다. 도 4a 및 4b 모두에 있어서, 콘택(414)의 쌍은 소스/드레인 영역들(410/412) 위에 배치된다. 일 실시예에서, 반도체 이형 층(490) 부분( 상기에 더 상세히 설명됨)은 나노와이어(404A)의 소스 또는 드레인 영역(410 또는 412) 아래에 존재하지 않고, 따라서 디바이스(400)는 제1 나노와이어(404A)에 대해 콘택-올-어라운드 디바이스이다. 하지만, 다른 실시예에서, 반도체 이형 층(490) 부분은 나노와이어(404A)의 소스 또는 드레인 영역(410 또는 412) 아래에 존재하고, 따라서 디바이스(400)는 제1 나노와이어(404A)에 대해 콘택-올-어라운드 디바이스가 아니다.
다시 도 4a를 참조하면, 일 실시예에서, 반도체 디바이스(400)는 스페이서(416)들의 쌍을 더 포함한다. 스페이서들(416)은 게이트 전극 스택(408)과 콘택(414)의 쌍 사이에 배치된다. 전술한 바와 같이, 게르마늄-함유 채널 영역들 및 소스/드레인 영역들은, 적어도 여러 실시예들에서, 불연속적으로(discrete) 제조된다. 하지만, 나노와이어들(404)의 모든 영역들이 불연속적으로 제조되어야 할 필요가 있거나 개별적으로 제조될 수 있는 것은 아니다. 예를 들어, 도 4c를 참조하면, 나노와이어들(404A-404C)은 스페이서들(416) 아래의 위치에서 불연속적이 아니다. 일 실시예에서, 나노와이어들(404A-404C)의 스택은, 실리콘 게르마늄 또는 게르마늄 나노와이어들 사이에 개재된 실리콘 또는 그 반대와 같이, 그 사이에 개재 반도체 재료(418)를 갖는다. 일 실시예에서, 하부 나노와이어(404A)는 여전히 반도체 이형 층(490) 부분과 접촉한다. 따라서, 일 실시예에서, 하나의 또는 스페이서들 모두의 아래의 복수의 수직 적층된 나노와이어 부분은 불연속적이 아니다.
반도체 이형 층(490)은 상기 설명된 이형 층(105/205/305)과 같은 층(또는 그의 잔여물)일 수 있다. 일 실시예에서, 반도체 이형 층(490)은 실리콘으로 구성되며, 위에 놓인 나노와이어(404A)는 실리콘 게르마늄 또는 게르마늄으로 구성된다. 일 실시예에서, 나노와이어(404A)의 게르마늄-함유 채널 영역 아래의 반도체 이형 층(490) 부분들을 제거하여 게이트-올-어라운드 구조체를 형성할 수 있다. 일 실시예에서, 나노와이어(404A)의 소스 및 드레인 영역들 아래의 반도체 이형 층(490) 부분들을 제거하여 콘택-올-어라운드 구조체를 형성할 수 있다. 일 실시예에서, 나노와이어(404A)의 채널 및 소스 및 드레인 영역들 아래의 반도체 이형 층(490) 부분들을 제거하여 게이트-올-어라운드 구조체 및 콘택-올-어라운드 구조체 모두를 형성할 수 있다.
본 발명의 일 실시예에 따라, 반도체 디바이스(400)의 하나 이상의 나노와이어(404A-404C)는 단축 변형된(uniaxially strained) 나노와이어이다. 따라서, 도 4a에 묘사된 바와 같이, 반도체 디바이스는 단일의 단축 변형된(strained) 나노와이어(예를 들어, 404A) 또는 복수의 수직 적층된 단축 변형 나노와이어(404A-404C)로부터 제조될 수 있다. 단축 변형 나노와이어 또는 복수의 나노와이어는 인장 변형(tensile strain) 또는 압축 변형(compressive strain)을 이용하여 단축 변형될 수 있다. 일 실시예에서, 압축 단축 변형된 나노와이어는 실리콘 게르마늄(SixGey, 여기서 0<x<100, 및 0<y<100) 또는 게르마늄으로 구성된 채널 영역을 갖는다. 일 실시예에서, PMOS 반도체 디바이스는 단축 압축 변형을 갖는 나노와이어로부터 제조된다.
도 4a-4c를 참조하면, 반도체 디바이스(400)는 벌크 기판(402)과 나노와이어들(404A-404C) 사이에 배치된 유전체 층(430)을 더 포함한다. 일 실시예에서, 유전체 층(430)은 기판(402)에 걸쳐서 실질적으로 연속적이고 전체(global) 절연 층이다. 일 실시예에서, 유전체 층(430)은, 이제 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 유전체 재료로 구성된다. 다른 실시예에서, 나노와이어들(404A-404C)은 분리 기둥에 의해 벌크 기판(402)으로부터 분리되며, 예를 들어 이들은 국소 분리된다. 분리 기둥은 전부가 아닐 경우 나노와이어(404A)의 적어도 일부를 벌크 기판(402)으로부터 전기적으로 분리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 기둥은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 유전체 재료로 구성된다. 일 실시예에서, 분리 기둥은 벌크 기판(402)의 반도체 재료의 산화물로 구성된다.
일 실시예에서, 용어 "분리 기둥"은 특정 시간에 형성된 불연속 분리 구조체, 예를 들어, 채널 영역 아래에만 형성된 불연속 구조체, 또는 소스 및 드레인 영역의 쌍 아래에만 형성된 불연속 구조체의 쌍, 또는 채널 영역 아래에 뿐만 아니라 소스 및 드레인 영역의 쌍 아래에 형성된 불연속 구조체를 지칭하기 위해 사용된다. 다른 실시예에서, 용어 "분리 기둥"은 상이한 시간에 형성된 분리 구조체들의 조합, 예를 들어 상이한 시간에 소스 및 드레인 영역의 쌍 아래에 형성된 불연속 구조체의 쌍과 조합한, 채널 영역 아래에 형성된 불연속 구조체를 지칭하기 위해 사용된다.
벌크 기판(402)은 제조 공정을 견딜 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(402)은, 이에 제한되지는 않지만 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 그의 조합과 같은 전하 캐리어로 도핑된, 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된다. 일 실시예에서, 벌크 기판(402)의 실리콘 원자 농도는 97% 보다 더 높다. 다른 실시예에서, 벌크 기판(402)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소-도핑 벌크 실리콘 단결정성 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(402)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(402)은, 이에 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 그의 조합과 같은 III-V 재료로 구성된다. 일 실시예에서, 벌크 기판(402)은 III-V 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되지는 않지만 탄소(carbon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen), 황(sulfur), 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 것들이다. 다른 실시예에서, 벌크 기판(402)은 비도핑되거나 저농도로만 도핑된다.
일 실시예에서, 게이트 스택(408)의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체 층은 고 유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 반도체 나노와이어들(404A-404C)의 바깥쪽 몇 개 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 고 유전율 상부 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
일 실시예에서, 콘택들(414)은 금속 종들로부터 제조된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료와 같은)과 같은 합금일 수 있다. 일 실시예에서, 스페이서들(416)은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연성 유전체 재료로 구성된다.
반도체 디바이스(400)는 게이트, 하나 이상의 채널 영역 및 하나 이상의 쌍의 소스/드레인 영역을 포함하는 임의의 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스(400)는, 이제 제한되지는 않지만 MOS-FET, 메모리 트랜지스터 또는 MEMS(Microelectromechanical System)와 같은 것이다. 일 실시예에서, 반도체 디바이스(400)는 3차원 MOS-FET이며, 독립형(stand-alone) 디바이스가거나 복수의 내포형(nested) 디바이스에 있는 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N- 및 P-채널 트랜지스터 모두 단일 기판상에 제조하여 CMOS 집적 회로를 형성할 수 있다.
비록 전술한 디바이스(400)는 단일 디바이스, 예를 들어 NMOS 또는 PMOS 디바이스에 대한 것이지만, 동일한 기판상에 또는 그 위에 배치된 NMOS 및 PMOS 채널 디바이스 모두를 포함하도록 CMOS 아키텍처가 또한 형성될 수 있다. 하지만, 그러한 복수의 NMOS 디바이스는 상이한 반도체 바디 높이를 갖도록 제조될 수 있고/있거나 아래에 놓인 벌크 기판으로부터 분리되거나 그에 결합될 수 있다. 유사하게, 그러한 복수의 PMOS 디바이스는 상이한 반도체 바디 높이를 갖도록 제조될 수 있고/있거나 아래에 놓인 벌크 기판으로부터 분리되거나 그에 결합될 수 있다. 또한, 도시되지 않은 추가의 가공은 백엔드(back-end) 상호접속부 형성 및 반도체 다이 패키징과 같은 가공 공정들을 포함할 수 있다.
CMOS 아키텍처는 또한 동일한 기판상에 또는 그 위에 배치된 NMOS 및 PMOS 나노와이어-기반 디바이스들 모두를 포함하도록 형성될 수 있다. 나노와이어/나노리본 구조체는 다중 층 에피택셜 스택들로부터 희생 층들을 선택 에칭함으로써 형성될 수 있다. 에피택셜 층들은 채널로서 사용될 수 있거나, 선택적으로 제거되어 올-라운드 게이트 구조체를 위한 갭을 형성할 수 있다. 에피택셜 와이어들 아래의 분리 층은 전기적 분리를 제공할 수 있으며 올-라운드 게이트를 위한 하부 갭을 형성할 수 있다. 가장 단순한 CMOS 집적 체제는 동일한 재료로 제조된 N/P MOS 채널들을 사용한다. 본 공정은 단일 선택 에칭을 이용한다는 점에서 제조가 더 단순하다. 하지만, 디바이스 성능을 신장시키기 위해 변형(strain) 기술이 요구될 수 있다. 본 발명의 일 실시예에 따라, 시작 재료 스택의 고유한 피처들은 더 높은 이동도를 위해 최적화된 상이한 NMOS 및 PMOS 채널 재료들을 통합하기 위해 활용된다. 예를 들어, 일 실시예에서, NMOS 디바이스의 희생 층은 PMOS 채널로서 사용되고, PMOS 디바이스의 희생 층은 NMOS 채널로서 사용된다. 희생 층은 가공 동안 제거될 수 있으므로, 채널 재료들의 독립적인 선택 및 최적화가 가능하게 된다.
일반적으로, 본 발명에 설명된 하나 이상의 실시예는, 예를 들어 14 nm 이하 노드 제품들에 대한 성능을 개선하고 대기 누설(standby leakage)을 감소시키도록 구현될 수 있다. 대기 누설 감소는 극도로 엄격한 대기 전력 요건을 갖는 SoC 제품들에 있어서 특히 중요할 수 있다. 또한, 다른 또는 동일한 실시예들은 정공 캐리어 채널 재료로 SiGe 또는 Ge를 이용하는 채널 재료 공학의 더 높은 이동도 특성들을 이용할 수 있다. 또한, 게이트-올-어라운드 및/또는 콘택-올-어라운드 구조체들은 단채널 성능 및 트랜지스터 콘택 저항을 개선할 것으로 예측된다.
본 발명의 하나 이상의 실시예는 PMOS 트랜지스터들에 대한 채널 이동도를 개선하는 것에 관한 것이다. 이동도는 예를 들어 채널 영역에 게르마늄-함유 반도체 재료를 이용하여 개선될 수 있다. 따라서, 본 발명에 설명된 하나 이상의 접근법은 PMOS 트랜지스터들을 위한 채널 영역들에 적절한 고 이동도 재료를 제공한다. 일 실시예에서, 게르마늄-함유 PMOS 게이트-올-어라운드 디바이스들이 제공된다.
도 5는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 보드(502)를 수용한다. 보드(502)는 이에 제한되지는 않지만 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(506)은 또한 보드(502)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(506)은 프로세서(504)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(500)는 보드(502)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(506)은 컴퓨팅 디바이스(500)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(506)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 저항기들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항기들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(500) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 전체 또는 국소 분리된 기판들 상에 형성된 3차원 게르마늄-기반 반도체 디바이스들을 포함한다.
일 실시예에서, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 게르마늄-함유 바디는 절연 구조체 상에 배치된 반도체 이형 층상에 배치된다. 3차원 게르마늄-함유 바디는 채널 영역, 및 채널 영역의 어느 한 측 상의 소스/드레인 영역들을 포함한다. 반도체 이형 층은 소스/드레인 영역들 아래에 존재하지만 채널 영역 아래에 존재하지 않는다. 반도체 이형 층은 3차원 게르마늄-함유 바디와는 다른 반도체 재료로 구성된다. 게이트 전극 스택은 일부가 절연 구조체 상에 배치되고 반도체 이형 층에 횡 방향으로 인접하여 채널 영역을 둘러싼다.
일 실시예에서, 절연 구조체는 전체 절연 층을 포함한다.
일 실시예에서, 절연 구조체는 하나 이상의 분리 기둥을 포함한다.
일 실시예에서, 반도체 이형 층은 필수적으로 전체적으로 실리콘으로 구성되며, 3차원 게르마늄-함유 바디는 약 50% 초과의 게르마늄으로 구성된다.
일 실시예에서, 3차원 게르마늄-함유 바디는 약 70% 초과의 게르마늄으로 구성된다.
일 실시예에서, 반도체 구조체는 절연 스페이서의 쌍을 더 포함한다. 하나의 스페이서가 게이트 전극과 소스 영역 사이에 배치된다. 다른 스페이서는 게이트 전극과 드레인 영역 사이에 배치된다. 반도체 이형 층은 스페이서들의 쌍의 각각의 아래에 연장된다.
일 실시예에서, 반도체 구조체는 도전성 콘택의 쌍을 더 포함한다. 한 콘택은 소스 영역 상에 배치되며 소스 영역을 부분적으로 둘러싼다. 다른 콘택은 드레인 영역 상에 배치되며 드레인 영역을 부분적으로 둘러싼다.
일 실시예에서, 반도체 구조체는 3차원 게르마늄-함유 바디 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함한다. 게이트 전극 스택은 하나 이상의 나노와이어 각각의 채널 영역을 둘러싼다.
일 실시예에서, 게이트 전극 스택은 고 유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 게르마늄-함유 바디는 절연 구조체 상에 배치된 반도체 이형 층상에 배치된다. 3차원 게르마늄-함유 바디는 채널 영역, 및 채널 영역의 어느 한 측 상의 소스/드레인 영역들을 포함한다. 반도체 이형 층은 채널 영역 아래에 존재하지만 소스/드레인 영역들 아래에는 존재하지 않는다. 반도체 이형 층은 3차원 게르마늄-함유 바디와 상이한 반도체 재료로 구성된다. 게이트 전극 스택은 채널 영역을 부분적으로 둘러싼다. 도전성 콘택의 쌍이 포함된다. 하나의 콘택은 소스 영역 상에 배치되고 소스 영역을 둘러싼다. 다른 콘택은 드레인 영역 상에 배치되고 드레인 영역을 둘러싼다. 콘택의 쌍의 각각의 일부는 절연 구조체 상에 배치되고 반도체 이형 층에 횡 방향으로 인접한다.
일 실시예에서, 절연 구조체는 전체 절연 층을 포함한다.
일 실시예에서, 절연 구조체는 하나 이상의 분리 기둥을 포함한다.
일 실시예에서, 반도체 이형 층은 필수적으로 실리콘으로 구성된다. 3차원 게르마늄-함유 바디는 약 50% 초과의 게르마늄으로 구성된다.
일 실시예에서, 3차원 게르마늄-함유 바디는 약 70% 초과의 게르마늄으로 구성된다.
일 실시예에서, 반도체 구조체는 절연 스페이서들의 쌍을 더 포함한다. 하나의 스페이서는 게이트 전극과 소스 영역 사이에 배치된다. 다른 스페이서는 게이트 전극과 드레인 영역 사이에 배치된다. 반도체 이형 층은 스페이서들의 쌍의 각각의 아래에 연장된다.
일 실시예에서, 반도체 구조체는 3차원 게르마늄-함유 바디 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함한다. 게이트 전극 스택은 하나 이상의 나노와이어 각각의 채널 영역을 둘러싼다.
일 실시예에서, 게이트 전극 스택은 고 유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 게르마늄-함유 바디는 절연 구조체 상에 배치된 반도체 이형 층상에 배치된다. 3차원 게르마늄-함유 바디는 채널 영역, 및 채널 영역의 어느 한 측 상의 소스/드레인 영역들을 포함한다. 반도체 이형 층은 채널 영역 아래에 존재하지 않으며 소스/드레인 영역들 아래에 존재하지 않는다. 반도체 이형 층은 3차원 게르마늄-함유 바디와 상이한 반도체 재료로 구성된다. 게이트 전극 스택은 일부가 절연 구조체 상에 배치되어 채널 영역을 둘러싼다. 도전성 콘택의 쌍이 포함된다. 한 콘택은 소스 영역 상에 배치되고 소스 영역을 둘러싼다. 다른 콘택은 드레인 영역 상에 배치되고 드레인 영역을 둘러싼다. 콘택의 쌍의 각각의 일부는 절연 구조체 상에 배치된다. 절연 스페이서의 쌍이 포함된다. 하나의 스페이서는 게이트 전극과 소스 영역 사이에 배치된다. 다른 스페이서는 게이트 전극과 드레인 영역 사이에 배치된다. 반도체 이형 층은 스페이서의 쌍의 각각의 아래에 배치되고 게이트 전극 스택의 일부 및 각각의 도전성 콘택들 일부에 횡 방향으로 인접하여 배치된다.
일 실시예에서, 절연 구조체는 전체 절연 층을 포함한다.
일 실시예에서, 절연 구조체는 하나 이상의 분리 기둥을 포함한다.
일 실시예에서, 반도체 이형 층은 필수적으로 실리콘으로 구성된다. 3차원 게르마늄-함유 바디는 약 50% 초과의 게르마늄으로 구성된다.
일 실시예에서, 3차원 게르마늄-함유 바디는 약 70% 초과의 게르마늄으로 구성된다.
일 실시예에서, 반도체 구조체는 3차원 게르마늄-함유 바디 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함한다. 게이트 전극 스택은 하나 이상의 나노와이어 각각의 채널 영역을 둘러싼다.
일 실시예에서, 게이트 전극 스택은 고 유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 디바이스의 제조 방법은 반도체 기판 위에 배치된 반도체 이형 층상에 3차원 게르마늄-함유 반도체 구조체를 형성하는 단계를 포함한다. 반도체 이형 층은 3차원 게르마늄-함유 반도체 구조체와 상이한 반도체 재료로 구성된다. 방법은 또한 3차원 게르마늄-함유 반도체 구조체를 반도체 기판으로부터 절연시키는 단계를 포함한다. 방법은 또한, 이후에, 반도체 이형 층의 일부를 제거하는 단계를 포함한다. 방법은 또한 3차원 게르마늄-함유 반도체 구조체의 채널 영역을 적어도 부분적으로 둘러싼 게이트 전극 스택을 형성하는 단계를 포함한다. 방법은 또한, 한 콘택은 3차원 게르마늄-함유 반도체 구조체의 소스 영역을 적어도 부분적으로 둘러싸고 다른 콘택은 3차원 게르마늄-함유 반도체 구조체의 드레인 영역을 적어도 부분적으로 둘러싼, 도전성 콘택의 쌍을 형성하는 단계를 포함한다.
일 실시예에서, 3차원 게르마늄-함유 반도체 구조체를 절연시키는 단계는 반도체 기판상에 전체 절연 층을 제공하는 단계를 포함한다.
일 실시예에서, 3차원 게르마늄-함유 반도체 구조체를 절연시키는 단계는 하나 이상의 분리 기둥을 형성하는 단계를 포함한다.
일 실시예에서, 게이트 전극 스택을 형성하는 단계는 교체 게이트 공정을 이용하는 단계를 포함한다. 일 실시예에서, 반도체 이형 층의 일부를 제거하는 단계는 채널 영역과 반도체 기판 사이의 부분을 제거하는 단계를 포함하고, 게이트 전극 스택은 채널 영역을 둘러싼다.
일 실시예에서, 반도체 이형 층의 일부를 제거하는 단계는 소스 및 드레인 영역들과 반도체 기판 사이의 부분을 제거하는 단계를 포함하고, 하나의 콘택은 소스 영역을 둘러싸고 다른 콘택은 드레인 영역을 둘러싼다.

Claims (20)

  1. 반도체 구조체로서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 절연 구조체;
    상기 절연 구조체의 위에 그리고 상기 절연 구조체의 바로 위에 배치된 반도체 층(a semiconductor layer disposed over and directly on the insulating structure);
    상기 반도체 층 상에 배치된 반도체 바디(semiconductor body) - 상기 반도체 바디는 채널 영역, 및 상기 채널 영역의 양측 상의 소스/드레인 영역들을 포함하고, 상기 반도체 층은 상기 소스/드레인 영역들 아래에 존재하지만 상기 채널 영역 아래에 존재하지 않고, 상기 반도체 층은 상기 반도체 바디와는 상이한 반도체 재료를 포함함 -; 및
    일부가 상기 채널 영역 바로 아래의 상기 절연 구조체 상에 배치되고 상기 반도체 층에 횡 방향으로 인접한, 상기 채널 영역을 둘러싸는 게이트 전극 스택
    을 포함하는 반도체 구조체.
  2. 제1항에 있어서, 상기 절연 구조체는 전체 절연 층(global insulating layer)을 포함하는, 반도체 구조체.
  3. 제1항에 있어서, 상기 절연 구조체는 하나 이상의 분리 기둥(pedestal)을 포함하는, 반도체 구조체.
  4. 제1항에 있어서, 상기 반도체 바디는 70% 초과의 게르마늄을 포함하는, 반도체 구조체.
  5. 제1항에 있어서,
    하나의 스페이서가 상기 게이트 전극과 상기 소스 영역 사이에 배치되고 다른 스페이서가 상기 게이트 전극과 상기 드레인 영역 사이에 배치되는 절연 스페이서들의 쌍을 더 포함하고, 상기 반도체 층은 상기 스페이서들의 쌍의 각각의 아래에 연장되는, 반도체 구조체.
  6. 제1항에 있어서,
    하나의 콘택이 상기 소스 영역 상에 배치되고 상기 소스 영역을 부분적으로 둘러싸며 다른 콘택이 상기 드레인 영역 상에 배치되고 상기 드레인 영역을 부분적으로 둘러싸는 도전성 콘택들의 쌍을 더 포함하는 반도체 구조체.
  7. 제1항에 있어서,
    상기 반도체 바디 위에 수직 배열(vertical arrangement)로 배치된 하나 이상의 나노와이어를 더 포함하고, 상기 게이트 전극 스택은 상기 하나 이상의 나노와이어 각각의 채널 영역을 둘러싸는, 반도체 구조체.
  8. 제1항에 있어서,
    상기 게이트 전극 스택은 고 유전율(high-k) 게이트 유전체 층 및 금속 게이트 전극을 포함하는, 반도체 구조체.
  9. 반도체 구조체로서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 절연 구조체;
    상기 절연 구조체의 위에 그리고 상기 절연 구조체의 바로 위에 배치된 반도체 층;
    상기 반도체 층 상에 배치된 반도체 바디 - 상기 반도체 바디는 채널 영역, 및 상기 채널 영역의 양측 상의 소스/드레인 영역들을 포함하고, 상기 반도체 층은 상기 채널 영역 아래에 존재하지만 상기 소스/드레인 영역들 아래에 존재하지 않고, 상기 반도체 층은 상기 반도체 바디와는 상이한 반도체 재료를 포함함 -;
    상기 채널 영역을 부분적으로 둘러싸는 게이트 전극 스택; 및
    하나의 콘택이 상기 소스 영역 상에 배치되고 상기 소스 영역을 둘러싸며 다른 콘택이 상기 드레인 영역 상에 배치되고 상기 드레인 영역을 둘러싸는 도전성 콘택들의 쌍 - 상기 콘택들의 쌍 각각의 일부는 상기 채널 영역 바로 아래의 상기 절연 구조체 상에 배치되고 상기 반도체 층에 횡방향으로 인접함-
    을 포함하는 반도체 구조체.
  10. 제9항에 있어서, 상기 절연 구조체는 전체 절연 층을 포함하는, 반도체 구조체.
  11. 제9항에 있어서, 상기 절연 구조체는 하나 이상의 분리 기둥을 포함하는, 반도체 구조체.
  12. 제9항에 있어서, 상기 반도체 바디는 70% 초과의 게르마늄을 포함하는, 반도체 구조체.
  13. 제9항에 있어서,
    하나의 스페이서가 상기 게이트 전극과 상기 소스 영역 사이에 배치되고 다른 스페이서가 상기 게이트 전극과 상기 드레인 영역 사이에 배치되는 절연 스페이서들의 쌍을 더 포함하고, 상기 반도체 층은 상기 스페이서들의 쌍의 각각의 아래에 연장되는, 반도체 구조체.
  14. 제9항에 있어서,
    상기 반도체 바디 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함하고, 상기 게이트 전극 스택은 상기 하나 이상의 나노와이어의 각각의 채널 영역을 둘러싸는, 반도체 구조체.
  15. 제9항에 있어서, 상기 게이트 전극 스택은 고 유전율(high-k) 게이트 유전체 층 및 금속 게이트 전극을 포함하는, 반도체 구조체.
  16. 반도체 구조체로서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 절연 구조체;
    상기 절연 구조체의 위에 그리고 상기 절연 구조체의 바로 위에 배치된 반도체 층;
    상기 반도체 층 상에 배치된 반도체 바디 - 상기 반도체 바디는 채널 영역, 및 상기 채널 영역의 어느 한 측 상의 소스/드레인 영역들을 포함하고, 상기 반도체 층은 상기 채널 영역 아래에 존재하지 않고 상기 소스/드레인 영역들 아래에 존재하지 않고, 상기 반도체 층은 상기 반도체 바디와는 상이한 반도체 재료를 포함함 -;
    일부가 상기 채널 영역 바로 아래의 상기 절연 구조체 상에 배치되는 상기 채널 영역을 둘러싸는 게이트 전극 스택;
    하나의 콘택이 상기 소스 영역 상에 배치되고 상기 소스 영역을 둘러싸며 다른 콘택이 상기 드레인 영역 상에 배치되고 상기 드레인 영역을 둘러싸는 도전성 콘택들의 쌍 - 상기 콘택들의 쌍 각각의 일부는 상기 절연 구조체 상에 배치됨 -; 및
    하나의 스페이서가 상기 게이트 전극과 상기 소스 영역 사이에 배치되고 다른 스페이서가 상기 게이트 전극과 상기 드레인 영역 사이에 배치되는 절연 스페이서들의 쌍 - 상기 반도체 층은 상기 스페이서들의 쌍의 각각의 아래에 그리고 상기 게이트 전극 스택의 일부 및 상기 도전성 콘택들 각각의 일부에 횡 방향으로 인접하여 배치됨 -
    을 포함하는 반도체 구조체.
  17. 제16항에 있어서, 상기 절연 구조체는 전체 절연 층을 포함하는, 반도체 구조체.
  18. 제16항에 있어서, 상기 절연 구조체는 하나 이상의 분리 기둥(pedestal)을 포함하는, 반도체 구조체.
  19. 제16항에 있어서, 상기 반도체 바디 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함하고, 상기 게이트 전극 스택은 상기 하나 이상의 나노와이어 각각의 채널 영역을 둘러싸는, 반도체 구조체.
  20. 제16항에 있어서, 상기 게이트 전극 스택은 고 유전율(high-k) 게이트 유전체 층 및 금속 게이트 전극을 포함하는, 반도체 구조체.
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