TW201801190A - 用於電晶體整合的奈米線 - Google Patents

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Abstract

本文內所述之特定實施例提供用於包括奈米線通道之電子裝置。奈米線通道包括奈米線且奈米線間隔大約15埃以下。奈米線通道包括10條以上的奈米線並可從MXene材料產生。

Description

用於電晶體整合的奈米線
本發明大抵關於積體電路之領域，而且較特別的是關於達成用於電晶體整合的奈米線之基板、總成、及技術。
為了增加一特定覆蓋區域之積體電路(IC)封裝中之晶粒密度，其中一方法是以薄膜設計為基礎。這些設計包括幾分之一奈米(單層)到幾奈米厚度之薄膜或材料層。需要的是有助於增加每單位面積之邏輯元件數量的薄膜設計。
102‧‧‧電子裝置
104‧‧‧電晶體
106‧‧‧奈米線通道
108‧‧‧基板
110‧‧‧源極/汲極
112‧‧‧絕緣體
114‧‧‧通道
116‧‧‧奈米線
118‧‧‧MAX材料
120‧‧‧犧牲材料
122‧‧‧虛設閘極
124‧‧‧源極/汲極材料
126‧‧‧暫時性源極/汲極材料
128‧‧‧接觸絕緣體
132‧‧‧閘極
134‧‧‧距離
136‧‧‧接觸件
1700‧‧‧中介板
1702‧‧‧第一基板
1704‧‧‧第二基板
1706‧‧‧球形柵陣列
1708‧‧‧金屬互連
1710‧‧‧通孔
1712‧‧‧矽貫通孔
1714‧‧‧嵌入裝置
1800‧‧‧計算裝置
1802‧‧‧積體電路晶粒
1804‧‧‧中央處理單元
1806‧‧‧晶粒上記憶體
1808‧‧‧通信邏輯單元
1810‧‧‧揮發性記憶體
1812‧‧‧非揮發性記憶體
1814‧‧‧圖形處理單元
1816‧‧‧數位信號處理器
1820‧‧‧晶片組
1822‧‧‧天線
1824‧‧‧觸控式螢幕顯示器
1826‧‧‧觸控式螢幕控制器
1828‧‧‧全球定位系統裝置
1830‧‧‧電池
1832‧‧‧動作協同處理器或感測器
1834‧‧‧喇叭
1836‧‧‧相機
1838‧‧‧使用者輸入裝置
1840‧‧‧大量儲存裝置
1842‧‧‧密碼處理器
諸實施例可由文後之詳細說明並配合附圖瞭解。為了方便說明，相同參考編號表示相同結構元件。諸實施例係舉例說明且不受附圖限制。
為了提供對本發明及其特性與優點之徹底瞭 解，請參考文後之詳細說明並配合附圖，其中相同參考編號表示相同元件，其中：圖1係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖2係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖3係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖4係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖5係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖6係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖7係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖8係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖9係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖10係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖11係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例； 圖12係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖13係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖14係簡示方塊圖，揭示根據本發明之實施例之電子裝置之一部位之實施例；圖15係簡示流程圖，揭示和本發明之實施例相關聯的可能性操作；圖16係簡示流程圖，揭示和本發明之實施例相關聯的可能性操作；圖17係實施本文內所述實施例之一或多個的中介板；及圖18係根據本文內所述實施例建立之計算裝置。
圖式並不必然依比例繪示，因為其尺寸變化亦未悖離本發明之範疇。
【發明內容】及【實施方式】
本文內所述者為包括一奈米線通道之系統及方法，其中，奈米線通道包括奈米線且奈米線大約間隔15埃以下。在一範例中，奈米線通道包括大約30條至大約60條的奈米線。在某一範例中，奈米線可從MXene材料產生。
在一些範例中，奈米線為帶隙範圍在0.5eV 至4eV之半導電性。此外，奈米線通道可在一基板上且基板可具有一非晶性表面結構。再者，基板可具有超過1000℃之熔點。在一些例子中，裝置係一電晶體。較明確說，電晶體可以是一金屬氧化物半導體(MOS)電晶體。
在文後之說明中，揭示實施方式之許多態樣將使用習於此技者普遍採用之術語揭述，以傳達其工作內容於其他習於此技者。惟，習於此技者應該瞭解的是，本文內所揭露之實施例可以在僅有某些態樣下實施。為了說明清楚，特定數量、材料及組構係載述用於提供對揭示實施方式之徹底瞭解。惟，習於此技者應該瞭解的是，本文內所揭露之實施例可以在沒有特定細節下實施。在其他例子中，習知特性係省略或簡化，以免模糊了揭示實施方式。
許多操作被描述成多數個不連續之操作，從而有助於瞭解本發明，惟，說明之順序不應被解釋成這些操作必然為順序相依性。尤其，這些操作不需要依所示順序執行。
術語「之上」、「之下」、「之間」、及「上方」在本文內是指一材料層或組件相關於另一層或組件的相對位置。例如，一層設於另一層之上或之下時，其可直接接觸該另一層或是具有一或多個中介層。再者，一層設於兩層之間時，其可直接接觸該兩層或是具有一或多個中介層。對比之下，位於第二層「上方」之第一層可直 接接觸第二層。同樣地，除非明確表示，否則位於兩元件之間的一元件可直接接觸相鄰元件或是具有一或多個中介層。
在文後之詳細說明中，請參閱構成本發明之一部分的附圖，其中，相同參考編號表示相同元件，且其揭示可實施之實施例。應該瞭解的是，在不脫離本發明之範疇下，可以使用其他實施例並可達成結構上或邏輯上之變化。因此，文後之詳細說明並無限制之意。
許多操作被描述成多數個不連續之動作或操作，從而有助於瞭解申請之標的。惟，說明之順序不應被解釋成這些操作必然為順序相依性。尤其，這些操作不需要依所示順序執行。揭述之操作可以不同於揭述實施例之順序。許多附加之操作也可以執行，及/或揭述之操作可以在附加之實施例中省略。為了揭露起見，用語「A及/或B」指(A)、(B)、或(A及B)。為了本發明起見，用語「A、B及/或C」指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
本說明使用「在一實施例中」或「在多數實施例中」等用語，其各指一或多個相同或不同之實施例。再者，相關於本發明實施例而使用之術語「包含」、「包括」、「具有」及類似者為同義字。本文內所用之「封裝」及「IC封裝」為同義字。本文內所用之「晶片」及「晶粒」可交換使用。
隨著電子科技的小型化，電子裝置需包括越來越小之組件。為了增加一特定覆蓋區域之積體電路(IC)封裝中之晶粒密度，組件可以上下堆疊。其中一方法是以薄膜設計為基礎。這些設計包括幾分之一奈米(單層)到幾微米厚度之薄膜或材料層。此外，其通常有助於增加每單位面積之邏輯元件數量。
增加每單位面積之邏輯元件數量的一可行解決方式為包括金屬碳化物或金屬氮化物層、或兩者之混合，其可形成奈米線或奈米帶之大量平行陣列，以提供通道給邏輯及電力切換之微電子裝置。使用此方式時，可以封裝成一給定閘極高度之奈米帶之數量大約比目前矽奈米線裝置高32倍。在一範例中，一MXene(俗稱二維形態，其與習知石墨烯共用)型材料可產生薄(例如，小於15埃厚度，或者在一範例中為小於5埃厚度)半導電層，以用於微電子裝置應用。藉由使用MXene型材料，與產生薄半導電層相關聯之一技術問題(亦即，防止接觸到閘極而短路的內部間隔件問題)就變得不重要了，因為有效半導體通道奈米帶之間的移除層薄到僅是一閘極絕緣體之沈積即可將其阻塞。
MXene係二維無機化合物類。這些材料由過渡金屬碳化物或碳氮化物之數個原子厚的層組成。MXene之前驅物(稱為MAX化合物)有超過60化合物，其具有在熱處理時形成自組層的性質。MAX材料可包括一含鋁或其他軟性金屬之軟性部位，可溶解於酸性或鹼性物以釋放 出MXene之個別二維層。這些材料中許多是絕緣性或金屬性，但是有些為半導電性，具有在大約0.5電子伏(eV)至大約4eV範圍內之帶隙，且其可用於邏輯及電力裝置。
MXene相較於傳統矽裝置者具有許多不同之要求，且其亦得免於矽邏輯科技中常見的一些要求。在使用MXene時之一項要求為高溫製程相容性。欲製造高階MAX相材料之初坯，必須使用一在腐蝕環境中可承受長時間超過1000℃之高溫浸泡的基板。惟，方便的是此基板不必是單一晶體並可具有一非晶性表面結構，而非一般傳統矽基板上極有序之結晶性結構。
請參閱圖1，圖1揭示一電子裝置102之一實施例。電子裝置102可包括一電晶體104及其他電子組件。電晶體104可包括一奈米線通道106。以剖面圖(剖切過MOS電晶體通道之中心)揭示的奈米線通道106可包括一基板108、一源極/汲極110、一絕緣體112、及一或多個通道114。各通道114可包括奈米線116。奈米線116可以是大約15埃以下厚度的奈米線或奈米帶，而且各奈米線116之間有大約15埃以下之距離134。在一範例中，奈米線116可以是大約5埃厚度的奈米線或奈米帶，而且各奈米線116之間有大約5埃之間隙。在一範例中，奈米線通道106可包括10條奈米線116。在另一範例中，奈米線通道106可包括超過100條奈米線116。
電子裝置102可包括一處理器、記憶體軟 體、硬體、韌體、或任意其他適當之組件、裝置、元件、或適當並以特定需求為主之物件。記憶體可以保存資訊於任意適當之元件中(例如，隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、專用積體電路(ASIC)、等等)。處理器可組構成執行軟體、演算或任意類型指令。電子裝置102可以是一獨立裝置或一網路元件並且包括例如桌上型電腦、膝上型電腦、行動裝置、個人數位助理、智慧型手機、平板電腦、控制器、路由器、可穿戴電腦、或包括一電晶體之其他電子裝置。
電晶體104可以是場效電晶體。在一範例中，電晶體104可以是金屬氧化物半導體場效電晶體(MOSFET)、接面閘極場效電晶體(JFET)、穿隧場效電晶體(TFET)、或一些其他相似類型之金屬氧化物半導體(MOS)裝置。金屬氧化物半導體是指電晶體之閘極部。基板108可以是耐火型材料，可在腐蝕環境中承受長時間超過1000℃之高溫浸泡，並且具有一非晶性表面結構，而非一般矽基板上極有序之結晶性結構。在一範例中，基板108可以是耐火之陶瓷基板。
目前的電晶體的幾何形狀並不容許有極大的周邊面積，由於通道因為必須位於通道之間的某些類型間隔件材料而無法緊鄰在一起。這限制了通道的密度而且不容許有很多通道。所以，由於可通過電晶體之電流量是和 通道之周邊面積成比例，可用之電流即受限制。奈米線通道106可組構成使用幾個原子厚的奈米線且一通道可包括大約30條至60條極薄材料(例如，厚度小於大約15埃)的奈米線。此即增加通道的密度並增加可通過一電晶體之電流量。
請參閱圖2，圖2揭示根據本發明之實施例在奈米線通道106形成時之一早期階段之簡示方塊圖。如圖2所示，MAX材料118可以沈積於一基板108上。MAX材料118可以使用漿液旋塗沈積、濺鍍、化學氣相沈積(CVD)或任意組合方式沈積，或是可將MAX材料118沈積於基板108上之某些其他形式之沈積。MAX材料118可包括一金屬(MAX中之M)或金屬之組合，一般具有高熔點，像是鉬、鎢、鈦、鈧、鋯、鉭、鈮、等等。MAX材料118也可包括一犧牲材料，像是鋁(MAX中之A)，但是也可包括其他軟性金屬，像是週期表中之I、II、或III欄元素(例如，鈉、鈣、鎵、等等)。MAX材料118也可包括碳或氮或兩者(MAX中之X)。
MAX相形成一具有通式Mn+1AXn之三元碳化物的大族系，其中n=1-3，M為早期過渡金屬，A為A族元素(主要是IIIA族及IVA族)，及X為碳及/或氮。這些相為層狀六角形化合物且屬於空間群D6h 4-P63/mmc，每單位單元有兩個化學式單位。MAX相可以根據其n值分類：「211」為M2AX(n=1)，「312」為M3AX2(n=2)，及「413」為M4AX3(n=3)。通常，已 發現大約60個MAX相且越來越多，其應包括在本案之範疇內，作為相關於邏輯、記憶體、圖形處理、等等所用之微電子裝置。
請參閱圖3，圖3揭示根據本發明之實施例在奈米線通道106形成時之一早期階段之簡示方塊圖。MAX材料118及一基板108經過熱處理以產生或增強MAX材料118之自排序性質。MAX材料118可以是多層結構並且包括平面化。熱處理包括在腐蝕環境中的長時間超過1000℃之高溫浸泡。熱處理之後，MAX材料118變成有序的奈米線116(例如，金屬層)與犧牲材料120之交替層。在一示範實施例中，MAX相為通過整個基板之單一晶體。在另一實施例中，MAX相含有晶粒邊界，惟，諸平面基本上仍平行於基板。在又一實施例中，各別層係一在其連接處具有週期性或無定向斷裂的平面，但是間斷處並非逐平面單元排列。
請參閱圖4，圖4揭示根據本發明之實施例在奈米線通道106形成時之一早期階段之簡示方塊圖。如圖4所示，圖案化像是微影及蝕刻(例如，類似於在矽三閘極科技中之淺溝渠凹槽(STR))可用以產生MAX材料118之鰭片。MAX材料118之各鰭片可包括奈米線116與犧牲材料120之交替層。
請參閱圖5，圖5揭示根據本發明之實施例在奈米線通道106形成時之一早期階段之簡示方塊圖。如圖5所示，一虛設閘極122可附加至MAX材料118之各鰭 片的一部位。MAX材料118之各鰭片可包括奈米線116與犧牲材料120之交替層。虛設閘極122可以是一虛設閘極絕緣體與虛設閘極且可用沈積、圖案化等來處理。術語「虛設」是指置換閘極流程。在一範例中，製程包括沈積SiO2與多晶矽，及隨後移除SiO2與多晶矽並將其置換成一高K絕緣體與一金屬閘。在此情況中，置換閘極處理之基本原理在於閘極間隔件以及源極/汲極層係固接於基板並且在犧牲材料蝕刻期間及之後將通道材料之薄層實質定位。
當製成具有一閘極的奈米線通道106時，閘極最先或最後完成並無差別。例如，一MOS裝置由一源極、通道、通道周側之閘極、及在另一側上之一汲極組成。若使用閘極最先之製程，則虛設閘極122為高K絕緣體與一金屬閘。無論是否使用實際閘極或虛設閘極，虛設閘極122可界定結構及電晶體之一通道部位的位置。非通道部位則可成為一源極與一汲極。源極/汲極可以使用任意製程產生及可用某類金屬材料替代或包覆源極/汲極。重點在識別出接點欲定位於何處。
請參閱圖6，圖6揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。如圖6所示，源極/汲極處理可以在曝露的奈米線116與犧牲材料120上執行。由於源極/汲極處理，奈米線116與犧牲材料120可由源極/汲極材料124覆蓋。在一實施例中，源極/汲極材料124可由一金屬碳化物或氮化物材料(像是氮化 鈦、氮化鉭，或金屬像是鎢、鎳、或銅)替代或包覆。在另一實施例中，源極/汲極材料124可保留，且在閘極處理後，源極/汲極材料124可被替代或者一包覆製程可用於源極/汲極。
請參閱圖7，圖7揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。在一實施例中，曝露的奈米線116與犧牲材料120可以蝕除並且可執行源極/汲極處理。例如，如圖7所示，曝露的奈米線116、犧牲材料120、以及未受到虛設閘極122保護之任意物件皆蝕除及以暫時性源極/汲極材料126(例如，磊晶置換源極/汲極)替代。在一範例中，稍後附加之栓塞或接觸件(例如，參閱圖14)可以和暫時性源極/汲極材料126周側之區域接觸。在另一實施例中，源極/汲極處理發生於此，而不在閘極處理後，如圖13所示。
請參閱圖8，圖8揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。如圖8所示，一接觸絕緣體128可沈積成將源極與汲極區或源極/汲極材料124周側區隔離。接觸絕緣體128可以是氧化物或其他類似型式材料。在一範例中，接觸絕緣體128可以平面化至虛設閘極122之頂部。
請參閱圖9，圖9揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。如圖9所示，虛設閘極122已經移除。此即再次曝露奈米線116及犧牲材料120。犧牲材料120為鋁或其他較軟、低熔點金 屬氧化物/碳化物/氮化物材料，可被蝕除而留下多層的奈米線116。
請參閱圖10，圖10揭示根據本發明之實施例在奈米線通道106形成時之一早期階段之簡示方塊圖。如圖10所示，犧牲材料120已移除，只留下奈米線116於先前由虛設閘極122佔據之區域中。各奈米線116之間的一距離134可以大約為犧牲材料120之厚度，即大約15埃以下。在一範例中，奈米線通道106可包括10條以上的奈米線116。在另一範例中，奈米線通道106可包括超過100條奈米線116。此為超越現有應用之顯著改良，現有應用之該距離一般在15埃以上且每一電晶體的奈米線數少於10。
請參閱圖11，圖11揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。如圖11所示，絕緣體112可沈積於奈米線116周側。絕緣體112之沈積亦存在於接觸絕緣體128與基板108之壁面或表面上，儘管其在諸位置上並非作為一閘極絕緣體的功能。
請參閱圖12，圖12揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。如圖12所示，剩餘空間使用金屬填充，以產生一閘極132。閘極132可以是金屬閘極並且控制源極與汲極之間的電流流動。
請參閱圖13，圖13揭示根據本發明之實施例 在奈米線通道106形成時之一階段之簡示方塊圖。如圖13所示，接觸絕緣體128可移除。若源極/汲極處理未先完成，如圖7所示，則在接觸絕緣體128移除後，可達成源極/汲極處理。源極/汲極處理可以在奈米線通道106形成時之早期先完成，如圖7所示，或者源極/汲極可以和原通道材料保留，且源極/汲極處理可在所有閘極處理後執行，如圖13所示。
請參閱圖14，圖14揭示根據本發明之實施例在奈米線通道106形成時之一階段之簡示方塊圖。接觸件136可附加上並完成後端流程。接觸件之附加及後端流程是屬習知技術。
請參閱圖15，圖15係簡示流程圖，揭示和本發明之實施例相關聯的可能性操作。在1502，沈積一具有多層結構之材料於一基板上。在1504，使用熱處理以產生或增強材料之自排序性質，以便產生一多層結構。在1506，蝕刻多層結構材料。在1508，產生一虛設閘極絕緣體及一虛設閘極於被蝕刻之多層結構材料之一部位上。在1510，執行源極/汲極處理。在1512，產生源極/汲極區之隔離。在1514，移除虛設閘極絕緣體及虛設閘極，以曝露多層結構材料之一部位。在1516，移除多層結構材料之一層曝露部位，以便產生通道。在1518，產生一閘極絕緣體及一閘極於曝露之通道上。在1520，附加上接觸件及後端流程，以便產生一奈米線通道。
請參閱圖16，圖16係簡示流程圖，揭示和本 發明之實施例相關聯的可能性操作。在1602，沈積一具有多層結構之材料於一基板上。在1604，使用熱處理以產生或增強材料之自排序性質，以便產生一多層結構。在1606，蝕刻多層結構材料。在1608，產生一虛設閘極絕緣體及一虛設閘極於被蝕刻之多層結構材料之一部位上。在1610，產生源極/汲極區之隔離。在1612，移除虛設閘極絕緣體及虛設閘極，以曝露多層結構材料之一部位。在1614，移除多層結構材料之一層曝露部位，以便產生通道。在1616，產生一閘極絕緣體及閘極於曝露之通道上。在1618，執行源極/汲極處理。在1620，附加上接觸件及後端流程，以便產生一奈米線通道。
在一範例中，複數個電晶體，像是金屬氧化物半導體場效電晶體(MOSFET，或單純為MOS電晶體)，其可製成於一基板上(例如，基板108)。在許多實施方式中，MOS電晶體可以是平面形電晶體、非平面形電晶體、或兩者之組合。非平面形電晶體包括鰭式場效電晶體(FinFET)，像是雙閘極電晶體與三閘極電晶體，及包覆式或全包覆式閘極電晶體，像是奈米帶及奈米線電晶體。儘管本文內所述之實施方式僅揭示平面形電晶體，應該注意的是本文內所述之特性、範例、及實施例亦可使用非平面形電晶體實施。
各MOS電晶體包括一閘極堆疊，是由至少兩層形成，即一閘極介電質層及一閘極層。閘極介電質層可包括一層或一堆疊層。一或多層可包括氧化矽、二氧化矽 (SiO2)、及/或一高k介電質材料。高k介電質材料可包括像是鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釓、鉛、鈧、鈮、及鋅。可用在閘極介電質層之高k(介電常數)材料範例包括但是不限定的有氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釓、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在一些實施例中，可以在閘極介電質層上實施退火程序，以改善其在使用高k材料時之品質。
閘極層形成於閘極介電質層上並由至少一P型功函數金屬或N型功函數金屬組成，其依據電晶體為PMOS或NMOS電晶體而定。在一些實施方式中，閘極層由兩金屬層以上之堆疊組成，其中一或多個金屬層為功函數金屬層及至少一金屬層為填充金屬層。也可以包括其他金屬層，以用於其他目的，像是障壁層。
請參閱圖17，圖17揭示一包括或者和本文內所述之一或多個實施例交互作用的中介板1700。中介板1700係一用於將第一基板1702橋接至第二基板1704的中介基板。第一基板1702例如可以是一積體電路晶粒。第二基板1704例如可以是一記憶體模組、一電腦主機板、或另一積體電路晶粒。通常，中介板1700之用途在將連線分布到較寬間距，或將連線重定線路到不同連線。例如，中介板1700將一積體電路晶粒耦合於一球形閘陣列(BGA)1706，隨後可耦合於第二基板1704。在一些 實施例中，第一及第二基板1702、1704附接於中介板1700之相反側。在其他實施例中，第一及第二基板1702、1704附接於中介板1700之相同側。並且在進一步實施例中，三個以上之基板由中介板1700互連。
中介板1700可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(例如，聚醯亞胺)製成。在進一步實施方式中，中介板可由交替之硬質或可彎曲材料製成，包括用於耐火性陶瓷基板或耐火性陶瓷基板及半導體基板之上述相同材料，例如矽、鍺，及其他III-V族與IV族材料。
中介板可包括金屬互連1708及通孔1710，包括但是不限定的有矽貫通孔(TSV)1712。中介板1700可進一步包括嵌入裝置1714，包括被動及主動裝置兩者。這些裝置包括但是不限定的有電容器、解耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。較複雜的裝置像是射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置也可以形成於中介板1700上。根據許多實施例，本文內所述之裝置或製程可用在中介板1700之製造。
請參閱圖18，圖18揭示根據許多實施例之一計算裝置1800。計算裝置1800可包括多數組件。在一實施例中，這些組件附接於一或多個主機板。在一替代實施例中，這些組件有些或全部製成於單一系統晶片(SoC) 晶粒上。計算裝置1800中之組件包括但是不限定的有積體電路晶粒1802及至少一通信邏輯單元1808。在一些實施方式中，通信邏輯單元1808製成於積體電路晶粒1802內，而在其他實施方式中，通信邏輯單元1808製成於一可接合至一基板的各別積體電路晶片中或是和積體電路晶粒1802共用或電耦合的主機板中。積體電路晶粒1802可包括一中央處理單元(CPU)1804以及晶粒上記憶體1806(通常使用作為快取記憶體)，可以藉由像是嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩記憶體(STTM或STT-MRAM)之技術提供。
計算裝置1800可包括其他組件，其是或非實體及電耦合於主機板或製於一SoC晶粒內。這些其他元件包括但是不限定的有揮發性記憶體1810(例如，DRAM)、非揮發性記憶體1812(例如，ROM或快閃記憶體)、圖形處理單元1814(GPU)、數位信號處理器1816、密碼處理器1842(即一在硬體內執行密碼演算之特殊化處理器)、晶片組1820、天線1822、顯示器或觸控式螢幕顯示器1824、觸控式螢幕控制器1826、電池1830或其他電源、功率放大器(圖中未示)、電壓調節器(圖中未示)、全球定位系統(GPS)裝置1828、羅盤、動作協同處理器或感測器1832(可包括加速計、陀螺儀、及羅盤)、喇叭1834、相機1836、使用者輸入裝置1838(例如，鍵盤、滑鼠、觸控筆、及觸控板)、及大量儲存裝置1840(例如，硬碟機、光碟(CD)、數位 多功能光碟(DVD)、等等)。
通信邏輯單元1808可達成用於資料轉移往返於計算裝置1800之無線通信。術語「無線」及其引申字可用以描述電路、裝置、系統、方法、技術、通信頻道、等等，其可經過調變電磁輻射通過非實體媒體之使用方式而通信資料。此術語並非暗示相關聯裝置不含任何線材，儘管其在一些實施例中可能不含。通信邏輯單元1808可執行許多無線標準或協定之任一者，其包括但是不限定的有Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及指定做為3G、4G、5G、及以外者之任意其他無線協定。計算裝置1800可包括複數個通信邏輯單元1808。例如，第一通信邏輯單元1808專用於較短距無線通信，例如Wi-Fi及藍牙，且第二通信邏輯單元1808專用於較長距無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置1800之處理器1804可以和根據許多實施例形成的一或多個裝置通信。術語「處理器」指處理暫存器及/或記憶體之電子資料，將電子資料轉換成其他電子資料，以利儲存在暫存器及/或記憶體中的任意裝置或裝置之一部分。通信邏輯單元1808也可包括一或多個裝置，像是電晶體或金屬互連，其與本文內所述之許多 實施例通信。
在許多實施例中，計算裝置1800可以是膝上型電腦、上網筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在其他實施方式中，計算裝置1800可以是處理資料之任意其他電子裝置。
包括摘要說明中所述者在內的揭示實施方式上述說明並非為了排他或為了限制本發明之實施例於揭露之形式。儘管本發明之特定實施方式及範例已在本文內揭述以供說明，但是習於此技者應該瞭解的是，在本發明之範疇內許多等效之變化仍屬可行。
其他注意事項及範例
範例1係一種裝置，包括：奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
在範例2中，範例1之標的可選擇性包括：其中，該奈米線係從MXene材料產生。
在範例3中，範例1-2中任一項之標的可選擇性包括：其中，該奈米線係具有帶隙範圍在大約0.5電子伏(eV)至大約4eV之半導電性。
在範例4中，範例1-3中任一項之標的可選 擇性包括：其中，該奈米線通道設在耐火性陶瓷基板上。
在範例5中，範例1-4中任一項之標的可選擇性包括：其中，該基板具有超過1000℃之熔點。
在範例6中，範例1-5中任一項之標的可選擇性包括：其中，該奈米線通道包括10條以上的奈米線。
在範例7中，範例1-6中任一項之標的可選擇性包括：其中，該奈米線通道包括100條以上的奈米線。
在範例8中，範例1-7中任一項之標的可選擇性包括：其中，該裝置係金屬氧化物半導體(MOS)電晶體。
在範例9中，一種方法，包括：產生奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
在範例10中，範例9之標的可選擇性包括：其中，該奈米線通道係藉由沈積多層結構材料於基板上而產生；產生或增強該多層結構材料之自排序性質；蝕刻該多層結構材料；產生虛設閘極絕緣體及虛設閘極於該蝕刻多層結構材料之部位上；執行源極/汲極處理；產生該源極/汲極區之隔離；移除該虛設閘極絕緣體及該虛設閘極；移除該多層結構材料之曝露部位層，以便產生通道；及產生閘極絕緣體及閘極於該曝露通道上。
在範例11中，範例9-10中任一項之標的可 選擇性包括：其中，該奈米線通道包括大約30條至大約60條的奈米線。
在範例12中，範例9-11中任一項之標的可選擇性包括：其中，該奈米線係從MXene材料產生。
在範例13中，範例9-12中任一項之標的可選擇性包括：其中，該基板具有非晶性表面結構。
在範例14中，範例9-13中任一項之標的可選擇性包括：其中，該基板具有超過1000℃之熔點。
在範例15中，範例9-14中任一項之標的可選擇性包括：其中，該奈米線通道包括10條以上的奈米線。
範例16係一種計算裝置，包括：處理器，安裝於基板上；通信邏輯單元，設於該處理器內；記憶體，設於該處理器內；圖形處理單元，設於該計算裝置內；天線，設於該計算裝置內；顯示器，設於該計算裝置內；電池，設於該計算裝置內；功率放大器，設於該處理器內；及電壓調節器，設於該處理器內。該處理器包括氧化物半導體，其中該氧化物半導體包括奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
在範例17中，範例16之標的可選擇性包括：其中，該奈米線通道包括大約30條至大約60條的奈米線。
在範例18中，範例16-17中任一項之標的可選擇性包括：其中，該奈米線係從MXene材料產生。
在範例19中，範例16-18中任一項之標的可選擇性包括：其中，該奈米線通道包括10條以上的奈米線。
在範例20中，範例16-19中任一項之標的可選擇性包括：其中，該基板具有非晶性表面結構。
範例21係一種電子裝置，包括：金屬氧化物半導體(MOS)電晶體，其中，該MOS電晶體包括奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
在範例22中，範例21之標的可選擇性包括：其中，該奈米線係具有帶隙範圍在大約0.5電子伏(eV)至大約4eV之半導電性。
在範例23中，範例21-22中任一項之標的可選擇性包括：其中，該奈米線係從MXene材料產生。
在範例24中，範例21-22中任一項之標的可選擇性包括：其中，該奈米線通道包括10條以上的奈米線。
在範例25中，範例21-24中任一項之標的可選擇性包括：其中，該基板具有非晶性表面結構。
102‧‧‧電子裝置
104‧‧‧電晶體
106‧‧‧奈米線通道
108‧‧‧基板
110‧‧‧源極/汲極
112‧‧‧絕緣體
114‧‧‧通道
116‧‧‧奈米線
134‧‧‧距離

Claims (25)

  1. 一種裝置，包含：奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
  2. 如申請專利範圍第1項之裝置，其中，該奈米線係從MXene材料產生。
  3. 如申請專利範圍第1項之裝置，其中，該奈米線係具有帶隙範圍在大約0.5電子伏(eV)至大約4eV之半導電性。
  4. 如申請專利範圍第1項之裝置，其中，該奈米線通道設在耐火性陶瓷基板上。
  5. 如申請專利範圍第1項之裝置，其中，該基板具有超過1000℃之熔點。
  6. 如申請專利範圍第1項之裝置，其中，該奈米線通道包括10條以上的奈米線。
  7. 如申請專利範圍第1項之裝置，其中，該奈米線通道包括100條以上的奈米線。
  8. 如申請專利範圍第1項之裝置，其中，該裝置係金屬氧化物半導體(MOS)電晶體。
  9. 一種方法，包含：產生奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
  10. 如申請專利範圍第9項之方法，其中，該奈米線通道的產生係藉由：沈積多層結構材料於基板上；產生或增強該多層結構材料之自排序性質；蝕刻該多層結構材料；產生虛設閘極絕緣體及虛設閘極於該蝕刻多層結構材料之部位上；執行源極/汲極處理；產生該源極/汲極區之隔離；移除該虛設閘極絕緣體及該虛設閘極；移除該多層結構材料之曝露部位層，以便產生通道；及產生閘極絕緣體及閘極於該曝露通道上。
  11. 如申請專利範圍第9項之方法，其中，該奈米線通道包括大約30條至大約60條的奈米線。
  12. 如申請專利範圍第9項之方法，其中，該奈米線係從MXene材料產生。
  13. 如申請專利範圍第9項之方法，其中，該基板具有非晶性表面結構。
  14. 如申請專利範圍第13項之方法，其中，該基板具有超過1000℃之熔點。
  15. 如申請專利範圍第9項之方法，其中，該奈米線通道包括10條以上的奈米線。
  16. 一種計算裝置，包含：處理器，安裝於基板上；通信邏輯單元，設於該處理器內；記憶體，設於該處理器內；圖形處理單元，設於該計算裝置內；天線，設於該計算裝置內；顯示器，設於該計算裝置內；電池，設於該計算裝置內；功率放大器，設於該處理器內；及電壓調節器，設於該處理器內；其中，該處理器包括氧化物半導體，其中該氧化物半 導體包括奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
  17. 如申請專利範圍第16項之計算裝置，其中，該奈米線通道包括大約30條至大約60條的奈米線。
  18. 如申請專利範圍第16項之計算裝置，其中，該奈米線係從MXene材料產生。
  19. 如申請專利範圍第16項之計算裝置，其中，該奈米線通道包括10條以上的奈米線。
  20. 如申請專利範圍第16項之計算裝置，其中，該基板具有非晶性表面結構。
  21. 一種電子裝置，包含：金屬氧化物半導體(MOS)電晶體，其中，該MOS電晶體包括奈米線通道，其中，該奈米線通道包括奈米線且該奈米線間隔大約15埃以下。
  22. 如申請專利範圍第21項之電子裝置，其中，該奈米線係具有帶隙範圍在大約0.5電子伏(eV)至大約4eV之半導電性。
  23. 如申請專利範圍第21項之電子裝置，其中，該奈米線係從MXene材料產生。
  24. 如申請專利範圍第21項之電子裝置，其中，該奈米線通道包括10條以上的奈米線。
  25. 如申請專利範圍第21項之電子裝置，其中，該基板具有非晶性表面結構。
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