TW201740685A - 用於鎖相迴路之相位同步之裝置與方法 - Google Patents

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Abstract

於此所提供係用於鎖相迴路之相位同步之裝置與方法。於特定設置中，一射頻通訊系統包括一鎖相迴路，其產生至少一輸出時脈訊號，與一相位同步電路，其同步該鎖相迴路之相位。該相位同步電路包括一取樣電路，其根據一參考時脈訊號之時序對至少一輸出時脈訊號進行取樣而產生樣本。此外，該相位同步電路包括一相位差計算電路，其根據該樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號產生一相位差。該相位同步電路進一步包括一相位調整控制電路，其根據該相位差訊號對該鎖相迴路提供一相位調整以同步該鎖相迴路。

Description

用於鎖相迴路之相位同步之裝置與方法
本發明之實施例係關於電子系統，具體而言，係關於鎖相迴路之相位同步。
鎖相迴路(Phase locked loops，PLLs)可被使用於各種應用中，用於產生一輸出時脈訊號(output clock signal)，其具有關於一參考時脈訊號之一受控相位(controlled phase)與頻率。該鎖相迴路可被使用於，如通訊系統與/或晶片間通訊(chip-to-chip communication)。
可於該鎖相迴路之反饋迴路(feedback loop)中提供一整數分頻器(integer frequency divider)以實施一整數N型(integer-N)鎖相迴路。透過選擇該分頻器之一整數除法值(division value)N，該整數N型鎖相迴路可被使用以合成一參考頻率之逐步輸出頻率。例如，於穩定狀態下，該鎖相迴路其輸出時脈訊號之頻率係被控制為該參考時脈訊號頻率之N倍。因此，於一整數N型鎖相迴路中，於穩定狀態下，該輸出時脈訊號具有對於該參考時脈訊號之每一週期之N週期。
一分數N型(fractional-N)鎖相迴路可被使用以提供輸出頻率調 整之finer steps。相反於使用整數分度值之一整數N型鎖相迴路，一分數N型鎖相迴路允許分數除法值(fractional division values)。於穩定狀態下，該鎖相迴路其輸出時脈訊號之頻率係被控制為該參考時脈訊號頻率之N+F/M倍，N係該除法值之整數部分，而係F/M係該除法值之分數部分。
於一方面，於此係提供一種射頻(radio frequency，RF)通訊系統。該射頻通訊系統包括一鎖相迴路(phase-locked loop，PLL)，其係被設置用以產生至少一輸出時脈訊號(clock signals)；一取樣電路(sampling circuit)，其係被設置根據一參考時脈訊號之時序(timing)對該至少一輸出時脈訊號進行取樣，用以產生複數個樣本；一相位差計算電路(phase difference calculation circuit)，其係被設置根據該複數個樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號(tracking digital phase signal)，用以產生一相位差訊號(phase difference signal)；以及一相位調整(phase adjustment)控制電路，其係被設置根據該相位差訊號對該鎖相迴路提供一相位調整(phase adjustment)，以同步該鎖相迴路。
於另一方面，於此係提供一種於一頻率合成器(frequency synthesizer)中相位同步之方法。該方法包括使用一鎖相迴路產生至少一輸出時脈訊號；根據一參考時脈訊號之時序對該至少一輸出時脈訊號進行取樣以產生複數個樣本；根據該複數個樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號產生一相位差訊號；以及根據該相位差訊號提供一相位調整以同步該鎖相迴路。
於另一方面，於此係提供一種大規模多輸入多輸出(multiple-input multiple-output，MIMO)系統。該大規模多輸入多輸出系統包 括複數個頻率合成器，其係被設置根據一共同參考時脈訊號之時序用以產生複數個本地振盪器(local oscillator)訊號。此外，該複數個頻率合成器之一第一頻率合成器包括一鎖相迴路，其係被設置用以產生該複數個本地振盪器訊號之至少一本地振盪器訊號；一取樣電路，其係被設置根據該共同參考時脈訊號之時序對該至少一本地振盪器訊號進行取樣，用以產生複數個樣本；一相位差計算電路，其係被設置根據該複數個樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號，用以產生一相位差訊號；以及一相位調整控制電路，其係被設置根據該相位差訊號用以對該鎖相迴路提供一相位調整。
1a‧‧‧第一天線陣列
1b‧‧‧第二天線陣列
10‧‧‧大規模輸入輸出基地台
11‧‧‧天線
11a‧‧‧第一天線
11b‧‧‧第二天線
11c‧‧‧第三天線
20‧‧‧收發器系統
21a‧‧‧第一收發器
21b‧‧‧第二收發器
21c‧‧‧第三收發器
22a、31a‧‧‧第一頻率合成器
22b、31b‧‧‧第二頻率合成器
22c、31c‧‧‧第三頻率合成器
24a、34a‧‧‧第一相位同步電路
24b、34b‧‧‧第二相位同步電路
24c、34c‧‧‧第三相位同步電路
25a、32a‧‧‧第一鎖相迴路
25b、32b‧‧‧第二鎖相迴路
25c、32c‧‧‧第三鎖相迴路
26a‧‧‧第一同相路徑混頻器
26b‧‧‧第二同相路徑混頻器
26c‧‧‧第三同相路徑混頻器
27a‧‧‧第一正交相位路徑混頻器
27b‧‧‧第二正交相位路徑混頻器
27c‧‧‧第三正交相位路徑混頻器
30、400‧‧‧射頻通訊系統
33a‧‧‧第一本地振盪器產生器
33b‧‧‧第二本地振盪器產生器
33c‧‧‧第三本地振盪器產生器
35a‧‧‧第一調變器
35b‧‧‧第二調變器
35c‧‧‧第三調變器
80、100、130、150、180、300、350‧‧‧頻率合成器
81、101、151‧‧‧鎖相迴路
83、103、133、153、183、303、353、403‧‧‧相位同步電路
91、111、141‧‧‧取樣電路
92、112‧‧‧追蹤相位累加器
93、113、143、313‧‧‧相位差計算電路
94、114、354‧‧‧主相位控制電路
95、115、175、315、415‧‧‧相位調整控制電路
102、152‧‧‧本地振盪器產生器
145‧‧‧同相取樣器
146‧‧‧正交相位取樣器
147、327‧‧‧數值控制振盪器
148、348‧‧‧累積相位差計算器
161‧‧‧相位頻率檢測器/電荷泵
162‧‧‧迴路濾波器
163‧‧‧電壓控制振盪器
164‧‧‧反饋分頻器
168‧‧‧Σ-△調變器
172、185‧‧‧多工器
178‧‧‧狀態機
184‧‧‧校正電路
200、210、600‧‧‧相位圖
201、202‧‧‧同相/正交相位樣本
230‧‧‧圖表
231‧‧‧第一曲線圖
232‧‧‧第二曲線圖
349‧‧‧相檢器
361‧‧‧主相位累加器
362‧‧‧主相位計算電路
363‧‧‧主計數器
482‧‧‧收發器電路
491‧‧‧數位相轉序電路
493‧‧‧同相路徑資料轉換器
494‧‧‧正交相位路徑資料轉換器
495‧‧‧同相路徑濾波器
496‧‧‧正交相位路徑濾波器
497‧‧‧同相路徑混頻器
498‧‧‧正交相位路徑混頻器
圖1A係一大規模多輸入多輸出(multiple-input-multiple-output，MIMO)基地台之一實施例示意圖。
圖1B係用於圖1A之該大規模多輸入多輸出基地台之一收發器(transceiver)之一實施例示意圖。
圖2係一射頻通訊系統之一實施例示意圖。
圖3A係根據本發明一實施例之一頻率合成器(frequency synthesizer)之示意圖。
圖3B係根據本發明另一實施例之一頻率合成器之示意圖。
圖4A係根據本發明另一實施例之一頻率合成器之示意圖。
圖4B係一累積相位差計算器(accumulated phase difference calculator)之一實施例之一操作圖表。
圖5係根據本發明另一實施例之一頻率合成器之一示意圖。
圖6A係根據本發明另一實施例之一頻率合成器之一示意圖。
圖6B係同時對追蹤相位累加器(accumulator)數值與本地振盪器(local oscillator)樣本進行取樣之一範例之一相位圖。
圖6C係同時對追蹤相位累加器數值與本地振盪器樣本進行取樣之另一範例之一相位圖。
圖7係根據本發明另一實施例之一頻率合成器之一示意圖。
圖8係根據本發明另一實施例之一頻率合成器之一示意圖。
圖9係根據本發明另一實施例之一射頻通訊系統之一示意圖。
以下實施例之詳細描述係針對本發明具體實施例之各種說明。然而，本發明可透過由該等申請專利範圍所定義與涵蓋之多種不同方法所據以實施。於此描述中，於參考圖式中相同符號標記可表示相同或功能相似之元件。其應可理解為於特定實施例中可包括比圖式所示之更多元件與/或元件之子集。此外，某些實施例可併入來自兩個或多個圖式中任何合適之特徵組合。
一射頻(radio frequency，RF)通訊系統可包括一分數N型(fractional-N)鎖相迴路(phase-locked loop，PLL)，透過於一寬範圍之參考計時頻率上提供相對小之輸出頻率步階(frequency steps)以增加彈性(flexibility)。然而，於缺少同步之情形下，該分數N型鎖相迴路可非預期地鎖定一參考時脈訊號之眾多可能相位中之一者
於某些射頻通訊系統中，可期望將一鎖相迴路之輸出時脈訊號之相位與一參考時脈訊號之已知關係同步。例如，於跳頻(frequency hopping)無線通訊系統中，每當該本地振盪器之頻率改變時，該本地振盪器可與該參考時脈訊號維持相同之相位關係(phase relationship)。此外，於多鎖相迴路系統中， 維持由該等鎖相迴路所產生之輸出時脈訊號間之相同相位關係極為重要。
可靠地測量一鎖相迴路之輸入與輸出相位係為困難。雖然輸入相位資訊可存在於該鎖相迴路之Σ-△調變器(sigma-delta modulator)之一累加器(accumulator)中，但Σ-△噪訊可使觀測變為困難，因可使用該鎖相迴路之一反饋時脈訊號更新該累加器，而非該參考時脈訊號。此外，該鎖相迴路之輸出可被量化，如量化至1位元，其可使一瞬時輸出相位之觀測變得同樣困難。
於此係提供用於鎖相迴路之相位同步之裝置與方法。於某些設置中，一射頻通訊系統包括一鎖相迴路，其產生至少一輸出時脈訊號，與一相位同步電路，其同步該鎖相迴路之一相位。該相位同步電路包括一取樣電路(sampling circuit)，其根據一參考時脈訊號之時序(timing)對該至少一輸出時脈訊號進行取樣，以產生樣本。此外，該相位同步電路包括一相位差計算電路(phase difference calculation circuit)，其根據該樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號(tracking digital phase signal)產生一相位差(phase difference)訊號。該相位同步電路進一步包括一相位調整控制電路(phase adjustment control circuit)，其根據該相位差訊號對該鎖相迴路提供一相位調整(phase adjustment)，以同步該鎖相迴路。
於某些配置中，一鎖相迴路一輸出相位係被統計地測量並隨時間平均以增加準確性。例如，可次取樣(sub-sampled)由該鎖相迴路所產生之輸出時脈訊號至該參考時脈訊號之一時域(clock domain)中。該次取樣可以多種方式所執行，如透過使用高速電流型邏輯(current mode logic，CML)取樣電路。此外，該鎖相迴路其輸出時脈訊號之樣本可被提供至該相位差計算電路，其根據該等樣本與代表該鎖相迴路之相位之該追蹤數位相位訊號產生一相位差 訊號。
於某些實施中，一追蹤相位累加器產生代表該鎖相迴路之相位之該追蹤數位相位訊號。該追蹤相位累加器可被該參考時脈訊號鎖定，且可累加用以控制該鎖相迴路之分頻速率(division rate)之一分數頻率調諧訊號(fractional frequency tuning signal)。該追蹤相位累加器與該樣本所指示之該輸出相位資訊間之相位差，可隨時間透過該相位差計算電路所觀察以決定應用至該鎖相迴路之相位調整量。
於某些實施中，該相位調整控制電路透過調整該鎖相迴路之一調變器之一狀態以提供相位調整。例如，一相位偏移(phase offset)可被加入至該鎖相迴路之一Σ-△調變器之一累加器中，藉此透過一相對應偏移對該鎖相迴路之輸出相位進行偏移。因此，該相位同步電路可操作為位於該鎖相迴路之輸出與該鎖相迴路之Σ-△調變器之輸入間之一數位慢速迴路(digital slow loop)。於某些實施中，可於多參考時脈週期中加入該相位調整之一部分，藉此維持該鎖相迴路處於鎖定狀態而不具滑動週期(slipping cycles)，然而，該相位調整控制電路可以多種方式提供相位調整。
該鎖相迴路可產生用於多種應用上之輸出時脈訊號。於一範例中，該鎖相迴路係被使用以產生使用於一收發器中升頻轉換(up-conversion)與/或降頻轉換(down-conversion)之一同相(in-phase，I)本地振盪器訊號與一正交相位(quadrature-phase，Q)本地振盪器訊號。此外，使用該鎖相迴路之參考時脈訊號對該I與Q本地振盪器訊號進行次取樣，以產生用於該相位差計算電路之I與Q樣本。
於某些實施中，該相位同步電路可調整該鎖相迴路之相位以追蹤 由一主相位控制電路所產生之一主數位相位訊號。因此，相位同步可跨多個鎖相迴路，包括位於不同收發器晶片上之鎖相迴路全域地(globally)執行。因此，於此之技術可提供用於一鎖相迴路之一數位慢速迴路系統(digital slow loop system)，其對該鎖相迴路之一輸出時脈訊號進行取樣，並提供同步以匹配一主數位相位訊號。因此，相位可跨多個收發器部件被全域數位化同步。當使用一分數除數(fractional divisor)進行操作與使用一整數除數(integer divisor)進行操作時，皆可同步該鎖相迴路。
於此之技術可被使用於大規模多輸入多輸出系統中以提供相位同步，於其中相對大量之並聯射頻收發器同時處理多射頻頻帶(frequency bands)。於此配置中，100個或更多之鎖相迴路可根據於此之技術被同步，藉此有助於使用上百個天線進行通訊之大規模多輸入多輸出系統之實施。
於某些實施中，可於初始相位擷取期間修改一鎖相迴路之頻率，使該數位慢速迴路獲得相對無關之該鎖相迴路之輸出時脈訊號之樣本，即使該鎖相迴路係以一整數或近似整數除法值操作。於該鎖相迴路頻寬內提供頻率修改，使該鎖相迴路可隨該所修改之頻率而保持鎖定。
於某些實施中，該鎖相迴路產生一同相本地振盪器訊號與一正交相位本地振盪器訊號。此外，該取樣電路可對該同相與正交相位本地振盪器訊號進行取樣以產生共同表示具有該本地振盪器訊號之一相位象限之同相與正交相位樣本。該追蹤相位累加器之一精確度可被實施以匹配該鎖相迴路之分數精確度，使一相對精確之該鎖相迴路之相位可被抽取出。
於一實施例中，該追蹤數位相位訊號係被提供至產生包括一同相相位訊號與一正交相位相位訊號之一同相/正交相位向量之一數值控制振盪器 (numerically controlled oscillator，NCO)。此外，可測量由該數值控制振盪器所產生之同相/正交相位向量與該本地振盪器樣本相關聯之一同相/正交相位向量間之相位差以決定一相位調整量以應用至該鎖相迴路。例如，為了決定該相位差，由該數值控制振盪器所產生之同相/正交相位向量可與該同相與正交相位本地振盪器樣本相關聯之該同相/正交相位向量之共軛複數(complex conjugate)交叉相乘(cross-multiplied)，且該交叉相乘之乘積(products)可隨時間累積。
於某些實施中，該本地振盪器訊號之同相與正交相位樣本係為1位元，而對於使用以產生該同相/正交相位向量之數值控制振盪器而言係採用1位於解析度(resolution)。此外，可使用位於該追蹤相位累加器之較高序2位元上之組合邏輯(combinational logic)計算該交叉相乘，並可將該複數結果儲存於該相位差計算電路之累積相位差(accumulated phase difference，APD)暫存器(registers)中。該所儲存之複數結果可以多種方式被轉換成純量相位(scalar phase)。例如，可使用一反正切(arctangent)函數將該所儲存之複數結果轉換成純量相位，但該函數使用於矽中會使成本較高。於其他實施中，一已知2 N 數量之1位元樣本可被累積至該累積相位差暫存器中，且可使用如左移(left shifting)將該所累積之數值縮放至對應於2π弧度(radians)之一全解析度。
當該鎖相迴路係以整數設置或近似整數設置操作時，可對該本地振盪器I與Q時脈訊號之樣本進行相關分析(correlate)，因為該等樣本可於大約相同之相位重複。當使用1位元量化時，進行平均計算可能不會提高該測量之精確性。
於某些實施中，透過修改該鎖相迴路之除數率(division rate)，例如透過替代該分數頻率調諧訊號之最低有效位元(least-significant bits， LSBs)，於進行初始相位測量前修改該鎖相迴路之操作頻率(與相對應之該追蹤數位相位訊號)。該頻率係被修改以造成該相位取樣中之變化，藉此提供隨時間改變之測量精確性，與去相關(de-correlating)該本地振盪器訊號之所擷取樣本。該頻率修改相對較小且包含於該鎖相迴路之迴路頻寬內，使該鎖相迴路於校正(calibration)期間不會失去鎖定或滑動週期。
當橫跨數個收發器晶片同步數個鎖相迴路之相位時，該等鎖相迴路不僅於相位中可被初始同步，且仍可允許於保持相位同步之同時將該等鎖相迴路再程式化成不同頻率係令人期望的。以此種方式實施該鎖相迴路允許跳頻(frequency hopping)，而不需附加之多晶片同步序列，藉此便於如第五代(5G)系統之大規模多輸入多輸出系統中之操作。
為獲得對於同步化之參考，每一收發器可包括一主相位控制電路，其可經由一多晶片同步化機制進行重置。每一同步化收發器之主相位控制電路於一給定時間可具有相同數值。因此，該主相位控制電路產生該本地振盪器訊號之一期望相位之一數位表示。於某些實施中，該主相位控制電路包括一主相位累加器，其係於該參考時脈訊號之每一週期處被一分數頻率調諧訊號所增量(incremented)，且當達到該鎖相迴路之Σ-△調變器之模數(modulus)時可進行包繞(wrap)。即使當該追蹤相位累加器之頻率被改變以提供該本地振盪器訊號之非相關之觀測時，該主相位累加器於校正期間可繼續操作於該未修改之分數頻率調諧訊號上。
該主相位控制電路可與該追蹤相位累加器以及該相位差計算電路共同操作，以決定於校正結束時應用至該鎖相迴路之總相位修改。於某些實施中，該總相位修改對應約為△Φ+ΦM-ΦT，其中△Φ係為由該相位差計算電路 所產生之相位差，ΦM係為由該主相位控制電路所產生之主數位相位訊號，而ΦT係為該追蹤相位累加器之相位數值。於某些實施中，該總相位修改係被應用至該鎖相迴路之一Σ-△調變器之一累加器之一第一階中，以提供相位同步化。可於該參考時脈訊號之數個週期中應用該總相位修改以維持該鎖相迴路處於鎖定狀態與/或避免於相位同步化期間發生時脈週期滑動。
為了使該鎖相迴路之頻率改變後重新計算該主數位相位訊號，每一鎖相迴路可包括被實施作為頻率獨立+1計數器(frequency independent +1 counter)之一主計數器。可以足夠精確度，如64位元或更多位元實施該主計數器，以避免於該鎖相迴路之操作期間發生環繞。該鎖相迴路可進一步包括計算一固定週期長度之疊代(iterative)乘法/模數函數之電路系統，藉此每當初始一相位校正時，可計算來自該主計數器之該主數位相位訊號。
於一初始校正模式前間完成該初始相位調整後，一追蹤校正模式可允許自動地應用較小之改變以使該鎖相迴路與該主數位相位訊號對準。於某些實施中，該鎖相迴路係包括於一收發器中，當該收發器非於操作時，該初始校正模式係被執行，而當該收發器於操作時，該追蹤校正模式係為一背景校正(background calibration)。
因此，一鎖相迴路可被實施以操作於與初始相位校正相關之一第一或初始校正模式以及與追蹤校正相關之一第二或追蹤校正模式中。於該追蹤校正模式中，當一收發器係於操作時，該校正可為該鎖相迴路之正常操作期間所發生之一背景校正。因此，於該追蹤校正模式期間，該分數頻率調諧訊號可保持恆定。於該追蹤校正模式期間，一較長之時間週期可被使用於該本地振盪器訊號之數據收集/觀測上，藉此允許足夠平均以適當地觀察該鎖相迴路之輸出 相位，其係用於該鎖相迴路之分頻速率之近似整數設置。
於某些設置中，一鎖相迴路包括用以將該追蹤數位相位訊號轉換成一同相/正交相位向量之一數值控制振盪器。此外，該數值控制振盪器於相對初始校正之追蹤校正期間，可以不同解析度進行操作。於一範例中，該數值控制振盪器可由二態模式(2-state mode)切換成三態模式(3-state mode)，以允許以該鎖相迴路之整數除數值進行操作。
於此之技術係被使用以提供多鎖相迴路之相位同步，包括位於個別收發器晶片上之鎖相迴路。該相位同步係為彈性的，並相對允許用於相位同步之有限機會之方法之相位同步中提供更大之彈性。於此之教示亦可透過提供一追蹤校正模式允許於同步化期間進行傳輸。該相位同步亦可允許該迴路濾波器與/或電壓控制振盪器(VCO)之溫度效應被補償。於此之教示可被應用至分數N型鎖相迴路，兩者都設置為分數除數和整數除數。再者，可於維持鎖相迴路處於鎖定狀態之同時使用該相位同步方法，且可於該鎖相迴路之即時操作期間進行追蹤。
圖1A係本發明一大規模多輸入多輸出基地台10之一實施例示意圖。該大規模多輸入多輸出基地台10包括一第一天線陣列1a與一第二天線陣列1b，各該天線陣列包括數個天線11。雖然於此係顯示一特定範例，一大規模多輸入多輸出基地台可包括更多或更少天線陣列。此外，該天線陣列可以其他方式排列與/或可包括更多或更少天線。
該大規模多輸入多輸出基地台10顯示一射頻通訊系統之一範例，其可包括根據於此之教示所實施之相位同步電路。例如，該大規模多輸入多輸出基地台10包括可同時處理多射頻頻帶之相當大量之並聯射頻收發器 (如，100個或更多收發器)。此外，該大規模多輸入多輸出基地台10可包括使用以產生用於該收發器之本地振盪器訊號之鎖相迴路，且該鎖相迴路可根據於此之教示進行相位同步。
路由一共同高速本地振盪器訊號於該大規模多輸入多輸出基地台，如圖1A之大規模多輸入多輸出基地台10，於電路板(circuit board)面積與/或系統功率方面係成本高昂。為降低或減少此種成本，具有由多鎖相迴路使用一分布式參考時脈訊號所產生之多個本地振盪器訊號係令人期望的。該大規模多輸入多輸出基地台10以及其他多輸入多輸出與波束成形(beamforming)系統可依賴經由該天線100用以傳輸與/或接收訊號之本地振盪器訊號之相位間之一靜態關係。雖然可執行一週期性校正以發現與各該天線100相關聯之本地振盪器訊號之相位，但一相對較高之相位發散(divergence)速率導致該校正相對頻繁地執行。因此，用以產生本地振盪器訊號之該鎖相迴路，具有將該本地振盪器訊號同步至一參考時脈訊號之一相位同步功能係令人期望的。
雖然圖1A之該大規模多輸入多輸出基地台10顯示可包括相位同步電路之一射頻通訊系統之一範例，但與此之教示係可應用於多種廣泛射頻通訊系統上。例如，於此之教示可使用於其他基地台之配置中，且亦可應用於其他類型之射頻通訊系統上，如行動電話或無線裝置。
於此所述之相位同步電路可被使用以於廣泛應用中提供鎖相迴路相位同步，包括如蜂巢式網路(cellular)、微波(microwave)、微型衛星地面站(very small aperture terminal，VSAT)、測試設備與/或感測應用。該相位同步電路可同步以多種頻率操作之鎖相迴路，不僅包括蜂巢式通訊，如3G、4G、WiMAX、LTE與進階長期演進技術(Advanced LTE)通訊，仍包括更高頻率如 X頻帶(約7GHz至12GHz)、Ku頻帶(約12GHz至18GHz)、K頻帶(約18GHz至27GHz)、Ka頻帶(約27GHz至40GHz)、V頻帶(約40GHz至75GHz)與/或W頻帶(約75GHz至110GHz)。此外，於此之教示可應用於多種射頻通訊系統上，包括微波通訊系統。
圖1B係用於圖1A之大規模多輸入多輸出基地台10之一收發器系統20之一實施例示意圖。該收發器系統20包括一第一收發器21a，其係耦合至一第一天線11a，一第二收發器21b，其係耦合至一第二天線11b，以及一第三收發器21c，其係耦合至一第三天線11c。雖然於此所示之一收發器系統30包括三個收發器與三個天線，但該收發器系統30可包括更多或更少收發器與/或天線。
於此所示之實施例中，該第一收發器21a包括一第一頻率合成器22a，其產生用於一第一同相路徑混頻器26a之一第一同相本地振盪器訊號LOI1與用於一第一正交相位路徑混頻器27a之一第一正交相位本地振盪器訊號LOQ1。如圖1B中所示，該第一頻率合成器22a包括一第一鎖相迴路25a與一第一相位同步電路24a，其係使用以相對一共同參考時脈訊號CLKREF同步該第一鎖相迴路25a之一相位。相似地，該第二收發器21b包括一第二頻率合成器22b，其產生用於一第二同相路徑混頻器26b之一第二同相本地振盪器訊號LOI2與用於一第二正交相位路徑混頻器27b之一第二正交相位本地振盪器訊號LOQ2。該第二頻率合成器22b包括一第二鎖相迴路25b與一第二相位同步電路24b，其係使用以相對該共同參考時脈訊號CLKREF同步該第二鎖相迴路25b之一相位。同樣地，該第三收發器21c包括一第三頻率合成器22c，其產生用於一第三同相路徑混頻器26c之一第三同相本地振盪器訊號LOI3與用於一第三正交相位路徑混頻器27c之一第三正交相位本地振盪器訊號LOQ3。該第三頻率合成器22c包括一第三鎖相迴路25c 與一第三相位同步電路24c，其係使用以相對該共同參考時脈訊號CLKREF同步該第三鎖相迴路25c之一相位。
該本地振盪器訊號可被使用於該等收發器21a-23c中用於多種廣泛目的上，如升頻轉換(up-conversion)與/或降頻轉換(down-conversion)。例如，該等混頻器23a-23c可分別地被使用於傳輸於該等天線11a-11c上之訊號之升頻轉換，與/或使用於該等天線11a-11c上所接收之訊號之降頻轉換。於某些實施中，各該等收發器21a-21c係位於一單獨半導體管芯(die)或晶片上。
當於多個收發器晶片間同步數個鎖相迴路之相位時，該等鎖相迴路不僅於相位中被初始同步，且仍允許於保持相位同步之同時將該等鎖相迴路在程式化成不同頻率係令人期望的。以此種方法實施該等鎖相迴路允許跳頻(frequency hopping)而不需附加之多晶片同步序列，藉此利於如第五代(5G)系統之大規模多輸入多輸出系統中進行操作。
雖然圖1B之該收發器系統20顯示可包括相位同步電路之一射頻通訊系統之一範例，但與此之教示係可應用於多種廣泛射頻通訊系統上。
圖2係本發明之一射頻通訊系統30之一實施例示意圖。該射頻通訊系統30包括一第一頻率合成器31a，一第二頻率合成器31b，以及一第三頻率合成器31c。
如圖2中所示，該第一頻率合成器31a包括一第一鎖相迴路32a與一第一相位同步電路34a。此外，該第二頻率合成器31b包括一第二鎖相迴路32b與一第二相位同步電路34b。另外，該第三頻率合成器31c包括一第三鎖相迴路32c與一第三相位同步電路34c。
雖然於此所示之該射頻通訊系統30包括三個頻率合成器，但該射 頻通訊系統30可適於包括更多或更少之頻率合成器。於某些配置中，該等第一、第二與第三頻率合成器31a-31c係設置於單獨積體電路(integrated circuits，ICs)或管芯上。
於此所示之配置中，各該等頻率合成器31a-31c接收一參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號N以及一同步訊號MCS。此外，各該等鎖相迴路32a-32c產生不同輸出時脈訊號。例如，該第一鎖相迴路32a包括一第一本地振盪器產生器33a，其產生一第一同相本地振盪器訊號LOI1與一第一正交相位本地振盪器訊號LOQ1。此外，該第二鎖相迴路32b包括一第二本地振盪器產生器33b，其產生一第二同相本地振盪器訊號LOI2與一第二正交相位本地振盪器訊號LOQ2。另外，該第三鎖相迴路32c包括一第三本地振盪器產生器33c，其產生一第三同相本地振盪器訊號LOI3與一第三正交相位本地振盪器訊號LOQ3。
該分數頻率調諧訊號F、該模數訊號M以及該整數頻率調諧訊號N可被使用以控制由該等鎖相迴路32a-32c相對該參考時脈訊號CLKREF之頻率所產生之該本地振盪器訊號之一頻率。例如，於穩定狀態下，由該等鎖相迴路32a-32c所產生之該本地振盪器訊號可被控制約為該參考時脈訊號頻率之N+F/M倍。該分數頻率調諧訊號F、該模數訊號M以及該整數頻率調諧訊號N各可為多位元數位訊號。於一實施例中，該分數頻率調諧訊號F攜帶至少23位元，該模數訊號M攜帶至少23位元，以及該整數頻率調諧訊號N攜帶至少10位元。
於缺少一相位同步機制情況下，該等鎖相迴路32a-32c可非預期地鎖定至該參考時脈訊號CLKREF之多個可能相位中之一者。於某些電子系統中，將該一鎖相迴路之輸出時脈訊號之相位與關於一參考時脈訊號之一已知關 係同步係令人期望的。例如，於多鎖相迴路系統中，如圖2之射頻通訊系統30，維持該等鎖相迴路之輸出時脈訊號間之一已知相位關係係為重要。
該所示配置可被使用以將該等鎖相迴路32a-32c之相位相對該參考時脈訊號CLKREF同步至一共同輸出相位。例如，該第一相位同步電路34a產生用於調整該第一鎖相迴路32a之相位之一第一相位調整訊號ADJ1，該第二相位同步電路34b產生用於調整該第二鎖相迴路32b之相位之一第二相位調整訊號ADJ2，該第三相位同步電路34c產生用於調整該第三鎖相迴路32c之相位之一第一相位調整訊號ADJ3，於某些實施中，該相位同步電路34a-34c分別透過對該等鎖相迴路32a-32c之調變器提供調整以提供相位調整。例如，該第一相位調整訊號ADJ1可調整該第一鎖相迴路32a之一第一調變器35a之一狀態，該第二相位調整訊號ADJ2可調整該第二鎖相迴路32b之一第二調變器35b之一狀態，以及該第三相位調整訊號ADJ3可調整該第三鎖相迴路32c之一第三調變器35c之一狀態。於某些實施中，該等調變器35a-35c係實施作為Σ-△調變器，並透過將一相位偏移加至一特定Σ-△調變器之累加器以提供相位調整。雖然於此係已描述透過調整該等調變器之狀態之多種範例，但可以多種廣泛方式對一鎖相迴路提供該相位調整。
該等相位同步電路34a-34c可使用於此所述之任何配置所實施，包括如以下所述關於圖3A至圖9之任何實施例。
於某些實施例中，與一特定鎖相迴路相關之該相位同步電路包括一取樣電路，其透過根據該參考時脈訊號GLKREF之時序對該鎖相迴路之本地振盪器訊號進行取樣以產生樣本；一相位差計算電路，其根據該樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號產生一相位差訊號；一主相位控制電路， 其產生可由該同步訊號MCS重置(resettable)之一主數位相位訊號；以及一相位調整控制電路，其根據該相位差訊號、該追蹤數位相位訊號與該之數位相位訊號對該鎖相迴路提供一相位調整。
透過將該等相位同步電路34a-34c分別地包括於該等鎖相迴路32a-32c中，該等鎖相迴路32a-32c之相位可相對該參考時脈訊號CLKREF被同步為一所期望之相位。於某些實施中，該等相位同步電路34a-34c係被使用以將該等鎖相迴路32a-32c相位同步至同一相位。
該同步訊號MCS可以多種廣泛方式所實施。於某些實施中，至少一鎖相迴路實施於單獨半導體晶片上，而該同步訊號MCS係為一多晶片同步訊號。該同步訊號MCS可被使用以初始化該等相位同步電路34a-34c，使其等各自以相同數值之一主數位相位訊號進行操作。於某些實施中，實施該等相位同步電路34a-34c，藉此於該射頻通訊系統30起動時使用該同步訊號MCS初始化該等相位同步電路34a-34c，其後於無附加同步序列情況下保持同步，即便當該分數頻率調諧訊號F、該模數訊號M與/或該整數頻率調諧訊號N改變數值。以此種方式實施該等相位同步電路34a-34c，透過允許跳頻以增強該射頻通訊系統30之彈性。
雖然圖3之該射頻通訊系統30顯示包括以相位同步電路所實施之頻率合成器之一射頻通訊系統之一範例，但於此之教示可應用於各種廣泛之射頻通訊系統上。
於此所述係該等頻率合成器31a-31c之附加細節。
圖3A係根據本發明一實施例之一頻率合成器80之一示意圖。該頻率合成器80包括一鎖相迴路81與一相位同步電路83。該頻率合成器80接收一 參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號以及一同步訊號MCS。
該所示之鎖相迴路81產生一輸出時脈訊號CLKOUT，其係被提供至該相位同步電路83。於穩定狀態下，該輸出時脈訊號CLKOUT之頻率係被控制約為該參考時脈訊號之頻率之N+F/M倍。
該所示之相位同步電路83包括一取樣電路91、一追蹤相位累加器92、一相位差計算電路93、一主相位控制電路94以及一相位調整控制電路95。
該取樣電路91透過根據該參考時脈訊號之時序對該輸出時脈訊號進行取樣以產生樣本。於一實施例中，該取樣電路91包括至少一電流型邏輯(current mode logic，CML)取樣電路。然而，該取樣電路91可以其他方式所實施。該所示相位同步電路83根據對該鎖相迴路之輸出時脈訊號CLKOUT進行取樣以決定該鎖相迴路81之一輸出相位。
該追蹤相位累加器92產生代表該鎖相迴路81之相位之一追蹤數位相位訊號ΦT。該追蹤相位累加器92根據該分數頻率調諧訊號F與該參考時脈訊號CLKREF之時序更新該追蹤數位相位訊號ΦT之一數值。例如，該追蹤相位累加器92之數值可響應於該參考時脈訊號CLKREF之一邊緣，如一上升邊緣(rising edge)或下降邊緣(falling edge)由該分數頻率調諧訊號F所增量。該追蹤數位相位訊號ΦT係為該鎖相迴路81之相位之一數位表示。
以此種方式追蹤該鎖相迴路81之相位可避免與由該鎖相迴路81之一調變器之一累加器獲得相位訊息相關之限制。例如，當使用一Σ-△調變器實施該鎖相迴路81時，Σ-△噪訊可使相位觀察變為困難，因可使用該鎖相迴路81之一反饋時脈訊號更新該累加器，而非使用該參考時脈訊號CLKREF。
該相位差計算電路93根據來自該取樣電路91之該樣本與來自該追蹤相位累加器92之該追蹤數位相位訊號ΦT產生一相位差訊號△Φ。該相位差計算電路93提供該相位差訊號△Φ至該相位調整控制電路95。於某些實施中，該相位差計算電路93累積該追蹤數位相位訊號ΦT與該樣本所指示之一鎖相迴路輸出相位間之一相位差。因此，可根據不同時間範例所擷取之樣本統計地產生該相位差訊號△Φ。
該主相位控制電路94產生代表該鎖相迴路81之一所期望之相位之一主數位相位訊號ΦM。該主數位相位訊號ΦM係被提供至該相位調整控制電路95。於某些實施中，該主相位控制電路94包括一主計數器，其根據該參考時脈訊號CLKREF之時序與該同步訊號MCS產生一主計數訊號。例如，該主計數器可由該同步訊號MCS所重置，並可操作為根據該參考時脈訊號之時序增量之一頻率獨立+1計數器。可以足夠之精確度實施該主計數器，如64位元或更多位元，以避免於該鎖相迴路之操作期間發生包繞之情形。
於一實施例中，該主相位控制電路94可包括一主相位計算電路，每當起始一相位校正時，其計算來自該主計數器之該主數位相位訊號ΦM。例如，可根據一函數(G*F)%M計算一瞬時主相位訊號，其中G係為該主計數器之計數，F係為該分數頻率調諧訊號之一數值，M係為該模數訊號之一數值，而%係為數學模數運算。以此種方式計算該主數位相位訊號ΦM有助於提供該主數位相位訊號ΦM之一正確數值，即使經由該同步訊號MSC之同步發生於該分數頻率調諧訊號F、該模數訊號M與/或該整數頻率調諧訊號N被控制為其所期望之數值之前。
於某些實施中，該主相位控制電路94亦可包括使用由該主相位計算電路所產生之該瞬時主相位訊號所初始化之一主相位累加器。此外，該主相 位累加器可根據該分數頻率訊號F與該參考時脈訊號CLKREF之時序更新該主數位相位訊號ΦM。包括該主相位累加器，透過允許一瞬時主相位訊號被初始計算，其後經由該主相位累加器所更新可減少運算。然而，於其他實施中，係省略該主相位累加器。
該相位調整控制電路95根據該相位差訊號△Φ產生一相位調整訊號ADJ。該相位調整訊號ADJ係被提供至該鎖相迴路81以提供相位同步。該相位調整控制電路95可以多種廣泛方式提供相位調整，包括但不限於調整該鎖相迴路81之一調變器之一狀態。
於此所示之實施例中，該相位調整控制電路95亦可根據該主數位相位訊號ΦM與該追蹤數位相位訊號ΦT提供相位調整至該鎖相迴路81。於某些實施中，由該相位調整訊號ADJ所提供之該總相位調整可對應約為△Φ+ΦM-ΦT。
於一實施例中，該追蹤數位相位訊號ΦT具有8位元至23位元，該主數位相位訊號ΦM具有8位元至23位元，以及該相位差訊號具有8位元至23位元。然而，係有其他位元數值之可能，如根據應用與/或實施之位元數值。
該所示之相位同步電路83係操作為用於該鎖相迴路81之一數位慢速迴路。該數位慢速迴路取樣該鎖相迴路之輸出時脈訊號，並相對該主數位相位訊號ΦM將該所觀察之輸出相位進行同步。透過於多個頻率合成器中(例如，與多個收發器晶片相關之頻率合成器)控制該主數位相位訊號ΦM為相同數值，多鎖相迴路之相位可被全域地同步。
該頻率合成器80之附加細節可相似於先前所述。
圖3B係根據本發明另一實施例之一頻率合成器100之一示意圖。該頻率合成器100包括一鎖相迴路101與一相位同步電路103。該頻率合成器 100接收一參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號N以及一同步訊號MCS。
該所示之鎖相迴路101包括一本地振盪器產生器102，其產生一同相本地振盪器訊號LOI與一正交相位本地振盪器訊號LOQ。該同相與正交相位本地振盪器訊號LOI、LOQ可實質上具有相同頻率，但一相位分離約為90度。於一穩定狀態下，該同相與正交相位本地振盪器訊號LOI、LOQ之頻率可為該參考時脈訊號頻率之N+F/M倍。
該本地振盪器產生器102可以多種廣泛方式所實施。於一範例中，使用對一電壓控制振盪器所產生之一時脈訊號進行分頻之一正交分配器以實施該本地振盪器產生器102。於另一範例中，係使用一多相濾波器(polyphase filter)以實施該本地振盪器產生器102。雖然於此係已描述多種本地振盪器產生器之範例，該本地振盪器產生器102係可以其他方式所實施。
該所示之相位同步電路103包括一取樣電路111、一追蹤相位累加器112、一相位差計算電路113、一主相位控制電路114以及一相位調整控制電路115。
除了該相位同步電路103係使用擷取自該同相與正交相位本地振盪器訊號LOI、LOQ之樣本進行操作外，圖3B之該相位同步電路103係相似於圖3A之該相位同步電路83。特別地，該取樣電路111將該同相本地振盪器訊號LOI之樣本與該正交相位本地振盪器訊號LOQ之樣本皆提供至該相位差計算電路113。
該頻率合成器100之附加細節可相似於先前所述。
圖4A係根據本發明另一實施例之一頻率合成器130之一示意 圖。該頻率合成器130包括一鎖相迴路101與一相位同步電路133。該頻率合成器130接收一參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號N以及一同步電路MCS。該所示相位同步電路133包括一取樣電路141、一追蹤相位累加器112、一相位差計算電路143、一主相位控制電路114以及一相位調整控制電路115。
除了圖4A之該頻率合成器130係顯示一取樣電路與相位差計算電路之一特定實施方式外，圖4A之該頻率合成器130係相似於圖3B之該頻率合成器100。
例如，圖4A之該取樣電路141包括一同相取樣器145與一正交相位取樣器146。此外，該相位差計算電路143包括一數值控制振盪器147與一累積相位差計算器148。
雖然圖4A係顯示一取樣電路之一實施例，一取樣電路係可以多種廣泛方式所實施。此外，圖4A係顯示一相位差計算電路之一實施例，一相位差計算電路可以多種廣泛方式所實施。
於該所示之實施例中，該同相取樣器145係根據該參考時脈訊號CLKREF之時序擷取該同相本地振盪器訊號LOI之樣本，而該正交相位取樣器146係根據該參考時脈訊號CLKREF之時序擷取該正交相位本地振盪器訊號LOQ之樣本。該所擷取之同相與正交相位樣本係被提供至該累積相位差計算器148。此外，該數值控制振盪器147接收該追蹤數位相位訊號ΦT，並產生提供至該累積相位差計算器148之一同相相位訊號與一正交相位相位訊號。該數值控制振盪器147係操作以將該追蹤相位累加器之相位轉換成一同相/正交相位向量。
該累積相位差計算器148係處理來自該取樣電路141之同相與正 交相位樣本與來自該數值控制振盪器147之同相相位訊號與正交相位相位訊號，以產生該相位差訊號△Φ。該累積相位差計算器148比較該鎖相迴路101與該追蹤數位相位訊號ΦT之輸出相位之樣本，藉此統計地計算該相位差訊號△Φ。
於某些實施例中，該本地振盪器同相時脈訊號與本地振盪器訊號係為1位元訊號，其共同表示存在於該本地振盪器訊號中之一相位象限。於某些實施中，該追蹤相位累加器112之一精確度係被實施為至少與該鎖相迴路101之分數精確度相匹配，使該鎖相迴路101之一任意準確相位可被該相位差計算電路143用於比較。
於該所示之實施例中，該相位差計算電路113係計算該追蹤數位相位訊號ΦT與由該同相與正交相位樣本所指示之該輸出相位間之該相位差。於某些實施中，該累積相位差計算器148將由該數值控制振盪器147所產生之同相/正交相位向量與同相與正交相位樣本相關之該同相/正交相位向量之共軛複數進行交叉相乘。此外，該累積相位差計算器148隨時間累積該交叉相乘之乘積。
於一實施例中，由該同相與正交相位取樣器145、146所擷取之該同相與正交相位樣本係為1位元，且該數值控制振盪器147之解析度係採用1位元之解析度。於此實施例中，可使用位於該追蹤數位相位訊號ΦT之兩個最高有效位元(most significant bits)上之組合邏輯計算該交叉相乘，且該複數結果可儲存於該累積相位差計算器148之同相與正交相位之暫存器中。該複數累積相位差(complex accumulated phase difference)可以各種廣泛方式轉換成純量(scalar)相位。於一範例中，可使用一反正切函數(arctangent function)將該複數累積相位差轉換成純量相位。於另一範例中，一已知數量為2 N 之1位元樣本可被累積於該累積相位差計算器148中，且該所累積之結果，如使用左移可將其縮放至對應 2π弧度之一全解析度。根據該本地振盪器訊號之象限，可由該累積相位差計算器之同相暫存器或正交相位暫存器中之一者讀取該結果。於一實施例中，N係被選擇位於256個樣本至8,388,608個樣本範圍內。
該頻率合成器130之附加細節可相似於先前所述。
圖4B係顯示一累積相位差計算器之一實施例之一操作圖表230。該圖表230包括一同相累積相位差(APDI)之一第一曲線圖231與一正交相位累積相位差(APDQ)之一第二曲線圖232。
該圖形230係對應一累積相位差計算器，其係累積位於一同相暫存器(對應該APDI之數值)中之一已知數量為2 N 之1位元樣本，並累積位於一正交相位暫存器(對應該APDQ之數值)中一已知數量為2 N 之1位元樣本。該圖表230係顯示根據APDI與APDQ之數值所產生之該相位差訊號△Φ之數值。以下表1係根據如圖4B中所示之APDI與APDQ之數值再現該相位差訊號△Φ之數值。
圖4B之該圖表230與表1係顯示產生該相位差訊號△Φ之一範例。於一第二範例中，該相位差訊號△Φ係根據函數atan(APDQ/APDI)所計算，其中atan係該數學上之正反切函數。雖然於此係已描述產生該相位差訊號△Φ之兩個實施例，但該相位差訊號△Φ可以多種廣泛方式所產生。
圖5係根據本發明另一實施例之一頻率合成器150之一示意圖。該 頻率合成器150包括一鎖相迴路151與一相位同步電路153。該頻率合成器150接收一參考時脈訊號、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號N以及一同步訊號MCS。
除了圖5之該頻率合成器150係顯示鎖相迴路相位調整之一特定實施例外，圖5之該頻率合成器150係相似於圖3B之該頻率合成器100。
例如，圖5之該鎖相迴路151包括一相位頻率檢測器(phase-frequency detector，PFD)/電荷泵(charge pump，CP)161、一迴路濾波器162、一電壓控制振盪器163、一反饋分頻器164、一本地振盪器產生器152以及一Σ-△調變器168。該相位頻率檢測器/電荷泵161比較該參考時脈訊號CLKREF與由該反饋分頻器164所產生之一反饋時脈訊號CLKFBK以控制流入或流出該迴路濾波器162之電流。此外，該迴路濾波器162產生用以控制該電壓控制振盪器163之一振盪頻率之一控制電壓。該電壓控制振盪器163產生一電壓控制振盪器時脈訊號CLKVCO，其係由該反饋分頻器164所分頻以產生該反饋時脈訊號CLKFBK。該Σ-△調變器168控制該反饋分頻器164之一分頻速率(division rate)。於該所示之實施例中，該本地振盪器產生器152係操作為一正交分頻器，其分頻該電壓控制振盪器時脈訊號CLKVCO以產生該同相本地振盪器訊號LOI與該正交相位本地振盪器訊號LOQ。雖然圖5係顯示一鎖相迴路之一實施方式，但一鎖相迴路可以多種廣泛方式所實施。
此外，該相位同步電路153包括一取樣電路111、一追蹤相位累加器112、一相位差計算電路113、一主相位控制電路114、一相位調整控制電路175以及一多工器(multiplexer)或選擇器(selector)。除了該相位同步電路153包括該多工器172與包括一狀態機(state machine)178之一相位調整控制電路175 外，圖5之該相位同步電路153係相似於圖3B之該相位同步電路103。
如圖5所示，該相位調整控制電路175產生一調整分數頻率調諧訊號F+ADJ。此外，該相位調整控制電路175係控制該多工器172以於該分數頻率調諧訊號F與該調整分數頻率調諧訊號F+ADJ間進行選擇。該所選擇之分數頻率調諧訊號係被提供至該追蹤相位累加器112與該鎖相迴路151之該Σ-△調變器168。
於該所示之實施例中，透過將一相位偏移加至該鎖相迴路151之Σ-△調變器168之一累加器中以提供相位調整，藉此透過一相對應之偏移將該鎖相迴路之輸出相位進行偏移。透過將該調整分數頻率調諧訊號F+ADJ提供至用於該參考時脈訊號CLKREF之至少一週期來提供至該Σ-△調變器168以提供相位調整。於某些實施方式中，該調整分數頻率調諧訊號F+ADJ之數值係隨時間改變，該相位調整係於多個參考時脈週期內被分配，藉此維持鎖該鎖相迴路151處於鎖定而不具滑動週期。於一範例中，該狀態機178隨時間改變該調整分數頻率調諧訊號F+ADJ之數值並控制該多工器172之選擇。透過於該鎖相迴路之迴路頻寬內提供相位調整，該鎖相迴路151於該相位調整期間維持相位鎖定。
如圖5所示，該追蹤相位累加器112亦接收選擇自該多工器172之該分數頻率調諧訊號。藉此，該追蹤相位訊號ΦT提供該鎖相迴路151之相位之一數位表示，包括相位調整。
該頻率合成器150之附加細節係相似於先前所述。
圖6A係根據本發明另一實施例之一頻率合成器180之一示意圖。該頻率合成器包括一鎖相迴路151與一相位同步電路183。該頻率合成器180接收一參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻 率調諧訊號N以及一同步訊號MCS。
除了圖6A之該頻率合成器180顯示於一初始校正模式期間改變一鎖相迴路之頻率之一相位同步電路外，圖6A之該頻率合成器係相似於圖5之該頻率合成器150。
例如，該所示之相位同步電路183包括一取樣電路111、一追蹤相位累加器112、一相位差計算電路113、一主相位控制電路114、一相位調整控制電路175、一校正電路184以及一多工器185。除了該相位同步電路183包括於該分數頻率調諧訊號F、該調整分數頻率調諧訊號F+ADJ，以及一校正分數頻率調諧訊號FCAL進行選擇之該多工器185外，圖6A之該相位同步電路183係相似於圖5之該相位同步電路153。於該所示之實施例中，該校正或修改分數頻率調諧訊號FCAL係由該校正電路184所產生。然而，係有其他可能之配置，如該校正分數頻率調諧訊號FCAL係由該相位調整控制電路175所產生之配置。
當一分數N型鎖相迴路係以一整數設置或近似整數設置操作時，可對該本地振盪器同相與正交相位時脈訊號之樣本進行相關分析，因該樣本可於大約相同相位重複。當使用1位元量化於該樣本時，由該相位差計算電路113所進行之平均可能無法提高該相位測量之精確度。
該所示之相位同步電路183可於一初始校正模式中操作，其中該相位調整控制電路175控制該多工器185以選擇該校正分數頻率調諧訊號FCAL。因此，於該初始校正模式期間，該校正分數頻率調諧訊號FCAL係被提供至該Σ-△調變器168與該追蹤相位累加器112。透過選擇該校正分數頻率調諧訊號FCAL，該相位同步電路183改變該鎖相迴路151之頻率，以於該初始校正模式期間對由該取樣電路111所擷取之樣本統計地去相關。
於某些實施中，該校正分數頻率調諧訊號FCAL提供於該鎖相迴路之頻寬內提供頻率修改，使該鎖相迴路151隨該頻率被修改而維持鎖定。提供相對較小並包含於該鎖相迴路之迴路頻寬內之頻率修改可避免該鎖相迴路151於初始校正模式期間失去鎖定或產生週期滑動。
因此，該所示實施例透過於一初始校正模式期間修改該鎖相迴路之分頻率以修改該鎖相迴路之操作頻率(以及相應地該追蹤數位相位訊號ΦT)。於某些實施例中，該校正分數頻率調諧訊號FCAL對應該分數頻率調諧訊號F之一修改後版本。於一範例中，使用該分數頻率調諧訊號F之最高有效位元(MSBs)中之至少一者產生該校正分數頻率調諧訊號FCAL，但該分數頻率調諧訊號之最低有效位元(LSBs)中之至少一者係被取代或修改以產生該校正分數頻率調諧訊號FCAL。該校正電路184可取代該位元以於該取樣電路111之取樣時間或點處造成相位變化，藉此提供隨時間改變之測量精確性，並去相關對該本地振盪器訊號LOI、LOQ之所擷取樣本。
雖然圖6A顯示相位同步電路的一個實施例，該相位同步電路統計地去相關一鎖相迴路之輸出時脈訊號之所擷取之樣本，但仍可能有其他配置。例如，於另一實施例中，該相位調整控制電路175於一初始校正模式期間，使用該調整的分數頻率調諧訊號F+ADJ以迭代地調整該鎖相迴路151之相位，以決定一相檢器改變方向時之一相位。該迭代可以各種方式所執行，包括但不限於使用該狀態機178所實施之二元搜尋(binary search)。於某些實施中，該相檢器係使用該相位差計算電路113所實施，並可對應於所擷取之同相樣本之數值雙態觸變(toggle)之處或所截取之正交相位樣本之數值雙態觸變之處之一相位。
圖6B係與該本地振盪器樣本同時被取樣之追蹤相位累加器數值 之一範例之一相位圖200。該相位圖200包括同相/正交相位樣本201與同相/正交相位樣本202，用於採用分數N PLL的採樣I和Q跟踪相位累加器信號的一個示例，其操作為大約任意整數加上一半的分數值。如圖6B中所示，因該樣本可於大約相同之相位處重複，該樣本可為相對地相關。由於該分頻器之分數數字約為一半，該樣本被叢集成兩群組，為於該樣本點不具該追蹤相位累加器之其他數值之同相/正交相位樣本201與同相/正交相位樣本202。因該樣本係相對地相關，進行平均可能不會提高相位測量精確度。
圖6C係與該本地振盪器樣本同時被取樣之追蹤相位累加器數值之另一範例之一相位圖200。該相位圖210包括一分數N型鎖相迴路之追蹤相位累加器訊號之樣本之一範例，其具有於一初始校正模式期間使用一校正分數頻率調諧訊號進行改變之一頻率。
相反於圖6B之該相位圖200，圖6C之該相位圖200包括相對不相關之樣本。透過於一初始校正模式期間改變一鎖相迴路之頻率，該所擷取之樣本可被統計地去相關，其導致該相位同步電路精確地決定一相位調整量提供至該鎖相迴路以獲得同步。
圖7係根據本發明另一實施例之一頻率合成器300之一示意圖。該頻率合成器300包括一鎖相迴路151與一相位同步電路303。該頻率合成器300接收一參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號N以及一同步訊號MCS。
除了圖7之該頻率合成器300顯示操作於一初始校正模式以及一追蹤校正模式中之一相位同步電路之一範例外，圖7之該頻率合成器係相似於圖6A之該頻率合成器180。
例如，該所示之相位同步電路303包括一取樣電路141、一追蹤相位累加器112、一相位差計算電路313、一主相位控制電路114、一相位調整控制電路315、一校正電路184以及一多工器185。該所示之取樣電路141包括一同相取樣器145與一正交相位取樣器146。此外，該所示相位差計算電路313包括一數值控制振盪器327與一累積相位差計算器348。
該所示相位同步電路303可操作於一初始校正模式中，於其中該相位調整控制電路315控制該多工器185之選擇以改變該鎖相迴路151之頻率以統計地去相關由該取樣電路141所擷取之樣本。
於該初始相位調整完成後，該相位同步電路303係操作於一追蹤校正模式中，其應用相對較小之相位調整以保持該鎖相迴路151與該主數位相位訊號ΦM對準。
因此，該相位同步電路303操作於與初始相位校正相關之一第一或初始相位校正模式中，以及與追蹤校正相關之一第二或追蹤校正模式中。於該追蹤校正模式中，該校正可為該鎖相迴路151之正常操作期間所發生之一背景校正，如當該本地振盪器訊號LOI、LOQ正被一收發器所使用於頻率轉換時。因此，於該追蹤校正模式期間，該相位調整控制電路315控制該多工器185以選擇可保持恆定之該分數頻率調諧訊號F。於該追蹤校正模式期間，一較長之時間可被使用於本地振盪器訊號之觀察，藉此允許足夠之平均以適當地觀對於該鎖相迴路之分頻速率之近似整數設置之該鎖相迴路輸出相位。於一實施例中，該追蹤校正模式係使用一輸出時脈訊號之P樣本所執行，其中P係選自於256個樣本至8,388,608個樣本之範圍內
於某些實施中，該累積相位差計算器348於該追蹤校正模式期間 係操作為一相檢器349。例如，於該追蹤校正模式期間，該相位差計算電路313可僅根據該追蹤校正模式中之該同相樣本訊號或該正交相位樣本訊號中之一者產生該相位差訊號△Φ。此外，該相位調整控制電路315可根據由該相檢器349所提供之該同相樣本訊號或正交相位樣本訊號之正樣本數與負樣本之數量決定該追蹤校正模式中之相位調整方向。
於某些實施中，用於將該追蹤數位相位訊號ΦT轉換成同相/正交相位表示之數值控制振盪器327，係於相對初始校正之追蹤校正期間以不同模式進行操作。例如，該數值控制振盪器327由改變該數值控制振盪器327之解析度之該相位調整控制電路315接收一模式訊號MODE。例如，該數值控制振盪器327可於該初始校正模式中由2-狀態模式切換至該追蹤校正模式中之3-狀態模式，藉此便於使用該鎖相迴路151之整數除數數值進行操作。
該頻率合成器300之附加細節可如先前所述。
圖8係根據本發明另一實施例之一頻率合成器350之一示意圖。該頻率合成器350包括一鎖相迴路151與一相位同步電路353。該頻率合成器350接收一參考時脈訊號CLKREF、一分數頻率調諧訊號F、一模數訊號M、一整數頻率調諧訊號N以及一同步訊號MCS。
除了圖8之該頻率合成器350顯示一主相位控制電路之一特定實施方式外，圖8之該頻率合成器350係相似於圖6A之該頻率合成器180。
例如，該所示相位同步電路353包括一取樣電路111、一追蹤相位累加器112、一相位差計算電路113、一主相位控制電路354、一相位調整控制電路175、一校正電路184、以及一多工器185。此外，該所示之主相位控制電路354包括一主計數器363、一主相位計算電路362以及一主相位累加器361。
於該所示之實施例中，該主計數器363根據該參考時脈訊號CLKREF之時序與該同步訊號MCS產生一主計數訊號G。該所示之主計數器363係由該同步訊號MCS所重置，並操作為根據該參考時脈訊號CLKREF之時序進行增量之一頻率獨立+1計算器。該主計數器363可具充分精確度進行操作，如64位元或更多位元，以避免於該鎖相迴路151之操作期間產生包繞之情形。例如，當該參考時脈訊號CLKREF具有80MHZ頻率並使用一64位元主計數器時，該主計數器可於到達一包繞狀態前運行約7,311年。
該主相位計算電路362根據一函數(G*F)%M計算一瞬時主相位訊號，其中G為該主計數訊號、F為該分數頻率調諧訊號之數值、M為該模數訊號之數值，以及%為數學模數運算。以此種方式計算該瞬時主相位訊號ΦM提供該主數位相位訊號之一正確數值，即便經由該同步訊號MCS之一同步序列出現於該分數頻率調諧訊號F、該模數訊號M與/或該整數頻率調諧訊號N被控制為其期望值之前。
於該所示之實施例中，該主相位控制電路354亦包括該主相位累加器361，其經由該主相位計算電路362所產生之該瞬時主相位訊號所初始化。此外，該主相位累加器361根據該分數頻率調諧訊號F與該參考時脈訊號CLKREF之時序更新該主數位相位訊號ΦM。
包括該主相位累加器361透過允許初始計算一瞬時主相位訊號並隨後經由該主相位累加器361所更新可減少計算。然而，於其他實施方式中，係省略該主相位累加器。例如，可使用該主相位計算電路362於該參考時脈訊號CLKREF之每一週期產生該主數位相位訊號ΦM。
如圖8所示，該主相位控制電路354根據該未修改分數頻率調諧訊 號F產生該主數位相位訊號ΦM，同時該追蹤相位累加器112使用選自該多工器185之該分數頻率調諧訊號進行操作。以此種方式實施該相位同步電路353允許該主數位相位訊號ΦM於一多鎖相迴路實施方式中保持全域地恆定，同時一特定鎖相迴路之該追蹤數位相位訊號ΦT追蹤該鎖相迴路之相位。
因此，於一多收發器/多鎖相迴路實施方式中，每一所相迴路可包括可經由該同步信號MCS所重置之一主計數器。每一同步收發器之該主計數器於一給定時間下可具有相同數值。此外，每當起始一相位校正時，可自該主計算訊號G計算該主數位相位訊號ΦM，使得每一收發器可以一同步相位進行操作。
該頻率合成器350之附加細節可如前所述。
圖9係根據本發明另一實施例之一射頻通訊系統400之一示意圖。該射頻通訊系統400包括一收發器電路482與一頻率合成器，其包括一鎖相迴路151與一相位同步電路403。
圖9之該相位同步電路403係相似於圖7之該相位同步電路303。例如，該相位同步電路403包括相似電路系統，並操作於一初始校正模式與一追蹤校正模式中。
然而，於圖9之實施例中，該相位同步電路403包括一相位調整控制電路，其控制該追蹤校正模式期間之該收發器電路482之一數位相位轉序。特別地，於該追蹤校正模式期間，樣本可相對產生相關並發生於一相位圖中之相似位置或點。於一範例中，於該追蹤校正模式期間所擷取之同相與正交相位樣本可類似先前關於圖6B之相位圖600所示之樣本。
透過允許該相位同步電路403控制該收發器電路482之數位相轉 序之量，該相位同步電路403可將該本地振盪器訊號LOI、LOQ之取樣範例移位或旋轉至該相位圖之一所期望之位置，例如接近0°至360°的相位轉變點。
例如，該所示之收發器電路482包括一同相路徑、一正交相位路徑與控制該同相路徑與該正交相位路徑之一數位相轉序之一數位相轉序電路491。所示之該同相路徑包括一同相路徑資料轉換器493、一同相路徑濾波器495與一同相路徑混頻器497，而所示之該正交相位路徑包括一正交相位路徑資料轉換器494、一正交相位路徑濾波器496與一正交相位路徑混頻器498。然而，係可能有其他收發器電路之其他實施方式。
如圖9所示，來自該鎖相迴路151之該同相本地振盪器訊號係被提供至該同相路徑混頻器497，而來自該所相迴路151之該正交相位本地振盪器訊號係被提供至該正交相位路徑混頻器498。一同相訊號分量之總相位係根據該同相本地振盪器訊號LOI之相位與該數位相轉序電路491之相位之組合。此外，一正交相位訊號分量之總相位係根據該正交相位本地振盪器訊號LOQ之相位與該數位相轉序電路491之相位之組合。
透過允許該相位同步電路403根據提供至該鎖相迴路151之相位調整與由該數位相轉序電路491所提供之相位調整之總和提供一總相位調整，該相位同步電路403具有將一相位圖中同相與正交相位樣本位置旋轉之彈性。此外，於該追蹤校正模式期間，該相位同步電路403可將該本地振盪器訊號LOI、LOQ之取樣範例轉至一所期望之位置，例如接近0°至360°之相位轉變點。
該射頻通訊系統400之附加細節可相似於先前所述。
應用
應用上述方案之裝置可被實施為各種電子裝置。該電子裝置之 範例可包括但不限於，消費性電子產品、消費性電子產品之零件、電子測試設備等。該電子設備之範例亦可包括光纖網絡或其他通訊網絡之電路。該消費性電子產品可包括但不限於，汽車、攝錄像機、相機、數位相機、可攜式記憶體晶片、洗衣機、烘乾機、洗衣機/烘乾機、影印機、傳真機、掃描器、多功能周邊設備等。此外，該電子設備可包括未完成之產品，包括用於工業、醫療與汽車應用之產品。
上述之說明描述與申請專利範圍可將元件或特徵稱為「連接」或「耦合」在一起。如此所使用，除非另有明確表示，「連接」意指一元件/特徵係直接或間接地連接至另一元件/特徵，而非必為機械式地。相同地，除非另有明確表示，否則「耦合」意指一元件/特徵係直接或間接耦合至另一元件/特徵，而必為機械式地。因此，雖然附圖中所示之各種示意顯示元件與組件之例示性配置，但於一實際實施例中(假設所顯示電路其功能性於不受影響之情況下)可存在附加之中間元件、裝置、特徵或組件。
雖然本發明係已透過某些實施例進行描述，但對於本技術領域之通常知識者顯而易見之其他實施例，包括非於此所提供之所有特徵與優點之實施例，亦落入本發明之範疇內。此外，可對前述之各種實施例進行組合以提供其他實施例。此外，於一實施例中所示之某些特徵亦可併入其他實施例中。因此，僅本發明之範圍僅受申請專利範圍所限定。
20‧‧‧收發器系統
11a‧‧‧第一天線
11b‧‧‧第二天線
11c‧‧‧第三天線
21a‧‧‧第一收發器
21b‧‧‧第二收發器
21c‧‧‧第三收發器
22a‧‧‧第一頻率合成器
22b‧‧‧第二頻率合成器
22c‧‧‧第三頻率合成器
24a‧‧‧第一相位同步電路
24b‧‧‧第二相位同步電路
24c‧‧‧第三相位同步電路
25a‧‧‧第一鎖相迴路
25b‧‧‧第二鎖相迴路
25c‧‧‧第三鎖相迴路
26a‧‧‧第一同相路徑混頻器
26b‧‧‧第二同相路徑混頻器
26c‧‧‧第三同相路徑混頻器
27a‧‧‧第一正交相位路徑混頻器
27b‧‧‧第二正交相位路徑混頻器
27c‧‧‧第三正交相位路徑混頻器

Claims (25)

  1. 一射頻通訊系統包含：一鎖相迴路，其係設置用以產生至少一輸出時脈訊號；一取樣電路，其係設置透過根據一參考時脈訊號之時序對該至少一輸出時脈訊號進行取樣以產生複數個樣本；一相位差計算電路，其係設置根據該複數個樣本與一代表該鎖相迴路之相位之一追蹤數位相位訊號以產生一相位差訊號；以及一相位調整控制電路，其係設置根據該相位差訊號對該鎖相迴路提供一相位調整，以同步該鎖相迴路。
  2. 如請求項1所述之射頻通訊系統，進一步包含一相位累加器，其係設置用以產生該追蹤數位相位訊號，其中該相位累加器根據一分數頻率調諧訊號與該參考時脈訊號之時序對該追蹤數位相位訊號之一數值進行更新。
  3. 如請求項1所述之射頻通訊系統，其中該至少一輸出時脈訊號包含一同相本地振盪器訊號與一正交相位本地振盪器訊號，其中該取樣電路包含一第一取樣器，其係設置根據該參考時脈訊號之時序對該同相本地振盪器訊號進行取樣以產生一同相樣本訊號，以及一第二取樣器，其係設置根據該參考時脈訊號之時序對該正交相位本地振盪器訊號進行取樣以產生一正交相位樣本訊號。
  4. 如請求項3所述之射頻通訊系統，其中該相位差計算電路包含：一數值控制振盪器，其係設置根據該追蹤數位相位訊號以產生一同相相位訊號與一正交相位相位訊號；以及 一累積相位差計算器，其係設置根據累積複數個該一第一複合訊號與一第二複合訊號之一共軛複數之交叉相乘以產生該相位差訊號，其中該第一複合訊號包含該同相相位訊號與該正交相位相位訊號，以及其中該第二複合訊號包含該同相樣本訊號與該正交相位樣本訊號。
  5. 如請求項4所述之射頻通訊系統，其中該相位調整控制電路係可於選自包括一初始校正模式與一追蹤校正模式之多種操作模式中之一所選擇之操作模式中操作，其中該相位調整控制電路係進一步設置根據該所選擇操作模式以改變該數值控制振盪器之一解析度。
  6. 如請求項4所述之射頻通訊系統，其中該相位差計算電路僅根據一追蹤校正模式中之該同相樣本訊號或該正交相位樣本訊號中之一者產生該相位差訊號。
  7. 如請求項6所述之射頻通訊系統，其中該相位調整控制電路係進一步設置根據該同相樣本訊號或正交相位樣本訊號之數個正樣本與數個負樣本進行計數以決定該追蹤校正模式中之相位調整方向。
  8. 如請求項1所述之射頻通訊系統，進一步包含一主相位控制電路，其係設置用以產生一主數位相位訊號，其中該相位調整控制電路係進一步設置根據該主數位相位訊號以提供該相位調整至該鎖相迴路。
  9. 如請求項8所述之射頻通訊系統，其中該主相位控制電路包含：一主計數器，其係設置根據該參考時脈訊號之時序與一同步訊號以產生一主計數訊號；以及一主相位計算電路，其係設置根據一分數頻率調諧訊號與該主計數訊號以 產生一瞬時主相位訊號。
  10. 如請求項9所述之射頻通訊系統，其中該主相位控制電路進一步包含一主相位累加器，其係設置用以產生該主數位相位訊號，其中該主相位累加器係由該瞬時主相位訊號所初始化，並根據該分數頻率調諧訊號與該參考時脈訊號之時序更新該主數位相位訊號。
  11. 如請求項9所述之射頻通訊系統，其中該主計數器係由該同步訊號所重置。
  12. 如請求項1所述之射頻通訊系統，進一步包含一混頻器，其係設置用以根據來自該鎖相迴路之輸出時脈訊號中之至少一者提供混頻。
  13. 如請求項1所述之射頻通訊系統，其中該相位調整控制電路於該參考時脈訓號之數個週期上以增量方式提供相位調整至該鎖相迴路。
  14. 如請求項1所述之射頻通訊系統，其中該鎖相迴路包含一調變器，其係設置用以控制該鎖相迴路之一分頻速率，其中該相位調整控制電路係設置根據應用一相位偏移至該調變器上以提供該相位調整至該鎖相迴路．
  15. 如請求項1所述之射頻通訊系統，其中該相位調整控制電路於一初始校正模式期間改變該鎖相迴路之一頻率。
  16. 如請求項15所述之射頻通訊系統，其中該相位調整控制電路係進一步設置用以於該初始校正模式期間改變該鎖相迴路之頻率以統計地去相關該複數個樣本。
  17. 如請求項15所述之射頻通訊系統，其中該相位調整控制電路於一初始校正模式期間迭代地(iteratively)調整該鎖相迴路之相位以決定一檢相 器改變方向處之一相位。
  18. 如請求項15所述之射頻通訊系統，其中該鎖相迴路進一步包含：一追蹤相位累加器，其係設置用以產生代表該鎖相迴路之相位之該追蹤數位相位訊號，其中該追蹤相位累加器與該鎖相迴路於該初始校正模式期間使用一修改分數頻率調諧訊號進行操作；以及一主相位控制電路，其係設置用以根據一未修改分數頻率調諧訊號產生一主數位相位訊號。
  19. 一種於一頻率合成器中相位同步之方法，該方法包含：使用一鎖相迴路產生至少一輸出時脈訊號；根據一參考時脈訊號之時序對該至少一輸出時脈訊號進行取樣以產生複數個樣本；根據該複數個樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號產生一相位差訊號；以及透過提供根據該相位差訊號之一相位調整同步該鎖相迴路。
  20. 如請求項19所述之方法，進一步包含於一初始校正模式期間改變該鎖相迴路之一頻率。
  21. 如請求項20所述之方法，進一步包含於該初始校正模式期間，改變該鎖相迴路之頻率以統計地去相關該複數個樣本。
  22. 如請求項19所述之方法，其中取樣該至少一輸出時脈訊號包含，透過取樣一同相本地振盪器訊號產生一同相樣本與取樣一正交相位本地振盪器訊號產生一正交相位樣本。
  23. 如請求項22所述之方法，進一步包含，根據該追蹤數位相位訊號使用一數值控制振盪器產生一同相相位訊號與一正交相位相位訊號，其中產生該相位差訊號包含，累積複數個一第一複合訊號與一第二複合訊號之一共軛複數之交叉相乘，其中該第一複合訊號包含該同相相位訊號與該正交相位相位訊號，以及其中該第二複合訊號包含該同相樣本訊號與該正交相位樣本訊號。
  24. 如請求項19所述之方法，進一步包含，使用一主相位控制電路產生一主數位相位訊號，並根據該主數位相位訊號提供該相位調整至該鎖相迴路。
  25. 一大規模多輸入多輸出系統包含：複數個頻率合成器，其係設置以根據一共同參考時脈訊號之時序產生複數個本地振盪器訊號，其中該複數個頻率合成器之一第一頻率合成器包含：一鎖相迴路，其係設置以產生該複數個本地振盪器訊號之至少一本地振盪器訊號；一取樣電路，其係設置透過根據該共同參考時脈之時序對該至少一本地振盪器訊號進行取樣以產生複數個樣本；一相位差計算電路，其係設置根據該複數個樣本與代表該鎖相迴路之相位之一追蹤數位相位訊號以產生一相位差訊號；以及一相位調整控制電路，其係設置根據該相位差訊號以對該鎖相迴路提供一相位調整。
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