TW201735180A - 藉由背面揭露摻雜半導體結構之子鰭區域的方法與相關裝置 - Google Patents

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Abstract

一種用以摻雜半導體結構之子鰭區域的方法包括提供一半導體結構，該半導體結構包含基板與形成於該基板上的複數鰭，該複數鰭具有鄰近該基板之子鰭區域；移除該基板以暴露該複數鰭的該等子鰭區域之一部份；以及佈植摻質材料至該等子鰭區域之該暴露部份中。該方法也可包括於佈植後實施退火程序以使摻質變成電性主動。該方法也可包括圖案化半導體結構之背面。亦提供使用該揭露方法構成之裝置且其他實施例被討論。

Description

藉由背面揭露摻雜半導體結構之子鰭區域的方法與相關裝置
本發明實施例大致關於半導體領域，且尤特別是關於選擇性地摻雜半導體鰭之子鰭區域，以及使用此種技術之元件結構、裝置、及系統。
三維(3D)半導體裝置典型地包括垂直地自矽基板升起的薄3D矽鰭。當3D半導體裝置為三閘極電晶體時，該些鰭通常作為三閘極電晶體之主動通道區域。此類電晶體通常是指通道由在三側上的閘極所控制之「三閘極電晶體」。對許多應用而言，所要求的是在該鰭的頂部(也指「頂鰭區域」及/或「主動鰭區域」)維持未摻雜下，該鰭的底部(也指「子鰭區域」)被摻雜以一或多種載體。然而，目前的半導體製造方法並未提供在不引進競爭載體至頂鰭區域及/或在不損傷3D半導體結構之鰭的情況下，摻雜該子鰭區域的技術。
100‧‧‧半導體結構
102‧‧‧基板
103‧‧‧殘留部位
104‧‧‧閘極介電層
105‧‧‧鰭
106‧‧‧晶粒級內連結構
110‧‧‧閘極
115‧‧‧頂鰭區域
120‧‧‧底鰭區域
125‧‧‧介電層
130‧‧‧第一摻質
140‧‧‧溝槽底部
145‧‧‧中間部位
150‧‧‧背面
200‧‧‧過程
300‧‧‧操作
400‧‧‧操作
500‧‧‧操作
505‧‧‧第二摻質
510‧‧‧光阻
515‧‧‧遮罩
600‧‧‧操作
1100‧‧‧分離形式
1102‧‧‧晶粒
1103a‧‧‧晶粒
1103b‧‧‧晶粒
1104‧‧‧電晶體結構
1200‧‧‧IC組件
1202a‧‧‧半導體基板
1202b‧‧‧元件層
1202c‧‧‧內連層
1210‧‧‧墊體
1212‧‧‧焊球
1221‧‧‧封裝基板
1300‧‧‧行動運算平台
1305‧‧‧顯示螢幕
1310‧‧‧集成系統
1315‧‧‧電池
1325‧‧‧射頻積體電路
1330‧‧‧電力管理積體電路
1335‧‧‧控制器
1350‧‧‧封裝元件
1360‧‧‧插入層
1400‧‧‧計算裝置
1401‧‧‧處理器
1402‧‧‧主機板
1403‧‧‧照相機
1404‧‧‧通訊晶片
1405‧‧‧通訊晶片
1406‧‧‧晶片組
1407‧‧‧揮發性記憶體
1408‧‧‧揮發性記憶體
1409‧‧‧功率放大器
1410‧‧‧非揮發性記憶體
1411‧‧‧觸控螢幕控制器
1412‧‧‧圖形處理器
1413‧‧‧全球定位系統裝置
1414‧‧‧羅盤
1415‧‧‧揚聲器
1416‧‧‧天線
1417‧‧‧觸控螢幕顯示器
1418‧‧‧電池
此處所描述之材料於附圖中係作為示例顯示而非用以限制。為簡化及清楚顯示，圖式中之元件並不必要是根據比例繪製。例如，為了清楚起見，某些元件之尺寸可相對於其他元件擴大。再者，在適當考量下，參考標號於圖式間重複以指示相對應或類似元件。於圖中：圖1為根據各範例實施例之範例半導體結構的側橫截面圖；圖2為根據各範例實施例，選擇性地摻雜半導體結構之子鰭區域之範例過程的流程圖；圖3-6為根據各範例實施例，顯示根據圖2所示之程序所實施之特定製作工作的圖1之範例半導體結構的橫截面圖；圖7為根據一些實施例，示意地顯示在晶圓形式與單一形式中範例晶粒的上視圖；圖8為根據一些實施例，示意地顯示積體電路(IC)封裝的橫截面側視圖；圖9為顯示使用具有根據此處揭露之各範例實施例製作之電晶體的積體電路之行動運算平台。
圖10為根據本發明之至少一些實施例之計算裝置的功能方塊圖。
【發明內容及實施方式】
一或多個實施例將參照所附之圖被描述。特定之組態與排列被詳細描繪與討論，其僅是作為示範性目的。對熟悉該項技藝者當可輕易瞭解在不脫離本發明精神與範疇下，其他組態與排列是可行的。除了此處詳細描述以外，對熟悉該項技藝者當可瞭解於此所描述之技術及/或排列可實施於其他系統與應用中。
於以下詳細描述中參照附圖，其形成之部份中相似數字可標出各處相似部份以指出對應或相似元件。可體會的是為了說明之簡明及/或清楚，圖中所示之元件不必需是以比率繪製。例如，該些元件之一些的尺寸可相對於其他元件被放大以清楚表示。再者，當可瞭解其他實施例可被使用且可在不脫離本發明精神與範疇下作出結構及/或邏輯性改變。應注意的是關於方向與關聯，例如上、下、頂部、底部等，可被使用來僅增進圖式中的特徵描述。因此，以下詳述並非用以限制，且本發明範疇僅由所附申請專利範圍及其等效物來界定。
在下列說明中，提出眾多的細節。然而，對於本領域具有通常知識者顯而易見的是，本發明可不以這些特定的細節來實行。在一些實例中，周知的方法及裝置係以方塊圖形式而非詳細的來繪示，以避免混淆本發明。遍及本說明書所參照的「實施例」或「在一實施例中」意味有關本實施例而說明的特定特徵、結構、功能或特性係包括在至少一個本發明的實施例中。因此，遍及本發明各處中之片語「在一實施例中」的顯現不必然參照至相同的本發明之 實施例。此外，特定的特徵、結構、功能或特性可以任何適合的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例結合於任何一處，此二者實施例並非規定成為互相排斥的。
如本發明及申請項之描述中所使用，除非內容清楚表示，單數形式「一」及「該」係希望包括複數形式。亦將理解的是如文中使用之用詞「及/或」係指並包含一或多相關聯所列項目之任何及所有可能組合。
術語「耦接」及「連接」，隨著他們的衍生，在此可用以說明組件之間的結構關係。應了解，這些術語並不意指彼此為同義字。相反的，在特定實施例中，「連接」可用以指示兩個或更多元件彼此直接實體的或電性的接觸。「耦接」可用以指示兩個或更多元件彼此不是以直接就是以間接(在他們之間具有其它介入的元件)實體的或電性的接觸，及/或兩個或更多元件彼此配合或互動(例如，當在因果關係之中時)。
如在此使用的術語「越過/之上(over)」、「之下(under)」、「之間(between)」及「上頭(on)」參照至參考其它層或組件的材料層或組件的相對位置。例如，配置於另一層之上(上方(above))或之下(下方(below))的一層可直接與另一層接觸或是可具有一或更多介入之層。再者，配置於兩層之間的一層可直接與此兩層接觸或可具有一或更多介入之層。相反的，在第二層「上頭(on)」的第一層係直接與第二層接觸。在組件總 成之狀況下可實施類似差別。
如此描述通篇及申請項中所使用，由「至少一」或「一或多」用詞結合之項目清單可表示所列項目之任何組合。例如，「A、B或C之至少一者」用語可表示A；B；C；A及B；A及C；B及C；或A、B及C。
以下所描述的方法、元件結構、裝置、設備與運算平台是關於半導體結構之子鰭區域之選擇性及/或共形摻雜，其可使用於半導體裝置之製造，如三閘極電晶體，如奈米線元件之高寬高比元件，及/或其他類似三維(3D)半導體裝置。範例實施例藉由提供一或多個半導體鰭之子鰭區域的主動隔離而不引入競爭載體至半導體鰭之主動鰭區域，以改善半導體裝置之效能。再者，範例實施例允許較陡峭摻雜輪廓而可藉由減少及/或消除傳統佈植過程之使用而降低半導體鰭之整體損壞。
用以摻雜子鰭區域的傳統方法典型地包括實施低能量佈植過程至獨立式的半導體鰭結構。如此過程可引入摻雜物以提供閘極控制，而傾向提供摻雜以控制半導體鰭結構之子鰭區域之漏電流。其他傳統方法包括實施高能量佈植程序，於圖案化及形成閘極之前，其可以實施於介電層(如圖1中之區域125)。如此製程可引入摻質接近溝槽之底部(即，至子鰭區域之底部)。然而，由於使用高能量，如此製程頻繁地將摻質直接引入主動通道且側面地至相鄰元件。其他傳統方法包括實施固態來源內擴散程序，摻雜矽玻璃、氮氧化物或摻雜半導體被沉積及退火以驅使 摻質至子鰭區域。如此製程呈現許多整合挑戰，其將揭露於各範例實施例中。
此處所討論之技術可提供用以形成具有摻雜子鰭區域之半導體鰭的簡化製程。此摻雜子鰭區域可消除製程中導致複雜及易變及/或損壞半導體鰭(即，通道區域及/或鰭的源極/汲極區域)的製造步驟。再者，此處所揭露之技術可降低直接至主動通道及/或相鄰元件之摻質引入。再者，範例實施例可提供固態薄膜，其允許以傳統佈植及/或流性氧化物或包含摻質原子氮氧化物無法達成之相對淺及/或陡峭摻質輪廓之產生。再者，使用此技術形成之元件可提供增強效能並降低製作成本。
圖1顯示根據各範例實施例，圖1之範例半導體結構100之側橫截面圖。如所示，半導體結構100可包括至少二半導體鰭105，其各者可包括形成於其上的閘極110。半導體結構100可更包括二半導體鰭105可自其形成或圖案化之基板102。於其他實施例中，半導體結構100可包括三或更多鰭105(圖未示)。鰭105之各者可橫向地與各其他的鰭105分離，且鰭105之各者可自基板102延伸。於各實施例中，鰭105與基板102可包括半導體材料，如單晶(Si)、絕緣體上矽(“SOI”)、鍺(Ge)、三五族材料為基的材料(即砷化鎵(GaAs))、矽碳(SiC)、藍寶石(Al2O3)、矽化鍺(SiGe)、銻化銦(InSb)、碲化鉛(PbTe)、砷化銦(InAs)、磷化銦(InP)、銻化鎵(GaSb)，及其類似之物，或其任一者 之組合。鰭105可使用任何合適技術或如使用基板102之圖案化與蝕刻製程之技術及/或類此者所形成。於一些實施例中，鰭105可使用於三閘極電晶體裝置。於一些範例中，鰭105可為使用於奈米線元件之底切鰭。鰭105可包括頂鰭區域115及底鰭區域120。頂鰭區域115與頂鰭區域120之長度可基於一或多個設計選擇而被選擇。
閘極110可形成於各鰭105之頂表面上或鄰近各鰭105之頂表面，且於各鰭105之相對側壁上或鄰近各鰭105之相對側壁(圖未示)。於其他實施例中，各閘極110可藉由形成閘極介電層104(圖未示)於鰭105(圖未示)之頂表面上而製造。閘極電極(圖未示)可形成於閘極介電層104上或與其相鄰。於一些實施例中，鰭105可於實質垂直閘極110(圖未示)之方向延伸。閘極介電層104可自任何已知閘極介電材料形成，包括但不限於二氧化矽(SiO2)、矽氧氮化物(SiOxNy)，氮化矽(Si3N4)，及高-k介電質材料，諸如鉿氧化物、鉿矽氧化物，鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物，及鉛鋅鈮酸鹽。閘極介電層104可藉由熟知的技術形成，諸如藉由共形地沈積一閘極介電質材料，而後以熟知的光微影與蝕刻技術圖案化該閘極介電質材料，如所屬技術領域中具有通常知識者將可瞭解的。
於各實施例中，閘極110可由各方式形成，依據特定 應用及/或一或多個設計選擇。源極區域與汲極區域(圖未示)可形成於在閘極電極之相對側上的鰭105中。於一實施例中，如所屬技術領域中具有通常知識者將可瞭解的，源極區域與汲極區域可藉由摻雜鰭105而形成。於另一實施例中，如所屬技術領域中具有通常知識者將可瞭解的，源極與汲極區域可藉由移除鰭105之部份並以適當材料取代該些部份而形成源極與汲極區域。於另一實施例中，源極與汲極區域可藉由磊晶成長已摻雜或未摻雜應變層於鰭105上而形成。依據特定應用及/或一或多設計選擇，其他方法或方法之組合可被使用以形成源極/汲極區域。
半導體結構100可包括在子鰭區域120及/或基板102上的介電層125(即子鰭區域120被介電層125所覆蓋)。使用於介電層125之介電材料的種類可以是特殊應用。於各種實施例中，介電層125可以是氧化物材料，如矽氧化物(SiO)、二氧化矽(SiO2)、及/或任何其他適合之氧化物或氮氧化合物材料。氧化物材料可使用任何已知用以形成氧化物材料於半導體結構上的技術而形成，如藉由實施旋塗式程序或旋塗操作，或氧化物材料可藉由實施適當幾何選擇沉積程序而形成，其中氧化物材料係於未覆蓋頂鰭區域115表面下自基板102表面向頂鰭區域115成長。於一些範例中，介電層125可以是回流矽氧化物材料及/或任何其他類似回流薄膜。於此些實施例中，介電層125可以是藉由旋塗式程序或旋塗操作而應用，半導體 結構100係置於旋轉裝置(亦指「旋轉器」)上，且當其旋轉時所欲數量之介電層125係落於半導體結構100上。介電層125之厚度或尺寸可以是特定應用。於另一實施例中，介電層125係置於鰭之頂部之上或相同高度且之後經由適當蝕刻程序製造凹陷。
再者，半導體結構100可選擇性地包括在子鰭區域120中的第一摻質130。第一摻質130可包含任何適當材料，如硼(B)、磷(P)、砷(As)、銻(Sb)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、氟(F)、或B、P、As、Sb、In、C、Si、Ge、F之二或更多者之組合及/或其他適當材料。包括摻質130之區域的厚度可以是特定應用。第一摻質130可以是依據已知方法而被沉積或佈植入子鰭區域120。例如，第一摻質130可以是使用任何適當沉積操作而被沉積，如共形沉積程序，其可包括佈植電漿摻質沉積、原子層沉積(ALD)、分子層沉積(MLD)、或化學氣相沉積(CVD)。藉由另一範例，第一摻質130可使用低能量佈植程序被佈植，於該閘極形成前以實施於淹沒或接近淹沒該鰭頂部之介電區域125的高能量佈植程序，及/或使用固體源內擴散程序，其已摻雜矽玻璃被退火以植入第一摻質材料130至子鰭區域120。如此退火程序可以是任何適當退火程序，如尖波退火程序、驅入式退火程序及類此者。
圖2為根據各範例實施例，選擇性地摻雜半導體結構100之子鰭區域之範例過程200的流程圖。過程200可實 施以製作如圖3-6所示之半導體結構100，或此處所討論之任何其他電晶體。於示例實施中，過程200可包括如所示操作300-600之一或更多操作。圖3-6可顯示分別繼過程200的操作300、400、500及600之後的半導體結構100。於各實施例中，圖3-6中所示特定範例與操作順序，這些操作於不脫離此處揭露之範例實施例下，可重新排序、打破至其他操作、組合、及/或完全忽略。再者，應注意的是，因圖1及3-6所示的半導體結構100為3D結構，半導體結構100之表面可如圖1及3-6所示之水平地延伸出平面(例如進頁面及/或出頁面)。再者，關於圖3-6所示與描述之範例實施例可亦應用至水平地延伸出如圖1及3-6所示平面的半導體結構100之表面。
回到圖2與3，過程200可開始於操作300以移除耦合至半導體結構100之背面150的部份基板102，以暴露或近於暴露半導體結構100之部份子鰭區域120。此處使用之名詞「背面」可指於半導體結構100製作期間，其上形成有絕緣層(如基板102)的半導體裝置100的一區域、面積、或側面。請見圖2與4，過程200可繼續至操作400以研磨基板102之殘留部位103以展現或暴露部份子鰭區域120。該暴露(或近於暴露)部份子鰭區域120可以是半導體結構100之溝槽底部140。基板102之該部份可依據任何合適凹入或展現操作而被移除，如濕式化學蝕刻程序、乾式蝕刻程序、機械研磨操作、及/或化學機械平坦化(CMP)。於實施例中濕式化學蝕刻被使用，該濕 式化學蝕刻程序可包括氫氟酸浴及類此者。濕式化學蝕刻可包括使用四甲基氫氧化銨(TMAH或N(CH3)4 + OH-)、氫氟酸(HF)、硝酸、醋酸、及/或類此者。任何合適方法或機器可被使用以實施該濕式蝕刻程序。例如，半導體結構100可置放於蝕刻腔室中，半導體基板102被暴露至蝕刻劑(如藉由噴霧器)以移除半導體基板102。於濕式化學蝕刻被使用之實施例中，乾式蝕刻程序可包括電漿蝕刻、電漿灰化、反應離子蝕刻、離子束蝕刻、及/或此處所討論之任何其他蝕刻程序。任何合適方法或機器可被使用於乾式蝕刻程序。例如，半導體結構100可被暴露至反應氣體之離子或電漿以移除部份半導體結構100。反應氣體或電漿可包括碳氟化合物、氧、氯、三氯化硼、六氟化硫等，其可與氮、氬、氦及類此者之一或多者結合。
再者，任何合適方法或機器可被使用於機械研磨操作。例如，半導體結構100可被與旋轉研磨輪接觸。於一些實施例中，半導體結構100可置放於旋轉裝置上且被旋轉而非旋轉研磨輪。研磨輪之表面可為粗糙的及/或配置為將半導體材料自基板層移除。任何合適方法或機器可被使用於CMP操作。例如，CMP操作可包括使用研磨裝置及一或更多腐蝕性化學漿(亦指「膠體」)與研磨墊結合。半導體結構100可藉由保持裝置而維持位置，如塑膠環。研磨墊藉由研磨頭可被反壓於基板102，其可以不同旋轉軸向旋轉以部份地或完全地移除基板102。於各種實施例中，於操作400之研磨操作可包括上述的研磨操作及 /或CMP操作。
揭露操作可被實施直至具有所欲厚度之基板102的層殘留於半導體裝置100(例如殘留部位103)上，且之後研磨基板102的殘留部位103以暴露部份之子鰭區域120，如圖3、4所示。例如，於操作300，濕式化學蝕刻或乾蝕刻程序可被被實施直至基板102的一相對薄層為所欲厚度殘留(圖3)，且之後於操作400，研磨及/或CMP程序可被實施以揭露/暴露子鰭區域的該部位(圖4)。於其他實施例中，該凹陷操作可被實施以完全移除基板102，以使子鰭區域120的一部份暴露，如圖4所示。於實施例中，操作300可被省略且於操作400，研磨及/或CMP程序可被實施以揭露子鰭區域的該部位(圖4)。再者，如圖4所示，介電層125(或氧化物材料)之表面可於該揭露程序被實施之後也被暴露。
一旦半導體結構100之背面150被揭露，程序200可選擇性地包括實施圖案化程序至該子鰭區域120之露出部位(圖未示)。圖案化程序可包括實施如此處所討論之一或更多適當蝕刻操作及/或一或更多適當光微影操作。例如，圖案化操作可被用以形成各種區域於具有光阻510及/或遮罩515之半導體結構100上，如圖5所示及其相關敘述。
請見圖2及5，程序200可進行至程序500以佈植摻質至子鰭區域120的暴露部位及/或至介電層125之暴露表面(例如，被揭露背面150)。第二摻質505可包含任 何適當材料，如硼(B)、磷(P)、砷(As)、銻(Sb)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、氟(F)或B、P、As、Sb、C、Si、Ge、F與In之二或更多者之組合及/或任何其他適合摻質原子，包括使用如二氟化硼(BF2)之分子團。第二摻質材料505可相同於或類似於第一摻質材料130，或第二摻質材料505與第一摻質材料130可包括不同摻質原子。
根據任何適合佈植操作，第二摻質505可佈植至半導體結構100。例如，背面150可暴露於包括有第二摻質505之離子化氣體。第二摻質505之離子化粒子可藉由電場被加速至高能量，其允許第二摻質505之粒子被撞擊至半導體結構100。如此，第二摻質505之離子可具有足夠動能以使其可於撞擊下穿透半導體結構100。再者，第二摻質505之離子可形成至離子束，其可集中至半導體結構100之靶材位置(如半導體結構100的背面150之一或更多部位)。第二摻質505植入半導體結構100之深度可為特定，且影響植入深度之多種因子(如摻質劑量水平、能量水平、束入射角、溫度、旋度、暴露至離子化氣體的時間等等)可根據一或更多設計選擇或實驗研究而被選擇。於各實施例中，佈植程序可使用相對低能階以最小化對於鄰近元件的影響。於一些實施例中，包括第二摻質505之區域的厚度可在約0.1nm至50nm的範圍中。佈植程序可使用任何合適之離子佈植裝置而實施。
於一些實施例中，於被摻雜子鰭區域120中第二摻質 505之濃度可於接近背面150大於在被摻雜子鰭區域120之中間部位145及/或頂鰭區域115。例如，第二摻質505可至其最高濃度於背面150及/或子鰭區域120的露出表面或接近背面150及/或子鰭區域120，且第二摻質505可至其最低濃度於子鰭區域120之中間部位145。「中間部位」可指鰭105及/或子鰭區域120之區域或面積，其介於子鰭區域120之相對側表面間。再者，雖然圖5顯示第二摻質505被植入子鰭區域120之一部位，示範實施例並不侷限於此。於一些實施例中，第二摻質505可被注入子鰭區域120之整體，以致至少一些第二摻質505到達或被注入第一摻質材料130。
再者，於各實施例中，於佈植程序前，遮罩515及/或光阻510層可被形成於背面150之部份上。圖5中光阻510與遮罩515之排列敘述係作為示例性質而非限制揭露之範疇。例如，於各實施例中，光阻510或遮罩515之一者可被省略。
於遮罩被使用之實施例中，遮罩515可形成於背面150或其部份之表面上。遮罩(也可指「硬的遮罩」或「硬遮罩」)可為降低或防止第二摻質505被佈植入半導體結構100之選擇區域的材料(或材料之組合)。例如，如圖5所示，第二摻質505係於光阻510之頂部，其顯示了第二摻質505未植入遮罩515及/或光阻510被形成之背面150部位。遮罩材料可被使用於如高深寬比元件，其抗蝕劑(如光阻510)、聚合物遮罩、或類此之軟遮罩可 於電漿蝕刻期間快速地軟化。遮罩515可使用任何合適技術加以形成。於一些實施例中，遮罩515可經由使用旋塗式操作或氣相方法之沉積操作而形成，如電漿曝光、原子層沉積(ALD)、分子層沉積(MLD)、化學氣相沈積(CVD)及類此者。於各實施例中，遮罩515以任何合適材料加以形成，如氮化矽(SiN)、氮氧化矽(SiON)、氮化鈦(TiN)、碳基硬遮罩及類此者。遮罩515之厚度可以是基於沉積操作所實施之時間的數量。於各實施例中，遮罩515可形成以具有約1奈米(nm)至約5nm之厚度。
於光阻層被使用之實施例中，光阻510可形成於遮罩515及/或背面150或其部份之表面上。例如，半導體結構100可使用旋轉塗佈操作而覆蓋以光阻，其相同或類似於之前所述之旋塗操作。半導體結構100可被烘烤以驅走蒸發剩餘光阻材料，且之後，第二摻質505可經由之前所討論之光阻圖案而被植入背面150。於各實施例中，光阻510可以是任何合適材料，如光阻材料或其他類似「軟性」材料。
於摻質植入程序後，第二摻質505之離子可使半導體結構100之晶體結構/晶格分裂，因此產生晶體破壞區域且可能為非晶層，其可為帶電的非活性是因摻質505可以不成為晶體結構/晶格之一部份。退火程序可被實施以重排列晶體結構/晶格以使第二摻質505為帶電的活性。此退火程序如圖6及操作600所述。
請見圖2及6，程序200可進行至操作600以實施退火程序以活化第二摻質505。退火程序可被實施以活化第二摻質505。退火程序可被實施以使摻質原子可取代至少於子鰭區域120中的矽原子，其可造成子鰭區域120及/或半導體結構100的電性中的改變。退火程序可為任何合適退火程序，如快速熱處理(RTP)、爐管退火程序、閃退火燈(FLA)程序、使用短波長閃光燈源之超淺佈植退火、雷射退火程序、或氮或形成氣體退火程序、及類此者。於各實施例中，此退火程序之溫度可為任何合適溫度，如在約500℃至1100℃之範圍內的溫度。
再者，如圖6所示，程序200亦可包括使用任何一或更多之前述蝕刻程序(圖2未示)以蝕刻任何殘留第二摻質505及/或遮罩515。程序200亦可包括暴露光阻510於光(如紫外線)或一些其他種類射線。於一些實施例中，光阻510可經由包括有所欲圖案之光罩而暴露至光。光阻可使用適當溶劑而接著被移除或用別的方法自背面150除去。前述蝕刻及/或曝光操作可於退火操作之前後之後被實施。
於其他實施例中，程序200可選擇性地包括沉積介電材料或其他任何合適材料於背面150(圖未示)上，且可被研磨以使表面平滑(圖未示)。介電材料(或其他合適材料)可使用前述蝕刻程序之任一者而被圖案化以形成源極/汲極接點開口(圖未示)。於此實施例中，源極/汲極接點開口可包括相對深開口，且可包含約20nm至300nm 之深度。源極/汲極接點開口可被一或更多導電材料填滿以形成一或更多源極/汲極接點(圖未示)。於實施例中，該一或更多源極/汲極接點可包含自我對準背面導通孔，且可包含約40nm至約500nm的高度。該一或更多源極/汲極接點可包含導電材料如銅、鎢、鈷、鈦、及/或任何其他適合材料。
如所討論的，程序200可實施以製造半導體結構100，其可被使用以製作一或更多電晶體結構。程序200(或相關於圖1與3至6所討論之操作)之任何一或更多操作可被執行以回應於由一或更多電腦程式產品設置之指令。此些程式產品可包括信號方面媒體提供指令，當其由例如一處理器執行時，可提供此處所描述功能。電腦程式產品可以提供於電腦可讀媒體之任何形式中。因此，例如，包括一或多個處理器核心之處理器可接受所欲操作的一或多者以回應藉由電腦可讀媒體傳送至處理器的指令。
再者，處理器200之操作的任何一或多者(或此處關於圖1及3-6所討論的操作)可採取以形成各種半導體裝置，如電晶體裝置、記憶體裝置、及/或類此者。此種記憶體裝置可具有至少一半導體結構，其包含設置於基板上的複數鰭，其中該些複數鰭的個別鰭橫向地與該些複數鰭的其他鰭分開，該些複數鰭的個別鰭延伸自該基板，且該些複數鰭的個別鰭包含設置於基板上的摻雜子鰭區域以及設置於子鰭區域上的未摻雜頂鰭區域。此外，系統、裝置或元件可被形成，包括半導體基板與一或多個積體電路結 構耦合(例如，在半導體基板上及/或中)至半導體結構，以使該一或多積體電路結構使用此處討論之技術被製作。此類半導體裝置及/或積體電路結構可被進一步製作及/或被整合至平台及/或此處所討論關於圖7至10之計算裝置。
根據一些實施例，圖7示意地顯示於晶圓形式1110與分離形式1100中的範例晶粒1102。於一些實施例中，晶粒1102可為晶圓1111之複數晶粒之一者(如晶粒1102、1103a、1103b)，晶圓1111由例如矽或其他適合材料之半導體材料所構成。複數晶粒可被形成於晶圓1111之表面上。晶粒之各者可為半導體產品之重複單元，半導體產品包括一或多電晶體電極組件(如，電晶體電極組件包括範例實施例所形成之半導體結構100s)。例如，晶粒1102可包括具有電晶體結構1104之電路，半導體結構如可提供通道路徑予一或多電晶體元件或源極/汲極區域之行動電荷載體的一或多通道體(如鰭結構、奈米線、平面體等)。電內連結構如電晶體電極組件(如終端接點)可形成於一或多電晶體結構1104上並與其耦合以發送電能至電晶體結構1104。例如，終端接點可與通道體電性耦合以提供閘極電極臨界電壓及/或源極/汲極電流以供應移動電荷載體予電晶體裝置之操作。雖然電晶體結構1104係以列描繪，以簡化圖11中晶粒1102的實質部位，可瞭解的是於其他實施例中電晶體結構1104可被配置於晶粒1102上其他適當排列之廣泛種類的任一者，包 括例如具有遠小於描繪尺寸的垂直與水平特徵。
在體現於晶粒中半導體製品之製作程序完成之後，晶圓1111可接受分離程序，其中晶粒(如晶粒1102)之各者彼此分離以提供半導體製品之離散的「晶片」。晶圓1111可具有任何各種尺寸。在一些實施例中，晶圓1111具有範圍自約25.4mm至約450mm的直徑。於其他實施例中，晶圓1111可包括其他尺寸及/或其他形狀。根據各實施例，電晶體結構1104可於晶圓形式1110或分離形式1100設置於半導體基板上。對於邏輯或記憶體，或其組合，此處所述之電晶體結構1104可併入晶粒1102中。於一些實施例中，電晶體結構1104可以是部份之系統晶片(SoC)組件。
根據一些實施例，圖8示意地顯示積體電路(IC)組件1200的橫截面側圖。於一些實施例中，IC組件1200可包括一或多晶粒(以下「晶粒1102」)電性及/或物理地耦接封裝基板1221。於一些實施例中，封裝基板1221可與電路板1222電性耦合。於一些實施例中，IC組件1200可包括晶粒1102、封裝基板1221及/或電路板1222之一或多個。根據各實施例，此處所述對於電晶體電極組件之實施例可完成於任何適當IC裝置中。
晶粒1102可表示由半導體材料(如矽)製成之分離製品，其使用相關於形成CMOS裝置之如薄膜沉積、微影、蝕刻及類此者的半導體製作技術。於一些實施例中，晶粒1102可包括或為處理器、記憶體、SoC或ASIC之一 部份。於一些實施例中，電性絕緣材料如塑型化合物或底部填充材料(圖未示)可封進晶粒1102之至少一部份及/或晶粒級內連結構106。
根據合適組態之廣泛種類，晶粒1102可附接至封裝基板1221，包括如直接地耦合至覆晶組態中封裝基板1221。於覆晶組態中，晶粒1102之主動側S1包括有連接至封裝基板1221表面的電路，使用如隆起物、支柱之晶粒級內連結構106，或亦可將晶粒1102電性耦接封裝基板1221之其他合適結構。晶粒1102之主動側S1可包括例如電晶體裝置之主動元件。非主動側S2可設置以相對於主動側S1。
晶粒1102可包括半導體基板1202a、一或多元件層(以下「元件層1202b」)及一或多內連層(以下「內連層1202c」)。於一些實施例中，半導體基板1202a可實質地由半導體材料，例如矽而構成。元件層1202b可表示如電晶體之主動元件形成於半導體基板上的區域。元件層1202b可包括，例如，如電晶體元件之通道體及/或源極/汲極區域。內連層1202c可包括內連結構(如電極端子)，被組態以將電氣信號發送至元件層1202b中的主動元件。例如，內連層1202c可包括水平線(如溝槽)及/或垂直插塞(如導通孔)或其他適當特徵以提供電氣接線及/或接點。
於一些實施例中，晶粒級內連結構106可與內連層1202c電性耦合且組態以發送電氣信號於晶粒1102及其 他電性元件之間。電氣信號可包括，例如，與晶粒1102操作相關的輸入/輸出(I/O)信號及/或電源/接地信號。
於一些實施例中，封裝基板1221為具有核心及/或增層之環氧基貼合層，例如，ABF基板。於其他實施例中封裝基板1221可包括其他合適型態之基板，例如，由玻璃、陶瓷、或半導體材料所形成之基板。
封裝基板1221可包括電氣佈線特徵，組態以將電氣訊號發送至或自晶粒1102。電氣佈線特性可包括，例如，設置於封裝基板1221及/或內部佈線特徵(圖未示)之一或更多表面上的墊或軌跡(圖未示)，例如，溝槽、導通孔或其他內連結構以將電氣訊號發送通過封裝基板1221。例如，於一些實施例中，封裝基板1221可包括如墊(圖未示)之電氣佈線特徵，組態以接受晶粒1102之各自晶粒級內連結構106。
電路板1222可以是印刷電路基板(PCB)，由例如環氧積層之電性絕緣材料構成。例如，電路板1222可以包括由諸如，例如，聚四氟乙烯(polytetrafluoroethylene)般之材料、諸如Flame Retardant 4(FR-4)、FR-1、棉紙般之酚醛棉紙(phenolic cotton paper)材料以及諸如CEM-1或CEM-3般之環氧樹脂，或者是利用環氧樹脂預浸漬材料來被層疊在一起之玻璃織物材料(woven glass materials)所構成的電絕緣層。內連結構(圖中未示)，諸如跡線、溝槽或通孔般，能夠被形成穿過該等電絕緣層俾透過該電路板1222把晶粒1102之電氣訊號發送出來。 在其他實施例中該電路板1222可以由其他合適的材料構成。在一些實施例中，該電路板1222可以是一母板(例如，圖14的主機板1402)。
像是例如焊球1212的封裝級互連可被耦接至位於該封裝基板1221及/或位於該電路板1222上之一個或多個墊體(下文中為「墊體1210」)用以形成經組配以進一步在該封裝基板1221與該電路板1222之間進而發送該等電氣訊號的焊料接合點。該等墊體1210可由像是金屬的任何適合的導電材料所構成，其包括例如鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)、及其等的組合。在其他實施例中，其他用以在實體上及/或電氣上耦接該封裝基板1221與該電路板1222之適合的技術可以被使用。
在其他實施例中，該IC組件1200可包括多種其他適合的組態，包括例如，倒裝晶片及/或打線接合組態的適當組合、中介件(interposer)、包括系統化封裝(SiP)及/或疊層封裝(PoP)組態的多晶片封裝組態。在某些實施例中，其他用以在該晶粒1102及該IC組件1200之其他構件之間安排電氣訊號路由的合適的技術可以被使用。
圖9為行動運算平台1300之示意圖，使用具有半導體裝置之一或更多積體電路(IC)，半導體裝置包括經由此處揭露選擇性子鰭摻雜技術所製造之至少一半導體結構100。例如，經由此處揭露子鰭摻雜技術所製造或形成之電晶體可被包括於由行動運算平台1300所使用之一或更 多IC中。行動運算平台1300可以是組態為電子資料顯示、電子資料處理、無線電子資料傳輸、或類似者之一或更多者的任何可攜裝置。例如，行動運算平台1300可以是平板、智慧手機、上網本、筆記型電腦等之任一者，且可包括顯示螢幕1305，其在示範實施例中是觸控螢幕(如，電容式、電感式、電阻式等觸控螢幕)、晶片級(SoC)或封裝級集成系統1310、及電池1315。
集成系統1310可進而以展開觀點1120所示。於示範實施例中，封裝元件1350(圖11中標示「記憶體/處理器」)包括至少一記憶體晶片(例如RAM)，及/或至少一處理器晶片(例如微處理器、多核微處理器、或圖形處理器、或類此者)。於一實施例中，封裝元件1350為耦合至SRAM快取記憶體之微處理器。於一些實施例中，該至少一記憶體與該至少一處理器晶片之一者或兩者包括經由此處所討論之選擇性子鰭摻雜技術所製造之電晶體。例如，處理器或記憶體之一者或兩者的電晶體可包括具有此處所討論之子鰭摻雜區域及/或其他特徵之半導體結構100。封裝元件1350可進一步與一或多個電力管理積體電路(PMIC)1330一起耦合至板、基板或插入層1360，RF(無線)積體電路(RFIC)1325包含寬頻RF(無線)傳輸器及/或接收器(TX/RX)(例如包含數位基頻且類比前端模組進一步包括在傳輸路徑上之功率放大器及在接收路徑上之低雜訊放大器)及其之控制器1335。一般而言，封裝元件1350可亦耦合至(例如，通訊地耦合至) 顯示螢幕1305。
功能上地，PMIC1330可執行電池功率調節、直流(DC)至直流轉換等，也亦具備耦合至電池1315的輸入及提供電流供應至其他功能模組的輸出。於一實施例中，PMIC1330可執行高電壓操作。進一步而言，於該實施例中，射頻積體電路(RFIC)1325具有耦合至天線(圖13未示)之輸出以實現數個無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、全球互通微波存取(WiMAX)(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、演進資料最優化(Ev-DO)、演進型高速封包存取(HSPA+)、演進型高速下行鏈封包存取(HSDPA+)、演進型上行鏈封包存取(HSUPA+)、增強型GSM資料率演進(EDGE)、全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、分碼多工存取(CDMA)、分時多工存取(TDMA)、數位增強型無線電信(DECT)、藍芽、其衍生物、以及被稱為3G、4G、5G、及以後的任何其他無線協定。於可替換實施中，此些上板模組之各者可被整合於耦合至封裝元件1350之封裝基板的分離IC上或是耦合至封裝元件1350之封裝基板的單一IC(例如系統單晶片(SoC))。
圖10為計算裝置1400之功能方塊圖，係根據本發明至少一些實施所配置。計算裝置1400可配置於平台1300中，例如，可更包括持有數個組件之主機板1402，例如但不限於處理器1401(例如應用處理器)與一或更多通 訊晶片1404、1405。處理器1401可實體地及/或電性地耦合至主機板1402。於一些實施例中，處理器1401包括封裝於處理器1401內的積體電路晶粒。一般而言，名詞「處理器」可指將來自暫存器及/或記憶體之電子資料作處理以將電子資料轉換成可儲存於暫存器及/或記憶體之電子資料的任何元件或部份的元件。
於各種範例中，一或更多通訊晶片1404、1405可實體地及/或電性地耦合至主機板1402。於進一步實施中，通訊晶片1404可為部份之處理器1401。依據其應用，計算裝置1400可包括其他組件，可或不可實體地及電性地耦合至主機板1402。此其他組件可包括但不限於揮發性記憶體(如DRAM)1407、1408、非揮發性記憶體(如ROM)1410、圖形處理器1412、快閃記憶體、全球定位系統(GPS)裝置1413、羅盤1414、晶片組1406、天線1416、功率放大器1409、觸控螢幕控制器1411、觸控螢幕顯示器1417、揚聲器1415、照相機1403、電池1418，及其他組件如數位信號處理器、密碼處理器、音頻編解碼器、視頻編解碼器、加速計、陀螺儀、大容量儲存裝置(如硬碟機、固態驅動器(SSD)、光碟(CD)、數位化多功能光碟(DVD)、蓋格計數器(Geiger counter)、壓力感測器、濕度感測器、感應感測器及/或類此者。
通訊晶片1404、1405可能啟動無線通訊來傳輸資料至計算裝置1400且從計算裝置1400傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒 體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能不包含任何線路。通訊晶片1404、1405可能實作一些無線標準或協定之任一者，包括但不限於本文別處所述的那些。如所論述，計算裝置1400可能包括複數個通訊晶片1404、1405。例如，第一通訊晶片可能專用於如Wi-Fi和藍芽之較短範圍的無線通訊，且第二通訊晶片可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
如此處所述之任何實施中，「模組」之詞可指軟體、韌體、及/或配置以提供此處所討論功能之硬體的任何組合。軟體可以套裝軟體、碼及/或指令集或指令而實現，且「硬體」可包括例如，單獨或任意組合，硬體電路、可程式化電路、狀態機電路、及/或儲存由可程式化電路所執行之指令之韌體。模組可集合地或個別地實現為電路形成較大系統之一部份，例如，積體電路(IC)、系統單晶片(SoC)等等。
雖然特定特徵已描述於各實施例中，此描述不意圖被解釋為限制之用。因此，本發明所屬相關技術領域人員將理解各種等同修改是可能在本發明的範圍之內。
以下實例關於進一步的實施例。
實例1可包括一種用以摻雜半導體結構之子鰭區域的方法，該方法包含：提供一半導體結構，該半導體結構包 含基板與形成於該基板上的複數鰭，該複數鰭具有鄰近該基板之子鰭區域；移除該基板以暴露該複數鰭的該等子鰭區域之一部份；以及佈植摻質至該等子鰭區域之該暴露部份。
實例2可包括實例1之方法及/或此處一些其他實例，其中該半導體基板之該部份係藉由化學機械平坦化(CMP)、研磨、乾蝕刻、或濕蝕刻之一或更多者被移除。
實例3可包括實例1之方法及/或此處一些其他實例，其中移除該半導體基板之該部份包含：研磨該半導體基板之剩餘部份至一期望厚度。
實例4可包括實例3之方法及/或此處一些其他實例，其中研磨該半導體基板之該剩餘部份至該期望厚度包括暴露該半導體結構的溝槽底部。
實例5可包括實例3之方法及/或此處一些其他實例，其中該研磨包含研磨該剩餘部份至該期望厚度而不暴露該半導體結構的溝槽底部。
實例6可包括實例3-5之任一者的方法及/或此處一些其他實例，其中該半導體基板之該剩餘部份係藉由化學機械平坦化(CMP)或研磨操作被研磨。
實例7可包括實例1-5之任一者的方法及/或此處一些其他實例，其中佈植該摻質包含：實施離子佈植程序。
實例8可包括實例7之方法及/或此處一些其他實例，其中包括該佈植摻質之區域的厚度為0.1奈米至約20 奈米。
實例9可包括實例7之方法及/或此處一些其他實例，其中該離子佈植程序包含：形成包括該摻質之離子化氣體；使用一電場以加速該離子化氣體之粒子；集中該離子化氣體之該些粒子至該半導體結構的背面之目標位置；以及實施退火操作以活化該些子鰭區域中的該摻質。
實例10可包括實例1-5之任一者的方法及/或此處一些其他實例，更包含：於佈植該摻質材料後，實施退火程序以使佈植入該些子鰭區域的該暴露部份之該摻質變成電性主動。
實例11可包括實例10之方法及/或此處一些其他實例，其中該退火程序包括閃退火燈(FLA)程序、超淺佈植退火程序、快速升溫退火(RTA)程序、雷射退火程序、或氮氣體退火程序之一或更多者。
實例12可包括實例10之方法及/或此處一些其他實例，更包含：於該退火程序前，對該些子鰭區域之該暴露部份實施圖案化程序。
實例13可包括實例10之方法及/或此處一些其他實例，其中，沉積至該些子鰭區域上的摻質材料之濃度於鄰近該些摻雜子鰭區域之表面處係大於在該些摻雜子鰭區域中間部份之中。
實例14可包括實例1之方法及/或此處一些其他實例，其中該摻質材料包括硼、磷、砷、銻、或銦之一或多者。
實例15可包括實例1之方法及/或此處一些其他實例，其中該摻質為第二摻質，且於移除半導體基板之該部份之前，第一摻質被沉積或植入至相較於該半導體基板之背面更接近該複數鰭之未摻雜頂鰭區域的該些子鰭區域的該些子鰭區域之一部份。
實例16可包括一種半導體裝置，包含：包括複數鰭之半導體結構，其中至少部份之該複數鰭包括已摻雜子鰭區域與設置於該子鰭區域上的未摻雜頂鰭區域中，其中該未摻雜頂鰭區域延伸至該半導體裝置的閘極區域中，以及其中，於該已摻雜子鰭區域中的摻質材料之濃度於鄰近該半導體裝置之背面處係大於鄰近該未摻雜頂鰭區域處。
實例17可包括實例16之半導體裝置及/或此處一些其他實例，更包含：介電材料，實質上覆蓋該已摻雜子鰭區域與該基板。
實例18可包括實例17之半導體裝置及/或此處一些其他實例，其中，於該已摻雜子鰭區域中的摻質材料之該濃度於鄰近接近該背面之該子鰭區域的部份處係大於在該已摻雜子鰭區域中間部份之中。
實例19可包括實例16-18之任一者的半導體裝置及/或此處一些其他實例，其中，接近該未摻雜頂鰭區域之該子鰭區域的部份係摻雜以第一摻質材料，且接近該背面之該子鰭區域的該部份係摻雜以第二摻質材料。
實例20可包括實例19之半導體裝置及/或此處一些其他實例，其中該子鰭區域係摻雜以硼、磷、砷、銻、 銦、碳、矽、鍺、或氟之一或更多者。
實例21可包括一種計算裝置，包含：記憶體裝置；以及耦接至該記憶體裝置的處理器，該處理器包括有包含至少一半導體結構之半導體裝置，該至少一半導體裝置包括：包括複數鰭之半導體結構，其中至少部份之該複數鰭包括已摻雜子鰭區域與設置於該子鰭區域上的未摻雜頂鰭區域，其中該未摻雜頂鰭區域延伸至該半導體裝置的閘極區域中，以及其中，於該已摻雜子鰭區域中的摻質材料之濃度於鄰近該半導體裝置之背面處係大於鄰近該未摻雜頂鰭區域處。
實例22可包括實例21之計算裝置及/或此處一些其他實例，其中，該已摻雜子鰭區域中的摻質材料之該濃度於鄰近接近該背面之該子鰭區域的部份處係大於在該已摻雜子鰭區域中間部份之中。
實例23可包括實例21之計算裝置及/或此處一些其他實例，其中，接近該未摻雜頂鰭區域之該子鰭區域的部份係摻雜以第一摻質材料，且接近該背面之該子鰭區域的該部份係摻雜以第二摻質材料。
實例24可包括實例21之計算裝置及/或此處一些其他實例，其中該已摻雜子鰭區域包括以下一或更多者硼、磷、砷、銻、銦、碳、矽、鍺或氟。
實例25可包括實例21-24之任一者之計算裝置及/或此處一些其他實例，其中該計算裝置為行動計算裝置，包括天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電 池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、及照相機之一或更多者。
實例26可包括實例21-25之任一者之計算裝置及/或此處一些其他實例，其中該半導體結構係藉由移除耦合至該半導體結構的背面之部份半導體基板以暴露該半導體結構的部份子鰭區域；佈植摻質至該子鰭區域的該暴露部份；以及實施退火程序以活化該子鰭區域中的摻質。
實例27可包括實例16-20之任一者之半導體裝置及/或此處一些其他實例，其中該半導體結構係藉由移除耦合至該半導體結構的背面之部份半導體基板以暴露該半導體結構的部份子鰭區域；佈植摻質至該子鰭區域的該暴露部份；以及實施退火程序以活化該子鰭區域中的摻質。
應理解到本發明不受限於此等描述實施例，而可在不脫離申請專利範圍範疇下進行修改與變化。例如，上述實施例可包括特徵之特定組合。然而，上述實施例不受限於此考量，於各種實施中，上述實施例可包括進行此些特徵之子集，進行此些特徵之不同順序，進行此些特徵之不同組合，及/或進行明確地列出之此些特徵外的額外特徵。應參考所附申請專利範圍，連同此等申請專利範圍授權的等效物之全部範疇，判定本發明之範疇。
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧閘極介電層
105‧‧‧鰭
110‧‧‧閘極
115‧‧‧頂鰭區域
120‧‧‧底鰭區域
125‧‧‧介電層
130‧‧‧第一摻質

Claims (25)

  1. 一種用以摻雜半導體結構之子鰭區域的方法，該方法包含：提供一半導體結構，該半導體結構包含基板與形成於該基板上的複數鰭，該複數鰭具有鄰近該基板之子鰭區域；移除該基板以暴露該複數鰭的該等子鰭區域之一部份；以及佈植摻質至該等子鰭區域之該暴露部份。
  2. 根據申請專利範圍第1項的方法，其中該半導體基板之該部份係藉由化學機械平坦化(CMP)、修磨、乾蝕刻、或濕蝕刻之一或更多者被移除。
  3. 根據申請專利範圍第1項的方法，其中移除該半導體基板之該部份包含：修磨該半導體基板之剩餘部份至一期望厚度。
  4. 根據申請專利範圍第3項的方法，其中研磨該半導體基板之該剩餘部份至該期望厚度包括暴露該半導體結構的溝槽底部。
  5. 根據申請專利範圍第3項的方法，其中該研磨包含研磨該剩餘部份至該期望厚度而不暴露該半導體結構的溝槽底部。
  6. 根據申請專利範圍第3項的方法，其中該半導體基板之該剩餘部份係藉由化學機械平坦化(CMP)或研磨操作被研磨。
  7. 根據申請專利範圍第1項的方法，其中佈植該摻質包含：實施離子佈植程序。
  8. 根據申請專利範圍第7項的方法，其中包括該佈植摻質之區域的厚度為0.1奈米至約20奈米。
  9. 根據申請專利範圍第7項的方法，其中該離子佈植程序包含：形成包括該摻質之離子化氣體；使用一電場以加速該離子化氣體之粒子；集中該離子化氣體之該些粒子至該半導體結構的背面之目標位置；以及實施退火操作以活化該些子鰭區域中的該摻質。
  10. 根據申請專利範圍第1至5項中任一項的方法，更包含：於佈植該摻質材料後，實施退火程序以使佈植入該些子鰭區域的該暴露部份之該摻質變成電性主動。
  11. 根據申請專利範圍第10項的方法，其中該退火程序包括閃退火燈(FLA)程序、超淺佈植退火程序、快速升溫退火(RTA)程序、雷射退火程序、或氮氣體退火程序之一或更多者。
  12. 根據申請專利範圍第10項的方法，更包含：於該退火程序前，對該些子鰭區域之該暴露部份實施圖案化程序。
  13. 根據申請專利範圍第10項的方法，其中，沉積至該些子鰭區域上的摻質材料之濃度於鄰近該些摻雜子鰭 區域之表面處係大於在該些摻雜子鰭區域中間部份之中。
  14. 根據申請專利範圍第1項的方法，其中該摻質材料包括硼、磷、砷、銻、或銦之一或多者。
  15. 根據申請專利範圍第1項的方法，其中該摻質為第二摻質，且於移除半導體基板之該部份之前，第一摻質被沉積或植入至相較於該半導體基板之背面更接近該複數鰭之未摻雜頂鰭區域的該些子鰭區域的一部份。
  16. 一種半導體裝置，包含：包括複數鰭之半導體結構，其中至少部份之該複數鰭包括已摻雜子鰭區域與設置於該子鰭區域上的未摻雜頂鰭區域，其中該未摻雜頂鰭區域延伸至該半導體裝置的閘極區域中，以及其中，該已摻雜子鰭區域中的摻質材料之濃度於鄰近該半導體裝置之背面處係大於鄰近該未摻雜頂鰭區域處。
  17. 根據申請專利範圍第16項的半導體裝置，更包含：介電材料，實質上覆蓋該已摻雜子鰭區域與該基板。
  18. 根據申請專利範圍第17項的半導體裝置，其中，該已摻雜子鰭區域中的摻質材料之該濃度於鄰近接近該背面之該子鰭區域的部份處係大於在該已摻雜子鰭區域中間部份之中。
  19. 根據申請專利範圍第16項的半導體裝置，其中，接近該未摻雜頂鰭區域之該子鰭區域的部份係摻雜以第一摻質材料，且接近該背面之該子鰭區域的該部份係摻雜以第二摻質材料。
  20. 根據申請專利範圍第19項的半導體裝置，其中該子鰭區域係摻雜以硼、磷、砷、銻、銦、碳、矽、鍺、或氟之一或更多者。
  21. 一種計算裝置，包含：記憶體裝置；以及耦接至該記憶體裝置的處理器，該處理器包括有包含至少一半導體結構之半導體裝置，該至少一半導體裝置包括：包括複數鰭之半導體結構，其中至少部份之該複數鰭包括已摻雜子鰭區域與設置於該子鰭區域上的未摻雜頂鰭區域，其中該未摻雜頂鰭區域延伸至該半導體裝置的閘極區域中，以及其中，該已摻雜子鰭區域中的摻質材料之濃度於鄰近該半導體裝置之背面處係大於鄰近該未摻雜頂鰭區域處。
  22. 根據申請專利範圍第21項的計算裝置，其中，該已摻雜子鰭區域中的摻質材料之該濃度於鄰近接近該背面之該子鰭區域的部份處係大於在該已摻雜子鰭區域中間部份之中。
  23. 根據申請專利範圍第21項的計算裝置，其中，接近該未摻雜頂鰭區域之該子鰭區域的部份係摻雜以第一摻質材料，且接近該背面之該子鰭區域的該部份係摻雜以第二摻質材料。
  24. 根據申請專利範圍第21項的計算裝置，其中該已摻雜子鰭區域包括以下一或更多者：硼、磷、砷、銻、 銦、碳、矽、鍺或氟。
  25. 根據申請專利範圍第21項的計算裝置，其中該計算裝置為行動計算裝置，包括天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、及照相機之一或更多者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI818016B (zh) * 2018-06-07 2023-10-11 美商英特爾股份有限公司 裝置層互連

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431462B2 (en) * 2017-02-15 2019-10-01 Lam Research Corporation Plasma assisted doping on germanium
US11276780B2 (en) 2018-06-29 2022-03-15 Intel Corporation Transistor contact area enhancement
DE102020125324A1 (de) 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Teilweise gerichtetes Ätzverfahren und die daraus resultierenden Strukturen
US11374110B2 (en) * 2020-02-26 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Partial directional etch method and resulting structures
US11764113B2 (en) 2020-10-20 2023-09-19 Tokyo Electron Limited Method of 3D logic fabrication to sequentially decrease processing temperature and maintain material thermal thresholds

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674449B2 (en) 2011-09-08 2014-03-18 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
US8969932B2 (en) 2012-12-12 2015-03-03 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
US8999792B2 (en) * 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
CN111968976A (zh) * 2013-06-20 2020-11-20 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US20150255456A1 (en) * 2014-03-04 2015-09-10 Globalfoundries Inc. Replacement fin insolation in a semiconductor device
US9142651B1 (en) * 2014-03-26 2015-09-22 Globalfoundries Inc. Methods of forming a FinFET semiconductor device so as to reduce punch-through leakage currents and the resulting device
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture

Cited By (2)

* Cited by examiner, † Cited by third party
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TWI818016B (zh) * 2018-06-07 2023-10-11 美商英特爾股份有限公司 裝置層互連
US11881452B2 (en) 2018-06-07 2024-01-23 Intel Corporation Device layer interconnects

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