TW201732880A - 滿足線邊緣粗糙度與其他整合目標之電漿處理方法 - Google Patents

滿足線邊緣粗糙度與其他整合目標之電漿處理方法 Download PDF

Info

Publication number
TW201732880A
TW201732880A TW106103094A TW106103094A TW201732880A TW 201732880 A TW201732880 A TW 201732880A TW 106103094 A TW106103094 A TW 106103094A TW 106103094 A TW106103094 A TW 106103094A TW 201732880 A TW201732880 A TW 201732880A
Authority
TW
Taiwan
Prior art keywords
substrate
layer
patterning
pattern
integration scheme
Prior art date
Application number
TW106103094A
Other languages
English (en)
Other versions
TWI636489B (zh
Inventor
凡恩 隆
高明輝
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201732880A publication Critical patent/TW201732880A/zh
Application granted granted Critical
Publication of TWI636489B publication Critical patent/TWI636489B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H01J37/32165—Plural frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00523—Etching material
    • B81C1/00531—Dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本說明書提供的是使用整合方案使基板上之層圖案化的方法，該方法包含：配置具有結構圖案層、中性層、及底層的基板，該結構圖案層包含第一材料及第二材料；使用第一製程氣體混合物來執行第一處理製程以形成第一圖案，該第一製程氣體包含CxHyFz及氬的混合物；使用第二製程氣體混合物來執行第二處理製程以形成第二圖案，該第二製程氣體包含低含氧氣體及氬的混合物；同時控制該整合方案之所選的兩或更多操作變數，以達到標的整合目標。

Description

滿足線邊緣粗糙度與其他整合目標之電漿處理方法
本發明係關於在基板上選擇性地蝕刻具有第一及第二材料層之結構圖案的方法，而更具體而言，係關於降低線邊緣粗糙度(LER, line edge roughness)及達成定向自組裝(DSA, directed self-assembly)製程中的其他標的整合目標。
在半導體元件製造中，維持成本及效能上競爭性的需求已造成積體電路元件密度持續增加。為在半導體積體電路中達成較高整合度及微型化，亦須達成於半導體晶圓上所形成的電路圖案微型化。
光微影為一種標準技術，其用於藉由將遮罩上的幾何形狀及圖案轉移至半導體晶圓表面以生產半導體積體電路。然而，目前最先進的光微影工具允許最小特徵部尺寸下降至約25 nm。因此，需要新的方法形成更小的特徵部。
具有第一及第二材料之結構圖案層的一類型為DSA層。DSA層包含嵌段共聚物(BCPs, block copolymers)的自組裝，其已被視為一種有潛力的工具，用於將解析度提升至優於單獨使用習知微影方法所獲得數值之更佳數值。嵌段共聚物在奈米製造中係為有用的化合物，此係由於其可在冷卻至低於特定溫度(有序-無序轉變溫度TOD )時進行有序-無序轉變，而造成不同化學性質之共聚物嵌段的相分離，以形成數十奈米或甚至小於10 nm尺寸的有序、化性不同區域。可藉由操控共聚物之不同嵌段類型的分子量及組成，來控制區域的尺寸及形狀。區域間的介面可具有1 nm至5 nm等級的寬度，並可藉由共聚物嵌段之化學組成的改變來操控。
嵌段共聚物可在自組裝時形成許多不同的相，其取決於嵌段的體積分率、各嵌段類型的聚合程度(即：各個別嵌段內之各個別類型的單體數目)、溶劑的選用性使用、及表面交互作用。當應用於薄膜中時，幾何上的限制約束可能會造成額外的邊界條件，其可能會限制相的數目。一般而言，實際上在自組裝嵌段共聚物的薄膜中會觀察到球形(例如：立方)、圓柱形(例如：四方或六方)、和層狀相(即：具有立方、六方、或層狀空間填充對稱性的自組裝相)，且所觀察到的相類型可取決於不同聚合物嵌段的相對體積分率。自組裝聚合物相可以平行或垂直基板的對稱軸定向，而對於微影應用而言，層狀和圓柱狀係令人關注的，此係由於其可分別形成線及間隔物的圖案、以及孔洞陣列，並可於區域類型其中一者隨後被蝕刻時提供良好的對比度。
用於將嵌段共聚物的定向自組裝引導或指引至表面上的二方法係為製圖磊晶法(grapho-epitaxy)及化學預圖案化法(chemical pre-patterning)(亦稱為化學磊晶法(chemi-epitaxy))。在製圖磊晶法中，嵌段共聚物的自組織(self-organization)係受到基板的拓樸(topological)預圖案化所引導。自對準的嵌段共聚物可形成平行線性圖案，其具有在由圖案化之基板所界定的溝槽中之不同聚合物嵌段區域的相鄰線。例如，若嵌段共聚物係為在聚合物鏈內具有A及B嵌段的雙嵌段共聚物，其中在本質上A為親水性而B為疏水性，則A嵌段可組裝成鄰近溝槽側壁而形成的區域(若該側壁本質上亦為親水性)。藉由細分基板上之預圖案間隔的嵌段共聚物圖案，可將解析度提升至優於圖案化之基板的解析度。
在化學磊晶法中，嵌段共聚物區域的自組裝係受到基板上的化學圖案(即：化學模板)所引導。化學圖案與嵌段共聚物鏈內之共聚物嵌段類型其中至少一者間的化學親和力(chemical affinity)可造成將區域類型其中一者精確放置(此處亦稱為釘扎(pinning))於基板上的化學圖案之對應區域上。例如，若嵌段共聚物為具有A及B嵌段的雙嵌段共聚物，其中本質上A為親水性而B為疏水性，且化學圖案係由具有疏水性區域(該區域鄰近對A及B而言為中性之區域)的表面所構成，則B區域可能會優先組裝至疏水性區域上，而因此促使隨後A及B嵌段在中性區域上的對準。如同製圖磊晶的對準方法，藉由細分基板上之預圖案化特徵部間隔的嵌段共聚物圖案(所謂的密度或頻率倍增)，可將解析度提升至優於圖案化之基板的解析度。然而，化學磊晶法不限於線性的預圖案；例如，預圖案可為適於作為與形成圓柱狀相的嵌段共聚物一同使用之圖案的2-D點陣列形式。製圖磊晶法及化學磊晶法可用於例如引導層狀或圓柱狀相的自組織，其中不同區域的類型在基板表面上並排地排列。
因此，為了達到由嵌段共聚物之製圖磊晶法及化學磊晶法所提供的優點，需要新的微影圖案化及定向自組裝技術，其包含在圖案化的工作流程中整合如此之材料的能力。嵌段共聚物的一範例為聚苯乙烯-b-聚(甲基丙烯酸甲酯)(PS-b-PMMA)。然而，當自聚苯乙烯-b-聚(甲基丙烯酸甲酯)(PS-b-PMMA)層移除PMMA部分以留下聚苯乙烯(PS)的圖案時，習知蝕刻技術會遇到困難。由於兩者材料的有機本質及其相似性所致，發展具有合適之蝕刻選擇性的蝕刻化學物已變得具挑戰性。再者，習知蝕刻製程會產生例如線邊緣粗糙度/線寬粗糙度(LER/LWR)的圖案缺陷，其係針對半導體元件效能要求所無法接受，。在極端的情況下，由於圖案崩塌所致，PS的缺陷可為災難性的，如將詳加討論於下。
在未來的方案中，使用乾式蝕刻技術選擇性移除一材料且同時保留其他材料的能力，對於如此的圖案化實施之成功係為最重要的。如上所述，可接受的關鍵尺寸(CD, critical dimension)、LER/LWR、及蝕刻選擇性係為決定用於自對準四重圖案化(SAQP, self-aligned quadruple patterning)製程的整合製程之效用的主要因素。現行方法無法提供隨著對更高密度圖案之需求增加而需要的CD、LER、及LWR。亦需要確定蝕刻劑氣體的流率或比例之組合或氣體之組合，其提供所需的蝕刻靈敏度。總的而言，需要產生可接受之蝕刻選擇性、及LER結果的受控制之蝕刻技術、製程、蝕刻劑氣體的組合，以在較小特徵部的情況下達成整合目標。
本說明書提供的是使用整合方案使基板上之層圖案化的方法，該方法包含：配置具有結構圖案層、中性層、及底層的基板，該結構圖案層包含第一材料及第二材料；使用第一製程氣體混合物來執行第一處理製程以形成第一圖案，該第一製程氣體包含Cx Hy Fz 及氬的混合物；使用第二製程氣體混合物來執行第二處理製程以形成第二圖案，該第二製程氣體包含低含氧氣體及氬的混合物；同時控制該整合方案之所選的兩或更多操作變數，以達到標的整合目標。
在以下敘述中，為了說明而非限制之目的，提出具體細節，例如處理系統的特殊幾何形狀、於其中使用的各種元件及製程的描述。然而，應瞭解，可在背離此等具體細節的其他實施例中實施本發明。
相似地，為了說明之目的，提出具體的數量、材料、及構造以提供對於本發明之透徹瞭解。儘管如此，可在不具有此等具體細節的情況下實施本發明。再者，應瞭解，圖式中所示的各種實施例係為說明性的表示，且未必按比例繪製。
各種操作將以最有助於理解本發明的方式依序描述為複數個獨立操作。然而，描述的順序不應被理解為暗示該等操作必須為順序相依。具體而言，該等操作無須依描述的順序來執行。可以與所述之實施例不同的順序來執行所述之操作。在額外的實施例中，可執行各種額外之操作，及/或可省略所述之操作。
如本說明書中所使用，用語「輻射敏感性材料」表示及包含光敏感材料，例如光阻。
如本說明書中所使用，用語「聚合物嵌段」表示及包含將單一類型(即：均聚物嵌段)或複數類型(即：共聚物嵌段)構成單元之複數單體單元聚集成為具有某長度之連續聚合物鏈，該連續聚合物鏈形成長度再更長之更大聚合物的一部分，並與其他不同單體類型的聚合物嵌段展現足以使相分離發生之ΧN 值。X係為弗洛里-赫金斯(Flory-Huggins)交互作用參數，而N係為嵌段共聚物之總聚合度。依據本發明的實施例，較大共聚物中的一聚合物嵌段與至少一其他聚合物嵌段的ΧN 值可能等於或大於約10.5。
如本說明書中所使用，用語「嵌段共聚物」表示及包含由複數鏈構成的聚合物，其中各鏈包含兩或更多如上述定義的聚合物嵌段，且該等嵌段其中至少二者具有足以讓該等嵌段相分離的分離強度(例如：ΧN ＞10.5)。本說明書中考量許多不同的嵌段聚合物，包含雙嵌段共聚物(即：包含二個聚合物嵌段的聚合物(AB))、三嵌段共聚物(即：包含三個聚合物嵌段的聚合物(ABA或ABC))、多嵌段共聚物(即：包含大於三個聚合物嵌段的聚合物(ABCD等))、及其組合。
如本說明書中所使用的「基板」泛指依據本發明加以處理的物件。基板可包含元件(尤其是半導體或其他電子元件)的任何材料部分或結構，及例如可為基底基板結構(例如半導體晶圓)、或基底基板結構上或覆蓋基底基板結構的一層(例如薄膜)。基板可為習知的矽基板或包含半導電性材料層的其他主體基板。如本說明書中所使用，用語「主體基板」不僅表示及包含矽晶圓，亦表示及包含矽覆絕緣體(silicon-on-insulator，SOI)基板(例如矽覆藍寶石(silicon-on-sapphire，SOS)基板及矽覆玻璃(silicon-on-glass，SOG)基板)、基底半導體基部上的矽磊晶層、及其他半導體或光電材料(例如矽鍺、鍺、砷化鎵、氮化鎵、及磷化銦)。基板可經摻雜或未摻雜。因此，基板係非意圖限於任何特定的基底結構、底層、或覆蓋層、圖案化或未圖案化，而是，考量包含任何如此的層或基底結構，以及層及/或基底結構的任何組合。以下敘述可涉及特殊的基板類型，但此係僅用於說明而非限制之目的。
如本說明書中所使用的用語「微相分離」及「微相分隔」表示及包含嵌段共聚物之均質嵌段互相聚集而異質嵌段分離成不同區域所憑藉的性質。在主體中，嵌段共聚物可自組裝成具有球狀、圓柱狀、層狀、雙連續螺旋二十四面體、或雜臂星形微域狀(miktoarm star microdomain)的有序形態，其中嵌段共聚物的分子量決定所形成之微區域的尺寸。
自組裝嵌段共聚物形態的區域尺寸或節距週期(Lo )可作為用於設計圖案化的結構之關鍵尺寸的基礎來使用。相似地，結構週期(Ls )可作為用於設計圖案化的結構之關鍵尺寸的基礎來使用，結構週期係於選擇性地將嵌段共聚物的聚合物嵌段其中一者蝕刻掉後所留下之特徵部的尺寸。對於嵌段共聚物之聚合物嵌段所形成的區域尺寸而言，組成嵌段共聚物之聚合物嵌段其中各者的長度可為本質上的限制。例如，可選擇聚合物嵌段的各者具有促進自組裝成所期望之區域圖案的長度，而更短及/或更長的共聚物可能無法如所期望地自組裝。
如本說明書中所使用的用語「退火步驟」或「退火」表示及包含嵌段共聚物的處理，以促使該嵌段共聚物之兩或更多不同聚合性嵌段成分間的充分微相分離，而形成藉由由該等聚合物嵌段所形成之重複結構性單元所定義的有序圖案。可藉由本領域中所熟知的各種方法達成本發明中嵌段共聚物的退火，該等方法包含但不限於：熱退火(在真空或在例如氮或氬之惰性環境中)、溶劑蒸氣輔助退火(在室溫或室溫以上)、超臨界流體輔助退火、或以吸收為基礎的退火(例如：光學烘烤)。作為特定範例，可藉由將嵌段共聚物曝露於升高的溫度而進行嵌段共聚物的熱退火，該升高的溫度係高於嵌段共聚物的玻璃轉換溫度(Tg )，但低於嵌段共聚物的降解溫度(Td )，如將詳加敘述於下。亦可利用本說明書中未敘述的其他習知退火方法。
嵌段共聚物的自組織能力可用以形成遮罩圖案。嵌段共聚物係由兩或更多化性不同的嵌段所形成。例如，各嵌段可由不同的單體所形成。該等嵌段係不混溶的或熱力學上不相容的，例如：一嵌段可為極性，而其他嵌段可為非極性。由於熱力學效應所致，共聚物會在溶液中自組織以使系統整體能量最小化；通常，此情況會造成共聚物相對於彼此移動，使得例如相同的嵌段聚集在一起，藉此形成含有各嵌段類型或物種的交替區域。例如，若共聚物係由極性嵌段(例如含有機金屬的聚合物)及非極性嵌段(例如碳氫聚合物)所形成，則該等嵌段會分離，使得非極性嵌段與其他非極性嵌段聚集，而極性嵌段與其他極性嵌段聚集。應察知，嵌段共聚物可被描述為自組裝材料，因為嵌段可在無主動施加外力以指引特定個別分子之移動的情況下移動以形成圖案，然而可施加熱能以增加分子群體整體的移動速率。
除了聚合物嵌段物種間的交互作用，嵌段共聚物的自組裝可受地貌特徵(例如：從嵌段共聚物沉積於其上之水平表面垂直延伸的階梯或導部)影響。例如，雙嵌段共聚物(其係由兩不同聚合物嵌段物種所形成的共聚物)可形成交替區域(或區)，該等區域係各自由實質上不同的聚合物嵌段物種所形成。當聚合物嵌段物種之自組裝發生於階梯或導部之垂直壁間的區域中時，該等階梯或導部可與聚合物嵌段交互作用，使得例如由該等嵌段所形成的交替區域其中各者形成具有定向為大致上平行於壁及水平表面之特徵部的規則間隔圖案。
如此的自組裝對於在半導體製造製程期間形成用於圖案化特徵部的遮罩係有用的。例如，可移除交替區域其中一者，藉此留下形成其他區之材料以作為遮罩。該遮罩可用以將例如下方半導體基板中之電子元件的特徵部圖案化。形成嵌段共聚物遮罩的方法係揭露於美國專利案第7579278號、美國專利案第7723009號、及在2013年3月14日由Sommervell等人所申請之發明名稱為「CHEMl-EPITAXY IN DIRECTED SELF-ASSEMBLY APPLICATIONS USING PHOTO-DECOMPOSABLE AGENTS」的美國專利申請案第13/830859號中，該等案件其中各者係整體併入本說明書中以供參照。
在材料處理方法學中，圖案蝕刻可包含塗佈輻射敏感材料(例如光阻)的薄層於基板的上表面，接著使用微影技術將該材料的薄層圖案化。在DSA圖案化中，初始圖案係藉由下列步驟而形成：存在於DSA層中之兩或更多的相之相分離、使用乾式圖案蝕刻選擇性移除至少一個相、以及保留至少一其餘的相，藉此提供用於後續乾式圖案蝕刻的圖案。在乾式圖案蝕刻期間，可利用電漿蝕刻製程，其中電漿係藉由下列操作而由製程氣體所形成：將電磁(EM, electro-magnetic)能量(例如射頻(RF, radio frequenc)功率)耦合至製程氣體，以加熱電子且造成後續製程氣體之原子及/或分子組成的離子化及解離。藉由使用一系列乾式蝕刻製程，初始圖案可在DSA層中形成，接著將圖案轉移至膜堆疊內的底層，該膜堆疊包含最終產品(例如電子元件)所期望的一或更多材料層。如此一來，相對於其他材料而選擇性移除一材料係為必要的。並且，在圖案轉移製程期間，用於擴展至底層中的圖案之輪廓控制尤其係極為重要的。
如上所述，定向自組裝嵌段共聚物層(例如聚苯乙烯-b-聚(甲基丙烯酸甲酯)(PS-b-PMMA))在次22 nm的圖案化方法中已被證明係有用的。然而，為了移除自組裝的PMMA部分且同時保留PS的部分，需要高選擇性的蝕刻製程。
現參照圖式，其中相似的參考數字在數個視圖中指定相同或相對應的部件。
圖1A描繪在定向自組裝圖案化製程開端之基板104的先前技術示意圖100。頂層116為結構圖案122，其包含第一材料106及第二材料108。第一材料106及第二材料108可為定向自組裝材料。定向自組裝材料可為嵌段共聚物(BCP, block copolymer)。第一材料106可為第一嵌段共聚物，而第二材料108可為第二嵌段共聚物。第一嵌段共聚物可為PMMA，而第二共聚物可為聚苯乙烯(PS)。連接兩第二材料108的係中性層112。接著的層包含矽氧化物層122、先進圖案化膜(APF, advanced pattern film)層124、矽氮化物層126、及鈦氮化物層128。
圖1B描繪基板144中之結構圖案142的先前技術示意圖140，該情況為在利用定向自組裝圖案化製程蝕刻第一材料及中性層150之部分後，留下第二材料148及中性層150之部分。圖案化製程包含下列各者：使用包含O2 /Ar之氣體混合物的第一材料蝕刻、使用包含Ar之氣體混合物的虛設層(null layer)蝕刻、以及使用包含HBr/Ar之氣體混合物的硬化製程。接著的層包含矽氧化物層156、APF層160、矽氮化物層164、及鈦氮化物層168。
圖1C描繪經歷旋塗玻璃(SOG, spin-on-glass)及旋塗碳(SOC, spin-on-carbon)蝕刻製程後的基板184中之結構圖案182的先前技術示意圖180。SOG蝕刻製程使用包含C4F8 及O2 的氣體混合物。SOC蝕刻製程使用包含H2 /N2 的氣體混合物以將圖案轉移通過矽氧化物層188且通過APF層194，留下矽氮化物層196及鈦氮化物層198。
圖2A依據本發明之實施例，描繪在具有第一材料206及第二材料208的結構圖案222之圖案化製程開端的投入之基板204的示意圖200。處理步驟與關於圖1A而討論的處理步驟相同。頂層216係為結構圖案222，其包含第一材料206及第二材料208。第一材料206及第二材料208可為定向自組裝材料。定向自組裝材料可為嵌段共聚物(BCP, block copolymer)。第一材料206可為第一嵌段共聚物，而第二材料208可為第二嵌段共聚物。第一嵌段共聚物可為PMMA，而第二共聚物可為聚苯乙烯(PS)。連接兩第二材料208的係中性層212。接著的層包含矽氧化物層218、先進圖案化膜(APF, advanced pattern film)層224、矽氮化物層226、及鈦氮化物層228。除了以上所列的該等材料，該等接著的層可包含類似的其他材料。
圖2B依據本發明之實施例，描繪在投入的基板經第一材料蝕刻、中性層蝕刻、及硬化蝕刻處理後的基板244中之結構圖案242的示意圖240。處理步驟與關於圖1B而討論的處理步驟相同。利用定向自組裝圖案化製程蝕刻第一材料及中性層250的部分，留下第二材料248及中性層250的部分。圖案化製程包含下列各者：使用包含O2 /Ar之氣體混合物的第一材料蝕刻、使用包含Ar之氣體混合物的虛設層(null layer)蝕刻、以及使用包含HBr/Ar之氣體混合物的硬化製程。接著的層包含矽氧化物層256、APF層260、矽氮化物層264、及鈦氮化物層268。除了以上所列的該等材料，該等接著的層可包含類似的其他材料。
圖2C依據本發明之實施例，描繪第一處理製程後的基板274中之結構圖案272的示意圖270，該第一處理製程使用第一製程氣體混合物以在基板274上形成第一圖案280。使用第一製程氣體的第一處理製程係用以在基板274上形成第一圖案280，第一圖案280包含在中性層278頂上之第二材料276的部分。第一製程氣體混合物包含Cx Hy Fz 及氬的混合物。Cx Hy Fz 可為C4 F8 /Ar、CH4 /Ar、CH3 F/Ar、或CHF3 /Ar。Cx Hy Fz 可具有自20 sccm至35 sccm的流率，而氬可具有自40 sccm至60 sccm的流率。接著的層包含矽氧化物層282、APF層284、矽氮化物層286、及鈦氮化物層288。除了以上所列的該等材料，該等接著的層可包含類似的其他材料。
圖2D依據本發明之實施例，描繪在執行第二處理製程後的基板304中之結構圖案302的示意圖300，該第二處理製程使用第二製程氣體混合物以在基板304上形成第二圖案，該第二製程氣體包含低含氧氣體及氬的混合物。低含氧氣體可為2 sccm至5 sccm的O2 ，而Ar可為40 sccm至70 sccm。接著的層包含矽氧化物層312、APF層316、矽氮化物層320、及鈦氮化物層324。
圖2E描繪經歷旋塗玻璃(SOG, spin-on-glass)及旋塗碳(SOC, spin-on-carbon)蝕刻製程後之基板334中的包含頂部部分之結構圖案332的示意圖330。SOG蝕刻製程使用包含C4 F8 及O2 的氣體混合物。SOC蝕刻製程使用包含H2 /N2 的氣體混合物以將圖案轉移通過矽氧化物層342且通過APF層346，留下矽氮化物層344及鈦氮化物層352。
圖3A係為執行該系列習知定向自對準製程後的基板354中所造成之圖案結構的例示性俯視圖影像350。使用基板354之線及間隔358的影像350作為用於比較使用本發明的新製程所產生之結果的基本情況。圖3B描繪圖3A中所示之強調線及間隔378的特徵之基板374的傾斜影像370。
圖4A及圖4B依據實施例，分別描繪利用第一製程氣體混合物中C4 F8 /Ar來處理之基板402的俯視圖影像400、基板452的傾斜視圖影像450。相較於圖3A及圖3B中所示之利用習知技術處理的基本情況之線及間隔358、378的LER，影像400、450強調基板之線及間隔404、454的更佳LER品質。利用本發明的實施例而達成之LER相較於利用先前技術的基本情況中所得到之LER的主體係呈現於圖8中的標繪圖中。
圖5A及圖5B依據實施例，描繪利用第一製程氣體混合物中CH4 /Ar來處理之基板的俯視圖影像500、傾斜視圖影像550。相較於圖3A及圖3B中所示之利用習知技術處理的基本情況之線及間隔358、378的LER，影像500、550強調基板504、564之線及間隔508、568的更佳LER品質。
圖6A及圖6B依據實施例，描繪利用第一製程氣體混合物中CHF3 /Ar來處理之基板的俯視圖影像600、傾斜視圖影像650。相較於圖3A及圖3B中所示之利用習知技術處理的基線情況之線及間隔358、378的LER，影像600、650強調基板602、652之線及間隔604、654的更佳LER品質。
圖7A及圖7B依據實施例，描繪利用第一製程氣體混合物中CH3 F/Ar來處理之基板的俯視圖影像700及傾斜視圖影像750。相較於圖3A及圖3B中所示之利用習知技術處理的基線情況之線及間隔358、378的LER，影像700、750強調基板702、752之線及間隔704、754的更佳LER品質。
圖8係為LER的複合標繪圖800，其顯示基線LER 804及實施例中各種新處理中所達成的LER。使用CH4 /Ar之約1.8 nm的LER 812具有最佳的LER；使用C4 F8 /Ar之約2.2 nm的LER 808為次之；使用CHF3 /Ar之約2.3 nm的LER 816再次之；而最後，使用CH3 F/Ar之約2.4 nm的LER 820為最末位，但仍較使用習知蝕刻技術的基線情況之約2.8 nm的LER 804更佳。如以上所提及，LER的改善係為在元件尺寸變得越來越小的情況下，要獲得元件效能所需的關鍵因素。
圖9A描繪未利用C4 F8 處理之聚苯乙烯(PS)的基板902圖案結構之組合的俯視圖900及傾斜視圖906，而圖9B描繪利用C4 F8 /Ar處理之聚苯乙烯(PS)的基板952圖案結構之組合的俯視圖950及傾斜視圖956。利用C4 F8 /Ar處理的線及間隔影像954、958具有實質上較未利用該處理的線及間隔影像904、908更佳的LER。
圖10A描繪未利用CH4 /Ar處理之聚苯乙烯(PS)的基板1002圖案結構之組合的俯視圖1000及傾斜視圖1010，而圖10B描繪利用CH4 /Ar處理之聚苯乙烯(PS)的基板1052圖案結構之組合的俯視圖1050及傾斜視圖1060。利用CH4 /Ar處理的線及間隔影像1054、1058具有實質上較未利用該處理的線及間隔影像1004、1008更佳的LER。
圖11A描繪未利用CH4 /Ar處理之聚苯乙烯(PS)的基板1102圖案結構之組合的俯視圖1100及傾斜視圖1110，而圖11B描繪利用CH4 /Ar處理之聚苯乙烯(PS)的基板1152圖案結構之組合的俯視圖1150及傾斜視圖1160。利用CH4 /Ar處理的線及間隔影像1154、1158(分別為俯視圖及傾斜視圖)具有實質上較未利用該處理的線及間隔影像1104、1108(分別為俯視圖及傾斜視圖)更佳的LER。
圖12A描繪基板1202之線及間隔影像1204的俯視圖1200，而圖12B描繪基板1202之線及間隔影像1234的傾斜視圖1230，而圖12C係為基板1202之線及間隔影像1272的側視圖1260，以上情況係利用C4 F8 /Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。圖12C亦顯示結構的關鍵尺寸(CD, critical dimension)，包含節距1262、底部CD 1268、結構頂蓋的高度1264、及結構頂蓋下方的高度1266。在蝕刻方案的各種步驟中，基板的關鍵尺寸受到嚴密控制，以達到標的整合目標。
圖13A描繪基板1304之線及間隔影像1308的俯視圖1300，而圖13B描繪基板1304之線及間隔影像1338的傾斜視圖1330，而圖13C係為基板1304之線及間隔影像1370的側視圖1360，以上情況係利用CH4 /Ar第一處理，該等影像擷取於PS蝕刻製程之後。圖13C亦顯示結構的關鍵尺寸(CD, critical dimension)，包含節距1364、底部CD 1366、結構頂蓋的高度1362、及結構頂蓋下方的高度1368。在蝕刻方案的各種步驟中，基板的關鍵尺寸受到嚴密控制，以達到標的整合目標。
圖14A描繪基板1404之線及間隔影像1408的俯視圖1400，而圖14B 描繪基板1404之線及間隔影像1458的傾斜視圖1450，而圖14C係為基板1404之線及間隔影像1472的側視圖1460，以上情況係利用CHF3 /Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。圖14C亦顯示結構的關鍵尺寸(CD, critical dimension)，包含第一節距1464、底部CD 1466、結構頂蓋的高度1462、結構頂蓋下方的高度1468、及第二節距1470。在蝕刻方案的各種步驟中，基板的關鍵尺寸受到嚴密控制，以達到標的整合目標。
圖15A描繪基板1504之線及間隔影像1508的俯視圖1500，而圖15B 描繪基板1504之線及間隔影像1538的傾斜視圖1530，而圖15C係為基板1504之線及間隔影像1572的側視圖1560，以上情況係利用CH3 F/Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。圖15C亦顯示結構的關鍵尺寸(CD, critical dimension)，包含節距1562、底部CD 1568、結構頂蓋的高度1564、及結構頂蓋下方的高度1566。在蝕刻方案的各種步驟中，基板的關鍵尺寸受到嚴密控制，以達到標的整合目標。
圖16係為用於執行基板的整合製程之方法的例示性製程流程圖1600，該方法係使用本發明的一實施例中之圖案化方案。在操作1604中，將具有結構圖案及底層的基板配置於蝕刻系統中，結構圖案包含第一材料、第二材料、及中性層，其中底層包含氧化物層、先進圖案化膜(APF, advanced pattern film)層、矽氮化物層、及鈦氮化物層。在實施例中，第一材料及第二材料可為定向自組裝材料。定向自組裝材料可為嵌段共聚物(BCP, block copolymer)。在另一實施例中，第一材料可為第一嵌段共聚物，而第二材料可為第二嵌段共聚物。在又一實施例中，第一嵌段共聚物可為PMMA，而第二共聚物可為聚苯乙烯(PS)。亦可使用其他材料或定向自組裝材料，或聚合物。
在操作1608中，使用初始製程氣體混合物來執行初始蝕刻製程，以選擇性地移除中性層及第一材料，同時留下第二材料，以在基板上形成初始圖案。初始氣體混合物可包含O2 /Ar，其中O2 具有約50 sccm的流率，而Ar具有約850 sccm的流率，達約8秒。在實施例中，第一材料為PMMA，而第二材料為PS，而初始蝕刻製程選擇性地移除中性層及PMMA，留下PS。初始蝕刻亦包含PS處理，其使用約200 sccm流率的Ar達約10秒。在操作1612中，在基板上的初始圖案上執行硬化製程，其使用約90 sccm的HBr及約20 sccm的CH3 F達約10秒。可使用其他化學物及對應的操作變數範圍來執行初始蝕刻及硬化製程。
在操作1616中，使用第一製程氣體混合物執行第一處理製程，以在基板上形成第一圖案。第一製程氣體混合物可包含Cx Hy Fz 及氬的混合物。Cx Hy Fz 可為C4 F8 、CH4 、CH3 F、CHF3 、及/或類似物。亦可使用具有Cx Hy Fz 及氬之能力的其他氣體混合物。Cx Hy Fz 可具有自5 sccm至35 sccm、自5 sccm至25 sccm的流率，而氬可具有自40 sccm至60 sccm、或自61 sccm至184 sccm的流率。
在另一實施例中，Cx Hy Fz 的範圍可為5 sccm至25 sccm，而Ar的範圍可為自40 sccm至60 sccm，壓力範圍可為自40 mT至60 mT，上功率可為100 W至350 W，下功率可為零或30 W至60W，而製程時間的範圍可為自5秒至20秒。
在操作1620中，使用第二製程氣體混合物執行第二處理製程，以在基板上形成第二圖案。第二製程氣體可包含低含氧氣體及氬的混合物。在操作1624中，使用C4 F8 及氧的氣體混合物執行旋塗玻璃(SOG, spin-on-glass)處理製程，以蝕刻氧化物層。在操作1628中，使用氦氣及氮氣的氣體混合物執行旋塗碳(SOC, spin-on-carbon)處理製程，以蝕刻矽氮化物層。
在操作1632中，在圖案處理期間、硬化期間、及蝕刻製程期間，同時控制所選的操作變數，以達到整合目標。標的整合目標可包含下列各項：基板上之圖案的目標線邊緣粗糙度(LER, line edge roughness)之範圍可為自1.60 nm至2.50 nm或1.0 nm至 1.5 nm、無殘留物足部形成(footing)、以及目標基板產能。
發明人進行測試，以確認對達到整合目標貢獻最多的操作變數之最佳範圍。前七大操作變數包含來源功率(或高射頻功率)、靜電卡盤溫度、偏壓功率(或低頻功率)、氬的流率、Cx Hy Fz 的流率、製程時間、及處理腔室中的壓力。第一所選操作變數可具有其本身對於優良結果的最佳範圍，但此等結果需要與其他操作變數的影響平衡，該其他操作變數可能會與該所選變數相互作用或影響該所選變數。例如，在製程氣體混合物中Cx Hy Fz 的一流率下，基板上之電漿物種的目標沉積速率可產生優良的操作值，但若相同製程氣體混合物中另一氣體(例如氬)的流率改變，則可能會產生不同的沉積速率。因此，需要針對本發明之不同應用及實施例來執行操作變數的多重同時最佳化，該等操作變數顯示對於達到整合目標之顯著靈敏度。
圖17A、圖17B、及圖17C繪示測定第一處理製程中C4 F8 及Ar之流率的範例，其係達到電漿物種之目標沉積速率所必須。現參照圖17A，圖17A係為電漿物種之沉積速率1702(Y軸，單位：Å(埃)/每秒)的例示性標繪圖1700。C4 F8 係設定為固定值，而Ar流率1706係在X軸上自50 sccm變化至200 sccm，並以曲線1704強調。使用每秒約10 Å的沉積速率作為基準。
圖17B係為電漿物種之沉積速率1732的例示性標繪圖1730，其中該沉積速率係作為結構圖案之第一處理製程中Cx Hy Fz 流率的函數。Ar係設定為固定值，而C4 F8 流率1738(單位：sccm)係在X軸上自25 sccm變化至45 sccm，並以曲線1736強調。為了達到每秒約10 Å的沉積速率(其為圖17A中所使用的基準)，C4 F8 之比較性的流率約為46 sccm。圖17C係為沉積深度1762(Y軸，單位：Å)的例示性標繪圖1760，其中該沉積深度係作為沉積時間(X軸，單位：秒)1766的函數，並以曲線1764強調。
圖18係為用於執行一系列蝕刻、硬化、SOG、SOC、氣體處理、後熱處理、及其他製程之系統1800的實施例。在進一步的實施例中，系統1800可進一步針對硬化及蝕刻BCP層而配置。配置以執行上述確定之製程條件的蝕刻處理系統1800係描繪於圖18中，處理系統1800包含：處理腔室1810；基板固持器1820，待處理的基板1825係固定於其上；及真空泵系統1850。基板1825可為半導體基板、晶圓、平板顯示器、或液晶顯示器。處理腔室1810可配置以在基板1825的表面附近促進蝕刻處理區域1845。可離子化的氣體或製程氣體混合物係經由氣體分配系統1840來導入。針對給定之製程氣體的流量，使用真空泵系統1850來調節製程壓力。
硬化電漿可包含例如Ar/H2 、HBr、N2 /H2 等的化學物，其具有產生用於聚合物硬化之真空紫外光(VUV)光子通量的能力。硬化效應可增進PS區域的抗蝕刻性，藉此在電漿PMMA移除期間使主體缺陷凝固。在如此的實施例中，改善了利用微距量測掃描式電子顯微鏡(CDSEM)的缺陷能見度。因此，計量程序可定量因VUV硬化製程而變得可見的缺陷，並產生頂層的缺陷輪廓。因此，可針對微影製程之最佳化及針對減輕進一步的缺陷而獲得反饋。
藉由夾持系統1828，如機械式夾持系統或電夾持系統(如靜電式夾持系統)，可使基板1825固定於基板固持器1820。再者，基板固持器1820可包含加熱系統(未顯示)或冷卻系統(未顯示)，其配置以調節及/或控制基板固持器1820及基板1825之溫度。加熱系統或冷卻系統可包含傳熱流體之迴流，當進行冷卻時，該傳熱流體之迴流接受來自基板固持器1820的熱，並將熱傳遞至熱交換器系統(未顯示)，或者當進行加熱時，該傳熱流體之迴流將來自熱交換器系統之熱傳遞至基板固持器1820。在其他實施例中，加熱/冷卻元件(例如電阻加熱元件、或熱-電加熱器/冷卻器)可包含於基板固持器1820、以及處理腔室1810之腔室壁、及處理系統1800內的任何其他元件之中。
此外，藉由背側氣體供應系統1826，可將傳熱氣體輸送至基板1825的背側，以改善基板1825及基板固持器1820之間的氣-隙熱傳導。當需要在升高或降低的溫度下控制基板溫度時，即可利用如此的系統。例如，該背側氣體供應系統可包含兩區式氣體分配系統，其中氦之氣-隙壓力可在基板1825的中央與邊緣之間獨立變化。
在圖18中所示的實施例中，電漿處理系統1800更可包含直流(DC, direct current)電源1890，其係連接至與基板1825對向的上電極1870。上電極1870可包含電極板。電極板可包含含矽電極板。再者，電極板可包含經摻雜的矽電極板。DC電源1890可包含可變DC電源。此外，DC電源1890可包含雙極DC電源。DC電源1890更可包含配置以執行下列其中至少一者的系統：監控、調節、或控制DC電源1890的極性、電流、電壓、或開啟/關閉狀態。一旦形成電漿，DC電源1890會促進彈道電子束的形成。可利用電濾波器(未顯示)來使RF功率與DC電源1890去耦合。
在圖18中所示之實施例中，基板固持器1820可包含電極1822，RF功率係透過該電極而耦合至處理區域1845。例如，可藉由使來自RF產生器1830的RF功率透過選用的阻抗匹配網路1832傳輸至基板固持器1820，而以RF電壓電偏壓基板固持器1820。該RF電偏壓可用以加熱電子以形成並維持電漿。在此配置中，系統1800可作為反應性離子蝕刻(RIE, reactive ion etch)反應器而操作，其中腔室及上部氣體注入電極係作為接地表面。
再者，可使用脈衝偏壓信號控制器1831來使在RF電壓下之電極1822的電偏壓產生脈衝。來自RF產生器1830的RF功率輸出可於關閉狀態與開啟狀態間產生脈衝。或者，在許多頻率下將RF功率係施加至基板固持器電極。再者，藉由減少反射功率，阻抗匹配網路1832可改善對電漿處理腔室1810中之電漿的RF功率傳遞。匹配網路拓樸(例如：L型、π型、T型等)及自動控制方法係為熟習本領域技術者所熟知。
氣體分配系統1840可包含用於導入製程氣體之混合物的噴淋頭設計。或者，氣體分配系統1840可包含用於導入製程氣體混合物以及調節在基板1825上方之製程氣體混合物分配的多區噴淋頭設計。例如，多區噴淋頭設計可配置以相對於流向基板1825上方的實質中央區域之製程氣體流或組成的量，而調節流向基板1825上方之實質周緣區域的製程氣體流或組成。在如此的實施例中，可以合適的組合來分配氣體，以在腔室1810內形成VUV硬化電漿及/或乾式蝕刻電漿。
真空泵系統1850可包含抽取速度能夠高達每秒18000升(以上)的渦輪分子式真空泵浦(TMP, turbo-molecular vacuum pump)、及用於調節腔室壓力的閘閥。在用於乾式電漿蝕刻的習知電漿處理裝置中，可使用每秒800至3000升的TMP。TMP對於低壓處理(通常小於約50 mTorr)係為有用的。而對於高壓處理(即：大於約180 mTorr)，可使用機械增壓泵浦及乾式粗抽泵浦。再者，可將用於監控腔室壓力的裝置(未顯示)耦接至電漿處理腔室1810。
在一實施例中，控制器1855可包含微處理器、記憶體、及數位I/O埠，其能夠產生控制電壓，該控制電壓足以傳輸並啟動傳至處理系統1800的輸入，並且監控來自電漿處理系統1800的輸出。此外，控制器1855可耦接至下列裝置並可與之交換資訊：RF產生器1830、脈衝偏壓信號控制器1831、阻抗匹配網路1832、氣體分配系統1840、真空泵系統1850、以及基板加熱/冷卻系統(未顯示)、背側氣體供應系統1826、及/或靜電式夾持系統1828。例如，儲存在該記憶體中的程式可用以依據製程配方來啟動傳至處理系統1800之上述元件的輸入，以在基板1825上執行電漿輔助製程，例如電漿蝕刻製程或後熱處理製程。
此外，處理系統1800可進一步包含上電極1870，RF功率可自RF產生器1872透過選用性阻抗匹配網路1874耦合而至上電極1870。在一實施例中，用於施加至上電極之RF功率的頻率範圍可自約0.1 MHz至約200 MHz。或者，本實施例可與下列各者聯接而使用：配置以在GHz頻率範圍操作的感應耦合電漿(ICP, Inductively Coupled Plasma)來源、電容耦合電漿(CCP, Capacitive Coupled Plasma)來源、放射狀線槽孔天線(RLSA, Radial Line Slot Antenna)來源、配置以在次GHz至GHz範圍操作的電子迴旋共振(ECR, Electron Cyclotron Resonance)來源、及其他。此外，用於施加於下電極之功率的頻率範圍可自約0.1 MHz至約80 MHz。再者，控制器1855係耦接至RF產生器1872及阻抗匹配網路1874，以控制對上電極1870之RF功率的施加。上電極的設計及實施係為熟習本領域技術者所熟知。上電極1870及氣體分配系統1840可設計成在相同的腔室組件內，如所顯示。或者，上電極1870可包含多區電極設計，該多區電極設計係用於調節耦合至在基板1825上方之電漿的RF功率分布。例如，上電極1870可分割為中央電極及邊緣電極。
根據應用，例如感測器或計量裝置的額外裝置可耦接至處理腔室1810及控制器1855，以收集即時資料及使用如此的即時資料以在兩或更多步驟中同時控制兩或更多所選的整合操作變數，該兩或更多步驟包含整合方案的沉積製程、RIE製程、拉除製程、輪廓重整製程、加熱處理製程、及/或圖案轉移製程。再者，相同的資料可用以確保達成整合目標，該等整合目標包含完成下列各者：後熱處理、圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、結構的深寬比(深寬比)、蝕刻選擇性、線寬粗糙度、基板產能、擁有者的成本等。
雖然以上僅詳細說明本發明之若干實施例，但熟習本領域技術者可輕易瞭解，在實質上不偏離本發明的新穎教示及優點的情況下，在實施例中許多修改係為可能的。因此，所有如此的修改係意為包含於本發明之範圍內。
100‧‧‧示意圖
104‧‧‧基板
106‧‧‧第一材料
108‧‧‧第二材料
112‧‧‧中性層
116‧‧‧頂層
122‧‧‧結構圖案
122‧‧‧矽氧化物層
124‧‧‧先進圖案化膜層
126‧‧‧矽氮化物層
128‧‧‧鈦氮化物層
140‧‧‧示意圖
142‧‧‧結構圖案
144‧‧‧基板
148‧‧‧第二材料
150‧‧‧中性層
156‧‧‧矽氧化物層
160‧‧‧先進圖案化膜層
164‧‧‧矽氮化物層
168‧‧‧鈦氮化物層
180‧‧‧示意圖
182‧‧‧結構圖案
184‧‧‧基板
188‧‧‧矽氧化物層
194‧‧‧先進圖案化膜層
196‧‧‧矽氮化物層
198‧‧‧鈦氮化物層
200‧‧‧示意圖
204‧‧‧基板
206‧‧‧第一材料
208‧‧‧第二材料
212‧‧‧中性層
216‧‧‧頂層
218‧‧‧矽氧化物層
222‧‧‧結構圖案
224‧‧‧先進圖案化膜層
226‧‧‧矽氮化物層
228‧‧‧鈦氮化物層
240‧‧‧示意圖
242‧‧‧結構圖案
244‧‧‧基板
248‧‧‧第二材料
250‧‧‧中性層
256‧‧‧矽氧化物層
260‧‧‧先進圖案化膜層
264‧‧‧矽氮化物層
268‧‧‧鈦氮化物層
270‧‧‧示意圖
272‧‧‧結構圖案
274‧‧‧基板
276‧‧‧第二材料
278‧‧‧中性層
280‧‧‧第一圖案
282‧‧‧矽氧化物層
284‧‧‧先進圖案化膜層
286‧‧‧矽氮化物層
288‧‧‧鈦氮化物層
300‧‧‧示意圖
302‧‧‧結構圖案
304‧‧‧基板
312‧‧‧矽氧化物層
316‧‧‧先進圖案化膜層
320‧‧‧矽氮化物層
324‧‧‧鈦氮化物層
330‧‧‧示意圖
332‧‧‧結構圖案
334‧‧‧基板
342‧‧‧矽氧化物層
344‧‧‧矽氮化物層
346‧‧‧先進圖案化膜層
350‧‧‧俯視圖影像
352‧‧‧鈦氮化物層
354‧‧‧基板
358‧‧‧線及間隔
370‧‧‧傾斜影像
374‧‧‧基板
378‧‧‧線及間隔
400‧‧‧俯視圖影像
402‧‧‧基板
404‧‧‧線及間隔
450‧‧‧傾斜視圖影像
452‧‧‧基板
454‧‧‧線及間隔
500‧‧‧俯視圖影像
504‧‧‧基板
508‧‧‧線及間隔
550‧‧‧傾斜視圖影像
564‧‧‧基板
568‧‧‧線及間隔
600‧‧‧俯視圖影像
602‧‧‧基板
604‧‧‧線及間隔
650‧‧‧傾斜視圖影像
652‧‧‧基板
654‧‧‧線及間隔
700‧‧‧俯視圖影像
702‧‧‧基板
704‧‧‧線及間隔
750‧‧‧傾斜視圖影像
752‧‧‧基板
754‧‧‧線及間隔
800‧‧‧標繪圖
804‧‧‧基線線邊緣粗糙度
808‧‧‧使用C4F8/Ar的線邊緣粗糙度
812‧‧‧使用CH4/Ar的線邊緣粗糙度
816‧‧‧使用CHF3/Ar的線邊緣粗糙度
820‧‧‧使用CH3F/Ar的線邊緣粗糙度
900‧‧‧俯視圖
902‧‧‧基板
904‧‧‧線及間隔影像
906‧‧‧傾斜視圖
908‧‧‧線及間隔影像
950‧‧‧俯視圖
952‧‧‧基板
954‧‧‧線及間隔影像
956‧‧‧傾斜視圖
958‧‧‧線及間隔影像
1000‧‧‧俯視圖
1002‧‧‧基板
1004‧‧‧線及間隔影像
1008‧‧‧線及間隔影像
1010‧‧‧傾斜視圖
1050‧‧‧俯視圖
1052‧‧‧基板
1054‧‧‧線及間隔影像
1058‧‧‧線及間隔影像
1100‧‧‧俯視圖
1102‧‧‧基板
1104‧‧‧線及間隔影像
1108‧‧‧線及間隔影像
1110‧‧‧傾斜視圖
1150‧‧‧俯視圖
1152‧‧‧基板
1154‧‧‧線及間隔影像
1158‧‧‧線及間隔影像
1160‧‧‧傾斜視圖
1200‧‧‧俯視圖
1202‧‧‧基板
1204‧‧‧線及間隔影像
1230‧‧‧傾斜視圖
1234‧‧‧線及間隔影像
1260‧‧‧側視圖
1262‧‧‧節距
1264‧‧‧結構頂蓋的高度
1266‧‧‧結構頂蓋下方的高度
1268‧‧‧底部關鍵尺寸
1272‧‧‧線及間隔影像
1300‧‧‧俯視圖
1304‧‧‧基板
1308‧‧‧線及間隔影像
1330‧‧‧傾斜視圖
1338‧‧‧線及間隔影像
1360‧‧‧側視圖
1362‧‧‧結構頂蓋的高度
1364‧‧‧節距
1366‧‧‧底部關鍵尺寸
1368‧‧‧結構頂蓋下方的高度
1370‧‧‧線及間隔影像
1400‧‧‧俯視圖
1404‧‧‧基板
1408‧‧‧線及間隔影像
1450‧‧‧傾斜視圖
1458‧‧‧線及間隔影像
1460‧‧‧側視圖
1462‧‧‧結構頂蓋的高度
1464‧‧‧第一節距
1466‧‧‧底部關鍵尺寸
1468‧‧‧結構頂蓋下方的高度
1470‧‧‧第二節距
1472‧‧‧線及間隔影像
1500‧‧‧俯視圖
1504‧‧‧基板
1508‧‧‧線及間隔影像
1530‧‧‧傾斜視圖
1538‧‧‧線及間隔影像
1560‧‧‧側視圖
1562‧‧‧節距
1564‧‧‧結構頂蓋的高度
1566‧‧‧結構頂蓋下方的高度
1568‧‧‧底部關鍵尺寸
1572‧‧‧線及間隔影像
1600‧‧‧流程圖
1604‧‧‧操作
1608‧‧‧操作
1612‧‧‧操作
1616‧‧‧操作
1620‧‧‧操作
1624‧‧‧操作
1628‧‧‧操作
1632‧‧‧操作
1700‧‧‧標繪圖
1702‧‧‧沉積速率
1704‧‧‧曲線
1706‧‧‧流率
1730‧‧‧標繪圖
1732‧‧‧沉積速率
1736‧‧‧曲線
1738‧‧‧流率
1760‧‧‧標繪圖
1762‧‧‧沉積深度
1764‧‧‧曲線
1766‧‧‧沉積時間
1800‧‧‧處理系統
1810‧‧‧腔室
1820‧‧‧基板固持器
1822‧‧‧電極
1825‧‧‧基板
1826‧‧‧背側氣體供應系統
1828‧‧‧夾持系統
1830‧‧‧射頻產生器
1831‧‧‧脈衝偏壓信號控制器
1832‧‧‧阻抗匹配網路
1840‧‧‧氣體分配系統
1845‧‧‧處理區域
1850‧‧‧真空泵系統
1855‧‧‧控制器
1870‧‧‧上電極
1872‧‧‧射頻產生器
1874‧‧‧阻抗匹配網路
1890‧‧‧直流電源
在隨附圖式中：
圖1A描繪在定向自組裝圖案化製程開端的投入之基板的先前技術示意圖。
圖1B描繪在投入之基板經共聚物、中性層、及硬化蝕刻處理後的基板之先前技術示意圖。
圖1C描繪經歷旋塗玻璃(SOG, spin-on-glass)及旋塗碳(SOC, spin-on-carbon)蝕刻製程之基板的先前技術示意圖。
圖2A依據本發明之實施例，在定向自組裝圖案化製程開端的投入之基板的示意圖。圖2B描繪在投入之基板經共聚物蝕刻、中性層蝕刻、及硬化蝕刻處理後之基板的示意圖。圖2C描繪第一處理製程後之基板的示意圖，該第一處理製程使用第一製程氣體混合物以在基板上形成第一圖案。圖2D依據實施例，描繪第二處理製程後之基板的示意圖，該第二處理製程使用第二製程氣體混合物以在基板上形成第二圖案，該第二製程氣體包含低含氧氣體及氬的混合物。圖2E描繪經歷旋塗玻璃(SOG, spin-on-glass)及旋塗碳(SOC, spin-on-carbon)蝕刻製程後之基板的示意圖。
圖3A係為執行該系列先前技術製程後的基板中所造成之圖案結構的例示性俯視圖影像，其中使用該影像作為用於比較本發明中所產生之結果的基本情況。圖3B描繪圖3A中所示之基板的傾斜影像。
圖4A及圖4B依據實施例，描繪利用第一製程氣體混合物中C4 F8 /Ar來處理之基板的俯視圖影像及傾斜視圖影像。
圖5A及圖5B依據實施例，描繪利用第一製程氣體混合物中CH4 /Ar來處理之基板的俯視圖影像及傾斜視圖影像。
圖6A及圖6B依據實施例，描繪利用第一製程氣體混合物中CHF3 /Ar來處理之基板的俯視圖影像及傾斜視圖影像。
圖7A及圖7B依據實施例，描繪利用第一製程氣體混合物中CH3 F/Ar來處理之基板的俯視圖影像及傾斜視圖影像。
圖8係為LER的複合標繪圖，其顯示基線LER及實施例中各種新處理中所達成的LER。
在所有整合製程之後，圖9A描繪未利用C4 F8 /Ar處理之聚苯乙烯(PS)的基板圖案結構之組合的俯視圖及傾斜視圖，而圖9B描繪利用C4 F8 /Ar處理之聚苯乙烯(PS)的基板圖案結構之組合的俯視圖及傾斜視圖。
在PS開通蝕刻製程之後，圖10A描繪未利用CH4 /Ar處理之聚苯乙烯(PS)的基板圖案結構之組合的俯視圖及傾斜視圖，而圖10B描繪利用CH4 /Ar處理之聚苯乙烯(PS)的基板圖案結構之組合的俯視圖及傾斜視圖。
圖11A描繪未利用CH4 /Ar處理之聚苯乙烯(PS)的基板圖案結構之組合的俯視圖及傾斜視圖，而圖11B描繪利用CH4 /Ar第一處理之聚苯乙烯(PS)的基板圖案結構之組合的俯視圖及傾斜視圖，該等影像擷取於APF開通蝕刻製程之後。
圖12A描繪線及間隔影像的俯視圖，而圖12B描繪線及間隔影像的傾斜視圖，而圖12C係為線及間隔影像的側視圖，以上情況係利用C4 F8 /Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。
圖13A描繪線及間隔影像的俯視圖，而圖13B描繪線及間隔影像的傾斜視圖，而圖13C係為線及間隔影像的側視圖，以上情況係利用CH4 /Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。
圖14A描繪線及間隔影像的俯視圖，而圖14B描繪線及間隔影像的傾斜視圖，而圖14C係為線及間隔影像的側視圖，以上情況係利用CHF3 /Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。
圖15A描繪線及間隔影像的俯視圖，而圖15B描繪線及間隔影像的傾斜視圖，而圖15C係為線及間隔影像的側視圖，以上情況係利用CH3 F/Ar第一處理，該等影像擷取於完整的氧化物及APF蝕刻製程之後。
圖16係為用於執行基板的整合製程之方法的例示性製程流程圖，該方法係使用本發明的一實施例中之定向自組裝圖案化製程。
圖17A係為電漿物種之沉積速率的例示性標繪圖，其中該沉積速率係作為結構圖案之第一處理製程中Ar流率的函數，而圖17B係為電漿物種之沉積速率的例示性標繪圖，其中該沉積速率係作為結構圖案之第一處理製程中C4 F8 流率的函數，而圖17C係為沉積深度(Y軸，單位：Å)作為沉積時間(X軸，單位：秒)的函數的例示性標繪圖。
圖18係為例示性系統圖，其描繪整合系統的控制器，其處理計量資料以促進操作之製程控制且達成整合目標。
1600‧‧‧流程圖
1604‧‧‧操作
1608‧‧‧操作
1612‧‧‧操作
1616‧‧‧操作
1620‧‧‧操作
1624‧‧‧操作
1628‧‧‧操作
1632‧‧‧操作

Claims (20)

  1. 一種使用整合方案使基板上之層圖案化的方法，該方法包含： 在處理腔室中配置基板，該基板具有結構圖案層、中性層、及底層，該結構圖案層包含第一材料及第二材料； 使用第一製程氣體混合物來執行第一處理製程，以在該基板上形成第一圖案，該第一製程氣體包含Cx Hy Fz 及氬的混合物； 使用第二製程氣體混合物來執行第二處理製程，以在該基板上形成第二圖案，該第二製程氣體包含低含氧氣體及氬的混合物； 同時控制該整合方案之所選的兩或更多操作變數，以達到標的整合目標。
  2. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該第一材料為第一自組裝材料，而該第二材料為第二自組裝材料。
  3. 如申請專利範圍第2項之使用整合方案使基板上之層圖案化的方法，其中該第一自組裝材料為第一嵌段共聚物，而該第二自組裝材料為第二嵌段共聚物。
  4. 如申請專利範圍第3項之使用整合方案使基板上之層圖案化的方法： 其中該第一嵌段共聚物為聚(甲基丙烯酸甲酯)，而該第二嵌段共聚物為聚苯乙烯；及/或 其中該Cx Hy Fz 為C4 F8 、CH4 、CHF3 、或CH3 F。
  5. 如申請專利範圍第4項之使用整合方案使基板上之層圖案化的方法： 其中該第一嵌段共聚物相對於該第二嵌段共聚物的目標蝕刻選擇性之範圍係為自2.0至3.0 nm，及/或 其中該標的整合目標包含：該基板上之該圖案的目標線邊緣粗糙度(LER, line edge roughness)之範圍係為自1.5 nm至2.4 nm、無殘留物足部形成、及/或目標基板產能。
  6. 如申請專利範圍第5項之使用整合方案使基板上之層圖案化的方法，其中該底層包含氧化物層、及先進圖案化膜(APF, advanced pattern film)層、矽氮化物層、及鈦氮化物層。
  7. 如申請專利範圍第6項之使用整合方案使基板上之層圖案化的方法，其中在執行該第一處理製程前： 使用初始製程氣體混合物來執行初始蝕刻製程，以選擇性地移除該中性層及該第一材料，同時留下該第二材料，以在該基板上形成初始圖案；且 於該基板上的該初始圖案上執行硬化製程。
  8. 如申請專利範圍第7項之使用整合方案使基板上之層圖案化的方法，其中在執行該第二處理製程後： 使用C4 F8 及氧的氣體混合物來執行旋塗玻璃(SOG, spin-on-glass)處理製程，以蝕刻該氧化物層；且 使用氫氣及氮氣的氣體混合物來執行旋塗碳(SOC, spin-on-carbon)處理製程，以蝕刻該矽氮化物層。
  9. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該第一處理製程中的該Cx Hy Fz 為C4 F8 ，而該第二製程氣體混合物包含O2 及氬。
  10. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該第一處理製程中的該Cx Hy Fz 為CH4 ，而該第二製程氣體混合物包含O2 及氬。
  11. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該第一處理製程中的該Cx Hy Fz 為CH3 F，而該第二製程氣體混合物包含O2 及氬。
  12. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該第一處理製程中的該Cx Hy Fz 為CHF3 ，而該第二製程氣體混合物包含O2 及氬。
  13. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，該目標LER之範圍係為自1.0 nm至1.5 nm。
  14. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該兩或更多操作變數包含來源功率、偏壓功率、上射頻、下射頻、壓力、靜電卡盤(ESC, electrostatic chuck)溫度、該第一製程氣體混合物之各氣體的流率、該第二製程氣體混合物之各氣體的流率、該初始製程氣體混合物之其中各者的流率、及製程時間。
  15. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中來源功率之範圍係為自100 W至350 W，而偏壓功率之範圍係為自30 W至60 W。
  16. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該靜電卡盤(ESC, electrostatic chuck)溫度之範圍係為自0℃至40℃。
  17. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該Cx Hy Fz 的流率係自5 sccm至30 sccm。
  18. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該第一處理製程中的該氬的流率之範圍係為自50 sccm至 184 sccm。
  19. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中該製程時間之範圍係為自5秒至18秒，而該壓力之範圍係為自10 mT至40 mT。
  20. 如申請專利範圍第1項之使用整合方案使基板上之層圖案化的方法，其中使用來自感測器及計量裝置的現地量測結果來調節及同時控制該整合方案之所選的兩或更多操作變數，以達到該標的整合目標。
TW106103094A 2016-01-27 2017-01-26 滿足線邊緣粗糙度與其他整合目標之電漿處理方法 TWI636489B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662287718P 2016-01-27 2016-01-27
US62/287,718 2016-01-27
US15/266,397 2016-09-15
US15/266,397 US9978563B2 (en) 2016-01-27 2016-09-15 Plasma treatment method to meet line edge roughness and other integration objectives

Publications (2)

Publication Number Publication Date
TW201732880A true TW201732880A (zh) 2017-09-16
TWI636489B TWI636489B (zh) 2018-09-21

Family

ID=59360625

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106103094A TWI636489B (zh) 2016-01-27 2017-01-26 滿足線邊緣粗糙度與其他整合目標之電漿處理方法

Country Status (6)

Country Link
US (1) US9978563B2 (zh)
JP (1) JP6997923B6 (zh)
KR (1) KR20180100440A (zh)
CN (1) CN108780738B (zh)
TW (1) TWI636489B (zh)
WO (1) WO2017132238A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10691019B2 (en) * 2016-10-07 2020-06-23 Jsr Corporation Pattern-forming method and composition
WO2020067013A1 (ja) * 2018-09-25 2020-04-02 京セラ株式会社 複合基板、圧電素子および複合基板の製造方法
CN111755566B (zh) * 2020-06-15 2022-03-11 中国电子科技集团公司第十一研究所 一种硅基碲化镉复合衬底预处理方法
KR102595941B1 (ko) * 2022-09-20 2023-10-27 성균관대학교산학협력단 플라즈마 식각 방법 및 플라즈마 식각 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050158666A1 (en) * 1999-10-15 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma
US6623652B1 (en) * 2000-06-14 2003-09-23 International Business Machines Corporation Reactive ion etching of the lapped trailing edge surface of a slider
US6962771B1 (en) * 2000-10-13 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process
US7060626B2 (en) * 2003-06-25 2006-06-13 International Business Machines Corporation Multi-run selective pattern and etch wafer process
KR100574952B1 (ko) * 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US7579278B2 (en) 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
KR20090036031A (ko) 2007-10-08 2009-04-13 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US7846645B2 (en) * 2007-12-14 2010-12-07 Tokyo Electron Limited Method and system for reducing line edge roughness during pattern etching
US8748323B2 (en) * 2008-07-07 2014-06-10 Macronix International Co., Ltd. Patterning method
JP5107842B2 (ja) 2008-09-12 2012-12-26 東京エレクトロン株式会社 基板処理方法
US8084347B2 (en) 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
JP5032511B2 (ja) 2009-01-06 2012-09-26 株式会社東芝 半導体発光装置の製造方法と、それを用いて製造した半導体発光装置
US8168101B2 (en) * 2009-08-20 2012-05-01 General Electric Company Inorganic membrane devices and methods of making and using the same
US8623458B2 (en) * 2009-12-18 2014-01-07 International Business Machines Corporation Methods of directed self-assembly, and layered structures formed therefrom
WO2011094204A2 (en) * 2010-01-26 2011-08-04 Wisconsin Alumni Research Foundation Methods of fabricating large-area, semiconducting nanoperforated graphene materials
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US8828253B2 (en) 2010-09-09 2014-09-09 Asml Netherlands B.V. Lithography using self-assembled polymers
JP5365646B2 (ja) * 2011-01-31 2013-12-11 信越化学工業株式会社 レジストパターン形成方法
JP5973763B2 (ja) 2012-03-28 2016-08-23 東京エレクトロン株式会社 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
EP2717296B1 (en) 2012-10-02 2016-08-31 Imec Etching of block-copolymers
JP2014086500A (ja) 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク
EP2733533B1 (en) 2012-11-14 2018-02-28 IMEC vzw Etching method using block-copolymers
US8980538B2 (en) 2013-03-14 2015-03-17 Tokyo Electron Limited Chemi-epitaxy in directed self-assembly applications using photo-decomposable agents
JP6170378B2 (ja) 2013-08-29 2017-07-26 東京エレクトロン株式会社 エッチング方法
JP2015084396A (ja) 2013-09-19 2015-04-30 東京エレクトロン株式会社 エッチング方法

Also Published As

Publication number Publication date
CN108780738B (zh) 2023-08-22
US20170213700A1 (en) 2017-07-27
KR20180100440A (ko) 2018-09-10
TWI636489B (zh) 2018-09-21
JP2019506000A (ja) 2019-02-28
JP6997923B2 (ja) 2022-01-18
JP6997923B6 (ja) 2022-07-26
CN108780738A (zh) 2018-11-09
WO2017132238A1 (en) 2017-08-03
US9978563B2 (en) 2018-05-22

Similar Documents

Publication Publication Date Title
US9666447B2 (en) Method for selectivity enhancement during dry plasma etching
TWI621155B (zh) 在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法
US8945408B2 (en) Etch process for reducing directed self assembly pattern defectivity
US9153457B2 (en) Etch process for reducing directed self assembly pattern defectivity using direct current positioning
TWI627673B (zh) 具有第一材料與第二材料之結構圖案層的蝕刻方法
US9607843B2 (en) Method for roughness improvement and selectivity enhancement during arc layer etch via adjustment of carbon-fluorine content
US9576816B2 (en) Method for roughness improvement and selectivity enhancement during arc layer etch using hydrogen
KR101821056B1 (ko) 다중 패턴화 스킴에 대한 선택적 스페이서 에칭을 위한 방법 및 시스템
KR20170117480A (ko) Arc 층 에칭 동안의 거칠기 개선 및 선택비 향상을 위한 방법
TWI636489B (zh) 滿足線邊緣粗糙度與其他整合目標之電漿處理方法
KR102328025B1 (ko) 서브-해상도 스케일들로 상이한 임계 치수들을 패터닝하기 위한 방법
US9947597B2 (en) Defectivity metrology during DSA patterning
US20160141184A1 (en) Dry development and image transfer of si-containing self-assembled block copolymers
KR101787299B1 (ko) 직류 중첩을 사용해서 유도 자기조립 패턴 결함률을 감소시키기 위한 에칭 프로세스