KR20090036031A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

Info

Publication number
KR20090036031A
KR20090036031A KR1020070101119A KR20070101119A KR20090036031A KR 20090036031 A KR20090036031 A KR 20090036031A KR 1020070101119 A KR1020070101119 A KR 1020070101119A KR 20070101119 A KR20070101119 A KR 20070101119A KR 20090036031 A KR20090036031 A KR 20090036031A
Authority
KR
South Korea
Prior art keywords
pattern
polymer
block copolymer
self
assembly
Prior art date
Application number
KR1020070101119A
Other languages
English (en)
Inventor
김명수
길명군
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070101119A priority Critical patent/KR20090036031A/ko
Publication of KR20090036031A publication Critical patent/KR20090036031A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/168—Finishing the coated layer, e.g. drying, baking, soaking
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2051—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source
    • G03F7/2059—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
    • Y10S430/143—Electron beam

Landscapes

  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는 반도체 기판에 형성된 피식각층 상부에 소정의 블록 공중합체층을 형성하는 단계; 상기 블록 공중합체층을 어닐링하여 셀프-어셈블리 패턴을 형성하는 단계; 및 상기 패턴에 전자빔을 조사하여 셀프-에셈블리 패턴을 경화시키는 단계를 포함하는 반도체 소자의 패턴 형성 방법에 관한 것이다. 본 발명의 패턴 형성 방법은 포토레지스트를 적용하지 않아 고가의 노광 장비를 사용하지 않고도 미세 패턴을 형성할 수 있으며, 형성된 패턴에 전자빔을 조사함으로써 패턴의 에칭 선택비를 향상시킴과 동시에 LER 특성을 개선하게 되어 반도체 소자 공정을 단순화시키고 수율을 극대화할 수 있다.

Description

반도체 소자의 패턴 형성 방법{Method for Pattern Formation of Semiconductor Device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는 셀프-어셈블리(self-assembly) 패턴 형성 공정 시에 에칭 선택비를 향상시킴과 동시에 라인 에지 러프니스(line edge roughness; LER) 특성을 개선할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
현재 반도체 소자의 제조에 있어서 하프 피치(half pitch) 크기가 30 nm인 기술을 활발하게 개발 중에 있다. 이를 진행함에 있어서 여러 가지 문제점들이 대두되고 있으나, 가장 난점은 패터닝의 어려움에 있다.
피치 크기가 작은 패턴을 형성하기 위해서는 개구수(numerical aperture, NA)가 커져야 하는데, 개구수가 커질수록 그에 따라 해상도가 낮아지게 되어 이미 광학적 한계에 달한 상태이다. 이러한 이유로 장비기술이나 감광제 기술면에서 이를 해결하기 위한 대책을 강구중에 있으며, 공정 측면에서는 가장 가능성 큰 것으로 이중 노광, 즉 한 패턴을 두 번의 노광으로 형성하는 방안을 활발하게 모색하고 있으나, 아직 만족할 만한 성과를 얻지는 못하고 있는 실정이다.
최근 미세 패턴을 형성하기 위한 나노 구조의 연구가 활발하게 진행되어 왔다. 그중에서도 현재 반도체 제조 분야에서 한계에 다다른 “탑 다운(top down)” 방식의 포토리소그라피 방법 대신 블록 공중합체를 이용한 패턴을 구현하여 나노포러스 템플레이트(nanoporous template)를 제조하는 방법이 개발됨으로써, 저장 미디어, 광학 및 정보 전자 물질에 필수적인 나노 크기의 패턴 형성이 가능하게 되었다.
상기 블록 공중합체를 이용한 패턴은 블록 공중합체의 자기 조립(self-assembly) 성질을 이용한 것으로, 가공 공정이 간편하고, 기존 포토레지스트나, 고가의 노광 장비의 사용이 불필요하기 때문에, 소자 제조 비용을 절약할 수 있다.
더욱이, 블록 공중합체의 분자량이나 블록 조성을 제어함으로써 미세 상 분리 구조나 형태, 크기 등을 쉽게 제어할 수 있다. 예를 들면, 40nm이하의 나노 구조를 가지는 물질을 제조하는 경우 가장 일반적으로 폴리스티렌(PS)과 폴리메틸메타아크릴레이트(PMMA)로 이루어진 블록 공중합체를 1,000Å 이하 두께로 도포한 후, 가열하면 이들 나노 구조의 배열을 원하는 방향으로 제어하여 패턴을 형성할 수 있다. 이때, 상기 블록 공중합체 내에 포함되는 물질의 함량을 적절한 조건에서 조절하여 큐빅(cubic), 실린더(cylinder) 또는 판상(lamellar phase) 등의 구조의 패턴을 형성할 수 있다(Advances in Resist Technology and Processing XXIII , edited by Qinghuang Lin Proc . of SPIE Vol. 6153, 615302-1∼11, (2006)).
한편, 상기 PS-PMMA 블록 공중합체에 의해 형성된 패턴의 경우, 폴리메틸메타아크릴레이트 물질이 낮은 식각 내성을 가지기 때문에 폴리스티렌 및 폴리메틸메 타아크릴레이트 간에 불균일한 식각 선택비가 유발되어, 후속 식각 공정 시에 하부까지 균일한 식각 패턴 형태를 전사하기 매우 어렵다. 또한, 종래에 사용하던 포토레지스트와는 달리 상기 블록 공중합체 내에는 LER을 조절하는 성분이 포함되어 있지 않기 때문에, 패턴 성장 시에 심한 LER이 유발된다.
결국, 종래 셀프-어셈블리 패턴 공정에 의해 형성된 미세 패턴은 심한 LER와 낮은 식각 내성으로 인해 반도체 소자 제조시 웨이퍼 내에 불균일한 CD (critical dimension)를 발생시켜, 원하는 특성의 반도체 소자를 형성하기 어렵다.
본 발명은 종래 셀프-어셈블리 패턴 형성 방법상의 문제점을 개선하기 위한 것으로서, 형성된 셀프-어셈블리 패턴 상에 전자빔을 조사함으로써 패턴의 LER과 식각 선택비를 개선할 수 있는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은
반도체 기판에 형성된 피식각층(100) 상부에 셀프-어셈블리용 블록 공중합체층(110)을 형성하는 단계(도 1a 참조);
상기 블록 공중합체층(110)을 어닐링(annealing)하여 셀프-어셈블리 패턴(120)을 형성하는 단계(도 1b 참조); 및
상기 셀프-어셈블리 패턴(120)에 전자빔을 조사하여 상기 셀프-에셈블리 패턴을 경화(curing)(120')시키는 단계(도 1c 참조)를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.
한편, 상기 어닐링 공정 이전에 블록 공중합체층 내의 용매를 제거하기 위하여 90 내지 140℃, 바람직하게는 130℃에서 60 내지 150초, 바람직하게는 120초간 베이크하는 단계를 더 추가할 수도 있다.
상기 블록 공중합체층은 옥사이드, 폴리옥사이드, 나이트라이드, 비피에스지, 알루미늄, 텅스텐, 코발트, 유기 난반사 방지 물질, 무기 난반사 방지 물질, 금속, 티타늄 등의 기판에 제한 없이 적용될 수 있다.
상기 블록 공중합체층은 셀프-어셈블리용 중합체 및 유기용매를 포함한다.
이때, 상기 셀프-어셈블리용 중합체는 예컨대 폴리스티렌계 중합체, 폴리메틸메타아크릴레이트계 중합체, 폴리히드록시스티렌계 중합체, 폴리노르보넨계 중합체, 폴리아다만틸계 중합체, 폴리이미드계 중합체, 폴리아크릴레이트계 중합체, 폴리플루오린계 중합체, 폴리부타디엔계 중합체 및 이들의 혼합물로 구성된 군으로부터 선택된 것을 사용할 수 있다.
본 발명의 바람직한 실시예에서는 폴리스티렌과 폴리메틸메타아크릴레이트의 디블록 공중합체를 사용하여 원하는 특성의 패턴을 형성한 바 있으며, 이때 폴리스티렌, 폴리메틸메타아크릴레이트 및 폴리부타디엔의 트리블록 중합체 등을 사용해도 무방하다.
상기 유기용매는 에틸-3-에톡시프로피오네이트, 메틸-3-메톡시프로피오네이트, 시클로헥사논, 프로필렌글리콜메틸에테르 아세테이트, 메틸에틸케톤, 벤젠, 톨루엔, 자일렌, 디옥산, 디메텔포름아미드 또는 이들의 혼합용매를 제한 없이 사용할 수 있으며, 그 함량은 상기 블록 공중합체를 균일한 두께로 도포할 수 있는 정도의 양이면 특별히 제한하지 않는다.
이때, 상기 블록 공중합체층의 도포 두께는 500 내지 8,000Å 이고, 바람직하게는 1,200 내지 2,000Å 이다.
또한, 셀프-어셈블리 패턴은 초기 블록 공중합체층의 도포 두께의 약 15 내지 20% 정도 감소한 두께를 갖는다. 즉, 일반적으로 셀프-어셈블리 중합체는 용액상태에서 코팅후 용매 제거 후 일정온도에서 베이킹 또는 어닐링을 하면 10% 정 도의 두께 감소한다. 더불어 본 특허의 전자빔을 조사하면 고분자 Chain내의 Free Volume 감소에 따라 두께가 15 내지 20% 정도의 두께 추가 감소한다.
이어서, 상기 어닐링 공정은 50 내지 150℃, 바람직하게는 100 내지 130℃에서, 5분 내지 120분, 바람직하게는 15 내지 30분간 수행한다.
일반적으로 폴리스티렌이나 폴리메틸메타아크릴레이트와 같은 중합체들로 이루어진 공중합체는 이들 물질의 유리 전이 온도 부근에서 일정시간 어닐링을 할 경우 고분자 사슬들이 일정한 형태의 특정한 분자 배열을 하게 된다(L.H. Sperling, " Introduction to Physical Polymer Science", QD.381.S635, 1992). 이러한 분자 배열 현상은 특히 폴리스티렌이나 폴리메틸메타아크릴레이트처럼 결정형 중합체 특성이 적은 무정형(amorphous) 중합체에서 매우 효과적으로 일어나는데, 이는 결정형 중합체와는 달리 무정형 중합체들의 경우 필름 상태에서 소량 잔류하게 되는 용매가 가소제 역할을 하게 되어 중합체의 유리 전이 온도를 고유의 온도 이하로 낮춰주게 되며, 따라서 실제 공정을 진행할 수 있는 100 내지 140℃ 내외의 온도에서 일정시간 어닐링을 함으로써 무정형 중합체는 특정한 분자 배열을 형성할 수 있다. 예를 들어, 폴리스티렌과 폴리메틸메타아크릴레이트의 중량비를 70:30으로 할 경우에는 콘택홀 형태에 가까운 상(phase)이 형성되고, 그 중량비를 50:50 정도로 할 경우에는 라인/스페이스와 같은 라멜라(lamellar) 형태의 상을 형성하는 경향이 있다(Advances in Resist Technology and Processing XXIII , edited by Qinghuang Lin Proc . of SPIE Vol. 6153, 615302-1∼11, (2006). 이와 같이, 본 발명의 셀프-어셈블리 패턴은 이미 공지된 다양한 셀프-어셈블리 패턴 형성 방법에 의해 용이하 게 형성할 수 있다[(a) Unyoung Jeong; Jin Kon Kim; Thomas P. Russell Adv , Mater. 2003, 15, No. 15, August 5, (b) Joona Bang; Thomas P. Russell J. Am. CHEM . SOC. 2006, 128, 7622∼7629].
상기 어닐링 공정에 의해 형성된 셀프-어셈블리 패턴은 라인/스페이스 패턴 또는 콘택홀 패턴을 형성한다.
본 발명의 패턴 형성 방법은 절연체의 증착 후 표면의 평탄화를 위해 연마 공정, 바람직하게는 CMP 공정을 수행한 후에 적용되는 것이 바람직하지만, 연마 공정을 수행하지 않은 웨이퍼 상에서도 동일하게 적용될 수 있다.
상기 전자빔 조사는 10 내지 50㎜ Torr의 압력 범위 내에서 수행하는 것이 바람직하며, 또한 1 내지 50 keV의 가속 전압 범위 내에서 수행하는 것이 바람직하다. 아울러, 전자빔 조사는 0.10 내지 12㎛ 범위의 전자 영역에서 수행하는 것이 바람직하고, 공정 가스로는 질소, 산소, 아르곤, 헬륨 및 이들의 조합으로 구성된 군으로부터 선택된 한 가지 공정 가스 분위기 하에서 수행하는 것이 바람직하다. 상기 전자빔 조사 공정은 20 내지 400℃ 범위의 공정 온도에서 수행하는 것이 바람직하며, 상기 전자빔 조사 공정은 프록시머티(proximity) 또는 콘택 방식으로 웨이퍼에 배열될 수 있다. 상기 전자빔 조사 공정의 조사 조절 조건은 다중 조사 또는 다중 전압으로 수행할 수 있다. 이때, 다중 조사란 2종 이상의 전자빔을 함께 또는 여러 번으로 나누어 조사함을 의미하고, 다중 전압이란 전자빔 조사 시에 전압을 여러 가지로 변경함을 의미한다.
이와 같이, 본 발명의 방법에 의해 형성된 패턴은 얇은 두께를 가지는 반면, 전자빔 공정에 의해 블록 공중합체층 내의 물질들, 예를 들면 PS와 PMMA 분자 구조 내부의 사슬들 간에 가교 결합이 형성되면서 경화되어, 식각 내성이 향상된다. 따라서, 패턴 하부에 에칭을 위한 별도의 하드마스크막을 삽입하지 않아도 후속 식각 공정을 위한 식각 마스크로 사용 가능하므로, 공정 단순화를 가져올 수 있다. 특히, 상기 전자빔 공정에 의해 블록 공중합체 내의 두 물질 간에 유사한 식각 선택비를 형성함으로써 균일한 패턴 형태를 하부에 전사할 수 있다.
또한, 종래 셀프-어셈블리 패턴 공정에 적용되었던 PS-PMMA과 같은 물질들은 종래의 포토레지스트와는 달리 LER을 조절할 수 있는 화학 성분이 없기 때문에 LER을 패터닝 시 제어하기 어려운 문제점이 있었으나, 본 발명에서와 같이 전자 빔 조사 공정을 수행함으로써 LER 문제를 개선할 수 있으므로, 반도체 소자 수율을 극대화할 수 있다.
상기에서 살펴본 바와 같이, 본 발명의 셀프-어셈블리 패턴에 대한 전자빔 조사 공정을 포함하는 방법은 종래의 패턴의 식각 선택비를 향상시킴과 동시에 LER 특성을 개선하여 균일한 패턴 형태를 하부에 전사할 수 있으므로, 반도체 소자 수율을 극대화할 수 있다.
이하, 본 발명을 실시예에 의해 상세히 설명한다.
단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 내용이 하기 실시예에 의해 한정되는 것은 아니다.
실시예 1. 미세 패턴의 형성 (1)
60중량%의 PS 및 40중량%의 PMMA로 이루어진 블록 공중합체를 단차가 형성된 웨이퍼에 코팅한 후, 용매를 제거하기 위해 130℃에서 120초간 베이크 하였다. 150℃에서 20분간 어닐링하여 라인 형태의 패턴을 형성한 후, 패터닝 된 웨이퍼에 50 keV의 전압 조건에서 20초간 4단계로 나눠서 전자빔을 전면 조사함으로써, LER 및 에칭 선택비가 향상된 패턴을 얻었다(도 2 참조). 즉, PS:PMMA의 함량이 거의 50:50의 비율에 가까우므로, 실린더형보다 라멜라 형태에 가까운 라인 패턴이 형성된다.
실시예 2. 미세 패턴의 형성 (2)
50중량%의 PS 및 50중량%의 PMMA로 이루어진 블록 공중합체를 단차가 형성된 웨이퍼에 코팅한 후, 용매를 제거하기 위해 130℃에서 90초간 베이크 하였다. 150℃에서 10분간 어닐링하여 라인 형태의 패턴을 형성한 후, 패터닝 된 웨이퍼에 45 keV의 전압 조건에서 30초간 5단계로 나눠서 전자빔을 전면 조사함으로써, LER 및 에칭 선택비가 향상된 패턴을 얻었다(도 3 참조).
실시예 4. 미세 패턴의 형성 (4)
50중량%의 PS 및 50중량%의 PMMA로 이루어진 블록 공중합체를 단차가 형성된 웨이퍼에 코팅한 후, 용매를 제거하기 위해 120℃에서 90초간 베이크 하였다. 150℃에서 10분간 어닐링하여 라인 형태의 패턴을 형성한 후, 패터닝 된 웨이퍼에 40 keV의 전압 조건에서 40초간 4단계로 나눠서 전자빔을 전면 조사함으로써, LER 및 에칭 선택비가 향상된 패턴을 얻었다(도 5 참조).
실시예 3. 미세 패턴의 형성 (3)
55중량%의 PS 및 45중량%의 PMMA로 이루어진 블록 공중합체를 단차가 형성된 웨이퍼에 코팅한 후, 용매를 제거하기 위해 125℃에서 90초간 베이크 하였다. 150℃에서 15분간 어닐링하여 라인 패턴을 형성한 후, 패터닝 된 웨이퍼에 50 keV의 전압 조건에서 30초간 5단계로 나눠서 전자빔을 전면 조사함으로써, LER 및 에칭 선택비가 향상된 패턴을 얻었다(도 4 참조).
실시예 4. 미세 패턴의 형성 (4)
50중량%의 PS 및 50중량%의 PMMA로 이루어진 블록 공중합체를 단차가 형성된 웨이퍼에 코팅한 후, 용매를 제거하기 위해 120℃에서 90초간 베이크 하였다. 150℃에서 10분간 어닐링하여 라인 형태의 패턴을 형성한 후, 패터닝 된 웨이퍼에 40 keV의 전압 조건에서 40초간 4단계로 나눠서 전자빔을 전면 조사함으로써, LER 및 에칭 선택비가 향상된 패턴을 얻었다(도 5 참조).
실시예 5. 미세 패턴의 형성 (5)
40중량%의 PS 및 60중량%의 PMMA로 이루어진 블록 공중합체를 단차가 형성된 웨이퍼에 코팅한 후, 용매를 제거하기 위해 130℃에서 100초간 베이크 하였다. 140℃에서 15분간 어닐링하여 라인 형태의 패턴을 형성한 후, 패터닝 된 웨이퍼에 35 keV의 전압 조건에서 50초간 3단계로 나눠서 전자빔을 전면 조사함으로써, LER 및 에칭 선택비가 향상된 패턴을 얻었다(도 6 참조).
도 1a 내지 도 1c는 본 발명의 방법에 의한 패턴 형성 방법 과정을 도시한 공정 단면도이다.
도 2 내지 도 6은 각각 실시예 1 내지 실시예 5에 따른 패턴 사진이다.
<도면의 주요 부분에 대한 부호 설명>
100: 피식각층 110: 블록 공중합체층
120: 셀프-어셈블리 패턴 120': 경화된 셀프-어셈블리 패턴

Claims (13)

  1. 반도체 기판에 형성된 피식각층 상부에 셀프-어셈블리용 블록 공중합체층을 형성하는 단계;
    상기 블록 공중합체층을 어닐링하여 셀프-어셈블리 패턴을 형성하는 단계; 및
    상기 패턴에 전자빔을 조사하여 상기 셀프-에셈블리 패턴을 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 어닐링 공정 이전에 블록 공중합체층을 베이크하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 청구항 1에 있어서,
    상기 블록 공중합체층은 셀프-어셈블리용 중합체 및 유기용매를 포함하는 것을 특징으로 하는 방법.
  4. 청구항 3에 있어서,
    상기 셀프-어셈블리용 중합체는 폴리스티렌계 중합체, 폴리메틸메타아크릴레이트계 중합체, 폴리히드록시스티렌계 중합체, 폴리노르보넨계 중합체, 폴리아다만 틸계 중합체, 폴리이미드계 중합체, 폴리아크릴레이트계 중합체, 폴리플루오린계 중합체, 폴리부타디엔계 중합체 및 이들의 혼합물로 구성된 군으로부터 선택된 것을 특징으로 하는 방법.
  5. 청구항 3에 있어서,
    상기 유기용매는 에틸-3-에톡시프로피오네이트, 메틸-3-메톡시프로피오네이트, 시클로헥사논, 프로필렌글리콜메틸에테르 아세테이트, 메틸에틸케톤, 벤젠, 톨루엔, 자일렌, 디옥산, 디메텔포름아미드 및 이들의 혼합용매로 이루어진 군으로부터 선택된 것을 특징으로 하는 방법.
  6. 청구항 1에 있어서,
    상기 블록 공중합체층의 도포 두께는 500 내지 8,000Å 범위인 것을 특징으로 하는 방법.
  7. 청구항 1에 있어서,
    상기 어닐링 공정은 50 내지 150℃의 온도에서 5 내지 120분간 수행되는 것을 특징으로 하는 방법.
  8. 청구항 7에 있어서,
    상기 어닐링 공정은 100 내지 130℃의 온도에서 15 내지 30분간 수행되는 것 을 특징으로 하는 방법.
  9. 청구항 1에 있어서,
    상기 셀프-어셈블리 패턴은 라인/스페이스 패턴 또는 콘택홀 패턴인 것을 특징으로 하는 방법.
  10. 청구항 1에 있어서,
    상기 셀프-어셈블리 패턴은 블록 공중합체층 도포 두께로부터 15 내지 20% 감소한 높이로 형성되는 것을 특징으로 하는 방법.
  11. 청구항 1에 있어서,
    상기 전자빔 조사 공정은 질소, 산소, 아르곤, 헬륨 및 이들의 조합으로 구성된 군으로부터 선택된 한 가지 공정 가스 분위기 하에서 수행되는 것을 특징으로 하는 방법.
  12. 청구항 1에 있어서,
    상기 전자빔 조사 공정은 20 내지 400℃ 범위의 공정 온도 내에서 수행되는 것을 특징으로 하는 방법.
  13. 청구항 1에 있어서,
    상기 전자빔 조사 공정은 조사 조절 조건을 다중 조사 또는 다중 전압으로 수행하는 것을 특징으로 하는 방법.
KR1020070101119A 2007-10-08 2007-10-08 반도체 소자의 패턴 형성 방법 KR20090036031A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070101119A KR20090036031A (ko) 2007-10-08 2007-10-08 반도체 소자의 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070101119A KR20090036031A (ko) 2007-10-08 2007-10-08 반도체 소자의 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20090036031A true KR20090036031A (ko) 2009-04-13

Family

ID=40761139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070101119A KR20090036031A (ko) 2007-10-08 2007-10-08 반도체 소자의 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20090036031A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017132238A1 (en) * 2016-01-27 2017-08-03 Tokyo Electron Limited A plasma treatment method to meet line edge roughness and other integration objectives

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017132238A1 (en) * 2016-01-27 2017-08-03 Tokyo Electron Limited A plasma treatment method to meet line edge roughness and other integration objectives
US9978563B2 (en) 2016-01-27 2018-05-22 Tokyo Electron Limited Plasma treatment method to meet line edge roughness and other integration objectives

Similar Documents

Publication Publication Date Title
JP5596133B2 (ja) ブロック共重合体を用いてホール又はビアを有するデバイスを形成する方法
US7906031B2 (en) Aligning polymer films
CN107210197B (zh) 用于嵌段共聚物的定向自组装的混杂形貌和化学预制图案
US8361704B2 (en) Method for reducing tip-to-tip spacing between lines
US7964107B2 (en) Methods using block copolymer self-assembly for sub-lithographic patterning
US8828493B2 (en) Methods of directed self-assembly and layered structures formed therefrom
US8715917B2 (en) Simultaneous photoresist development and neutral polymer layer formation
EP2300214B1 (en) Method for the fabrication of periodic structures on polymers using plasma processes
US9107291B2 (en) Formation of a composite pattern including a periodic pattern self-aligned to a prepattern
US9812333B2 (en) Nanoscale patterning method and integrated device for electronic apparatus manufactured therefrom
TWI754661B (zh) 用於自組裝應用之聚合物組合物
TW201247521A (en) Method of producing substrate provided with nanostructure on surface thereof
US20170330760A1 (en) Method for Manufacturing Pillar or Hole Structures in a Layer of a Semiconductor Device, and Associated Semiconductor Structure
KR102118692B1 (ko) 블록 코폴리머 층의 패턴 형성 방법 및 패턴화된 폴리머 구조물
KR102412137B1 (ko) 블록 공중합체를 이용한 미세 패턴의 형성 방법
US9857688B2 (en) Method of forming fine patterns
KR20090036031A (ko) 반도체 소자의 패턴 형성 방법
KR102595510B1 (ko) 기판의 표면장력을 조절하여 형성된 이중 나노 중공 패턴을 포함하는 이중 나노 중공 패턴 공중합체 박막 적층체 및 그의 제조방법
KR100826587B1 (ko) 원자 힘 현미경 리소그래피 기술을 이용한 박막의 패터닝 방법
Tung Enabling Pattern Transfer for Block Copolymer Directed Self-Assembly
CN105448704B (zh) 刻蚀方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination