TW201727730A - 半導體元件之製造方法 - Google Patents

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Abstract

本揭露是關於製造半導體之方法。方法包含提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。在凸出部上沉積第一介電層並填補溝槽，第一介電層具有第一硬度。使用氧化劑處理第一介電層。對第一介電層執行化學機械研磨製程。

Description

半導體元件之製造方法
本揭露是關於製造半導體元件之方法。
半導體積體電路(integrated circuit；IC)工業歷經了指數性的成長。積體電路材料及設計的技術發展已創造了數代積體電路，每一代皆有比上一代更小且更複雜之電路。積體電路的演化的過程中，功能密度(如每個晶片內的互連接元件之數量)不斷提升，而元件尺寸(如製程所能製造出的最小組件)則不斷縮小。尺寸縮小的製程一般提供了生產效率的提升以及減少相關的浪費。尺寸的縮小亦增加了製程及生產的複雜性。因應技術的進步，積體電路製程及製造之相關發展是必須的。
例如，多閘極元件的引入是藉由增加閘極通道耦合來改善閘極控制，降低斷態電流(OFF-state current)，以及降低短通道效應(short-channel effects；SCEs)。多閘極元件的一種形式為鰭式場效電晶體(fin field effect transistor；FinFFT)，電晶體具有鰭狀的半導體通道，且閘電極與鰭的兩 邊或三邊結合。典型的鰭式場效電晶體製程中，鰭形成於凸出基板外(例如透過磊晶及/或蝕刻製程)並藉由深溝槽隔開。溝槽接著填補間隙填充介電材料以作為隔離結構。隨著元件尺寸不斷的縮小，溝槽的深寬比(aspect ratio)亦增加。如此一來，間隙填充材料的密度將會降低以適當地填充深溝槽。然而，低密度之間隙填充材料常常在後續之化學機械研磨製程(chemical mechanical planarization；CMP)期間產生刮痕缺陷(scratch defect)之問題。此外，單層之間隙填充材料有些時候並不適用於較低的濕蝕刻速率。在這狀況下，沉積二層或多層的間隙填充材料二成為薄膜堆疊。相鄰的薄膜之間亦有較差連接的問題。
因此，為解決上述領域之問題，相關的發展是必要的。
本揭露之一實施例為製造半導體元件之方法。提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。沉積第一介電層於凸出部上並填補溝槽，第一介電層具有第一硬度。使用氧化劑處理第一介電層。對第一介電層執行化學機械研磨製程。
本揭露之另一實施例為製造半導體元件之方法。提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。沉積第一二氧化矽層於凸出部上並填補溝槽，第一二氧化矽層具有第一硬度。使用氧化劑處理 第一二氧化矽層，使得第一二氧化矽層具有處理部分以及未處理部分，其中處理部分位於未處理部分上方，且第一二氧化矽層之處理部分具有大於第一硬度之第二硬度。沉積第二二氧化矽層於第一二氧化矽層之處理部分上，其中第二二氧化矽層具有大於第一硬度之第三硬度。對第二二氧化矽層及第一二氧化矽層執行化學機械研磨製程。
本揭露之又一實施例為製造半導體元件之方法。提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。沉積第一二氧化矽層於凸出部上並填補溝槽，第一二氧化矽層具有第一硬度。在低於攝氏100度下，使用水性氧化劑處理第一二氧化矽層，使得第一二氧化矽層具有處理部分，其中處理部分具有大於第一硬度之第二硬度；沉積第二二氧化矽層於處理部分上，其中第二二氧化矽層具有大於第一硬度之第三硬度。對第二二氧化矽層及第一二氧化矽層執行化學機械研磨製程。
10、50‧‧‧方法
12、12A、14、14A、16、18、20、22、22A‧‧‧操作
100、200‧‧‧元件
102、202‧‧‧基板
104‧‧‧凸出部
106、204‧‧‧鰭
108、226‧‧‧硬質遮罩層
110、230‧‧‧溝槽
112‧‧‧襯墊層
114、118、234、238‧‧‧介電層
114A、234A‧‧‧上部分/處理部分
114B、234B‧‧‧下部分/未處理部分
116、236‧‧‧氧化劑
120、240‧‧‧化學機械研磨製程
206‧‧‧隔離結構
208‧‧‧凸出部/虛設閘極
210‧‧‧源/汲極區
212‧‧‧通道區
224‧‧‧閘電極層
242‧‧‧閘極
H110、H230‧‧‧高度
S104‧‧‧頂表面
S114A‧‧‧邊界
W110、W230‧‧‧寬度
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。
第1圖為本揭露之部分實施例之製造半導體元件的方法。
第2A、2B、2C、2D、2E、2F及2G圖為第1圖之製造半導體元件的方法在各個製造步驟的局部截面圖。
第3圖為第1圖之其中一實施例之方法的流程圖。
第4A圖為第3圖之方法所製造之半導體元件的透視圖。
第4B、4C、4D、4E、4F及4G圖為第3圖之製造半導體元件的方法在製造第4A圖之半導體元件的各個步驟的局部截面圖。
以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。
此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。此設備可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行 解釋。
本揭露大致上是關於製造半導體元件的方法，更特別地是關於製造鰭式場效電晶體之方法，以及鰭式場效電晶體之閘極取代製程。典型的鰭式場效電晶體製程中，在基板上形成多個凸出基板之平行的鰭，鰭之間透過深溝槽隔開。接著，沉積介電間隙填充材料至溝槽中以及鰭之上方以作為隔離結構。隨著製程的尺寸越來越小，深溝槽之深寬比越來越小。在部分案例中，深寬比可為12或更大。如此一來，適當地在深溝槽內填充高密度之間隙填充材料具有較高難度。為了克服這樣的問題，在後續的製程世代(node)中，具有較低密度之材料便廣泛用於間隙填充材料。然而，此種較低密度之材料在化學機械研磨製程期間經常產生缺陷，例如刮痕缺陷。在化學機械研磨製程期間所產生的缺陷可能造成漏電、短路、開路，或其他積體電路產品之問題。鰭式場效電晶體在製造上之另外一個問題為，兩層或三層之間隙填充材料常具有較差之附著力。雖然低密度之間隙填充材料可以填滿深溝槽，然而在部分案例中低密度的間隙填充材料對於濕蝕刻並沒有足夠之抗性。因此，可以在低密度之間隙填充材料上沉積較高密度之間隙填充材料以作為填補。而低密度間隙填充材料與高密度間隙填充材料之間的交界面具有較差的附著力。
本揭露提供一種強化低密度間隙填充材料之方法，藉此降低積體電路產品在化學機械研磨製程所產生的缺陷。本揭露之部分實施例中，低密度間隙填充材料的強化是藉由對低密度間隙填充材料的頂部進行熱控制水氧化劑處理。此 種方法可以直接地與現有的製程結合。此外，低密度間隙填充材料經過處理的部分沉積有高密度之間隙填充材料，故具有較佳的附著力。
本揭露之部分實施例除了在鰭結構的製程之外，亦可在應用於閘極取代製程。本領域之通常知識者應了解本揭露之態樣可應用於不同範例之半導體元件以及製程。
第1圖為本揭露之部分實施例之製造半導體元件100之方法10的流程圖。半導體元件100具有鰭式場效電晶體。第3圖為本揭露之部分實施例之使用閘極取代製程製造半導體元件200之方法50的流程圖。方法50可視為方法10的一種實施例。方法10及方法50僅為範例，並不限制本揭露所欲保護之範疇。額外的操作可以在方法10及方法50之前、之間，或之後進行。且部分操作在其他實施例中亦可被取代、省略，或改變位置。方法10在下方搭配第2A圖至第2G圖作描述。方法50在下方搭配第4A圖至第4G圖作描述。
可以預期的，半導體元件100及200可包含在積體電路中，例如微處理器、記憶體元件，及/或包含在其他具有被動式元件的積體電路，例如電阻、電容，及電感。以及具有主動式元件的積體電路，例如p型場效電晶體(p-type field effect transistors；pFET)、n型場效電晶體(n-type field effect transistors；nFET)、金屬氧化物半導體電晶體(metal-oxide semiconductor field effect transistors；MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體(bipolar transistor)、高電壓電晶體、高頻率電晶體、具有多閘極之鰭式場效電晶體，以及上述之組合。
請參照第1圖，方法10之操作12中，提供元件100之前置物。為了方便描述，前置物亦稱為元件100。參照第2A圖，元件100包含基板102以及多個位於基板102上之凸出部104。凸出部104由溝槽110隔開。於部分實施例中，基板102可為半導體基板如矽晶圓。基板102亦可包含其他半導體，例如：鍺；化合物半導體，例如：碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，例如：磷砷化鎵(GaAsP)、砷化銦鋁(InAlAs)、鋁砷化鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化銦鎵(GaInP)及/或砷磷化銦鎵(GaInAsP)，或上述之組合。此外，基板102可選擇性地具有磊晶層，磊晶層可受到應力以強化效能，亦可具有絕緣體上矽結構，及/或其他適合之強化特徵。
於本實施例中，凸出部104包含半導體鰭106及介電硬質遮罩層108。半導體鰭106可形成於基板102之外。介電硬質遮罩層108可包含氮化矽或其他適合材料。於一實施例中，凸出部104由一個或多個光微影製程及蝕刻製程形成。舉例而言，介電硬質遮罩層108沉積在基板102上方作為毯覆層，沉積方法可為化學氣相沉積(chemical vapor deposition；CVD)、電漿輔助化學氣相沉積(plasma enhanced CVD；PECVD)、物理氣相沉積(physical vapor deposition； PVD)、熱氧化(thermal oxidation)，或其他技術。接著，透過光微影製程，在介電硬質遮罩層108上方沉積遮罩元件。光微影製程可包含在介電硬質遮罩層108上方形成光阻，並對光阻曝光以界定鰭106(或是溝槽110)的幾何圖案，執行曝光後烘烤製程，將光阻顯影以形成遮罩元件。遮罩元件之開口對應到溝槽110的位置。
接著，介電硬質遮罩層108及基板102在開口處被蝕刻，形成第2A圖所示之凸出部104。蝕刻技術可為乾蝕刻、濕蝕刻，或其他適合之蝕刻技術。例如，乾蝕刻製程可以應用含氧氣體、含氟氣體(如：四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))、含氯氣體(如：氯氣(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(如：溴化氫(HBr)及/或三溴甲烷(CHBr3))、含碘氣體，或其他適合氣體及/或電漿，及/或上述之組合。例如，濕蝕刻製程可在以下材料中蝕刻，如：稀釋氫氟酸(diluted hydrofluoric acid；DHF)、氫氧化鉀(KOH)溶液、氨(ammonia)、氫氟酸溶液、硝酸(HNO3)，及/或乙酸(CH3COOH)，或其他適合之蝕刻劑。
如第2A圖所示，凸出部104具有頂表面S104。溝槽110在X方向上有寬度W110，在Z方向上有高度H110。溝槽110之深寬比定義為H110/W110。隨著元件尺寸不斷的縮小，深寬比將會越來越大。於一實施例中，深寬比為12或更高。
第1圖之方法10的操作14中，在凸出部104上方沉積介電層114並填補溝槽110。請參照第2B圖，介電層114將凸 出部104埋在下方，使凸出部104與其他部分電性隔離。於本實施例中，在沉積介電層114之前，先在凸出部104上方形成襯墊層112。襯墊層112舉例而言可包含二氧化矽，且藉由熱氧化、化學氣相沉積、物理氣相沉積，或其他沉積技術形成。襯墊層112可包含其他介電材料，亦可在部分實施例中省略。
於本實施例中，為了適當地把基板102上方之部分填滿，且由於溝槽110具有高深寬比，可使用含有矽及氧之低密度介電材料作為介電層114。此外，操作14使用流動式化學氣相沉積(flowable CVD；FCVD)來沉積介電層114。例如，操作14可引入一含矽化合物及一含氧化合物作為前驅物。矽化合物及含氧化合物反應形成流動介電材料(如液體化合物)，藉此填補溝槽110。於替代實施例中，介電層114的沉積可使用其他化學氣相沉積或其他沉積技術(如：旋塗)。於部分實施例中，適合介電層114的材料可為四乙氧基矽烷氧化物(tetraethyl orthosilicate oxide)、未摻雜之矽酸鹽玻璃(un-doped silicate glass；USG)，或經摻雜之氧化矽，如熔融矽玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻雜硼之矽玻璃、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)，其他含氧或含矽之低密度介電材料，及其他適合之介電材料。接著，執行退火製程以將流動介電材料轉換成固態材料。例如，退火製程可在攝氏300度至攝氏1200度下執行2至10小時。然而，在某些狀況下，元件100並不希望在如此高溫下進行退火。例如，退火製程可能降低n通道元件之拉伸應力(tensile strain)並降低 元件效能。這種問題一般而言稱為應力鬆弛(strain relaxation)。此外，即便執行退火製程，介電層114在後續製造步驟中對於濕蝕刻可能不具有足夠的抗性。
在一個範例中，後續的製造步驟包含對介電層114執行化學機械研磨製程。化學機械研磨製程之用意在於平坦化元件100之上表面並使凸出部104曝露。由於介電層114內具有相對較低之材料密度，化學機械研磨製程在某些時候可能對介電層114造成缺陷。化學機械研磨製程所造成之缺陷可包含有機殘留物、水痕、特殊附著物及碰撞(impingement)、斑蝕(corrosion pit)及刮痕。化學機械研磨製程之刮痕缺陷是最為嚴重的，因為可能使元件產生短路、開路，及/或大面積的圖案移除，藉此影響良率以及積體電路元件的壽命。本揭露之發明人發現一種有效的方法可以強化介電層114，藉此在製程中降低化學機械研磨製程之刮痕缺陷。
第1圖之方法10的操作16中，使用氧化劑116處理介電層114。參照第2C圖，於一實施例中，氧化劑116平均地作用在元件100的整個表面。於本實施例中，氧化劑116為水性氧化劑，可使操作16與其他方法10中的製造步驟直接結合，例如操作14及後續討論之操作18。例如，操作14、16、18可全部在濕製程機台(wet bench)的製造環境下進行，水性氧化劑116為去離子水(deionized water；DIW)。於另一實施例中，水性氧化劑116為稀釋氫氟酸。由於稀釋氫氟酸在介電層114(如二氧化矽)上可同時具有蝕刻以及氧化的效果，故稀釋氫氟酸的濃度要經過調控，使得氫氟酸氧化劑116可以適當 地氧化介電層114，但又不會使介電層114藉由蝕刻損失太多部分。於一實施例中，稀釋氫氟酸氧化劑116內的氫氟酸濃度範圍為0.005%至0.1%。水性氧化劑116作用於介電層114上的方法可為噴霧(spray)、旋塗，或其他適合之技術。於一實施例中，操作16可依序應用多於一個氧化劑。例如，操作16可使用去離子水(或稀釋氫氟酸)作為第一氧化劑。在處理一些時間後，操作16可使用氫氟酸(或去離子水)作為第二氧化劑，其中第二氧化劑不同於第一氧化劑。相較於操作14之退火製程，操作16在氧化上更有效率。即便退火步驟可使用水蒸氣進行濕退火，然而由於在退火步驟中使用了載氣(carrier gas)，如氮氣，故水的含量受到相當程度的稀釋。
於本實施例中，操作16在控制溫度的條件下執行。特別地，操作16在低於攝氏100度下執行，此溫度與某些氧化劑116為水性之濕製程機台製造流程一致。例如，操作16可在溫度為攝氏15度至攝氏90度間執行，例如室溫攝氏25度。應注意，這些溫度遠低操作14中退火介電層114之典型的退火溫度。因此，操作16並不會造成上述之應力鬆弛的現象。於不同實施例中，操作16可執行數秒至數分鐘，例如3秒至120秒，取決於氧化劑以及處理時的溫度。
於替代實施例中，氧化劑116可為去離子水與稀釋氫氟酸以外的水溶液。例如，氧化劑116可為稀釋過氧化氫(hydrogen peroxide；H2O2)。再又其他實施例中，氧化劑116可為氣體氧化劑，例如氧氣。
第2D圖為操作16完成後之元件100。介電層114 之上部分114A經氧化劑116處理，而介電層114之下部分114B未經處理或輕微地處理。上部分114A(亦可稱為處理部分114A)相對於下部分114B(亦可稱為未處理部分114B)具有較高之硬度。於部分實施例中，處理部分114A之硬度約為未處理部分114B之硬度的1.1倍至1.2倍。此外，處理部分114A相較於未處理部分114B具有較高薄膜密度。處理部分114A與未處理部分114B之間有一個虛構的邊界S114A。實際上，介電層114之硬度(或薄膜密度)是從頂表面往基板102的方向逐漸改變的。因此，硬度在邊界S114A之間並沒有突然地改變。在一範例中，介電層114含有矽及氧，處理部分114A相較於未處理部分114B具有較高成分之矽氧鍵結。於本實施例中，操作16之溫度、氧化劑濃度、處理時間經調控，使得邊界S114A低於凸出部104之頂表面S104。處理部分114A提供了充足的薄膜硬度，以減少化學機械研磨之刮痕缺陷。
第1圖之方法10的操作18，在處理部分114A上沉積另一介電層118。請參照第2E圖，介電層118相較於未經操作16處理之介電層114具有較高之硬度。例如，介電層118之硬度為未經處理之介電層114之硬度的1.1倍至1.5倍。這樣的配置可以滿足兩層薄膜厚度之需求，以及後續化學機械研磨製程之低蝕刻抗性。於一實施例中，介電層118之硬度甚至可高於處理部分114A。應了解，處理部分114A與介電層118之間的附著力優於原本未經處理之介電層114與介電層118之間的附著力。
於一實施例中，介電層118適合的材料包含四乙 氧基矽烷氧化物(tetraethyl orthosilicate oxide)、未摻雜之矽酸鹽玻璃(un-doped silicate glass；USG)，或經摻雜之二氧化矽，如熔融矽玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻雜硼之矽玻璃、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)，其他含氧或含矽之低密度介電材料，及其他適合之介電材料。於一實施例中，介電層118的沉積可使用流動式化學氣相沉積。或者，介電層118之沉積可使用化學氣相沉積、物理氣相沉積、旋塗，或其他適合之沉積技術。
第1圖之方法10的操作20，執行化學機械研磨製程120以開槽介電層118及介電層114，如第2F圖所示。化學機械研磨製程使用適合之化學機械研磨製程消耗品，例如研磨片(polishing pad)、研磨液(slurry)、調節器(conditioner)，調控於開槽介電層118及介電層114之材料。例如，研磨片可為硬質研磨片或軟質研磨片，且可具有孔隙或凹槽。研磨液可包含硝酸鐵(ferric nitrate)、過氧化物(peroxide)、碘酸鉀(potassium iodate)、氨、二氧化矽(silica)、氧化鋁(alumina)，或其他研磨液材料。研磨液可進一步含有研磨劑(abrasive)、酸鹼調節劑(pH adjustor)，及一個或多個添加物，如氧化劑(oxidizing agent)、錯合劑(complexing agent)、腐蝕抑制劑(corrosion inhibitor)，及分散劑(dispersion agent)。於一實施例中，介電層118及介電層114含有二氧化矽，且化學機械研磨製程120使用二氧化鈰(CeO2)基之研磨液。化學機械研磨製程120完全移除介電層118並部 分移除介電層114藉此曝露下方部分，以用於後續之製程，如第2G圖所示。於一實施例中，化學機械研磨製程120包含第一階段及第二階段。在第一階段中，應用較高的下壓力(down-force)以完全移除介電層118並部分移除介電層114。在第二階段中，應用較弱的下壓力以精確地控制介電層114剩餘部分的厚度。由於經過氧化處理，化學機械研磨製程的在介電層114中所造成的刮痕缺陷大幅降低。於部分範例中，化學機械研磨製程之刮痕缺陷的降低幅度為50%至75%。
第1圖之方法10的操作22，執行更多步驟以完成最終之鰭式場效電晶體元件。於一案例中，操作22將半導體鰭106取代為一個或多個磊晶生長之半導體層。此案例進一步而言，操作22透過一個或多個蝕刻製程，移除了介電硬質遮罩層108並部分移除半導體鰭106，藉此形成開口。接著，操作22在開口內磊晶生長半導體層。於另一範例中，操作22開槽介電層114以暴露部分半導體鰭106。接著，操作22在半導體鰭106上形成閘電極、源/汲極特徵、接觸點等等，以形成鰭式場效電晶體。
第3圖為本揭露之部分實施例之使用閘極取代製程製造半導體元件200之方法50的流程圖。方法50可視為方法10的一種實施例。方法50在下方搭配第4A圖至第4G圖作詳細的描述。第4A圖為半導體元件200的局部透視圖，而第4B至4G圖為沿著第4A圖之1-1線所截取之局部截面圖。
第3圖之方法50的操作12A，提供一前置物，其中前置物亦可稱為元件200，包含基板202以及多個位於基板 202上之凸出部208。參照第4A圖，凸出部208為虛設閘極結構(dummy gate structure)，用於閘極取代製程。因此在後續討論中，凸出部208亦稱為虛設閘極208。虛設閘極208由溝槽230分隔。元件200更包含位於基板202上方之鰭204，以及位於基板202上方以及鰭204之間的隔離結構206。於一實施例中，基板202、鰭204，及隔離結構206分別類似於第2G圖之基板102、鰭106，以及介電層114。為了簡化之目的，這些特徵的細節將不再贅述。
參照第4B圖，虛設閘極208分別包含氧化層222、閘電極層224、硬質遮罩層226，及封端層228。氧化層222可包含介電材料如二氧化矽。閘電極層224可為單層或多層結構。於一實施例中，閘電極層224包含多晶矽。於一實施例中，硬質遮罩層226包含氮化矽，而封端層228包含二氧化矽。氧化層222、閘電極層224、硬質遮罩層226，及封端層228皆可由化學氧化、熱氧化、原子層沉積、化學氣相沉積、低壓化學氣相沉積、電漿輔助化學氣相沉積，及/或其他適合之方法形成。於部分實施例中，虛設閘極208被閘極間隔層(未圖示)包圍。虛設閘極208與下方之鰭204的接合處為通道區212。於本實施例中，兩個虛設閘極208共用一個源/汲極區210。於替代實施例中，兩個虛設閘極208並不共用源/汲極區210。溝槽230在Y方向(亦為鰭式場效電晶體通道長度之方向)具有寬度W230，在Z方向具有高度H230。於一實施例中，溝槽230之深寬比(H230/W230)較大。
第3圖之方法50的操作14A，在虛設閘極208上方 沉積介電層234並填補溝槽230。請參照第4C圖，於本實施例中，在沉積介電層234之前，先在鰭204以及虛設閘極208上方形成蝕刻停止層232(etch stop layer；ESL)。蝕刻停止層232可包含氮化矽(SiN)、氮碳化矽(SiCN)、碳氮氧化矽(SiCON)，或其他適合之材料，且可使用化學氣相沉積、物理氣相沉積、原子層沉積，或其他適合之方法形成。於本實施例中，介電層234使用包含有矽及氧之低密度介電材料以適當地填補溝槽230。此外，介電層234使用流式化學氣相沉積形成。介電層234的材料以及沉積方法皆與第1圖之操作14所述之介電層114類似。於部分範例中，介電層234的硬度無法滿足後續之製程。於本實施例中，介電層234使用氧化劑進行處理，以增加硬度，詳細內容將在後續討論。
第3圖之方法50的操作16，使用氧化劑236處理介電層234。如第4D圖所示，氧化劑236在許多方面皆與氧化劑116類似。為了簡化之目的，氧化劑236之部分細節將省略。於部分實施例中，氧化劑236為水性氧化劑，如去離子水或稀釋氫氟酸。操作16在控制溫度的條件下執行。特別地，操作16在低於攝氏100度下執行，如攝氏15度至攝氏90度間。如此一來，介電層234之上部分234經氧化，使得介電層234之上部分234A(亦可稱為處理部分234A)相對於未經氧化之下部分234B(亦可稱為未處理部分234B)具有較高之硬度。於部分實施例中，處理部分234A之硬度約為未處理部分234B之硬度的1.1倍至1.2倍。此外，處理部分234A相較於未處理部分234B具有較高薄膜密度。於本實施例中，上部分234A延伸至虛設 閘極208的頂表面之下方。
第3圖之方法50的操作18，在處理部分234A上沉積另一介電層238。介電層238相較於未經處理之介電層234具有較高之硬度。例如，介電層238度為未經處理之介電層234硬度的1.1倍至1.5倍。介電層238的材料以及沉積方法皆與第2E圖之介電層118類似。由於經過處理，介電層238與介電層234之間的附著力增加。
第3圖之方法50的操作20，執行化學機械研磨製程240以開槽介電層238及234，如第4F圖所示。化學機械研磨製程240在許多方面實質上相同於化學機械研磨製程120(第2F圖所示)。由於在操作16中執行的處理，介電層234(特別是處理部分234A)有助於降低化學機械研磨製程240所造成的刮痕缺陷。
第3圖之方法50的操作22A，執行更多步驟以完成最終之鰭式場效電晶體元件。於本實施例中，操作22A執行不同蝕刻、沉積，以及平坦化製程以取代虛設閘極208成為最終閘極242，如第4G圖所示。例如，操作22A可藉由多個蝕刻步驟移除氧化層222、閘電極層224、硬質遮罩層226，及封端層228，並形成開口。接著，操作22A在開口內沉積最終閘極242並執行化學機械研磨製程以平坦化元件200之頂表面。最終閘極242可包含內介面層、閘極介電層(如高介電常數閘極介電層)、功函數金屬層，及金屬填充層。最終閘極242之各層可透過化學氧化、熱氧化、原子層沉積、化學氣相沉積、電鍍，及/或其他適合之方法形成。
雖不欲進行限制，然本揭露之一個或多實施例對半導體元件及其製造方法提供了諸多優點。例如，本揭露之部分實施例提供強化介電層之方法，藉以降低化學機械研磨製程所產生之刮痕缺陷。經強化之介電層亦與其他層之間提供了較佳附著力。
本揭露之一實施例為半導體元件之製造方法。提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。在凸出部上沉積第一介電層並填補溝槽，第一介電層具有第一硬度。使用氧化劑處理第一介電層。對第一介電層執行化學機械研磨製程。
本揭露之另一實施例為半導體元件之製造方法。提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。在凸出部上沉積第一二氧化矽層並填補溝槽，第一二氧化矽層具有第一硬度。使用氧化劑處理第一二氧化矽層，使得第一二氧化矽層具有處理部分以及未處理部分，其中處理部分位於未處理部分上方，且第一二氧化矽層之處理部分具有大於第一硬度之第二硬度。沉積第二二氧化矽層於第一二氧化矽層之處理部分上，其中第二二氧化矽層具有大於第一硬度之第三硬度。對第二二氧化矽層及第一二氧化矽層執行化學機械研磨製程。
本揭露之又一實施例為半導體元件之製造方法。提供一前置物，具有基板以及位於基板上之複數個凸出部，凸出部之間安插有複數個溝槽。在凸出部上沉積第一二氧化矽層並填補溝槽，第一二氧化矽層具有第一硬度。在低於攝氏100 度下，使用水性氧化劑處理第一二氧化矽層，使得第一二氧化矽層具有處理部分，其中處理部分具有大於第一硬度之第二硬度；沉積第二二氧化矽層於處理部分上，其中第二二氧化矽層具有大於第一硬度之第三硬度。對第二二氧化矽層及第一二氧化矽層執行化學機械研磨製程。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。
100‧‧‧元件
102‧‧‧基板
104‧‧‧凸出部
106‧‧‧鰭
108‧‧‧硬質遮罩層
112‧‧‧通道區
114A‧‧‧上部分/處理部分
114B‧‧‧下部分/未處理部分
S114A‧‧‧邊界

Claims (10)

  1. 一種半導體元件之製造方法，包含：提供一前置物，具有一基板以及位於該基板上之複數個凸出部，該些凸出部之間安插有複數個溝槽；沉積一第一介電層於在該些凸出部上並填補該些溝槽，該第一介電層具有一第一硬度；使用一氧化劑處理該第一介電層；以及對該第一介電層執行化學機械研磨製程。
  2. 如請求項1所述之方法，其中該第一介電層之一處理部分延伸至該些凸出部之一頂表面下方。
  3. 如請求項1所述之方法，其中該氧化劑為去離子水或氫氟酸。
  4. 如請求項1所述之方法，更包含在使用該氧化劑處理該第一介電層之後以及執行化學機械研磨製程之前：在該第一介電層上沉積一第二介電層，其中該第二介電層具有高於該第一硬度之一第二硬度，其中亦對該第二介電層執行化學機械研磨製程。
  5. 如請求項4所述之方法，其中該第一介電層與該第二介電層包含二氧化矽。
  6. 如請求項1所述之方法，其中該些凸出部包含複數個半導體鰭及複數個閘極結構。
  7. 一種半導體元件之製造方法，包含：提供一前置物，具有一基板以及位於該基板上之複數個凸出部，該些凸出部之間安插有複數個溝槽；沉積一第一二氧化矽層於該些凸出部上並填補該些溝槽，該第一二氧化矽層具有一第一硬度；使用一氧化劑處理該第一二氧化矽層，使得該第一二氧化矽層具有一處理部分以及一未處理部分，其中該處理部分位於該未處理部分上方，且該第一二氧化矽層之該處理部分具有大於該第一硬度之一第二硬度；沉積一第二二氧化矽層於該第一二氧化矽層之該處理部分上，其中該第二二氧化矽層具有大於該第一硬度之一第三硬度；以及對該第二二氧化矽層及該第一二氧化矽層執行化學機械研磨製程。
  8. 如請求項7所述之方法，其中該氧化劑為去離子水或氫氟酸。
  9. 一種半導體元件之製造方法，包含：提供一前置物，具有一基板以及位於該基板上之複數個凸出部，該些凸出部之間安插有複數個溝槽；沉積一第一二氧化矽層於該些凸出部上並填補該些溝 槽，該第一二氧化矽層具有一第一硬度；在低於攝氏100度下，使用水性之一氧化劑處理該第一二氧化矽層，使得該第一二氧化矽層具有一處理部分，其中該處理部分具有大於該第一硬度之一第二硬度；沉積一第二二氧化矽層於該處理部分上，其中該第二二氧化矽層具有大於該第一硬度之一第三硬度；以及對該第二二氧化矽層及該第一二氧化矽層執行化學機械研磨製程。
  10. 如請求項9所述之方法，其中該氧化劑為去離子水及稀釋氫氟酸之其中一者。
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