TW201725614A - 鰭式場效電晶體元件的接觸結構 - Google Patents

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Abstract

揭露接觸結構、鰭式場效電晶體元件及其形成方法。一種接觸結構包括源極/汲極區、罩幕層、接觸件以及遮蔽圖案。所述源極/汲極區位於兩個閘堆疊之間。罩幕層位於所述閘堆疊上方且具有對應所述源極/汲極區的開口。所述接觸件電性連接至所述源極/汲極區、穿過所述罩幕層的所述開口，且突出於所述罩幕層的上方和下方。所述遮蔽圖案位於所述罩幕層與所述接觸件之間且與所述罩幕層實體接觸。

Description

鰭式場效電晶體元件的接觸結構
本發明實施例是關於接觸結構、鰭式場效電晶體元件及其形成方法。
半導體積體電路（IC）產業經歷了快速的成長。在IC材料和設計技術方面的技術精進使IC有世代的演進，相較於前一世代，下一世代的IC體積更小且電路更為複雜。在積體電路進化的過程中，功能密度（亦即，每晶片面積的內連元件的數量）不斷地增加，而幾何尺寸（即，可使用製造過程所產生的最小組件或線）不斷地縮小。這樣的按比例縮小製程通常通過提高生產效率以及降低相關成本來提供益處。
這種按比例縮小增加了處理和製造IC的複雜性，並且為了實現這些進步，需要IC處理和製造中的類似發展。舉例來說，引進例如鰭式場效電晶體的三維電晶體來代替平面電晶體。儘管現有的鰭式場效電晶體元件及其形成方法對於它們的預期目的通常已經足夠，然而它們不是在所有方面都令人完全滿意。
根據本發明的一些實施例，一種鰭式場效電晶體元件的接觸結構（contact structure）包括源極/汲極區、罩幕層（mask layer）、接觸件（connector）以及遮蔽圖案（shielding pattern）。所述源極/汲極區位於兩個閘堆疊（gate stacks）之間。罩幕層位於所述閘堆疊上方且具有對應所述源極/汲極區的開口。所述接觸件電性連接至所述源極/汲極區、穿過所述罩幕層的所述開口，且突出於所述罩幕層的上方和下方。所述遮蔽圖案位於所述罩幕層與所述接觸件之間且與所述罩幕層實體接觸（physical contact）。
以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的組件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的構件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一構件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地做出解釋。
圖1A至圖1E為根據一些實施例所繪示的鰭式場效電晶體元件的形成方法的剖面示意圖。
請參照圖1A，提供具有一或多個鰭102的基底100。在一些實施例中，基底100包括含矽基底、絕緣體上矽（SOI）基底、矽鍺（SiGe）基底，或由其他合適的半導體材料所形成的基底。取決於設計需求，基底100為P型基底或N型基底且可具有位於其中的摻雜區。摻雜區可配置為用於N型鰭式場效電晶體元件或P型鰭式場效電晶體元件。在一些實施例中，基底100具有形成於其上的隔離層。具體而言，隔離層覆蓋鰭102的下部，裸露出鰭102的上部。在一些實施例中，隔離層為淺溝渠隔離（STI）結構。
在一些實施例中，基底100具有形成於其上的至少兩個閘堆疊111、形成於閘堆疊111的側壁上的間隙壁104、形成於其中的源極/汲極區106，以及形成於閘堆疊111側邊與位於源極/汲極區106上方的第一介電層108。
在一些實施例中，圖1A的中間結構的形成方法包括：形成橫跨鰭102的兩個虛設閘堆疊；於虛設閘堆疊的側壁上形成間隙壁104；於各鰭102的兩側處形成源極/汲極區106；於虛設閘堆疊的側邊與源極/汲極區106上方形成第一介電層108；以及用閘堆疊111置換虛設閘堆疊。
在替代性實施例中，圖1A的中間結構的形成方法包括：形成橫跨鰭102的至少兩個閘堆疊111；於閘堆疊111的側壁上形成間隙壁104；於各鰭102的兩側處形成源極/汲極區106；以及於閘堆疊111的側邊與源極/汲極區106上方形成第一介電層108。
在一些實施例中，各閘堆疊111包括閘介電層110以及位於閘介電層110上的閘極112。在一些實施例中，閘堆疊111的延伸方向不同於（例如，垂直於）鰭102的延伸方向。
在一些實施例中，閘極112包括含金屬閘極或置換閘極（replacement gates）。含金屬閘極包括金屬，例如TiN、TaC、TaN、TaSiN、HfN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN或類似材料。當本發明實施例的元件為N型鰭式場效電晶體元件時，閘極112包括N型功函數金屬材料。當本發明實施例的元件為P型鰭式場效電晶體元件時，閘極112包括P型功函數金屬材料。在替代性實施例中，閘極112為含矽閘極。含矽閘極包括非晶矽、多晶矽或其組合。
在一些實施例中，各閘介電層110包括介電常數大於約10的高k材料。在一些實施例中，高k材料包括金屬氧化物，例如ZrO2 、Gd2 O3 、HfO2 、BaTiO3 、Al2 O3 、LaO2 、TiO2 、Ta2 O5 、Y2 O3 、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其組合或合適的材料。在替代性實施例中，閘介電層110可視情況包括矽酸鹽（silicate），例如HfSiO、LaSiO、AlSiO、其組合或合適的材料。
在一些實施例中，各閘介電層110圍繞對應的閘極112的側壁與底部以及各鰭102的頂部與側壁，如圖1A所示。在替代性實施例中，各閘介電層110僅形成於對應的閘極112的底部與基底100之間。在一些實施例中，如氧化矽層的介面層（interfacial layer）形成於閘介電層110與各鰭102之間。
在一些實施例中，間隙壁104包括含氮介電材料、含碳介電材料或兩者，且間隙壁104的介電常數小於約10、或甚至小於約5。在一些實施例中，間隙壁104包括SiN、SiCN、SiOCN、SiOR（其中R為烷基，例如CH3 ，C2 H5 或C3 H7 ）、SiC、SiOC、SiON、其組合或類似材料。在一些實施例中，間隙壁104的形成方法包括於基底100上形成間隙壁材料層，以及通過非等向性蝕刻製程以部分移除間隙壁材料層。
在一些實施例中，於各閘堆疊111兩側形成兩個源極/汲極區106，且源極/汲極區106中的一者位於相鄰閘堆疊111之間。在一些實施例中，源極/汲極區106包括用於P型鰭式場效電晶體元件的矽鍺（SiGe）。在替代性實施例中，源極/汲極區106包括用於N型鰭式場效電晶體元件的碳化矽（SiC）、磷化矽（SiP），SiCP或SiC/SiP多層結構。在一些實施例中，有需要時，源極/汲極區106可視情況植入N型摻質或P型摻質。在一些實施例中，於相同側的相鄰源極/汲極區106彼此分開。在替代性實施例中，於相同側的相鄰源極/汲極區106彼此相連。於形成源極/汲極區106之後，可通過矽化（siliciding）源極/汲極區106的上部以形成矽化物區。
在一些實施例中，第一介電層108包括：氮化物，例如氮化矽；氧化物，例如氧化矽、摻磷矽酸鹽玻璃（PSG）、摻硼矽酸鹽玻璃（BSG）、摻硼磷矽酸鹽玻璃（BPSG）；其組合或類似材料。在一些實施例中，第一介電層108的頂表面實質上齊平於閘極112的頂表面。在一些實施例中，於形成源極/汲極區106的步驟之後以及形成第一介電層108的步驟之前，形成接觸蝕刻終止層（contact etch stop layer；CESL），且CESL包括SiN、SiC或類似材料。
請參照圖1B，於閘堆疊111上方形成罩幕層114。在一些實施例中，罩幕層114配置為保護閘極112免於後續接觸孔（contact hole）定義步驟期間的損傷。在一些實施例中，罩幕層114作為閘極保護層，因此，各閘堆疊111中不需包括習知的頂蓋層（cap layer）或硬罩幕層（hard mask layer）。在一些實施例中，於閘堆疊111及第一介電層108上毯覆式形成（blanket-formed）罩幕層114。具體而言，罩幕層114形成為與閘極112、間隙壁104及第一介電層108實體接觸。在一些實施例中，罩幕層114與閘介電層110實體接觸，如圖1B所示。在替代性實施例中，罩幕層114未與閘介電層110實體接觸。在一些實施例中，罩幕層114包括SiN、SiC、SiCN、SiON、SiCON、其組合或類似材料，且由合適的製程技術所形成，例如化學氣相沉積（CVD）、電漿增強CVD（PECVD）、原子層沉積（ALD）、遠端電漿ALD（RPALD）、電漿增強ALD（PEALD）、其組合或類似方法。在一些實施例中，罩幕層114的厚度為約5埃至100埃。
接著，於罩幕層114上方形成第二介電層116。在一些實施例中，於罩幕層114上毯覆式形成第二介電層116。在一些實施例中，第二介電層116與第一介電層108包括相同的材料。在替代性實施例中，第二介電層116與第一介電層108由不同的材料所製成。在一些實施例中，第二介電層116包括：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、BSG、BPSG；其組合或類似材料，且由合適的製程技術所形成，例如旋塗法、CVD、可流動式CVD（flowable CVD）、PECVD、ALD、其組合或類似方法。
請參照圖1C，圖案化或部分移除第二介電層116、罩幕層114及第一介電層108，以形成分別對應源極/汲極區106的開口117（或稱為“接觸孔”）。在一些實施例中，圖案化步驟包括進行蝕刻製程。在一些實施例中，各開口117穿過第二介電層116、罩幕層114及第一介電層108並裸露出對應的源極/汲極區106。本文中，圖案化第二介電層、圖案化罩幕層及圖案化第一介電層分別稱為第二介電層116a、罩幕層114a及第一介電層108a。在一些實施例中，開口117具有傾斜側壁，如圖1C所示。在替代性實施例中，至少一些開口117具有實質上垂直側壁。在一些實施例中，開口117的深寬比（aspect ratio）大於約3、大於約10、大於約15或甚至大於約20。在一些實施例中，開口117具有實質上相同的尺寸。在替代性實施例中，開口117的尺寸可不同。此外，開口117的形狀可為圓形、橢圓形、方形、長方形、條形、多邊形、或任何所需形狀。
在一些實施例中，於形成第二介電層116之後，於第二介電層116上形成具有多個開口的硬罩幕層。在一些實施例中，硬罩幕層的開口對應於後續形成的接觸孔的所要位置。在一些實施例中，硬罩幕層包括光阻材料、介電材料或其組合，且由CVD、ALD、旋塗法、其組合或類似方法所形成。接著，使用硬罩幕層作為蝕刻罩幕，移除部分第二介電層116、部分罩幕層114及部分第一介電層108。
從另一觀點來看，於圖1C的圖案化步驟之後，第二介電層116a及罩幕層114a中的每一者形成為具有多個開口117或網眼（mesh holes）位於其中的網狀結構（mesh structure），且第一介電層108a形成為圍繞閘堆疊111且覆蓋部分源極/汲極區106。
請繼續參照圖1C，於開口117的側壁與底部上保形地形成遮蔽層118。具體而言，遮蔽層118沿著開口117的側壁形成於第二介電層116上方。在一些實施例中，遮蔽層118形成為與第二介電層116a、罩幕層114a、第一介電層108a及源極/汲極區106實體接觸。在一些實施例中，遮蔽層118與罩幕層114a包括相同的材料。在替代性實施例中，遮蔽層118與罩幕層114a由不同的材料所製成。在一些實施例中，遮蔽層118包括SiN、SiC、SiCN、SiON、SiCON、其組合或類似材料，且由合適的沉積技術所形成，例如CVD、PECVD、ALD、RPALD、PEALD、其組合或類似方法。在一些實施例中，遮蔽層118的厚度為約5埃至100埃。
請參照圖1D，部分移除遮蔽層118以於開口117中分別形成遮蔽圖案118a。在一些實施例中，通過非等向性蝕刻製程移除部分遮蔽層118，且剩餘的遮蔽層形成遮蔽圖案118a，遮蔽圖案118a中的每一者形成為沿著開口117的側壁的間隙壁形式（spacer form）。本文中，遮蔽圖案118有時稱為“遮蔽間隙壁（shielding spacer）”。在一些實施例中，從另一觀點來看，各遮蔽圖案118a形成為環狀並裸露出對應的源極/汲極區106。
請參照圖1E，於開口117中形成接觸件124。在一些實施例中，接觸件124意欲代表電性連接至源極/汲極區106的任何形式的導電材料及結構。在一些實施例中，接觸件124包括金屬，例如鎢、銅、其合金或任何具有合適的阻值與填隙能力的金屬材料。在一些實施例中，於形成遮蔽圖案118a之後，於基底100上形成金屬材料層，且金屬材料層填入開口117中。金屬材料層由濺鍍、CVD、電鍍（electrochemical plating；ECP）、其組合或類似方法所形成。接著，進行如CMP的平坦化步驟，移除部分金屬材料層直到裸露出第二介電層116a的頂面。在一些實施例中，接觸件124的頂面與第二介電層116a的頂面實質上共平面。由此形成鰭式場效電晶體元件10。
在一些實施例中，各接觸件124堆疊於對應的源極/汲極區106上，而遮蔽圖案118a圍繞接觸件124且位於接觸件124與各相鄰的閘堆疊111之間。此外，遮蔽圖案118a與罩幕層114a彼此接觸，一起形成保護結構120，以避免接觸件124接觸閘堆疊111的閘極112。換句話說，接觸件124與閘極112通過本發明實施例的保護結構120而彼此絕緣，以避免接觸件124與閘極112之間不想要的電性連接。以此方式，可加寬製作接觸件124的製程裕度，且元件的可靠度因而改良。
具體而言，由於開口117或接觸孔的高深寬比，用於定義接觸孔的步驟的製程裕度相當窄。在一些實施例中，當過蝕刻及/或對準偏差發生時，開口117的位置偏移及/或開口117的形狀變形，且因此，閘極112的部分或邊角（corner）裸露出來，如圖2所示。然而，在本發明實施例中，接觸件124與閘極112之間不會發生短路。具體而言，罩幕層114a覆蓋閘極112的頂面且遮蔽圖案118a’覆蓋閘極112的裸露出的邊角，因此接觸件124完全絕緣於閘極112。
在上述實施例中，是以遮蔽圖案118a覆蓋開口117的全部側壁為例來說明，但並不用以解釋為限定本發明實施例。
圖3A至圖3E為根據替代性實施例所繪示的鰭式場效電晶體元件的形成方法的剖面示意圖。圖1A至圖1E的方法類似於圖3A至圖3E的方法，其不同處在於：於圖3A至圖3E的方法中，遮蔽圖案118b形成為僅覆蓋開口117的部分側壁。兩者之間的差異處將說明於下，相同處則不再贅述。
請參照圖3A，提供圖1B的中間結構。接著，圖案化或部分移除第二介電層116、罩幕層114及第一介電層108，以形成分別對應於源極/汲極區106的開口117，如圖3B所示。在一些實施例中，圖案化步驟包括進行蝕刻製程。在一些實施例中，各開口117穿過第二介電層116及罩幕層114並裸露出第一介電層108。在一些實施例中，各開口117更延伸至部分第一介電層108中。本文中，圖案化第二介電層、圖案化罩幕層及圖案化第一介電層分別稱為第二介電層116a、罩幕層114a及第一介電層108b。
請繼續參照圖3B，於開口117的側壁與底部上保形地形成遮蔽層118。在一些實施例中，遮蔽層118形成為與第二介電層116a、罩幕層114a及第一介電層108b實體接觸，但未與源極/汲極區106接觸。
請參照圖3C，部分移除遮蔽層118以於開口117中分別形成遮蔽圖案118b。在一些實施例中，通過非等向性蝕刻製程移除部分遮蔽層118，且剩餘的遮蔽層形成遮蔽圖案118b，其中作為間隙壁的遮蔽圖案118b分別位於開口117的側壁上。在一些實施例中，從另一觀點來看，各遮蔽圖案118b形成為環狀並裸露出部分第一介電層108b。
請參照圖3D，使用遮蔽圖案118b及第二介電層116a作為蝕刻罩幕，加深開口117，直到開口117裸露出源極/汲極區106。上述加深步驟稱為自對準蝕刻製程。
在一些實施例中，執行多步驟蝕刻製程（例如，圖3C至圖3D的步驟）以形成接觸窗開口，且此種多步驟蝕刻製程有利於以較佳的蝕刻控制形成高深寬比的開口，且因此得到改良的開口輪廓。
請參照圖3E，於開口117中形成接觸件124，且接觸件124電性連接至源極/汲極區106。由此形成鰭式場效電晶體元件20。
圖1A至圖1E以及圖3A至圖3E的上述製程步驟可參照圖4的流程圖精簡說明如下。
在步驟200，提供基底100，基底100具有形成於其上的閘堆疊111、形成於其中的源極/汲極區106，以及形成於閘堆疊111側邊與位於源極/汲極區106上方的第一介電層108，如圖1A及圖3A所示。在步驟202，於閘堆疊111上方形成罩幕層114，如圖1B及圖3A所示。在步驟204，於罩幕層114上方形成第二介電層116，如圖1B及圖3A所示。在步驟206，部分移除第二介電層116、罩幕層114以及第一介電層108，以形成對應於源極/汲極區106的開口117，如圖1C及圖3B所示。在一些實施例中，圖1C中所形成的開口117穿過第二介電層116、罩幕層114以及第一介電層108並裸露出源極/汲極區106。在替代性實施例中，圖3B中所形成的開口117穿過第二介電層116以及罩幕層114並延伸至部分第一介電層108b中。在步驟208，於開口117的側壁與底部上保形地形成遮蔽層118，如圖1C及圖3B所示。在步驟210，部分移除遮蔽層118以形成位於開口117的側壁上的遮蔽圖案118a/118b，如圖1D及圖3C所示。在步驟212，可視情況，使用遮蔽圖案118b作為蝕刻罩幕以加深開口117，直到開口117裸露出源極/汲極區106，如圖3D所示。在步驟214，於開口117中形成接觸件124，如圖1E以及圖3E所示。
將參照圖1E、圖2、圖3E、圖5及圖6描述本發明實施例的鰭式場效電晶體元件的結構。
在一些實施例中，鰭式場效電晶體元件10/10’/20包括基底100、至少兩個閘堆疊111、間隙壁104、源極/汲極區106、第一介電層108a/108b以及接觸件124。基底100具有至少一鰭102。各閘堆疊111包括閘極112且橫跨至少一鰭102。源極/汲極區106位於閘堆疊111側邊。在一些實施例中，源極/汲極區106位於閘堆疊111之間的基底100中。接觸件124位於源極/汲極區106上方。間隙壁104位於閘堆疊111的側壁上，且各間隙壁104位於接觸件124與對應的閘堆疊111之間。第一介電層108a/108b位於接觸件124與間隙壁104之間。
請注意，在本發明實施例中，鰭式場效電晶體元件10/10’/20更包括保護結構120/120’/121，且保護結構120/120’/121包括彼此接觸的罩幕層114與遮蔽圖案118a/118a’/118b。
遮蔽圖案118a/118a’/118b圍繞接觸件124的至少部分側壁。在一些實施例中，遮蔽圖案118a/118a’圍繞接觸件124的全部側壁，如圖1E、圖2及圖5所示。具體而言，遮蔽圖案118a/118a’與源極/汲極區106實體接觸。在替代性實施例中，遮蔽圖案118b圍繞接觸件124的上側壁，如圖3E及圖6所示。具體而言，遮蔽圖案118b未與源極/汲極區106實體接觸。在一些實施例中，遮蔽圖案118a完全絕緣於閘堆疊111中的閘極112，如圖1E及圖3E所示。在替代性實施例中，遮蔽圖案118a’與閘堆疊111中的至少一閘極112實體接觸，如圖2所示。
罩幕層114a從遮蔽圖案118a/118a’/118b的中部（middle）或腰部（waist）延伸。在一些實施例中，遮蔽圖案118a/118a’/118b的中部是指位於遮蔽圖案118a/118a’/118b頂部與底部之間的部分。在一些實施例中，罩幕層114a在水平方向上從遮蔽圖案118a/118a’/118b的中部向外延伸。此外，罩幕層114a與閘堆疊111的閘極112實體接觸。在一些實施例中，罩幕層114a不僅覆蓋閘極112的頂面，更覆蓋間隙壁104的頂面及/或第一介電層108a/108b的頂面。
在一些實施例中，罩幕層114a以及遮蔽圖案118a/118a’/118b中的每一者包括SiN、SiC、SiCN、SiON、SiCON或其組合。在一些實施例中，罩幕層114與遮蔽圖案118a/118a’/118b包括相同的材料。在一些實施例中，罩幕層114a與遮蔽圖案118a/118a’/118b中的每一者所包括的材料與第一介電層108a/108b或第二介電層116a所包括的材料具有不同的蝕刻選擇比。
在一些實施例中，第一介電層108a/108b位於遮蔽圖案118a/118b與間隙壁104之間。在一些實施例中，第一介電層108a圍繞遮蔽圖案118a的側壁，如圖1E所示。在替代性實施例中，第一介電層108b不僅圍繞遮蔽圖案118b的側壁，更圍繞遮蔽圖案118b的底部，如圖3E所示。
在一些實施例中，鰭式場效電晶體元件10/10’/20更包括第二介電層116a，且第二介電層116a位於罩幕層114a上方且圍繞遮蔽圖案118a/118a’的上側壁。
在一些實施例中，鰭式場效電晶體元件10/10’/20的接觸結構包括源極/汲極區106、罩幕層114a、接觸件124以及遮蔽圖案118a/118a’/118b。源極/汲極區106位於兩個閘堆疊111之間。罩幕層114a位於閘堆疊111上方且具有對應於源極/汲極區106的開口117。接觸件124電性連接至源極/汲極區106、穿過罩幕層114a的開口117，且突出於罩幕層114a的上方和下方。在一些實施例中，當罩幕層114a提供為具有多個分開的開口117位於其中的網狀結構時，多個接觸件124形成為分別穿過開口117。遮蔽圖案118a/118a’/118b位於罩幕層114a與接觸件124之間且與罩幕層114a及接觸件124接觸。
在上述實施例中，本發明實施例的接觸結構應用於鰭式場效電晶體元件。然而，本發明實施例並不以此為限。在替代性實施例中，本發明實施例的接觸結構可依製程需求應用於平面元件。
在上述實施例中，閘介電層、閘極、間隙壁、第一介電層、罩幕層、第二介電層、遮蔽圖案以及接觸件中的每一者均為單一層，其用來說明，並不用來解釋為限定本發明實施例。在一些實施例中，當需要時，所述構件中的至少一者可為多層結構。
基於上述，在一些實施例中，提供一種圍繞接觸結構的強固的保護結構，以避免接觸結構與鄰接閘極之間不想要的電性連接。具體而言，本發明實施例的保護結構包括位於接觸件與鄰接閘極之間的遮蔽圖案，以及位於鄰接閘極上方且與遮蔽圖案接觸的罩幕層。以此方式配置，可得到較寬的微影/蝕刻製程裕度、較小的微影重疊需求、較佳的通道隔離、較大的接觸件至閘極的距離等。因此，習知的金屬閘極損傷不會發生，且因而改良元件的效能及可靠度。
根據本發明的一些實施例，一種鰭式場效電晶體元件的接觸結構包括源極/汲極區、罩幕層、接觸件以及遮蔽圖案。所述源極/汲極區位於兩個閘堆疊之間。罩幕層位於所述閘堆疊上方且具有對應所述源極/汲極區的開口。所述接觸件電性連接至所述源極/汲極區、穿過所述罩幕層的所述開口，且突出於所述罩幕層的上方和下方。所述遮蔽圖案位於所述罩幕層與所述接觸件之間且與所述罩幕層實體接觸。
在上述接觸結構中，所述遮蔽圖案圍繞所述接觸件的上側壁。
在上述接觸結構中，所述遮蔽圖案圍繞所述接觸件的全部側壁。
在上述接觸結構中，所述罩幕層包括SiN、SiC、SiCN、SiON、SiCON或其組合。
在上述接觸結構中，所述遮蔽圖案包括SiN、SiC、SiCN、SiON、SiCON或其組合。
在上述接觸結構中，所述罩幕層以及所述遮蔽圖案包括相同的材料。
在上述接觸結構中，所述罩幕層與所述閘堆疊的閘極實體接觸。
在上述接觸結構中，所述遮蔽圖案與所述閘堆疊中的至少一閘極實體接觸。
在上述接觸結構中，更包括位於所述遮蔽圖案與各所述閘堆疊之間的間隙壁。
根據本發明的一些替代性實施例，一種鰭式場效電晶體元件包括基底、閘堆疊、源極/汲極區、接觸件、遮蔽圖案以及罩幕層。所述基底具有至少一鰭。所述閘堆疊包括橫跨所述至少一鰭的閘極。所述源極/汲極區位於所述閘堆疊側邊。所述接觸件位於所述源極/汲極區上方。所述遮蔽圖案圍繞所述接觸件的至少部分側壁。所述罩幕層從所述遮蔽圖案的中部延伸且與所述閘極實體接觸。
在上述鰭式場效電晶體元件中，所述遮蔽圖案圍繞所述接觸件的上側壁。
在上述鰭式場效電晶體元件中，所述遮蔽圖案圍繞所述接觸件的全部側壁。
在上述鰭式場效電晶體元件中，所述罩幕層包括SiN、SiC、SiCN、SiON、SiCON或其組合。
在上述鰭式場效電晶體元件中，所述遮蔽圖案包括SiN、SiC、SiCN、SiON、SiCON或其組合。
在上述鰭式場效電晶體元件中，更包括位於所述閘堆疊與所述遮蔽圖案之間的間隙壁。
在上述鰭式場效電晶體元件中，更包括位於所述間隙壁與所述遮蔽圖案之間的介電層。
根據本發明的另一些替代性實施例，一種鰭式場效電晶體元件的形成方法包括以下步驟。提供基底，所述基底具有形成於其上的閘堆疊、形成於其中的源極/汲極區、以及形成於所述閘堆疊側邊與位於所述源極/汲極區上方的第一介電層。於所述閘堆疊上方形成罩幕層。於所述罩幕層上方形成第二介電層。部分移除所述第二介電層、所述罩幕層以及所述第一介電層，以形成對應於所述源極/汲極區的開口。於所述開口側壁與底部上形成遮蔽層。部分移除所述遮蔽層以形成位於所述開口的所述側壁上的遮蔽圖案。於所述開口中形成接觸件。
上述形成方法中，所述開口穿過所述第二介電層、所述罩幕層以及所述第一介電層並裸露出所述源極/汲極區。
上述形成方法中，所述開口穿過所述第二介電層以及所述罩幕層並裸露出所述第一介電層。
上述形成方法中，更包括使用所述遮蔽圖案作為蝕刻罩幕，加深所述開口直到所述開口裸露出所述源極/汲極區。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
10、10’、20‧‧‧鰭式場效電晶體元件
100‧‧‧基底
102‧‧‧鰭
104‧‧‧間隙壁
106‧‧‧源極/汲極區
108、108a、108b‧‧‧第一介電層
110‧‧‧閘介電層
111‧‧‧閘堆疊
112‧‧‧閘極
114、114a‧‧‧罩幕層
116、116a‧‧‧第二介電層
117‧‧‧開口
118、118a、118a’、118b‧‧‧遮蔽圖案
120、120’、121‧‧‧保護結構
124‧‧‧接觸件
200、202、204、206、208、210、212、214‧‧‧步驟
當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明實施例的各個方面。請注意，根據產業中的標準實務，各種特徵未按比例繪製。實際上，為了清楚地討論，各種特徵的尺寸可以任意地增大或減小。 圖1A至圖1E為根據一些實施例所繪示的鰭式場效電晶體元件的形成方法的剖面示意圖。 圖2為根據一些實施例所繪示的鰭式場效電晶體元件的剖面示意圖。 圖3A至圖3E為根據替代性實施例所繪示的鰭式場效電晶體元件的形成方法的剖面示意圖。 圖4為根據一些實施例所繪示的鰭式場效電晶體元件的形成方法的流程圖。 圖5為根據一些實施例所繪示的鰭式場效電晶體元件的部分立體圖。 圖6為根據替代性實施例所繪示的鰭式場效電晶體元件的部分立體圖。
10‧‧‧鰭式場效電晶體元件
100‧‧‧基底
102‧‧‧鰭
104‧‧‧間隙壁
106‧‧‧源極/汲極區
108a‧‧‧第一介電層
110‧‧‧閘介電層
111‧‧‧閘堆疊
112‧‧‧閘極
114a‧‧‧罩幕層
116a‧‧‧第二介電層
117‧‧‧開口
118a‧‧‧遮蔽圖案
120‧‧‧保護結構
124‧‧‧接觸件

Claims (1)

  1. 一種鰭式場效電晶體元件的接觸結構，包括： 源極/汲極區，位於兩個閘堆疊之間； 罩幕層，位於所述閘堆疊上方且具有對應所述源極/汲極區的開口； 接觸件，電性連接至所述源極/汲極區、穿過所述罩幕層的所述開口，且突出於所述罩幕層的上方和下方；以及 遮蔽圖案，位於所述罩幕層與所述接觸件之間且與所述罩幕層實體接觸。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032913B2 (en) * 2016-01-08 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures, FinFET devices and methods of forming the same
CN108091570B (zh) * 2016-11-23 2020-09-04 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
FR3059940B1 (fr) * 2016-12-12 2021-03-19 Commissariat Energie Atomique Procede de formation d'un empilement et empilement
KR20190034023A (ko) 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
CN110299320B (zh) * 2018-03-21 2023-11-21 联华电子股份有限公司 半导体装置以及其制作方法
US11195753B2 (en) * 2018-09-18 2021-12-07 International Business Machines Corporation Tiered-profile contact for semiconductor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524592B1 (en) * 2012-08-13 2013-09-03 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and low-k spacers and the resulting devices
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9029226B2 (en) * 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US9059164B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Embedded interlevel dielectric barrier layers for replacement metal gate field effect transistors
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
US9257428B2 (en) * 2014-04-24 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9466491B2 (en) * 2014-05-02 2016-10-11 Globalfoundries Inc. Methods of forming a semiconductor device with a spacer etch block cap and the resulting device
KR102191219B1 (ko) * 2014-05-14 2020-12-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US9502565B2 (en) * 2014-06-27 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Channel strain control for nonplanar compound semiconductor devices
KR102235578B1 (ko) * 2014-11-19 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10032913B2 (en) * 2016-01-08 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures, FinFET devices and methods of forming the same

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