TW201724280A - 半導體元件的製造方法 - Google Patents

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Abstract

一種半導體元件，其包括基板、多個絕緣體、介電層以及多個閘極。基板包括多個溝渠及在多個溝渠之間的半導體鰭片。多個絕緣體配置於多個溝渠內。介電層覆蓋半導體鰭片以及多個絕緣體。多個閘極的長度方向與半導體鰭片的長度方向不同。多個閘極包括至少一第一閘極以及至少一第二閘極，其中半導體鰭片穿過至少一第一閘極，半導體鰭片未穿透至少一第二閘極。第二閘極包括配置於介電層上的加寬部分，以及配置於加寬部分上的頂部分，其中加寬部分的底部寬度大於頂部分的寬度。

Description

半導體元件的製造方法
本發明實施例是有關於一種半導體元件的製造方法。
由於半導體元件的尺寸不斷縮小，三維多閘極結構，例如鰭式場效電晶體（FinFET）已被開發，以取代平面互補金屬氧化物半導體（CMOS）元件。鰭式場效電晶體的結構特徵為矽基鰭片（silicon based fin）從基板的表面垂直延伸，並且閘極會圍繞由鰭片所形成的導電通道，以對通道進一步提供更好的電氣控制。
關於鰭式場效電晶體的閘極置換製程（gate replacement process），擬閘極條由接續形成的金屬閘極所置換。在執行閘極置換製程之前，執行濕式清洗製程，而起因於前述濕式清洗製程的擬閘極條剝離的問題可能導致良率低。
本發明實施例提供一種半導體的製造方法，其包括以下步驟。圖案化基板，以於基板內形成多個溝渠並在多個溝渠之間形成半導體鰭片。於多個溝渠內形成多個絕緣體。形成介電層，以覆蓋半導體鰭片以及多個絕緣體。於介電層上形成第一擬閘極條（dummy gate strip）及第二擬閘極條，第一擬閘極條及第二擬閘極條的長度方向與半導體鰭片的長度方向不同，其中半導體鰭片穿過第一擬閘極條，半導體鰭片未穿透第二擬閘極條，以及第二擬閘極條的底部寬度大於第二擬閘極條的頂部寬度。於第一擬閘極條的側壁上形成一對第一間隙物（spacer），並且於第二擬閘極條的側壁上形成一對第二間隙物。移除第一擬閘極條及第二擬閘極條。於第一間隙物之間形成第一閘極，並且於第二間隙物之間形成第二閘極。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
本發明的實施例描述了半導體元件的示例性製造製程，其中所述半導體元件包括具有不同閘極輪廓的多個鰭式場效電晶體。在本發明的某些實施例中，半導體元件可形成在塊狀矽基板（bulk silicon substrate）上。此外，半導體元件亦可以選擇地形成在絕緣體上矽（silicon-on-insulator，SOI）基板上或者絕緣體上鍺（germanium-on-insulator，GOI）基板上。此外，根據實施例，矽基板可包括其他導電層或其他半導體組件，例如電晶體、二極體或類似物。上述的實施例並不限於此。
參照圖1，其依據本發明的一些實施例繪示出半導體元件的製造方法的流程圖。所述的製造方法至少包括步驟S10、步驟S12、步驟S14、步驟S16、步驟S18、步驟S20及步驟S22。首先，在步驟S10中，提供基板，且接著圖案化基板以形成多個溝渠以及在多個溝渠之間的半導體鰭片。在步驟S12中，於多個溝渠內形成多個絕緣體。前述的絕緣體例如是用以絕緣半導體鰭片的淺溝渠隔離（shallow trench isolation，STI）結構。在步驟S14中，形成介電層以覆蓋半導體鰭片以及多個絕緣體。在步驟S16中，於介電層上形成第一擬閘極條以及第二擬閘極條，其中第一擬閘極條及第二擬閘極條的長度方向與半導體鰭片的長度方向不同，半導體鰭片穿過第一擬閘極條，半導體鰭片未穿透第二擬閘極條，以及第二擬閘極條的底部寬度大於第二擬閘極條的頂部寬度。第一擬閘極條及第二擬閘極條為導體條，諸如多晶矽條。在步驟S18中，於第一擬閘極條的側壁上以及第二擬閘極條的側壁上分別形成一對第一間隙物以及一對第二間隙物。在步驟S20中，移除第一擬閘極條及第二擬閘極條。在步驟S22中，於該對第一間隙物之間以及該對第二間隙物之間分別形成第一閘極以及第二閘極。
如圖1中的步驟S20所述，第一擬閘極條及第二擬閘極條可藉由同一沉積及化學機械研磨（chemical mechanical polish，CMP）製程來形成，以及第一擬閘極條及第二擬閘極條可藉由同一蝕刻製程來移除。同樣地，如圖1中的步驟S22所述，第一閘極以及第二閘極可藉由同一沉積及CMP製程來形成。
圖2A是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S10中，且如圖2A所示，提供基板200。在一實施例中，基板200包括結晶矽基板（例如，晶圓）。基板200可依據設計需求而包括多種摻雜區（例如，p型基板或n型基板）。在一些實施例中，摻雜區可摻雜有p型摻質及/或n型摻質。舉例來說，摻雜區可摻雜有p型摻質，諸如硼或二氟化硼（BF2 ）；而n型摻質，諸如磷或砷；及/或上述的組合。摻雜區可以被配置為n型鰭式場效電晶體、p型鰭式場效電晶體或其組合。在其他實施例中，基板200可由一些其他適合的元素半導體，諸如鑽石或鍺；適合的化合物半導體，諸如砷化鎵、碳化矽、砷化銦、或磷化銦；或者適合的合金半導體，諸如矽鍺碳（silicon germanium carbide，SiGeC）、磷化砷鎵（gallium arsenic phosphide）或磷化銦鎵（gallium indium phosphide）所組成。
在一實施例中，於基板200上依序形成接墊層（pad layer）202a和遮罩層202b。接墊層202a可以是（例如）藉由熱氧化製程所形成的氧化矽薄膜。接墊層202a可用作基板200與遮罩層202b之間的黏著層。接墊層202a也可用作蝕刻遮罩層202b的蝕刻終止層。在至少一個實施例中，遮罩層202b為氮化矽層，其例如是藉由低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）或電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）所形成。在後續的微影製程期間，遮罩層202b用作硬遮罩。接著，於遮罩層202b上形成具有預定圖案的圖案化光阻層（patterned photoresist layer）204。
圖2B是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S10中，且如圖2A及圖2B所示，遮罩層202b及接墊層202a未被圖案化光阻層204覆蓋的地方依序被蝕刻，以形成圖案化遮罩層202b’及圖案化接墊層202a’，藉以暴露出位於下方的基板200。以圖案化遮罩層202b’、圖案化接墊層202a’和圖案化光阻層204作為遮罩，基板200的部分被暴露出且被蝕刻以形成溝渠206及半導體鰭片208。在基板200被圖案化之後，圖案化遮罩層202b’、圖案化接墊層202a’和圖案化光阻層204覆蓋住半導體鰭片208。在一些實施例中，不限制半導體鰭片208的數量，基板200a上可形成兩個或多個半導體鰭片208。半導體鰭片208的高度及溝渠206的寬度例如是介於約5 nm至約500 nm之間。半導體鰭片208的寬度W例如可以是小於約30 nm。
在形成溝渠206及半導體鰭片208之後，接著移除圖案化光阻層204。在一實施例中，可執行清洗製程以移除基板200a及半導體鰭片208的原生氧化物（native oxide）。清洗製程可藉由使用稀釋的氫氟酸（DHF）或其他適合的清洗溶液來執行。
圖2C是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S12中，且如圖2B及圖2C所示，於基板200a上方形成絕緣材料210，以覆蓋半導體鰭片208並填滿溝渠206。除了半導體鰭片208之外，絕緣材料210更覆蓋了圖案化接墊層202a’及圖案化遮罩層202b’。絕緣材料210可包括氧化矽、氮化矽、氮氧化矽、旋塗介電材料（spin-on dielectric material）或低k介電材料（low-K dielectric material）。絕緣材料210可藉由高密度電漿化學氣相沉積（high-density-plasma chemical vapor deposition，HDP-CVD）、亞大氣壓化學氣相沉積（sub-atmospheric CVD，SACVD）或旋塗來形成。
圖2D是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S12中，且如圖2C及圖2D所示，例如執行CMP製程，以移除部分的絕緣材料210、圖案化遮罩層202b’及圖案化接墊層202a’直到暴露出半導體鰭片208。如圖2D所示，在對絕緣材料210進行研磨之後，研磨後的絕緣材料210的頂表面與半導體鰭片208的頂表面T2實質上共平面。
圖2E是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S12中，且如圖2D及圖2E所示，藉由蝕刻製程以部分地移除填充於溝渠206內已被研磨的絕緣材料210，使得絕緣體210a形成在基板200a上。在一實施例中，蝕刻製程可以是採用氫氟酸（HF）的濕式蝕刻製程或者是乾式蝕刻製程。絕緣體210a的頂表面T1低於半導體鰭片208的頂表面T2。也就是說，半導體鰭片208突出於絕緣體210a的頂表面T1，且半導體鰭片208的側壁SW因而暴露出。半導體鰭片208的頂表面T2與絕緣體210a的頂表面T1之間的具有一高度差H，而高度差H介於約15 nm至約50 nm之間。
圖2F是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S14中，且如圖2E及圖2F所示，在形成絕緣體210a之後，形成介電層212以共形地（conformally）覆蓋絕緣體210a的頂表面T1、半導體鰭片208的頂表面T2以及半導體鰭片208的側壁SW。在一實施例中，介電層212可包括氧化矽、氮化矽、氮氧化矽或高k介電材料。高k介電材料包括金屬氧化物。用於高k介電材料的金屬氧化物的實例包括以下金屬的氧化物：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或其混合物。介電層212可藉由適合的製程來形成，諸如原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、熱氧化或UV-臭氧氧化。介電層212可具有適當厚度及良好品質，藉以作為鰭式場效電晶體中的閘極介電層。在一些實施例中，對短通道鰭式場效電晶體（例如通道長度介於5 nm至50 nm之間）而言，介電層212可為厚度介於約0.2 nm至5 nm之間的高k介電層。在其他實施例中，對長通道鰭式場效電晶體（例如通道長度大於50 nm）而言，介電層212可為厚度大於5 nm的高k介電層。
圖2G是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S16中，且如圖2F及圖2G所示，於介電層212上形成一個第一擬閘極條214a以及兩個第二擬閘極條214b、214c，其中第一擬閘極條214a、第二擬閘極條214b及第二擬閘極條214c的長度方向D1與半導體鰭片208的長度方向D2不同。第一擬閘極條214a、第二擬閘極條214b及第二擬閘極條214c的長度方向D1例如是正交於半導體鰭片208的長度方向D2。圖2G所示的擬閘極條（即第一擬閘極條214a、第二擬閘極條214b、第二擬閘極條214c）的數量僅用於說明。如圖2G所示，半導體鰭片208穿過第一擬閘極條214a，而半導體鰭片208未穿透第二擬閘極條214a、214c。詳細而言，半導體鰭片208從第一擬閘極條214a的一側至另一側穿過第一擬閘極條214a；半導體鰭片208的一端嵌入第二擬閘極條214b中且未穿透第二擬閘極條214b；以及半導體鰭片208未與第二擬閘極條214c接觸。在其他實施例中，根據實際的設計需求，於介電層212上可形成多個第一擬閘極條214a；以及根據實際的設計需求，於介電層212上可形成一個或多於三個第二擬閘極條214a、214c。
值得注意的是，根據實際的需求，可省略形成第二擬閘極條214b或者可省略形成第二擬閘極條214c。也就是說，於介電層212上同時形成第二擬閘極條214b及第二擬閘極條214c是非必要的。在一些實施例中，於介電層212上僅形成第一擬閘極條214a及第二擬閘極條214b。在一些實施例中，於介電層212上僅形成第一擬閘極條214a及第二擬閘極條214c。
第一擬閘極條214a以及第二擬閘極條214a、214c可藉由以下步驟來形成：於介電層212上形成導體層，以及圖案化導體層以形成第一擬閘極條214a以及第二擬閘極條214a、214c。在一些實施例中，導體層的圖案化製程包括蝕刻製程。可藉由N2 、He、Ar、O2 、SF6 、NF3 、CxFy (x及y ＞0)、CF4 、HBr、Cl2 、CHF3 、CH2 F2 、SO2 、CH3 F或其他適合的蝕刻氣體來圖案化導體層。前述蝕刻製程的溫度介於約10o C至約120o C之間，前述蝕刻製程的壓力介於約1 mTorr至約100 mTorr之間，前述蝕刻製程的功率介於約10 W至約1500 W之間，以及前述蝕刻製程的偏壓介於約10 W至約1000 W之間。第一擬閘極條214a以及第二擬閘極條214a、214c包括含矽材料，諸如多晶矽、非晶矽或其組合。在一些實施例中，對短通道鰭式場效電晶體而言，第一擬閘極條214a以及第二擬閘極條214a、214c的寬度可介於5 nm至50 nm之間，而對長通道鰭式場效電晶體而言，第一擬閘極條214a以及第二擬閘極條214a、214c的寬度則可大於50 nm。
如圖2G所示，半導體鰭片208穿過第一擬閘極條214a，且第一擬閘極條214a的寬度CD在厚度方向D3上保持不變。半導體鰭片208的一端嵌入第二擬閘極條214b中，且第二擬閘極條214b包括配置在介電層212上的加寬部分214b1及配置在加寬部分214b1上的頂部分214b2，其中加寬部分214b1的底部寬度BCD1大於頂部分214b2的寬度TCD1。頂部分214b2的寬度TCD1在厚度方向D3上保持不變，而加寬部分214b1的頂部寬度實質上等於頂部分214b2的寬度TCD1。第二擬閘極條214b的加寬部分214b1的高度實質上等於半導體鰭片208的高度。加寬部分214b1具有第一側壁SW1以及與第一側壁SW1相對的第二側壁SW2，加寬部分214b1具有位在第一側壁SW1的凹部（recess）R，其用以容納半導體鰭片208的該端，以及加寬部分214b1的第二側壁SW2為傾斜側壁（tapered sidewall）。換言之，第二擬閘極條214b的加寬部分214b1具有不對襯的幾何形狀。
半導體鰭片208未與第二擬閘極條214c接觸，且第二擬閘極條214c包括配置在介電層212上的加寬部分214c1及配置在加寬部分214c1上的頂部分214c2，其中加寬部分214c1的底部寬度BCD2大於頂部分214c2的寬度TCD2。頂部分214c2的寬度TCD2在厚度方向D3上保持不變，而加寬部分214c1的頂部寬度實質上等於頂部分214c2的寬度TCD2。第二擬閘極條214c的加寬部分214c1的高度實質上等於半導體鰭片208的高度。加寬部分214c1具有第一側壁SW3以及與第一側壁SW3相對的第二側壁SW4，且加寬部分214c1的第一側壁SW3及第二側壁SW4皆為傾斜側壁。換言之，第二擬閘極條214c的加寬部分214c1具有對襯的幾何形狀。
形成第二擬閘極條214b及/或第二擬閘極條214c有助於降低負載效應（loading effect）及增大製造第一擬閘極條214a期間的製程裕度（process window）。
在圖1中的步驟S18中，且如圖2H所示，在形成第一擬閘極條214a以及第二擬閘極條214a、214c之後，於第一擬閘極條214a、第二擬閘極條214a以及第二擬閘極條214c的側壁上分別形成一對第一間隙物216a、一對第二間隙物216b以及一對第二間隙物216c。如圖2H所示，第一間隙物216a形成在介電層212上且沿著第一擬閘極條214a的側壁延伸，第二間隙物216b形成在介電層212上且沿著第二擬閘極條214b的側壁延伸，以及第二間隙物216c形成在介電層212上且沿著第二擬閘極條214c的側壁延伸。第一間隙物216a以及第二間隙物216b、216c由介電材料所形成，諸如氮化矽或SiCON。第一間隙物216a以及第二間隙物216b可包括單層或多層結構。
圖2I是半導體元件於製造方法的不同階段中的一個階段的透視圖。如圖2I所示，形成層間介電層（interlayer dielectric layer）218以覆蓋未被第一擬閘極條214a、第二擬閘極條214b、第二擬閘極條214c以及第一間隙物216a、第二間隙物216b、第二間隙物216c所覆蓋的介電層212。層間介電層218的頂表面與第一擬閘極條214a以及第二擬閘極條214a、214c的頂表面實質上共平面。在一些實施例中，在形成層間介電層218之前，可預先執行一些製程，例如介電層212的圖案化製程、鰭片凹槽製程（fin recessing process）、半導體鰭片280上的應變源極/汲極磊晶（strained source/drain epitaxial）製程、矽化（silicidation）製程等等。前述製程的細節被省略。
在一些實施例中，在執行閘極置換製程之前，執行濕式清洗製程。第一擬閘極條214a、第二擬閘極條214b、第二擬閘極條214c的幾何形狀降低了第一擬閘極條214a、第二擬閘極條214b、第二擬閘極條214c發生剝離的可能性。
圖2J是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S20中，且如圖2I及圖2J所示，移除第一擬閘極條214a以及第二擬閘極條214a、214c。在一實施例中，第一擬閘極條214a以及第二擬閘極條214a、214c例如可藉由蝕刻製程來移除。透過選擇適當的蝕刻劑（etchant），層間介電層218、介電層212、第一間隙物216a以及第二間隙物216b、216c在第一擬閘極條214a以及第二擬閘極條214a、214c的移除過程中便不會被顯著地損壞。在移除第一擬閘極條214a以及第二擬閘極條214a、214c之後，形成了在該對第一間隙物216a之間的第一凹槽（cavity）C1、在該對第二間隙物216b之間的第二凹槽C2以及在該對第二間隙物216c之間的第三凹槽C3。換言之，第一凹槽C1、第二凹槽C2以及第三凹槽C3暴露出部分的介電層212。
圖2K是半導體元件於製造方法的不同階段中的一個階段的透視圖。在圖1中的步驟S22中，且如圖2J及圖2K所示，在形成第一凹槽C1、第二凹槽C2以及第三凹槽C3之後，於第一凹槽C1內形成第一閘極220a，以及於第二凹槽C2及第三凹槽C3內分別形成第二閘極220b、220c。舉例來說，第一閘極220a以及第二閘極220b、220c可藉由同一沉積及CMP製程來形成。
如圖2K所示，半導體鰭片208穿過第一閘極220a，且第一閘極220a的寬度CD在厚度方向D3上保持不變。半導體鰭片208的一端嵌入第二閘極220b中，且第二閘極220b包括配置在介電層212上的加寬部分220b1及配置在加寬部分220b1上的頂部分220b2，其中加寬部分220b1的底部寬度BCD1大於頂部分220b2的寬度TCD1。頂部分220b2的寬度TCD1在厚度方向D3上保持不變，而加寬部分220b1的頂部寬度實質上等於頂部分220b2的寬度TCD1。第二閘極220b的加寬部分220b1的高度實質上等於半導體鰭片208的高度。加寬部分220b1具有第一側壁SW5以及與第一側壁SW5相對的第二側壁SW6，加寬部分220b1具有位在第一側壁SW5的凹部R，其用以容納半導體鰭片208的該端，以及加寬部分220b1的第二側壁SW6為傾斜側壁。換言之，第二閘極220b的加寬部分220b1具有不對襯的幾何形狀。
半導體鰭片208未與第二閘極220c接觸，且第二閘極220c包括配置在介電層212上的加寬部分220c1及配置在加寬部分220c1上的頂部分220c2，其中加寬部分220c1的底部寬度BCD2大於頂部分220c2的寬度TCD2。頂部分220c2的寬度TCD2在厚度方向D3上保持不變，而加寬部分220c1的頂部寬度實質上等於頂部分220c2的寬度TCD2。第二閘極220c的加寬部分220c1的高度實質上等於半導體鰭片208的高度。加寬部分220c1具有第一側壁SW7以及與第一側壁SW7相對的第二側壁SW8，且加寬部分220c1的第一側壁SW7及第二側壁SW8皆為傾斜側壁。換言之，第二閘極220c的加寬部分220c1具有對襯的幾何形狀。
第一閘極220a作為鰭式場效電晶體的閘電極，而第二閘極220b、220c作用為虛設閘極。也就是說，半導體鰭片208的通道區域被第一閘極220a所覆蓋，而半導體鰭片208被第二閘極220b、220c所覆蓋的部分則不作為鰭式場效電晶體的通道區域。由於前述的第二擬閘極條214a、214c包括加寬部分214b1、214c1，使得閘極置換製程的製程裕度得以增大。因此，半導體元件的良率及可靠度得以增加。
根據本發明的一些實施例，半導體元件的製造方法包括至少以下步驟。圖案化基板，以於基板內形成多個溝渠並在多個溝渠之間形成半導體鰭片。於多個溝渠內形成多個絕緣體，且形成介電層以覆蓋半導體鰭片以及多個絕緣體。於介電層上形成第一擬閘極條及第二擬閘極條，其中第一擬閘極條及第二擬閘極條的長度方向與半導體鰭片的長度方向不同，其中半導體鰭片穿過第一擬閘極條，半導體鰭片未穿透第二擬閘極條，以及第二擬閘極條的底部寬度大於第二擬閘極條的頂部寬度。於第一擬閘極條的側壁上及第二擬閘極條的側壁上分別形成一對第一間隙物及一對第二間隙物。移除第一擬閘極條及第二擬閘極條。於該對第一間隙物之間及該對第二間隙物之間分別形成第一閘極及第二閘極。
在所述半導體元件的製造方法中，所述半導體鰭片的一端嵌入所述第二擬閘極條中。
在所述半導體元件的製造方法中，所述半導體鰭片未與所述第二擬閘極條接觸。
在所述半導體元件的製造方法中，所述第一擬閘極條及所述第二擬閘極條的製造方法包括以下步驟。於所述介電層上形成導體層。圖案化所述導體層，以形成所述第一擬閘極條及所述第二擬閘極條，其中使用蝕刻氣體圖案化所述導體層，所述蝕刻氣體包括N2 、He、Ar、O2 、SF6 、NF3 、CxFy (x及y ＞0)、CF4 、HBr、Cl2 、CHF3 、CH2 F2 、SO2 、或CH3 F，在溫度介於約10o C至約120o C之間時圖案化所述導體層，在壓力介於約1 mTorr至約100 mTorr之間時圖案化所述導體層，在功率介於約10 W至約1500 W之間時圖案化所述導體層，以及在偏壓介於約10 W至約1000 W之間時圖案化所述導體層。
根據本發明的其他實施例，提供一種包括基板、多個絕緣體、介電層、第一閘極以及第二閘極的半導體元件。基板包括多個溝渠及在多個溝渠之間的半導體鰭片。多個絕緣體配置在多個溝渠內。介電層覆蓋半導體鰭片以及多個絕緣體。第一閘極配置於介電層上，且半導體鰭片穿過第一閘極。第二閘極配置於介電層上，其中第一閘極及第二閘極的長度方向與半導體鰭片的長度方向不同，半導體鰭片未穿透第二閘極，以及第二閘極的底部寬度大於第二閘極的頂部寬度。
在所述半導體元件中，所述半導體鰭片的一端嵌入所述第二閘極中。
在所述半導體元件中，所述第二閘極包括：配置於所述介電層上的加寬部分，以及配置於所述加寬部分上的頂部分，其中所述加寬部分的底部寬度大於所述頂部分的寬度。
在所述半導體元件中，所述第二閘極的所述加寬部分的高度實質上等於所述半導體鰭片的高度。
在所述半導體元件中，所述加寬部分具有第一側壁以及與所述第一側壁相對的第二側壁，所述加寬部分具有位在所述第一側壁的凹部，所述凹部用以容納所述半導體鰭片的所述端，以及所述加寬部分的所述第二側壁為傾斜側壁。
在所述半導體元件中，所述半導體鰭片未與所述第二閘極接觸。
在所述半導體元件中，所述第二閘極包括：配置於所述介電層上的加寬部分，以及配置於所述加寬部分上的頂部分，其中所述加寬部分的底部寬度大於所述頂部分的寬度。
在所述半導體元件中，所述第二閘極的所述加寬部分的高度實質上等於所述半導體鰭片的高度。
在所述半導體元件中，所述加寬部分具有第一側壁以及與所述第一側壁相對的第二側壁，所述加寬部分的所述第一側壁及所述第二側壁為傾斜側壁。
根據本發明的其他實施例，提供一種包括基板、多個絕緣體、介電層以及多個閘極的半導體元件。基板包括多個溝渠及在多個溝渠之間的半導體鰭片。多個絕緣體配置在多個溝渠內。介電層覆蓋半導體鰭片以及多個絕緣體。多個閘極的長度方向與半導體鰭片的長度方向不同。多個閘極包括至少一第一閘極以及至少一第二閘極，其中半導體鰭片穿過至少一第一閘極，以及半導體鰭片未穿透至少一第二閘極。第二閘極包括配置於介電層上的加寬部分以及配置於加寬部分上的頂部分，其中加寬部分的底部寬度大於頂部分的寬度。
在所述半導體元件中，所述半導體鰭片的一端嵌入所述第二閘極中。
在所述半導體元件中，所述第二閘極的所述加寬部分的高度實質上等於所述半導體鰭片的高度。
在所述半導體元件中，所述加寬部分具有第一側壁以及與所述第一側壁相對的第二側壁，所述加寬部分具有位於所述第一側壁的凹部，所述凹部用以容納所述半導體鰭片的所述端，以及所述加寬部分的所述第二側壁為傾斜側壁。
在所述半導體元件中，所述半導體鰭片未與所述第二閘極接觸。
在所述半導體元件中，所述第二閘極的所述加寬部分的高度實質上等於所述半導體鰭片的高度。
在所述半導體元件中，所述加寬部分具有第一側壁以及與所述第一側壁相對的第二側壁，所述加寬部分的所述第一側壁及所述第二側壁為傾斜側壁。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
200、200a‧‧‧基板 202a‧‧‧接墊層 202a’‧‧‧圖案化接墊層 202b‧‧‧遮罩層 202b’‧‧‧圖案化遮罩層 204‧‧‧圖案化光阻層 206‧‧‧溝渠 208‧‧‧半導體鰭片 210‧‧‧絕緣材料 210a‧‧‧絕緣體 212‧‧‧介電層 214a‧‧‧第一擬閘極條 214b、214c‧‧‧第二擬閘極條 214b1、214c1、220b1、220c1‧‧‧加寬部分 214b2、214c2、220b2、220c2‧‧‧頂部分 216a‧‧‧第一間隙物 216b、216c‧‧‧第二間隙物 218‧‧‧層間介電層 220a‧‧‧第一閘極 220b、220c‧‧‧第二閘極 BCD1、BCD2‧‧‧底部寬度 C1‧‧‧第一凹槽 C2‧‧‧第二凹槽 C3‧‧‧第三凹槽 CD、TCD1、TCD2、W‧‧‧寬度 D1、D2‧‧‧長度方向 D3‧‧‧厚度方向 H‧‧‧高度差 R‧‧‧凹部 S10、S12、S14、S16、S18、S20、S22‧‧‧步驟 SW‧‧‧側壁 SW1、SW3、SW5、SW7‧‧‧第一側壁 SW2、SW4、SW6、SW8‧‧‧第二側壁 T1、T2‧‧‧頂表面
圖1繪示為根據一些實施例的半導體元件的製造方法的流程圖。 圖2A至圖2K是根據一些實施例的用於製造半導體元件的方法的透視圖。
S10、S12、S14、S16、S18、S20、S22‧‧‧步驟

Claims (1)

  1. 一種半導體元件的製造方法，包括： 圖案化基板，以於所述基板內形成多個溝渠並在所述多個溝渠之間形成半導體鰭片； 於所述多個溝渠內形成多個絕緣體； 形成介電層，以覆蓋所述半導體鰭片以及所述多個絕緣體； 於所述介電層上形成第一擬閘極條及第二擬閘極條，所述第一擬閘極條及所述第二擬閘極條的長度方向與所述半導體鰭片的長度方向不同，其中所述半導體鰭片穿過所述第一擬閘極條，所述半導體鰭片未穿透所述第二擬閘極條，以及所述第二擬閘極條的底部寬度大於所述第二擬閘極條的頂部寬度； 於所述第一擬閘極條的側壁上形成一對第一間隙物，並且於所述第二擬閘極條的側壁上形成一對第二間隙物； 移除所述第一擬閘極條及所述第二擬閘極條；以及 於所述一對第一間隙物之間形成第一閘極，並且於所述一對第二間隙物之間形成第二閘極。
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