TW201722086A - 多晶矽密度均勻之電晶體以及電流源裝置 - Google Patents

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Abstract

一種多晶矽密度均勻之電晶體，包括閘極端、汲極端以及源極端。閘極端由分開的多晶矽組成，使得多晶矽之密度均勻。

Description

多晶矽密度均勻之電晶體以及電流源裝置
本發明係有關於電晶體，特別係有關於電晶體之佈局方式。
在積體電路的設計中，電晶體的作用非常重要，若是能夠提高電晶體的性能，將對整個積體電路的效能帶來大幅度的改進。
有鑑於此，本發明提出一種多晶矽密度均勻之電晶體，包括一閘極端、一汲極端以及一源極端。上述閘極端由分開的複數多晶矽組成，使得上述多晶矽之密度均勻。多個電晶體串聯時，其中閘極端的間距較小。
本發明更提出一種電流源裝置，包括：複數電流源單元、複數最低有效位元以及複數最高有效位元。上述電流源單元排列於一電流源陣列之複數列以及複數欄，其中上述電流源單元之每一者包括一第一數量之複數子單元，其中上述子單元之每一者包括一第二數量之複數第一類型電晶體，其中上述第一類型電晶體相互串聯，且上述子單元相互並聯。上述最低有效位元之每一者包括一第三數量之上述電流源單元。上述 最高有效位元之每一者包括一第四數量之上述電流源單元，其中上述第四數量係為上述第三數量乘上一正整數，其中上述電流源單元之每一者係由一第五數量之上述第一類型電晶體所組成，使得上述第一類型電晶體之多晶矽密度均勻，以降低多晶矽密度之梯度的影響以及增加上述電流源單元之輸出阻抗。
根據本發明之一實施例，上述第五數量係為上述第一數量以及上述第二數量之積。
根據本發明之一實施例，上述最低有效位元係位於上述電流源陣列之一幾何中心，其中上述最高有效位元之相鄰二位元係中心對稱於上述幾何中心。
根據本發明之一實施例，上述電流源陣列包括通過上述幾何中心之一第一對稱軸，上述最高有效位元之每一者係分為兩部份，上述兩部份係以對稱上述第一對稱軸之方式排列。
根據本發明之一實施例，上述電流源陣列更包括通過上述幾何中心之一第二對稱軸，其中上述第二對稱軸係與上述第一對稱軸正交且將上述電流源陣列劃分為一第一區域以及一第二區域，其中上述最高有效位元之相鄰二位元係分別位於不同的上述第一區域以及上述第二區域之中。
根據本發明之一實施例，上述最高有效位元劃分為複數奇數位元以及複數偶數位元，其中上述奇數位元位於上述第一區域，上述偶數位元位於上述第二區域。
根據本發明之一實施例，上述最高有效位元之每一者係等分為一第一部份以及一第二部份，其中上述第一部份 以及上述第二部份係分別位於上述第一對稱軸之兩側。
根據本發明之一實施例，上述奇數位元之一第一奇數位元係與上述偶數位元之一第一偶數位元相鄰，其中當上述第一奇數位元之上述第一部份以及上述第二部份係相連於上述第一對稱軸且位於上述第一區域時，上述第一偶數位元之上述第一部份以及上述第二部份係遠離上述第一對稱軸且位於上述第二區域。
根據本發明之一實施例，上述第一對稱軸係為沿著上述列之方向延伸，上述第二對稱軸係為沿著上述欄方向延伸。
根據本發明之另一實施例，上述第一對稱軸係為沿著上述欄之方向延伸，上述第二對稱軸係為沿著上述列方向延伸。
根據本發明之另一實施例，上述奇數位元之一第一奇數位元係與上述偶數位元之一第一偶數位元相鄰，其中當上述第一奇數位元之上述第一部份以及上述第二部份係遠離上述第一對稱軸且位於上述第一區域時，上述第一偶數位元之上述第一部份以及上述第二部份係相連於上述第一對稱軸且位於上述第二區域。
根據本發明之一實施例，上述電流導引式數位類比轉換器包括N位溫度計碼以及M位二進位碼，其中上述正整數係為(2M-1)，上述最低有效位元之數目為(2M-1)，上述最高有效位元之數目為(2N-1)，其中上述最低有效位元以及上述第一數量之複數虛擬電流源單元係形成一最低有效位元陣 列且位於上述幾何中心，其中上述最高有效位元之相鄰二位元係中心對稱於上述最低有效位元陣列。
本發明提供的電晶體之多晶矽密度均勻，使得電晶體的電性參數更良好，能夠提高在電路中的匹配程度。此外，本發明提供的電晶體之輸出阻抗會增加，進而增加電晶體之輸出電流的準確度以及一致性。
100‧‧‧電流導引式數位類比轉換器
110‧‧‧時脈樹以及資料緩衝器
120‧‧‧解碼器以及驅動器
130‧‧‧開關
140‧‧‧串疊電流源陣列
141‧‧‧串接電晶體陣列
142‧‧‧電流源陣列
10‧‧‧第一軸
20‧‧‧第二軸
200、300、400‧‧‧電流源陣列
210‧‧‧第一部份
220‧‧‧第二部份
230‧‧‧第三部份
240‧‧‧第四部份
30‧‧‧虛擬單元
301、401‧‧‧複數最低有效位元
310、410‧‧‧第一區域
311‧‧‧第一最高有效位元
320、420‧‧‧第二區域
321‧‧‧第二最高有效位元
330、430‧‧‧第一對稱軸
340、440‧‧‧第二對稱軸
500‧‧‧電流源單元
510、610‧‧‧第一電晶體
511‧‧‧第一多晶矽閘極
520、620‧‧‧第二電晶體
521‧‧‧第二多晶矽閘極
530、630‧‧‧第三電晶體
531‧‧‧第三多晶矽閘極
540、640‧‧‧第四電晶體
541‧‧‧第四多晶矽閘極
550‧‧‧第一源極端
560‧‧‧汲極端
570‧‧‧第二源極端
600‧‧‧電路單元
50、60‧‧‧閘極間距
L‧‧‧長度
W‧‧‧寬度
第1圖係顯示根據本發明之一實施例所述之電流導引式數位類比轉換器之平面佈置圖；第2圖係顯示根據本發明之一實施例所述之電流源陣列之電路佈局圖；第3圖係顯示根據本發明之另一實施例所述之電流源陣列之電路佈局圖；第4圖係顯示根據本發明之一實施例所述之10位元數位類比轉換器之電流源陣列之電路佈局圖；第5圖係顯示根據本發明之一實施例所述之電晶體之電路佈局圖；以及第6圖係顯示根據本發明之另一實施例所述之電晶體之電路佈局圖。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特例舉一較佳實施例，並配合所附圖式，來作詳細說明如下：
以下將介紹係根據本發明所述之較佳實施例。必須要說明的是，本發明提供了許多可應用之發明概念，在此所揭露之特定實施例，僅是用於說明達成與運用本發明之特定方式，而不可用以侷限本發明之範圍。
第1圖係顯示根據本發明之一實施例所述之電流導引式數位類比轉換器之平面佈置圖。如第1圖所示，電流導引式數位類比轉換器100包括時脈樹以及資料緩衝器110、解碼器以及驅動器120、開關130以及串疊電流源陣列140。時脈樹以及資料緩衝器110用以將輸入的數位資料與時脈同步，並且增強輸入的數位資料的驅動能力。
解碼器以及驅動器120用以將輸入的數位資料進行解碼而為解碼資料，並根據解碼資料驅動開關130。根據本發明之一實施例，解碼器以及驅動器120用以將部份或全部的輸入的數位資料，由二進位碼(binary code)轉換為溫度計碼(thermometer code)，進而驅動開關130。
開關130根據解碼器以及驅動器120之控制，控制電流的方向。串疊電流源陣列140包括串接電晶體陣列141以及電流源陣列142，其中串接電晶體陣列141之一個串接電晶體以及電流源陣列142之一電流源單元結合，形成一個串疊電流源單元。
根據本發明之一實施例，電流導引式數位類比轉換器100係為X位元之數位類比轉換器，串疊電流源陣列140包括2X個串疊電流源單元，也就是串接電晶體陣列141以及電流源陣列142分別包括2X串疊電晶體以及2X電流源單元，而開關 130則具有2X+1個開關單元。以下將以10位元數位類比轉換器為例，詳細說明電流源陣列142之電路佈局。
第2圖係顯示根據本發明之一實施例所述之電流源陣列之電路佈局圖。如第2圖所示，電流源陣列200利用第一軸10以及第二軸20切割為第一部份210、第二部份220、第三部份230以及第四部份240，其中第一部份210以及第二部份220係分別與第三部份230以及第四部份240相對於第二軸20軸對稱，第一部份210以及第三部份230係分別與第二部份220以及第三部份230對稱於第一軸10。根據本發明之一實施例，第一軸10以及第二軸20係為相互正交。
根據本發明之一實施例，第一部份210係劃分為256個電流源單元，並以數字0至數字255表示，其中數字0的單元代表最低有效位元(least significant bit,LSB)之電流源單元，而數字255代表最高有效位元(most significant bit,MSB)之電流源單元。由於第一部份210、第二部份220、第三部份230以及第四部份240相互對稱於第一軸10以及第二軸20，因此第二部份220、第三部份230以及第四部份240皆可找到數字0之電流源單元以及數字255之電流源單元，其中數字0之電流源單元以及數字255之電流源單元各自對稱於第一軸10以及第二軸20。
換句話說，最低有效位元至最高有效位元劃分為四等份，以對稱第一軸10以及第二軸20之方式散佈於第一部份210、第二部份220、第三部份230以及第四部份240。根據本發明之一實施例，電流源陣列200係為10位元數位類比轉換器之 電流源陣列，其中電流源陣列200分為四個部份且每一部份分別具有256個電流源單元，因此電流源陣列200具有1024個電流源單元。根據本發明之一實施例，最低有效位元具有至少一電流源單元，使用者能夠自行定義電流源單元組成一最低有效單元之數目。
如第2圖所示，由於最低有效位元至最高有效位元皆劃分為四等份且分佈於第一部份210、第二部份220、第三部份230以及第四部份240之中。以最低有效位元為例，走線(routing)時必須將散落於第一部份210、第二部份220、第三部份230以及第四部份240之數字0的電流源單元連接在一起，將增加走線的複雜度，並且走線佔據了較大的面積所產生之較大的寄生電容，將使得電路的工作速度較慢。
第3圖係顯示根據本發明之另一實施例所述之電流源陣列之電路佈局圖。如第3圖所示，電流源陣列300包括虛擬單元30、複數最低有效位元301、第一區域310、第一最高有效位元311、第二區域320以及第二最高有效位元321，其中第二對稱軸340將電流源陣列300劃分為第一區域310以及第二區域320。這些電流源單元都排列於電流源陣列300之複數列以及複數欄上，其中列為縱向而欄為橫向，第一對稱軸330係為沿著欄的方向，第二對稱軸340係為沿著列的方向。
根據本發明之一實施例，電流源陣列300外層圍繞了一圈虛擬單元30，用於降低多晶矽密度不均勻所造成的應力之影響。根據本發明之另一實施例，電流源陣列300亦可不需加入虛擬單元30。根據本發明之一實施例，第一對稱軸330以 及第二對稱軸340可根據幾何中心任意轉動，其中第一對稱軸330以及第二對稱軸340相互正交。
根據本發明之一實施例，複數最低有效位元301位於電流源陣列300之幾何中心的附近，並且複數最低有效位元301對稱於第一對稱軸330。根據本發明之一實施例，複數最低有效位元301可位於第一區域310以及第二區域320之一者。根據本發明之其他實施例，當複數最低有效位元301位於電流源陣列300之幾何中心時，複數最低有效位元301與第二對稱軸340重合，並且加入虛擬單元使得第一區域310以及第二區域320具有相同數量的電流源單元。
根據本發明之一實施例，最高有效位元之偶數位元位於第一區域310，最高有效位元之奇數位元則位於第二區域320，其中複數最低有效位元301屬於偶數位元，亦位於第一區域310。根據本發明之另一實施例，最高有效位元之偶數位位於第二區域320，最高有效位元之奇數位則位於第一區域310，其中複數最低有效位元301屬於偶數位元，亦位於第二區域320。根據本發明之其他實施例，複數最低有效位元301不屬於第一區域310以及第二區域320，並利用虛擬單元使得奇數位以及偶數位之單元數目相等。
根據本發明之一實施例，第一最高有效位元311以及第二最高有效位元321係為兩個相鄰的位元。第一最高有效位元311以及第二最高有效位元321各自對稱於第一對稱軸330，並且第一最高有效位元311以及第二最高有效位元321中心對稱於電流源陣列300之幾何中心。根據本發明之一實施 例，第一最高有效位元311以及第二最高有效位元321分別屬於不同的奇數位元以及偶數位元。
為了簡化說明，以下將以10位元數位類比轉換器為例進行詳細說明，而非以任何形式限定於此，其中10位元包括控制最高有效位元之6位元溫度計碼以及控制最低有效位元之4位元二進位碼。
第4圖係顯示根據本發明之一實施例所述之10位元數位類比轉換器之電流源陣列之電路佈局圖。根據本發明之複數實施例，數位類比轉換器具有N位溫度計碼以及M位二進位碼，則數位類比轉換器具有(2M-1)個最低有效位元以及(2N-1)個最高有效位元。
根據本發明之一實施例，10位數位類比轉換器具有6位溫度計碼以及4位二進位碼，其中6位溫度計碼用以控制最高有效位元而4位二進位碼用以控制最低有效位元。根據本發明之一實施例，最低有效位元係由一電流源單元所組成，因此第4圖所顯示的複數最低有效位元401係為4位二進位碼所控制的15個電流源單元加上1個虛擬單元，也就是複數最低有效位元401具有16個電流源單元，其中1個電流源單元係為虛擬單元。
由於6位溫度計碼用以控制最高有效位元，因此電流源陣列400共有(26-1=63)個最高有效位元，其中每個最高有效位元係以數字1至數字63所表示。此外，最高有效位元之每一者皆具有16個電流源單元，與複數最低有效位元401具有相同的佈局面積。換句話說，電流源陣列400共具有 (64*16=1024)個電流源單元，其中1024個電流源單元中包括一個虛擬單元。
如第4圖所示，第二對稱軸440將電流源陣列400劃分為第一區域410以及第二區域420，根據本發明之一實施例，複數最低有效位元401位於電流源陣列400之幾何中心附近，複數最低有效位元401屬於第一區域410。根據本發明之另一實施例，當複數最低有效位元401位於幾何中心時，複數最低有效位元401即位於第二對稱軸440之上，可利用虛擬單元而使得第一區域310以及第二區域320具有相同數量的電流源單元。
以最高有效位元之數字45以及數字46為例，由於數字45以及數字46係分別為最高有效位元之第45以及46位，因此數字45以及數字46係為最高有效位元之相鄰二位元。如第4圖所示，數字45以及數字46皆等分為兩部份且分別皆對稱於第一對稱軸430，並且數字45以及數字46係中心對稱於電流源陣列400之幾何中心，也就是第一對稱軸430以及第二對稱軸440之交點。
根據本發明之一實施例，除了複數最低有效位元401以外，電流源陣列400之最高有效位元之每一者最多劃分為兩部份，相較於第2圖之電流源陣列200劃分為四部份而言，電流源陣列400能夠減少走線的複雜度以及走線的面積，進而降低因走線面積所產生的寄生電容，因而使得電流源陣列400能夠操作在更高的工作速度。
此外，相鄰二位元之最高有效位元共中心對稱(也就是，相鄰之奇數位元以及偶數位元共中心對稱)加上同一位 元軸對稱，能夠降低製程漂移的梯度效應，降低多晶矽密度的不均勻所帶來的影響，並且降低溫度梯度效應的影響，進而提高數位類比轉換器的性能。
第5圖係顯示根據本發明之一實施例所述之電晶體之電路佈局圖。根據本發明之一實施例，該電晶體可用於上述電流源當中，但卻非以任何形式限定於此，本發明的設計方式可以用於各種需要使用電晶體的應用當中。如第5圖所示，電流源單元500包括第一電晶體510、第二電晶體520、第三電晶體530以及第四電晶體540，其中第一電晶體510以及第二電晶體520共用第一源極端550以及汲極端560，第三電晶體530以及第四電晶體540共用第二源極端570以及汲極端560。根據本發明之其他實施例，電流源單元500可任意數量之電晶體並聯組成，在此僅作為說明解釋之用，並未以任何形式限定於此。
根據本發明之一實施例，第一電晶體510、第二電晶體520、第三電晶體530以及第四電晶體540分別包括第一多晶矽閘極511、第二多晶矽閘極521、第三多晶矽閘極531以及第四多晶矽閘極541，其中第一多晶矽閘極511、第二多晶矽閘極521、第三多晶矽閘極531以及第四多晶矽閘極541之長度L大於寬度W，第一電晶體510、第二電晶體520、第三電晶體530以及第四電晶體540皆屬於長通道電晶體，這些電晶體之閘極係為一整片的多晶矽所組成，卻非以任何形式限定於此。根據本發明之其他實施例，閘極長度亦可不大於寬度W。
根據本發明之一實施例，第一源極端550以及第二源極端570可利用金屬線相互耦接。根據本發明之一實施例， 第一電晶體510、第二電晶體520、第三電晶體530以及第四電晶體540可為P型電晶體。根據本發明之另一實施例，第一電晶體510、第二電晶體520、第三電晶體530以及第四電晶體540可為N型電晶體。根據本發明之一實施例，第3圖以及第4圖之最低有效位元之每一者係由既定數量的電流源單元500所組成，而既定數量係為不小於1之正整數。
如第5圖所示，第一電晶體510、第二電晶體520、第三電晶體530以及第四電晶體540皆為長通道的電晶體。由於長通道電晶體導致多晶矽的密度不均勻，為了符合半導體製程之設計法則(design rule)，閘極間距50必須增加才能符合電流密度必須小於特定值之要求。
然而，閘極間距50增加卻造成電流源單元500面積因而變大。此外，多晶矽的密度不均勻會電晶體的電性參數而降低電流源單元之匹配程度，使得個別的電流源單元之間的輸出電流偏移較大。
第6圖係顯示根據本發明之另一實施例所述之電晶體之電路佈局圖。根據本發明之一實施例，這些電晶體可用於上述電流源當中，但並非以任何形式限定於此，本發明之設計方式可用於各種需要使用電晶體之應用當中。如第6圖所示，電路單元600包括第一電晶體610、第二電晶體620、第三電晶體630以及第四電晶體640，第6圖中具有四個電晶體串聯僅為了說明方便的目的，並非以任何形式限定於此，本發明的設計方式可應用於包括一個電晶體在內之任何數量的電晶體，也可應用於任何方式的串聯或並聯。第一電晶體610、第 二電晶體620、第三電晶體630以及第四電晶體640分別係由4個短通道電晶體串聯所組成。根據本發明之一實施例，將一個長通道電晶體等效為四個短通道的電晶體串聯，使得閘極之多晶矽之密度更加均勻，也就是將一個閘極劃分為四個部份的多晶矽。本實施例所採用之串聯的四個短通道電晶體僅作為說明解釋之用，在其他實施例中，使用者可以將一個長通道電晶體等效為多個短通道電晶體串聯，也就是將一個電晶體的閘極分成數個部份的多晶矽。
根據本發明之其他實施例，第一電晶體610、第二電晶體620、第三電晶體630以及第四電晶體640的閘極可以由其他數量之多晶矽相互串聯所組成，其中串聯數量係為不小於2之整數。藉由串聯數個短通道長度電晶體所組成之電晶體，使得多晶矽密度更加均勻，而閘極間距60也不需如第5圖之閘極間距50刻意增加以符合多晶矽密度必須小於特定值之設計法則，進而縮小電路單元600之面積。
此外，由於電晶體的特性，根據本發明之佈局方式，閘極分為多個部份的電晶體之輸出阻抗會增加，進而增加電晶體之輸出電流的準確度以及一致性。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構 造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
30‧‧‧虛擬單元
300‧‧‧電流源陣列
301‧‧‧複數最低有效位元
310‧‧‧第一區域
311‧‧‧第一最高有效位元
320‧‧‧第二區域
321‧‧‧第二最高有效位元
330‧‧‧第一對稱軸
340‧‧‧第二對稱軸

Claims (13)

  1. 一種多晶矽密度均勻之電晶體，包括：一閘極端，上述閘極端由分開的複數多晶矽組成，使得上述多晶矽之密度均勻；一汲極端；以及一源極端。
  2. 一種電流源裝置，包括：複數電流源單元，排列於一電流源陣列之複數列以及複數欄，其中上述電流源單元之每一者包括一第一數量之複數子單元，其中上述子單元之每一者包括一第二數量之複數第一類型電晶體，其中上述第一類型電晶體相互串聯，且上述子單元相互並聯；複數最低有效位元，其中上述最低有效位元之每一者包括一第三數量之上述電流源單元；以及複數最高有效位元，其中上述最高有效位元之每一者包括一第四數量之上述電流源單元，其中上述第四數量係為上述第三數量乘上一正整數，其中上述電流源單元之每一者係由一第五數量之上述第一類型電晶體所組成，使得上述第一類型電晶體之多晶矽密度均勻，以降低多晶矽密度之梯度的影響以及增加上述電流源單元之輸出阻抗。
  3. 如申請專利範圍第2項所述之電流源裝置，其中上述第五數量係為上述第一數量以及上述第二數量之積。
  4. 如申請專利範圍第2項所述之電流源裝置，其中上述最低有效位元係位於上述電流源陣列之一幾何中心，其中上述最高 有效位元之相鄰二位元係中心對稱於上述幾何中心。
  5. 如申請專利範圍第4項所述之電流源裝置，其中上述電流源陣列包括通過上述幾何中心之一第一對稱軸，上述最高有效位元之每一者係分為兩部份，上述兩部份係以對稱上述第一對稱軸之方式排列。
  6. 如申請專利範圍第5項所述之電流源裝置，其中上述電流源陣列更包括通過上述幾何中心之一第二對稱軸，其中上述第二對稱軸係與上述第一對稱軸正交且將上述電流源陣列劃分為一第一區域以及一第二區域，其中上述最高有效位元之相鄰二位元係分別位於不同的上述第一區域以及上述第二區域之中。
  7. 如申請專利範圍第6項所述之電流源裝置，其中上述最高有效位元劃分為複數奇數位元以及複數偶數位元，其中上述奇數位元位於上述第一區域，上述偶數位元位於上述第二區域。
  8. 如申請專利範圍第7項所述之電流源裝置，其中上述最高有效位元之每一者係等分為一第一部份以及一第二部份，其中上述第一部份以及上述第二部份係分別位於上述第一對稱軸之兩側。
  9. 如申請專利範圍第8項所述之電流源裝置，其中上述奇數位元之一第一奇數位元係與上述偶數位元之一第一偶數位元相鄰，其中當上述第一奇數位元之上述第一部份以及上述第二部份係相連於上述第一對稱軸且位於上述第一區域時，上述第一偶數位元之上述第一部份以及上述第二部份係遠離 上述第一對稱軸且位於上述第二區域。
  10. 如申請專利範圍第8項所述之電流源裝置，其中上述奇數位元之一第一奇數位元係與上述偶數位元之一第一偶數位元相鄰，其中當上述第一奇數位元之上述第一部份以及上述第二部份係遠離上述第一對稱軸且位於上述第一區域時，上述第一偶數位元之上述第一部份以及上述第二部份係相連於上述第一對稱軸且位於上述第二區域。
  11. 如申請專利範圍第6項所述之電流源裝置，其中上述第一對稱軸係為沿著上述列之方向延伸，上述第二對稱軸係為沿著上述欄方向延伸。
  12. 如申請專利範圍第6項所述之電流源裝置，其中上述第一對稱軸係為沿著上述欄之方向延伸，上述第二對稱軸係為沿著上述列方向延伸。
  13. 如申請專利範圍第4項所述之電流源裝置，其中上述電流導引式數位類比轉換器包括N位溫度計碼以及M位二進位碼，其中上述正整數係為(2M-1)，上述最低有效位元之數目為(2M-1)，上述最高有效位元之數目為(2N-1)，其中上述最低有效位元以及上述第一數量之複數虛擬電流源單元係形成一最低有效位元陣列且位於上述幾何中心，其中上述最高有效位元之相鄰二位元係中心對稱於上述最低有效位元陣列。
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