TW201714504A - 晶片封裝基板及其製作方法 - Google Patents

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Abstract

一種封裝基板製作方法，其包括：提供覆銅板，該覆銅板包括基材層及位於基材層相對兩側的第一及第二銅箔層；將該第一銅箔層製作成第一導電線路層，該第一導電線路層包括第一開口；在該第一導電線路層遠離該基材層的一側形成第三銅箔層；將該第二銅箔層製作成第二導電線路層，該第二導電線路層包括第二開口, 該第一與第二開口不相互重疊；在該第二導電線路層遠離該基材層的一側形成第四銅箔層；分別將該第三及該第四銅箔層形成第三及第四導電線路層；在該第三與該第四導電線路層遠離該基材層的一側形成防焊層，未被防焊層覆蓋的該第三與該第四導電線路層成為焊墊；該第一與該第三導電線路層的厚度之和等於該第二導與該第四導電線路層的厚度之和。

Description

晶片封裝基板及其製作方法
本發明涉及電路板製作領域，尤其涉及一種晶片封裝基板的製作方法及用此方法製作而成的晶片封裝基板。
隨著對智慧移動設備的需求的日益增加，在封裝技術領域，對封裝產品輕薄化的要求也更為迫切。為使最終成型的產品能夠更加輕薄短小，以適用於逐漸輕薄化的移動電子設備，承載晶片的封裝基板需要盡可能的薄型化。因此，如何使得晶片封裝基板薄型化是本領域亟待解決的技術問題。
有鑑於此，有必要提供一種能解決上述問題的晶片封裝基板製作方法。
一種晶片封裝基板製作方法，其包括：
提供覆銅板，該覆銅板包括基材層及位於該基材層相對兩側的第一銅箔層及第二銅箔層；
將該第一銅箔層製作形成第一導電線路層，該第一導電線路層包括一第一開口；
在該第一導電線路層遠離該基材層的一側形成第三銅箔層；
將該第二銅箔層製作形成第二導電線路層，該第二導電線路層包括一第二開口；
在該第二導電線路層遠離該基材層的一側形成第四銅箔層；
分別將該第三銅箔層及該第四銅箔層製作形成第三導電線路層及第四導電線路層；
分別在該第三導電線路層與該第四導電線路層遠離該基材層的一側形成防焊層，未被防焊層覆蓋的該第三導電線路層與該第四導電線路層成為焊墊；
該第一開口與該第二開口不相互重疊；該第一導電線路層的厚度不等於該第二導電線路層的厚度；該第一導電線路層與該第三導電線路層的厚度之和等於該第二導電線路層與該第四導電線路層的厚度之和。
一種晶片封裝基板，其包括基材層及位於該基材層相對兩側的第一導電線路層與第二導電線路層、位於該第一導電線路層遠離該基材層的一側的第三導電線路層、位於該第二導電線路層遠離該基材層的一側的第四導電線路層、以及分別位於第三導電線路層與第四導電線路層表面的防焊層，該防焊層包括防焊層開口，被防焊層開口暴露的該第三導電線路層與該第四導電線路層為焊墊，該第一導電線路層包括一第一開口，該第二導電線路層包括一第二開口，其中：該第一開口與該第二開口不相互重疊；該第一導電線路層的厚度不等於該第二導電線路層的厚度；該第一導電線路層與該第三導電線路層的厚度之和等於該第二導電線路層與該第四導電線路層的厚度之和。
與現有技術相比較，本發明提供的封裝基板的製作方法中，在將第二銅箔層製作形成第二導電線路層之前，先將第二銅箔層進行蝕刻，降低第二銅箔層的厚度，然後將第一銅箔層製作形成第一導電線路層與將第二銅箔層製作形成第二導電線路層，且第一導電線路層與第二導電線路層分開進行，也即採用單面蝕刻以及水準DES生產線的方式分別製作形成第一導電線路層與第二導電線路層，從而可以實現封裝基板的內層導電線路的薄型化，從而降低封裝基板的整體厚度。
圖1是本發明第一實施方式所提供的第一基板包括第一銅箔層與第二銅箔層的剖面示意圖。
圖2是在第一基板的相背的兩個表面分別壓合第一抗蝕膜與第二抗蝕膜、曝光及顯影的示意圖。
圖3是將第一銅箔層形成第一導電線路層、並且將第一導電線路層表面微蝕化的示意圖。
圖4是在第一導電線路層的表面壓合包括有第三銅箔層的第二基板，並且降低第二銅箔層厚度的剖面示意圖。
圖5對降低厚度的第二銅箔層進行微蝕化提高第二銅箔層表面粗糙度的剖面示意圖。
圖6是在第三銅箔層的表面壓合第三抗蝕膜，在第二銅箔層的表面壓合第四抗蝕膜，並且對第四抗蝕膜曝光顯影的剖面示意圖。
圖7是移除第三抗蝕膜與第四抗蝕膜的示意圖。
圖8是在第二導線線路層的表面壓合第三基板的示意圖。
圖9是在圖8的基礎上形成第一貫通孔與第二貫通孔的示意圖。
圖10是在圖9的基礎上形成第一導通孔與第二導通孔的示意圖。
圖11是在第三銅箔層上形成第三抗蝕膜，在第四銅箔層上形成第四抗蝕膜，並且對第三抗蝕膜與第四抗蝕膜進行曝光顯影的示意圖。
圖12是將第三銅箔層形成第三導電線路層，將第四銅箔層形成第四線路層的結構示意圖。
圖13是在第三導電線路層與第四導電線路層的表面分別壓合第五與第六抗蝕膜的示意圖。
圖14是對第五抗蝕膜進行曝光顯影及對第三導電線路層蝕刻處理以暴露電阻層的示意圖。
圖15是在第一與第四導電線路層的表面形成防焊層從而形成焊墊，得到晶片封裝基板的示意圖。
圖16是在焊墊上形成有機保焊膜的示意圖。
圖17晶片封裝基板上設置晶片形成晶片封裝結構的示意圖。
下面將結合附圖及實施例對本技術方案提供的封裝基板的製作方法作進一步的詳細說明。
本技術方案第一實施方式提供的晶片封裝基板100的製作方法，包括以下步驟。應該瞭解，發明該晶片封裝基板100的製作方法並不限於下文介紹的步驟及順序。根據不同的實施例，以下的步驟可以增加、移除、或者改變順序。
第一步，請參閱圖1，提供第一基板10，所述第一基板10包括基材層13以及位於基材層相對兩側的第一銅箔層11及第二銅箔層12，該第一基板10後續用於形成晶片封裝基板100的核心層（Core）。
該第一銅箔層11、第二銅箔層12的厚度相等且均為18μm或者均為36μm。在本實施方式中，該基材層13為絕緣材料層，譬如可以為聚乙酯、聚丙烯、聚碳酸酯等，其厚度約為8~15μm。在本實施方式中，該第一與第二銅箔層11、12後續用於形成薄膜電容器（Film Capacitor）的相對兩個電極，該基材層13用於形成晶片封裝基板的薄膜電容器的介質層，也即（薄膜）電容器直接通過第一、第二銅箔層11、12與基材層13形成，而非在晶片封裝基板中直接焊接電容，如此，也可以使晶片封裝基板薄型化。
因為基材層13形成在第一與第二銅箔層11、12之間，第一與第二銅箔層11、12充當了（薄膜）電容器的兩個金屬電極，基材層13為（薄膜）電容器的介質層，當在第一與第二銅箔層11、12之間加上電壓時，可在第一與第二銅箔層11、12間形成一個電勢差，且由於電荷在電場中會受力而移動，且位於第一與第二銅箔層11、12之間的基材層13這一介質層，則阻礙了電荷移動而使得電荷累積在第一與第二銅箔層11、12上，造成電荷的累積儲存，儲存的電荷量則稱為電容。
第二步，請參閱圖2-3，將第一銅箔層11製作形成第一導電線路層110，該第一導電線路層110包括第一開口112，該第一開口112暴露該基材層13。
形成第一導電線路層110包括：請參閱圖2，在第一銅箔層11及第二銅箔層12的表面分別壓合第一抗蝕膜111與第二抗蝕膜121；對第一抗蝕膜111進行曝光，利用紫外線的能量使第一抗蝕膜111中的光敏物質進行光化學反應，完成影像轉移的過程；利用顯影液將第一抗蝕膜111中未曝光區域去除，顯影液可以為1%的NaCO3溶液；利用蝕刻液將未受第一抗蝕膜111保護的第一銅箔層11去除；蝕刻液可以為氯化銅。
請參閱圖3，將第一抗蝕膜111與第二抗蝕膜121去除，從而使第一銅箔層11形成第一導電線路層110。在本實施方式中，形成第一導電線路層110之後還包括對第一導電線路層110的表面進行微蝕粗糙化處理。
第三步，請參閱圖4，提供第二基板20，將該第二基板20壓合於該第一導電線路層110表面，從而在第一導電線路層110表面增層，後續可以製作形成多層晶片封裝基板。
其中，該第二基板20包括第三銅箔層21，電阻層22與第一黏結層23。該電阻層22位於該第三銅箔層21與該第一黏結層23之間，當然，該電阻層22也不是必須，即該第二基板20可以僅包括第一黏結層23與第三銅箔層21。具體地，是使該第一黏結層23覆蓋於該第一導電線路層110的表面及及填充第一開口112。該電阻層22的厚度為0.05~1μm，該電阻層22用於形成晶片封裝基板100的電阻。在其它實施方式中，該電阻層22的厚度可以根據實際需要的電阻值進行改變。該第一黏結層23可以為半固化片。
第四步，請參閱圖5-7，降低第二銅箔層12的厚度，並且將第二銅箔層12蝕刻製作形成第二導電線路層120，使後續形成的該第二導電線路層120的厚度小於該第一導電線路層110的厚度。通過此種方式，可以降低最後製作而成的晶片封裝基板100的整體厚度。
可以理解，在其它實施方式中，也可以在形成第一導電線路層110之前先降低第一銅箔層11的厚度，使後續形成的第一導電線路層110的厚度小於第二導電線路層120的厚度，達到降低晶片封裝基板的整體厚度的效果即可。
具體地，請參閱圖5，是先在在第三銅箔層21的表面壓合第三抗蝕膜211，對第二銅箔層12的整面進行蝕刻來降低第二銅箔層12的厚度；蝕刻完畢，對第二銅箔層12進行微蝕處理形成粗糙化的表面，以有利於提高第二銅箔層12在後續步驟中與第一黏結層23之間的結合力，在此步驟中第三抗蝕膜211暫時不去掉。優選地，是使第二銅箔層12的厚度與第一導電線路層的厚度差為5μm。
請參閱圖6，在第二銅箔層12的表面壓合第四抗蝕膜221，對第四抗蝕膜221進行曝光顯影，將第二銅箔層12蝕刻。
請參閱圖7，移除第三抗蝕膜211與第四抗蝕膜221，從而製作形成第二導電線路層120。該第二導電線路層120包括第二開口122，該第二開口122暴露該基材層13，且該第二開口122與第一開口112不相互重疊。
第五步，請參閱圖8，提供第三基板30，將該第三基板30壓合於該第二導電線路層120表面及填充第二開口122，得到一個封裝基板中間結構40，此步驟也是為了後續實現晶片封裝基板100的增層。
其中，該第三基板30包括第四銅箔層31與第二黏結層32，當然，該第三基板30也可以包括位於該第四銅箔層31與該第二黏結層32之間的電阻層（圖未示）。具體地，是使該第二黏結層32覆蓋於該第二導電線路層120的表面及填充第二開口122。在本實施方式中，提供的第三基板30包括的第四銅箔層31與第二基板20包括的第三銅箔層21之間具有一個厚度差，其目的是為了使後續形成的該第四導電線路層140與第二導電線路層120的厚度之和等於與該第三導電線路層130與該第二導電線路層110的厚度之和；或者是使該第一導電線路層110、該電阻層22與該第三導電線路層130的厚度之和等於該第二導電線路層120與該第四導電線路層140的厚度之和。
第六步，請參閱圖9-10，在封裝基板中間結構40中形成至少一個導通孔34，使第一導電線路層110與第二導電線路層120相互導通，在本實施方式中，在封裝基板中間結構40包含兩個導通孔，兩個導通孔分別定義為第一導通孔340與第二導通孔350。
在本實施方式中，請參閱圖9，分別是在封裝基板中間結構40中形成第一貫通孔36與第二貫通孔37，該第一貫通孔36的直徑小於第一開口112，該第二貫通孔37的直徑小於第二開口122。具體地，該第一貫通孔36貫穿該第三銅箔層21、該電阻層22、第一黏結層23、該第一開口112、該基材層13、該第二導電線路層120、第二黏結層32以及該第四銅箔層31，該第二貫通孔37貫穿該第三銅箔層21、該電阻層22、第一黏結層23、該第一導電線路層110、該基材層13、該第二開口122、第二黏結層32以及該第四銅箔層31。該第一貫通孔36與該第二貫通孔37通過雷射蝕孔工藝或者定深機械鑽孔工藝形成。並且在第一貫通孔36與該第二貫通孔37的內壁鍍銅從而分別形成第一導通孔340與第二導通孔350，請參閱圖10，以實現第一導電線路層110與第二導電線路層120相互導通。
第七步，請參閱圖11與圖12，將第三銅箔層21製作形成第三導電線路層130，將第四銅箔層31製作形成第四導電線路層140。且該第一導電線路層110、該電阻層22與該第三導電線路層130的厚度之和等於該第二導電線路層120與該第四導電線路層140的厚度之和。當前述第三步中提供的第二基板20中不包括電阻層22時，是使形成的該第一導電線路層110與形成的該第三導電線路層130的厚度之和等於形成的該第二導電線路層120與該第四導電線路層140的厚度之和，如此設置，是可以避免晶片封裝基板100的翹曲。
製作第三導電線路層130與第四導電線路層140的方法與製作第一導電線路層110的方法類似，也是首先通過在第三銅箔層21與第四銅箔層31的表面分別壓合第五抗蝕膜311與第六抗蝕膜411，對第五抗蝕膜311與第六抗蝕膜411進行曝光、顯影（圖11），再將第三銅箔層21進行蝕刻製作形成該第三導電線路層130，此時，電阻層22也被蝕刻，在電阻層22中形成第三開口170，該第三開口170暴露部分第一黏結層23；將第四銅箔層31蝕刻製作形成第四導電線路層140，且蝕刻之後移除第五抗蝕膜311以及第六抗蝕膜411（圖12）。
第八步，請參閱圖13與圖14，將第三導電線路層130進行處理，暴露出部分電阻層22，形成晶片封裝基板100的電阻。
具體地，首先請參閱圖13，在第三導電線路層的表面壓合第七抗蝕膜511，在第四導電線路層140的表面壓合第八抗蝕膜611，並對第七抗蝕膜511進行曝光顯影；請參閱圖14，對第七抗蝕膜中曝光顯影的位置進行蝕刻，從而在第三導電線路層130中形成第四開口171，該第四開口171暴露部分電阻層22，並且分別去掉第七抗蝕膜511與第八抗蝕膜611，從而形成晶片封裝基板100的電阻。
第九步，製作形成用於設置晶片的焊墊150。具體地，是在第三導電線路層130與第四導電線路層140的表面分別形成防焊層160，防焊層160還填充第一導通孔340、第二導通孔350、第三開口170與第四開口171，該防焊層160包括防焊層開口161，被防焊層開口161暴露的該第三導電線路層與130該第四導電線路層140為焊墊150。請參閱圖15。從而得到晶片封裝基板100。
請參閱圖16，在本實施方式中，在形成該焊墊150之後還包括對焊墊150表面進行清潔處理與表面處理，在該焊墊150表面生成一層有機保焊膜（圖未示）（Organic Solderability Preservatives，OSP）180，或者對焊墊150表面電鍍一層助焊層。該助焊層可以選自電鍍鎳層、電鍍金層、無電鍍鎳化金層(electroless Ni/Au)、浸鍍銀(immersion silver)、浸鍍錫(immersion tin)，在本實施方式中，是對該焊墊150表面生成一層有機保焊膜180。
請參閱圖17，是在圖16所述的晶片封裝基板上設置晶片50形成一個晶片封裝結構的示意圖。所述晶片50設置在有機保焊膜180的表面處。所述晶片50通過所述錫球51與所述晶片封裝基板100固定連接，所述晶片50與所述有機保焊膜180之間還灌注有封裝膠體52，更好地保證所述晶片50與所述晶片封裝基板100封裝後之間的穩定性。
請再次參閱圖16，圖16是本發明提供的一種晶片封裝基板100，其包括基材層13、位於該基材層13相對兩側的第一導電線路層110與第二導電線路層120、位於該第一導電線路層110表面的第一黏結層23，位於第一黏結層23表面的電阻層22，位於電阻層22表面的第三導電線路層21、位於該第二導電線路層120表面的第二黏結層32，位於第二黏結層32表面的第四導電線路層140、以及分別位於第三導電線路層130與第四導電線路層140表面的防焊層160。該第一導電線路層110的厚度不等於該第二導電線路層120的厚度。該第一導電線路層110、該基材層13、該第二導電線路120層共同形成晶片封裝基板100的電容。
該第一導電線路層110包括一第一開口112，該第二導電線路層120包括一第二開口122。該第一開口112與該第二開口122不相互重疊。
該晶片封裝基板100還包括第一導通孔340與第二導通孔350。該第一導通孔340貫穿該第三導電線路層130、該電阻層22、第一黏結層23、該第一開口112、該基材層13、該第二導電線路層120、第二黏結層32以及該第四銅箔層31，該第二貫通孔370貫穿該第三導電線路層130、該電阻層22、第一黏結層23、該第一導電線路層110、該基材層13、該第二開口122、第二黏結層32以及該第四銅箔層31。
防焊層160填充第一導通孔340、第二導通孔350。該防焊層160包括防焊層開口161，被防焊層開口161暴露的該第三導電線路層130與該第四導電線路層140為焊墊；該第一導電線路層110、該電阻層22與該第三導電線路層130的厚度之和等於該第二導電線路層120與該第四導電線路層140的厚度之和。
綜上所述，本發明提供的晶片封裝基板的製作方法中，提供的用於製作晶片封裝基板的內層電路的第一基板包括的第一銅箔層與第二銅箔層的厚度是一致的，在將第二銅箔層製作形成第二導電線路層之前，先將第二銅箔層進行蝕刻，降低第二銅箔層的厚度，然後將第一銅箔層製作形成第一導電線路層與將第二銅箔層製作形成第二導電線路層，且第一導電線路層與第二導電線路層分開進行，也即採用單面蝕刻（Single Side Etch, SSE）以及水準DES(Developping, Etching, Stripping)生產線的方式分別製作形成第一導電線路層與第二導電線路層，從而可以實現封裝基板的內層導電線路的薄型化，從而降低封裝基板的整體厚度；提供的第二基板包括第三銅箔層，第三基板包括第四銅箔層，第二基板與第三基板分別用於製作晶片封裝結構的外層電路，在此使第三銅箔層的厚度小於第四銅箔層的厚度，第一導電線路層的厚度與第三導電線路層的厚度之和與第二導電線路層的厚度及第四導電線路層的厚度之和相當，也即使內層銅箔厚的一面搭配的外層銅箔薄，內層銅箔薄的一面搭配的外層銅箔厚，以此防止在形成防焊層時晶片封裝基板的翹曲。
可以理解的是，對於本領域的普通技術人員來說，可以根據本發明的技術構思做出其它各種相應的改變與變形，而所有這些改變與變形都應屬於本發明請求項的保護範圍。
100‧‧‧晶片封裝基板
10‧‧‧第一基板
11‧‧‧第一銅箔層
12‧‧‧第二銅箔層
13‧‧‧基材層
110‧‧‧第一導電線路層
112‧‧‧第一開口
111‧‧‧第一抗蝕膜
121‧‧‧第二抗蝕膜
20‧‧‧第二基板
23‧‧‧第一黏結層
22‧‧‧電阻層
21‧‧‧第三銅箔層
211‧‧‧第三抗蝕膜
221‧‧‧第四抗蝕膜
120‧‧‧第二導電線路層
122‧‧‧第二開口
30‧‧‧第三基板
31‧‧‧第四銅箔層
32‧‧‧第二黏結層
36‧‧‧第一貫通孔
37‧‧‧第二貫通孔
130‧‧‧第三導電線路層
140‧‧‧第四導電線路層
34‧‧‧導通孔
340‧‧‧第一導通孔
350‧‧‧第二導通孔
150‧‧‧焊墊
160‧‧‧防焊層
311‧‧‧第五抗蝕膜
411‧‧‧第六抗蝕膜
511‧‧‧第七抗蝕膜
611‧‧‧第八抗蝕膜
180‧‧‧有機保焊膜
40‧‧‧封裝基板中間結構
50‧‧‧晶片
51‧‧‧錫球
52‧‧‧封裝膠體
170‧‧‧第三開口
171‧‧‧第四開口
161‧‧‧防焊層開口
無
100‧‧‧晶片封裝基板
13‧‧‧基材層
110‧‧‧第一導電線路層
112‧‧‧第一開口
23‧‧‧第一黏結層
22‧‧‧電阻層
120‧‧‧第二導電線路層
122‧‧‧第二開口
130‧‧‧第三導電線路層
140‧‧‧第四導電線路層
340‧‧‧第一導通孔
350‧‧‧第二導通孔
150‧‧‧焊墊
160‧‧‧防焊層
180‧‧‧有機保焊膜
161‧‧‧防焊層開口
32‧‧‧第二黏結層

Claims (10)

  1. 一種晶片封裝基板製作方法，其包括：
    提供覆銅板，該覆銅板包括基材層及位於該基材層相對兩側的第一銅箔層及第二銅箔層；
    將該第一銅箔層製作形成第一導電線路層，該第一導電線路層包括一第一開口；
    在該第一導電線路層遠離該基材層的一側形成電阻層;
    在該電阻層遠離該第一導電線路層的表面形成第三銅箔層；
    將該第二銅箔層製作形成第二導電線路層，該第二導電線路層包括一第二開口；
    在該第二導電線路層遠離該基材層的一側形成第四銅箔層，得到一個封裝基板中間結構；
    將該第三銅箔層及該第四銅箔層分別製作形成第三導電線路層及第四導電線路層；
    分別在該第三導電線路層與該第四導電線路層遠離該基材層的一側形成防焊層，未被該防焊層覆蓋的該第三導電線路層與該第四導電線路層成為焊墊；
    其中：該第一開口與該第二開口不相互重疊；該第一導電線路層的厚度不等於該第二導電線路層的厚度；該第一導電線路層、該電阻層與該第三導電線路層的厚度之和等於該第二導電線路層與該第四導電線路層的厚度之和。
  2. 如請求項1所述的晶片封裝基板製作方法，其中，在形成該第三導電線路層之後與形成該防焊層之前還包括蝕刻部分第三導電線路層以暴露部分該電阻層。
  3. 如請求項1所述的晶片封裝基板製作方法，其中，在形成該第四導電線路層之後與形成該防焊層之前還包括在該封裝基板中間結構中形成第一導通孔與第二導通孔，該第一導通孔貫穿該第三導電線路層、該電阻層、該第一開口、該基材層、該第二導電線路層以及該第四導電線路層；該第二導通孔貫穿該第三導電線路層、該電阻層、該第一導電線路層、該基材層、該第二開口以及該第四導電線路層。
  4. 如請求項1所述的晶片封裝基板製作方法，其中，形成該第三銅箔層與形成該電阻層的方法為：提供一第二基板，將該第二基板壓合於該第一導電線路層表面，其中，該第二基板包括該第三銅箔層、該電阻層與第一粘結層，該電阻層位於該第三銅箔層與該第一粘結層之間。
  5. 如請求項1所述的晶片封裝基板製作方法，其中，在形成焊墊之後還包括對焊墊表面進行清潔處理與表面處理，在該焊墊表面生成一層有機保焊膜或者金屬層。
  6. 如請求項1所述的晶片封裝基板製作方法，其中，該基材層的材料選自聚乙酯、聚丙烯、聚碳酸酯中的一種或者幾種。
  7. 一種晶片封裝基板，其包括基材層及位於該基材層相對兩側的第一導電線路層與第二導電線路層、位於該第一導電線路層遠離該基材層的一側的電阻層、位於該電阻層表面的第三導電線路層、位於該第二導電線路層遠離該基材層的一側的第四導電線路層、以及分別位於第三導電線路層與第四導電線路層表面的防焊層，該防焊層包括防焊層開口，被該防焊層開口暴露的該第三導電線路層與該第四導電線路層為焊墊，該第一導電線路層包括一第一開口，該第二導電線路層包括一第二開口，其中：該第一開口與該第二開口不相互重疊；該第一導電線路層的厚度不等於該第二導電線路層的厚度；該第一導電線路層、該電阻層與該第三導電線路層的厚度之和等於該第二導電線路層與該第四導電線路層的厚度之和。
  8. 如請求項7所述的晶片封裝基板，其中，該晶片封裝基板還包括第一導通孔與第二導通孔，該第一導通孔貫穿該第三導電線路層、該該電阻層、該第一開口、該基材層、該第二導電線路層以及該第四導電線路層；該第二導通孔貫穿該第四導電線路層、該第二開口、該基材層、該第一導電線路層、該電阻層以及該第三導電線路層。
  9. 如請求項7所述的晶片封裝基板，其中，該基材層的材料選自聚乙酯、聚丙烯、聚碳酸酯中的一種或者幾種。
  10. 如請求項7所述的晶片封裝基板，其中，該焊墊表面形成有一層有機保焊膜或者金屬層。
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Publication number Priority date Publication date Assignee Title
CN109219239B (zh) * 2017-06-30 2021-12-21 鹏鼎控股(深圳)股份有限公司 柔性电路板
CN109769344B (zh) * 2017-11-10 2021-07-20 鹏鼎控股(深圳)股份有限公司 电路板及该电路板的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557540B1 (ko) * 2004-07-26 2006-03-03 삼성전기주식회사 Ｂｇａ 패키지 기판 및 그 제작 방법
US7323762B2 (en) * 2004-11-01 2008-01-29 Phoenix Precision Technology Corporation Semiconductor package substrate with embedded resistors and method for fabricating the same
JP4907479B2 (ja) * 2007-09-19 2012-03-28 日本メクトロン株式会社 抵抗素子を内蔵したプリント配線板の製造法
JP2016021475A (ja) * 2014-07-14 2016-02-04 イビデン株式会社 プリント配線板
US10049970B2 (en) * 2015-06-17 2018-08-14 Samsung Electronics Co., Ltd. Methods of manufacturing printed circuit board and semiconductor package

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