TW201640618A

TW201640618A - 記憶體元件及其製作方法

Info

Publication number: TW201640618A
Application number: TW104115496A
Authority: TW
Inventors: 李冠儒
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-05-15
Filing date: 2015-05-15
Publication date: 2016-11-16
Also published as: TWI555127B

Abstract

一種記憶體元件，包括圖案化多層堆疊結構(multi-layer stack)、半導體覆蓋層(conductive capping layer)、記憶材料層以及通道層。圖案化多層堆疊結構位於基材上，具有至少一條溝槽，以定義出複數個脊狀多層疊層，其中每一個脊狀多層疊層至少包括一導電條帶。半導體覆蓋層覆蓋於這些脊狀多層疊層上。記憶材料層覆蓋於溝槽的側壁上。通道層覆蓋於記憶材料層、半導體覆蓋層以及溝槽的底部上，且與半導體覆蓋層直接接觸。

Description

記憶體元件及其製作方法

【0001】

本揭露書是有關於一種非揮發性記憶體(non-volatile memory)元件及其製作方法。特別是有關於一種三圍的(Three-Dimension，3D)非揮發性記憶體元件及其製作方法。

【0002】

非揮發性記憶體(Non-Volatile Memory，NVM)元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。三維非揮發性記憶體元件，例如垂直通道式(Vertical-Channel，VC)三維NAND快閃記憶體元件，具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。

【0003】

典型的三維非揮發性記憶體元件係由複數個彼此平行之絕緣層和導電層交錯堆疊而成的多層疊結構(multi-layer stacks)所構成。請參照第1圖，第1圖係根據習知技術所繪示的一種三維非揮發性記憶體元件之多層疊結構100的剖面示意圖。其中，多層疊結構100包括至少一條溝槽101，將多層疊結構區分為複數個脊狀多層疊層(ridge-shaped stacks)102，使每一脊狀多層疊層102都具有複數條由圖案化導電層所形成的導電條帶102a。三維非揮發性記憶體元件還包括記憶材料層103和通道層104。其中，記憶材料層103位於溝槽101的側壁上；通道層104則覆蓋脊狀多層疊層102和記憶材料層103上，而在每一個導電條帶102a與記憶材料層103和通道層104三者重疊的位置，定義出複數個記憶胞105。垂直排列的記憶胞，藉由通道層104垂直串接，而形成記憶胞串列，並透過金屬接觸結構106電性連接至對應的位元線(未繪示)。其中，金屬接觸結構106形成於覆蓋在脊狀多層疊層102之頂部上的一部分通道層104上。

【0004】

然而，為提供元件較佳的控制效能，通道層104的厚度一般都相當薄，使得在通道層104上定義金屬接觸結構106時製程裕度(process window)相當有限(甚至不足)。再加上，通道層104一般由多晶矽所構成，會與金屬接觸結構106的阻障層形成金屬矽化物(silicide)接面，過薄的通道層104容易使金屬矽化物接面產生空隙(voids)，而導致金屬接觸結構106與通道層104之間產生接觸電阻值偏高的問題。

【0005】

因此，有需要提供一種更先進的記憶體元件及其製作方法，以改善習知技術所面臨的問題。

【0006】

根據本說明書的一實施例，提供一種記憶體元件，其包括圖案化多層堆疊結構、半導體覆蓋層(semiconductor capping layer)、記憶材料層以及通道層。圖案化多層堆疊結構位於基材上，具有至少一條溝槽，以定義出複數個脊狀多層疊層，其中每一個脊狀多層疊層至少包括一導電條帶。半導體覆蓋層覆蓋於這些脊狀多層疊層上。記憶材料層覆蓋於溝槽的側壁上。通道層覆蓋於記憶材料層、半導體覆蓋層以及溝槽的底部上，且與半導體覆蓋層直接接觸。

【0007】

根據本說明書的另一實施例，提供一種記憶體元件的製作方法，包括下述步驟：首先在基材上提供一多層堆疊結構。再於多層堆疊結構上形成一半導體覆蓋層。然後，圖案化多層堆疊結構和半導體覆蓋層，藉以於多層堆疊結構中形成至少一條溝槽，以定義出複數個脊狀多層疊層，並使每一個脊狀多層疊層至少包括一條導電條帶。之後，形成一記憶材料層，覆蓋半導體覆蓋層以及溝槽的側壁和底部。後續，移除位於半導體覆蓋層和溝槽之底部上的一部分記憶材料層，再形成一通道層，覆蓋記憶材料層、半導體覆蓋層以及溝槽的底部，且與半導體覆蓋層直接接觸。

【0008】

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。此一立體記憶體元件的製作方法，係先在多層堆疊結構上方額外形成一半導體覆蓋層，然後再形成複數條溝槽藉以將多層堆疊結構和半導體覆蓋層區隔成複數個脊狀多層疊層。後續再於溝槽側壁上形成記憶材料層和通道層，藉以定義出複數個記憶胞，並垂直串接成至少一個記憶胞串列。其中，半導體覆蓋層和通道層直接接觸。

【0009】

由於，半導體覆蓋層可以和覆蓋於多層堆疊結構頂部的通道層整合，形成厚度較大的接觸區，而使後續形成在接觸區上的金屬接觸結構能有較大的製程裕度。同時，厚度較大的接觸區，可提供較多的多晶矽，與金屬接觸結構形成晶粒結構(grains)較小的金屬矽化物層，進而減少空隙的產生，有效降低金屬接觸結構與通道層之間的接觸電阻。又由於半導體覆蓋層僅覆蓋於多層堆疊結構的頂部，並不會增加位於溝槽側壁之記憶胞的通道層厚度。因此更可兼顧元件的控制效能。

【0037】

100‧‧‧多層疊結構
101‧‧‧溝槽
102‧‧‧脊狀多層疊層
102a‧‧‧導電條帶
103‧‧‧記憶材料層
104‧‧‧通道層
105‧‧‧記憶胞
106‧‧‧金屬接觸結構
200‧‧‧立體記憶體元件
201‧‧‧基材
202‧‧‧半導體覆蓋層
202a-202d‧‧‧覆蓋部分圖案化
202f‧‧‧半導體覆蓋層的頂面
203‧‧‧圖案化製程
204‧‧‧溝槽
204a‧‧‧溝槽側壁
205‧‧‧導電條帶
206‧‧‧記憶材料層
207‧‧‧蝕刻步驟
208‧‧‧回蝕製程
209‧‧‧通道層
210‧‧‧多層堆疊結構
210a-210d‧‧‧脊狀多層疊層
211-217‧‧‧導電層
219‧‧‧晶粒界面
220‧‧‧接觸電極
220a‧‧‧阻障層
222‧‧‧開口
221-227‧‧‧絕緣層
230‧‧‧介電層
300‧‧‧立體記憶體元件
301‧‧‧半導體薄膜
302‧‧‧凹室
303‧‧‧晶粒界面

【0010】

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
第1圖係根據習知技術所繪示的一種三維非揮發性記憶體元件之多層疊結構的剖面示意圖；
第2圖係根據本發明的一實施例所繪示之多層堆疊結構的結構透視圖；
第2A圖至第2G圖係沿著第2圖的切線S2繪示以多層堆疊結構製作立體記憶體元件的製程結構剖面圖；以及
第3A圖至第3E圖係根據本發明的另一實施例所繪示之製作立體記憶體元件的製程結構剖面圖。

【0011】

本發明提供一種立體記憶體元件及其製作方法，可提供立體記憶體元件較大的製程裕度，來形成一金屬接觸結構，同時降低此金屬接觸結構的接觸電阻。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數立體記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

【0012】

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

【0013】

製作立體記憶體元件200的方法，包括下述步驟：首先在基材201上形成多層堆疊結構210。請參照第2圖和第2A圖至第2G圖，第2圖係根據本發明的一實施例所繪示之多層堆疊結構210的結構透視圖；第2A圖至第2G圖係沿著第2圖的切線S2繪示以多層堆疊結構210製作立體記憶體元件200的製程結構剖面圖。

【0014】

在本發明的一些實施例中，多層堆疊結構210包括形成於基材201上的複數個導電層211-217以及複數個絕緣層221-227。其中，絕緣層221-227與導電層211-217係沿著第2圖所繪示的Z軸方向，在基材201上彼此交錯堆疊，並且相互平行。在本實施例之中，導電層211位於多層堆疊結構210的最底層，而絕緣層227位於多層堆疊結構210的頂層。

【0015】

導電層211-217可以由金屬，例如金、銅、鋁或其他金屬或合金材料，所構成。此外，導電層211-217也可以由半導體材料，例如矽、鍺或其他摻雜或無摻雜的半導體材質，所構成。在本實施例中，導電層211-217係由無摻雜多的晶矽所構成。絕緣層221-227可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。在本發明的一些實施例中，導電層211-217和絕緣層221-227可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。絕緣層221-227的厚度可以實質介於20奈米到40奈米之間。

【0016】

之後，再於多層堆疊結構210上形成半導體覆蓋層202(如第2圖和第2A圖所繪示)。其中，半導體覆蓋層202形成於多層堆疊結構210的最頂層絕緣層227上。在本發明的一些實施例之中，半導體覆蓋層202的形成方式與導電層211-217的形成方式相同，但不以此為限。半導體覆蓋層202的材質較佳可以為多晶矽。半導體覆蓋層202的厚度，實質實質介於300Å至500Å之間。

【0017】

接著，對多層堆疊結構210以及半導體覆蓋層202進行圖案化製程203，以形成複數個脊狀多層疊層210a、210b、210c和210d以及覆蓋脊狀多層疊層210a、210b、210c和210d的圖案化半導體覆蓋層202(如第2B圖所繪示)。在本發明的一些實施例中，多層堆疊結構210和半導體覆蓋層202的圖案化製程203，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對半導體覆蓋層202和多層堆疊結構210進行蝕刻。藉以在半導體覆蓋層202和多層堆疊結構210之中形成沿著Z軸方向延伸的溝槽204，將多層堆疊結構210分割成複數個沿著Y軸方向延伸的脊狀多層疊層，例如脊狀多層疊層210a、210b、210c和210d，並將基材201的一部分區域經由溝槽204曝露於外。並將半導體覆蓋層202區隔成多個彼此分離的覆蓋部分，例如覆蓋部分202a、202b、202c和202d。

【0018】

在本實施例中，每一脊狀多層疊層210a、210b、210c和210d都包含由一部份導電層211-217所構成的導電條帶205。圖案化半導體覆蓋層202的覆蓋部分202a、202b、202c和202d，分別覆蓋於，每一脊狀多層疊層210a、210b、210c和210d。

【0019】

然後，於脊狀多層疊層210a、210b、210c和210d上形成記憶材料層206，使其覆蓋於圖案化半導體覆蓋層202的覆蓋部分202a、202b、202c和202d以及溝槽204底部(即被溝槽204暴露於外的一部分基材201)和溝槽側壁204a上(如第2C圖所繪示)。在本發明的一些實施例中，記憶材料層206至少包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)。在本發明的另一些實施例中，記憶材料層206可以是一種矽氧氮氧矽(Silicon Oxide Nitric Oxide Silicon，SONOS)結構 (但不以此為限)。在本實施例中，記憶材料層206可以是藉由低壓化學氣相沉積製程所製作而成的ONO複合層。

【0020】

在形成記憶材料層206之後，以對記憶材料層206進行一蝕刻步驟207，以移除覆蓋於覆蓋部分202a、202b、202c和202d上，以及覆蓋於溝槽204之底部上的一部分記憶材料層206，將圖案化半導體覆蓋層202暴露於外，並將一部分基材201再度經由溝槽204暴露於外(如第2D圖所繪示)。在本發明的一些實施例中，剩餘的記憶材料層206較佳僅位於溝槽的側壁204a之上。

【0021】

另外在本發明的一些實施例中，在移除覆蓋於覆蓋部分202a、202b、202c和202d上以及覆蓋於溝槽204底部上的一部分記憶材料層206之後，較佳可以選擇性地進行一回蝕製程208，藉以移除靠近溝槽204開口的一部分記憶材料層206，使記憶材料層206實質低於圖案化半導體覆蓋層202的頂面202f(如第2E圖所繪示)。

【0022】

之後，再於脊狀多層疊層210a、210b、210c和210d上進行共形沉積(conformal deposition)，以形成通道層209，覆蓋於記憶材料層206、圖案化半導體覆蓋層202以及溝槽204的底部上，並且使通道層209與圖案化半導體覆蓋層202的頂面202f直接接觸(如第2F圖所繪示)。在本發明的一些實施例之中，構成通道層209的材質為半導體材質，例如較佳可以是多晶矽、鍺或其他合適的半導體材質。通道層209的厚度，實質實質介於50Å至200Å之間。在本實施例之中，通道層209和圖案化半導體覆蓋層202可皆係由多晶矽所構成，由於二者係由不同沉積製程所形成，因此通道層209和圖案化半導體覆蓋層202之間，會存在一個可藉由電子顯微鏡，例如光發射電子顯微鏡(Photoemission Electron Microscope，PEEM)，觀測得到的晶粒界面(granular boundary)219。

【0023】

另外，在本實施例之中，由於通道層209同時覆蓋記憶材料層206、圖案化半導體覆蓋層202以及溝槽204的底部。因此，藉由通道層209，可以將圖案化半導體覆蓋層202位於脊狀多層疊層210a、210b、210c和210d頂部的覆蓋部分202a、202b、202c和202d電性導通。

【0024】

之後，再於通道層209上形成複數個接觸電極220，與通道層209直接接觸。在本發明的一些實施例中，接觸電極220的形成方式包含下述步驟：首先在脊狀多層疊層210a、210b、210c和210d上形成一介電層230，例如矽氧化物層。再以通道層209為蝕刻停止層，對介電層230進行蝕刻，藉以在介電層230中形成複數個開口222，將圖案化半導體覆蓋層202的覆蓋部分202a、202b、202c和202d暴露於外。後續，再於開口222中形成阻障層220a，並以金屬材料，例如金(Au)、銅(Cu)、鋁(Al)或其他合適的金屬或合金料填充開口222，以在開口222中形成接觸電極220。後續，再經由一連串後段製程(未繪示)完成立體記憶體元件300的製備(如第2G圖所繪示)。

【0025】

由於，圖案化半導體覆蓋層202和通道層209皆係半導體材質，可整合成一厚度較大的接觸區，可提供定義開口222的蝕刻製程較大的製程裕度。另外，厚度較大的接觸區也可防止通道層209和阻障層220a之間所生成的金屬矽化物層產生空隙，進降低而導致接觸電極220與通道層209之間的接觸電阻值。

【0026】

請參照第3A圖至第3E圖，第3A圖至第3E圖係根據本發明的另一實施例所繪示之製作立體記憶體元件300的製程結構剖面圖。其中，製作立體記憶體元件300的方法與製作立體記憶體元件200的方法類似，差別僅在於，製作立體記憶體元件300的方法在進行蝕刻步驟207以移除一部分記憶材料層206之前，還包括選擇性地於記憶材料層206上形成一半導體薄膜301。為了簡潔描述起見，本實施例由第3A圖開始，其中第3A圖係接續第2C圖，第2C圖之前的相同製程將與以省略而不再贅述。

【0027】

在本發明的一些實施例之中，半導體薄膜301可以是藉由低壓化學氣相沉積製程而毯覆於記憶材料層206上的半導體膜層(coating)。半導體薄膜301的材質，較佳也可以是多晶矽。半導體薄膜301的厚度實質介於100Å至300Å之間。在本實施例之中，半導體薄膜301的厚度較佳約為100Å。

【0028】

之後，以半導體薄膜301為蝕刻停止層，對記憶材料層206進行一蝕刻步驟207，以移除於覆蓋部分202a、202b、202c和202d上，以及覆蓋於溝槽204之底部上的一部分記憶材料層206和半導體薄膜301，將位於脊狀多層疊層210a、210b、210c和210d頂部的圖案化半導體覆蓋層202暴露於外，並將一部分基材201再度經由溝槽204暴露於外(如第3B圖所繪示)。在本實施例之中，剩餘的記憶材料層206僅位於溝槽的側壁204a之上，剩餘的半導體薄膜301覆蓋於剩餘的記憶材料層206上，在溝槽的側壁204a上形成間隙壁(spacer)，保護剩餘的記憶材料層206免於受到後續進行的蝕刻製程損壞。

【0029】

在移除覆蓋於覆蓋部分202a、202b、202c和202d上以及覆蓋於溝槽204底部上的一部分記憶材料層206之後，可再進行一回蝕製程208，藉以移除靠近溝槽204開口的一部分記憶材料層206，使記憶材料層206實質低於圖案化半導體覆蓋層202的頂面202f，並且在圖案化半導體覆蓋層202與半導體薄膜301之間形成複數個凹室302(如第3C圖所繪示)。

【0030】

之後，再於脊狀多層疊層210a、210b、210c和210d上進行共形沉積，以形成通道層209覆蓋於記憶材料層206、剩餘的半導體薄膜301、圖案化半導體覆蓋層202以及溝槽204的底部上，並且使通道層209與圖案化半導體覆蓋層202的頂面202f以及剩餘的半導體薄膜301直接接觸。進而藉由通道層209，將圖案化半導體覆蓋層202位於脊狀多層疊層210a、210b、210c和210d頂部的覆蓋部分202a、202b、202c和202d電性導通(如第3D圖所繪示)。

【0031】

由於，通道層209、半導體薄膜301和圖案化半導體覆蓋層202皆係由多晶矽所構成，但三者係由不同沉積製程所形成，因此通道層209和圖案化半導體覆蓋層202之間以及通道層209和半導體薄膜301之間，會分別存在一個可藉由電子顯微鏡，例如光發射電子顯微鏡，觀測到的晶粒界面219和303。其中，晶粒界面219和303皆為U形。

【0032】

之後，再於通道層209上形成複數個接觸電極220，與通道層209直接接觸。在本發明的一些實施例中，接觸電極220的形成方式包含下述步驟：首先在脊狀多層疊層210a、210b、210c和210d上形成一介電層230，例如矽氧化物層。再以通道層209為蝕刻停止層，對介電層230進行蝕刻，藉以在介電層230中形成複數個開口222，將圖案化半導體覆蓋層202的覆蓋部分202a、202b、202c和202d暴露於外。再於開口222中形成阻障層220a，並以金屬材料，例如金、銅、鋁或其他合適的金屬或合金料填充開口222，以在開口222中形成接觸電極220。後續，再經由一連串後段製程(未繪示)完成立體記憶體元件300的製備(如第圖3E所繪示)。

【0033】

由於，圖案化半導體覆蓋層202和通道層209皆係半導體材質，可整合成一厚度較大的接觸區，可提供定義開口222的蝕刻製程較大的製程裕度。另外，厚度較大的接觸區也可防止通道層209和阻障層220a之間的金屬矽化物接面產生空隙，進降低而導致金屬接觸結構106與通道層104之間的接觸電阻值。

【0034】

【0035】

由於，半導體覆蓋層可以和覆蓋於多層堆疊結構頂部的通道層整合，形成厚度較大的接觸區，而使後續形成在接觸區上的金屬接觸結構能有較大的製程裕度。同時，厚度較大的接觸區，可提供較多的多晶矽來與金屬接觸結構形成晶粒結構較小的金屬矽化物層，進而減少空隙的產生，有效降低金屬接觸結構與通道層之間的接觸電阻。又由於半導體覆蓋層僅覆蓋於多層堆疊結構的頂部，並不會增加位於溝槽側壁之記憶胞的通道層厚度。因此更可兼顧元件的控制效能。

【0036】

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧立體記憶體元件

201‧‧‧基材

202a-202d‧‧‧覆蓋部分圖案化

204‧‧‧溝槽

204a‧‧‧溝槽側壁

205‧‧‧導電條帶

206‧‧‧記憶材料層

209‧‧‧通道層

210‧‧‧多層堆疊結構

210a-210d‧‧‧脊狀多層疊層

211-217‧‧‧導電層

219‧‧‧晶粒界面

220‧‧‧接觸電極

220a‧‧‧阻障層

222‧‧‧開口

221-227‧‧‧絕緣層

230‧‧‧介電層

Claims

【第1項】

一種記憶體元件，包括:
一圖案化多層堆疊結構(multi-layer stacks)位於一基材上，具有至少一溝槽，以定義出複數個脊狀多層疊層，其中每一該些脊狀多層疊層至少包括一導電條帶；
一半導體覆蓋層(semiconductor capping layer)，覆蓋於該些脊狀多層疊層上；
一記憶材料層覆蓋於該溝槽的一側壁上；以及
一通道層覆蓋於該記憶材料層、該半導體覆蓋層以及該溝槽的一底部上，且與該半導體覆蓋層直接接觸。
【第2項】

如申請專利範圍第1項所述之記憶體元件，更包括一接觸電極(contact electrode)，位於該半導體覆蓋層上方，並且與該通道層直接接觸。
【第3項】

如申請專利範圍第1項所述之記憶體元件，其中該圖案化多層堆疊結構包括彼此交錯堆疊的複數個絕緣層和複數個導體層。
【第4項】

如申請專利範圍第1項所述之記憶體元件，其中該半導體覆蓋層和該通道層皆包括多晶矽，且該半導體覆蓋層和該通道層之間具有一晶粒界面(granular boundary)。
【第5項】

如申請專利範圍第1項所述之記憶體元件，更包括一半導體間隙壁(spacer)位於該記憶材料層和該通道層之間，且與該通道層直接接觸。
【第6項】

一種記憶體元件的製作方法，包括:
於一基材上提供一多層堆疊結構；
形成一半導體覆蓋層，覆蓋於該多層堆疊結構上；
圖案化該多層堆疊結構和該半導體覆蓋層，藉以於該多層堆疊結構中形成至少一溝槽，以定義出複數個脊狀多層疊層，並使每一該些脊狀多層疊層至少包括一導電條帶；
形成一記憶材料層，覆蓋該半導體覆蓋層以及該溝槽的一側壁和一底部；
移除位於該半導體覆蓋層和該溝槽之該底部上的一部分該記憶材料層；以及
形成一通道層，覆蓋該記憶材料層、該半導體覆蓋層以及該溝槽的該底部，且與該半導體覆蓋層直接接觸。
【第7項】

如申請專利範圍第6項所述之記憶體元件的製作方法，更包括於該半導體覆蓋層上方形成一接觸電極，與該通道層直接接觸。
【第8項】

如申請專利範圍第6項所述之記憶體元件的製作方法，其中形成該半導體覆蓋層形成於該多層堆疊結構的一最頂層絕緣層上。
【第9項】

如申請專利範圍第6項所述之記憶體元件的製作方法，其中在移除該一部分該記憶材料層之前，更包括於該記憶材料層上形成一半導體薄膜。
【第10項】

如申請專利範圍第6項所述之記憶體元件的製作方法，其中該半導體覆蓋層和該通道層皆包括多晶矽，且該半導體覆蓋層和該通道層之間具有一晶粒界面。