TW201635451A - 半導體封裝、半導體封裝結構以及制造半導體封裝的方法 - Google Patents

半導體封裝、半導體封裝結構以及制造半導體封裝的方法 Download PDF

Info

Publication number
TW201635451A
TW201635451A TW105106849A TW105106849A TW201635451A TW 201635451 A TW201635451 A TW 201635451A TW 105106849 A TW105106849 A TW 105106849A TW 105106849 A TW105106849 A TW 105106849A TW 201635451 A TW201635451 A TW 201635451A
Authority
TW
Taiwan
Prior art keywords
semiconductor package
semiconductor
wafer
conductive
redistribution layer
Prior art date
Application number
TW105106849A
Other languages
English (en)
Other versions
TWI623067B (zh
Inventor
林子閎
彭逸軒
蕭景文
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/932,147 external-priority patent/US20160079205A1/en
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201635451A publication Critical patent/TW201635451A/zh
Application granted granted Critical
Publication of TWI623067B publication Critical patent/TWI623067B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

本發明提供了一種半導體封裝、半導體封裝結構以及制造半導體封裝的方法。該半導體封裝結構包括：一第一半導體封裝。該第一半導體封裝包括：一第一半導體祼晶片；一第一重分佈層結構，耦接至該第一半導體祼晶片；以及一導電柱結構，設置在該第一重分佈層結構的遠離該第一祼晶片的表面上，其中該導電柱結構耦接至該第一重分佈層結構。

Description

半導體封裝、半導體封裝結構以及制造半導體封裝的方法
本發明涉及一種半導體封裝結構，特別是涉及一種混合的DRAM(Dynamic Random Access Memory；動態隨機存取記憶體)封裝結構。
POP(Package-on-Package；封裝上封裝)結構是一種用於垂直組合離散的SOC(System-On-Chip；片上系統)和記憶體封裝的積體電路封裝方法。使用標準介面(standard interface)來安裝(如堆疊)兩個或更多的封裝於彼此之頂上，從而在該兩個或更多的封裝之間路由訊號。POP封裝結構允許設備具有更高的元件密度，該設備例如為行動電話、個人數位助理(Personal Digital Assistant；PDA)和數碼相機。
對於具有增強了的集成水準、改進了的性能、頻寬、延遲、功率、重量和形狀因子(form factor)之記憶體應用，訊號墊與接地墊之比率在改善耦合效應中變得重要。
如此，期望創新的半導體封裝結構。
因此，本發明之主要目的即在於提供一種半導體封裝、半導體封裝結構以及制造半導體封裝的方法，可以改善半導體封裝之穩定性。
根據本發明至少一個實施例提供的一種半導體封裝，包括：一第一半導體祼晶片；一第一重分佈層結構，耦接至該第一半導體祼晶片；以及一導電柱結構，設置在該第一重分佈層結構的遠離該第一祼晶片的表面上，其中該導電柱結構耦接至該第一重分佈層結構。
根據本發明至少一個實施例提供的一種半導體封裝結構，包括：一第一半導體封裝；該第一半導體封裝包括：一第一半導體祼晶片；一第一重分佈層結構，耦接至該第一半導體祼晶片；以及一導電柱結構，設置在該第一重分佈層結構的遠離該第一祼晶片的表面上，其中該導電柱結構耦接至該第一重分佈層結構。
根據本發明至少一個實施例提供的一種制造半導體封裝的方法，包括：將一半導體祼晶片設置在一載體之上，其中，該半導體祼晶片具有位於該半導體祼晶片的頂面上的一導電通孔，該頂面遠離該載體，其中，該導電通孔耦接至該半導體祼晶片的一祼晶片墊；應用模塑料至該載體，以形成一模塑基底；在該模塑料上形成一重分佈層結構，並且該重分佈層結構耦接至該半導體祼晶片；在該重分佈層結構之上形成耦接至該重分佈層結構的一導電柱結構；自該半導體祼晶片的背面移除該載體。
本發明實施例之半導體封裝，由於採用了導電柱 結構，因此可以改善其穩定性。
500a、500b‧‧‧半導體封裝結構
300a‧‧‧混合的SOC封裝
300b‧‧‧SOC封裝
400b‧‧‧混合的DRAM封裝
400a‧‧‧DRAM封裝
200‧‧‧基底
202、420‧‧‧祼晶片接觸面
322、432、452‧‧‧導電結構
302‧‧‧SOC祼晶片
600‧‧‧DRAM祼晶片
316、440、716‧‧‧RDL結構
308、310、314、444‧‧‧通孔
302a‧‧‧後表面
302b‧‧‧前表面
324、702b、714a、712a‧‧‧頂面
304、306、408、410‧‧‧接墊
602、602a、602b‧‧‧TSV內連結構
312、412、442、712‧‧‧模塑料
317、446‧‧‧IMD層
318、448‧‧‧導電跡線
320、450‧‧‧RDL接觸墊
321‧‧‧阻焊層
418‧‧‧主體
402、404、406‧‧‧LPDDR DRAM祼晶片
422‧‧‧凸塊接觸面
414、416‧‧‧接合線
424、426、430‧‧‧金屬墊
428‧‧‧電路
600a、600b‧‧‧寬I/O DRAM祼晶片
700‧‧‧載體
702‧‧‧半導體祼晶片
701‧‧‧電介質層
702a‧‧‧背面
703‧‧‧祼晶片墊
704‧‧‧導電通孔
714‧‧‧通孔結構
718‧‧‧導電線路
720、718a~718e‧‧‧RDL接觸墊
721‧‧‧鈍化層
726‧‧‧導電柱結構
719、719a~719e‧‧‧導電插塞
722‧‧‧焊帽
712b‧‧‧底面
S1、S2‧‧‧劃痕線
350a、350b、350c‧‧‧半體封裝
第1圖是根據本發明一些實施例的半導體封裝結構的剖面示意圖，該半導體封裝結構包括：混合的SOC封裝以及堆疊在該混合的SOC封裝之上的DRAM封裝。
第2圖是根據本發明一些實施例的半導體封裝結構的剖面示意圖，該半導體封裝結構包括：SOC封裝和堆疊在該SOC封裝之上的混合的DRAM封裝。
第3A~3E圖是用於說明根據本發明一些實施例的製造半導體封裝的方法的剖面示意圖。
第4A~4E圖是根據本發明一些實施例的導電柱結構中的導電插塞和RDL(Redistribution Layer；重分佈層)結構中的RDL接觸墊的形狀的平面示意圖。
第5圖是根據本發明一些實施例的含有SOC封裝和堆疊於其上的DRAM封裝的半導體封裝結構的剖面示意圖。
第6圖是根據本發明一些實施例的含有SOC封裝和堆疊於其上的DRAM封裝的半導體封裝的剖面示意圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有習知技術者應可理解，電子裝置製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準 則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接到一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
本發明將參考特定的實施例以及相關圖式進行描述，但是本發明並不限制於該特定的實施例以及相關圖式，並且本發明僅由申請專利範圍進行限制。描述的圖式僅是原理圖並且不具有限制含義。在圖式中，出於說明目的而誇大了某些元件的尺寸，並且圖式並非是按比例繪製。圖式中的尺寸和相對尺寸並不對應本發明實踐中的真實尺寸。
第1圖是根據本發明一些實施例的半導體封裝結構500a的剖面示意圖，該半導體封裝結構500a包括：一混合的SOC封裝300a以及堆疊在該混合的SOC封裝300a之上的一DRAM封裝400a。在一些實施例中，半導體封裝結構500a可以是POP半導體封裝結構。半導體封裝結構500a包括：安裝於一基底200上的至少兩個垂直堆疊的晶圓級(wafer-level)半導體封裝。在本實施例中，該垂直堆疊的晶圓級半導體封裝包括：混合的SOC封裝300a和垂直堆疊於該混合的SOC封裝300a之上的DRAM封裝400a。
如第1圖所示，基底200(例如印刷電路版(Printed Circuit Board；PCB))可以由PP(polypropylene，聚丙烯)形成。需要注意的是：基底200可以為單層或多層結構。複數 個接墊(pad)和/或導電線路(conductive trace)(均未圖示)設置於基底200之祼晶片接觸面202之上。在一個實施例中，導電線路可以包括：訊號線路部份或接地線路部份，用於SOC封裝300a和DRAM封裝400a的輸入/輸出(I/O)連接。另外，SOC封裝300a直接安裝於導電線路之上。在一些其它實施例中，接墊設置於祼晶片接觸面202之上，並且連接至導電線路的不同端。SOC封裝300a直接安裝於接墊上。
如第1圖所示，混合的SOC封裝300a通過接合製程(bonding process)安裝於基底200的祼晶片接觸面202之上。混合的SOC封裝300a通過導電結構322安裝於基底200之上。混合的SOC封裝300a可以是含SOC祼晶片302、DRAM祼晶片600和RDL結構316的三維(3D)半導體封裝。例如，SOC祼晶片302可以包括：邏輯祼晶片，該邏輯祼晶片包括如下至少一項：CPU(Central Processing Unit；中央處理單元)、GPU(Graphic Processing Unit；影像處理單元)和DRAM控制器。DRAM祼晶片600可以包括寬I/O(Wide I/O)DRAM祼晶片，垂直地堆疊於SOC祼晶片302之上。在本實施例中，通過TSV(Through Silicon Via；矽通孔)技術裝配混合的SOC封裝300a中的DRAM祼晶片600。混合的SOC封裝300a中的SOC祼晶片302和DRAM祼晶片600由通孔(諸如通孔308，310)互相連接和/或連接至RDL結構316。需要注意的是：SOC祼晶片302的數量和DRAM祼晶片600的數量並不限制於公開的實施例。
如第1圖所示，SOC祼晶片302具有後表面302a 和前表面302b。通過覆晶技術裝配SOC祼晶片302。SOC祼晶片302的後表面302a接近或者對齊於混合的SOC封裝300a的頂面。SOC祼晶片302的接墊304設置於前表面302b之上，以電性連接至SOC祼晶片302的電路(未示出)。在一些實施例中，接墊304屬於SOC祼晶片302的互連結構(未示出)的最頂層金屬層。SOC祼晶片302的接墊304與對應的通孔308接觸。
如第1圖所示，DRAM祼晶片600堆疊於SOC祼晶片302的前表面302b之上。DRAM祼晶片600通過設置於SOC祼晶片302之上的通孔308耦接至SOC祼晶片302的接墊304。DRAM祼晶片600可以包括：穿過DRAM祼晶片600而形成的TSV內連結構602。排列為陣列的TSV內連結構602可用於從DRAM祼晶片600向SOC祼晶片302和/或基底200傳送I/O訊號、接地訊號或功率訊號。TSV內連結構602可以設計為符合引腳佈置規則，例如JEDEC(Joint Electron Device Engineering Council；固態技術協會)的寬I/O記憶體規範。需要注意的是，陣列中的TSV內連結構的數量由DRAM祼晶片600和安裝於其上的SOC祼晶片302的設計而確定，並且不限制於公開的範圍。通孔308耦接至TSV內連結構602。
如第1圖所示，混合的SOC封裝300a另外包括：模塑料(molding compound)312，圍繞在SOC祼晶片302和DRAM祼晶片600的周圍並且填充SOC祼晶片302和DRAM祼晶片600周圍的任何間隙。模塑料312與SOC祼晶片302和DRAM祼晶片600接觸。模塑料312也覆蓋SOC祼晶片302 的前表面302b。在一些實施例中，模塑料312可以由非導電材料形成，例如環氧樹脂、樹指、可塑聚合物(moldable polymer)，等等。在模塑料312基本上為液體時使用，然後通過化學反應固化，例如在環氧樹脂或者樹脂中。在一些其它實施例中，模塑料312可以是紫外的(ultraviolet；UV)或者熱固化的聚合物，該聚合物作為能夠設置在SOC祼晶片302和DRAM祼晶片600附近的凝膠或者可塑固體，然後通過UV製程或者熱固化製程使該聚合物固化。模塑料312以模型固化。
如第1圖所示，混合的SOC封裝300a另外包括：RDL結構316，設置於DRAM祼晶片600和SOC祼晶片302之上，以便於DRAM祼晶片600位於SOC祼晶片302和RDL結構316之間。RDL結構316可以與模塑料312和DRAM祼晶片600的TSV內連結構602接觸。在一些實施例中，RDL結構316可以具有一個或複數個設置於一個或複數個IMD(Intermetal Dielectric；金屬間電介質)層317中的導電線路318。導電線路318是電性連接至對應的RDL接觸墊320。RDL接觸墊320暴露於鈍化層321的開口處。但是，需要注意的是：第1圖所示的導電線路318的數量、IMD層317的數量和RDL接觸墊320的數量僅是舉例，並不用於限制本發明。
如第1圖所示，混合的SOC封裝300a另外包括：導電結構322，設置於RDL結構316的遠離DRAM祼晶片600和SOC祼晶片302的表面。導電結構322通過RDL接觸墊320耦接至導電線路318。在一些實施例中，導電結構322可以包括：導電凸塊結構(例如銅凸塊或焊料凸塊結構)、導電柱結 構、導電線結構或者導電膠結構。
如第1圖所示，DRAM祼晶片600使用TSV內連結構602和通孔308來將SOC祼晶片302的接墊304連接至RDL結構316的導電線路318。另外，通孔310穿過SOC祼晶片302和RDL結構316之間的模塑料312，SOC祼晶片302的接墊306通過該通孔310耦接至RDL結構316的導電線路318。通孔310圍繞DRAM祼晶片600。
如第1圖所示，設計導電線路318自SOC祼晶片302的接墊304和306以及DRAM祼晶片600的TSV內連結構602中的一個或複數個散出(fan out)，以提供SOC祼晶片302、DRAM祼晶片600和RDL接觸墊320之間的電性連接。因此，RDL接觸墊320可以具有比SOC祼晶片302的接墊304和306以及DRAM祼晶片600的TSV內連結構602更大的接合節距(bond pitch)，該具有更大接合節距的RDL接觸墊320適用於球柵陣列或者另外的封裝安裝系統。
如第1圖所示，DRAM封裝400a通過接合製程堆疊在混合的SOC封裝300a之上。在一個實施例中，DRAM封裝400a是具有符合引腳佈置規則(如JEDEC LPDDR I/O記憶體規範)的LPDDR DRAM(Low-Power Double Data Rate DRAM；低功耗雙倍速率DRAM)封裝。DRAM封裝400a包括：主體418和至少一個LPDDR DRAM祼晶片，例如堆疊於主體418之上的三個LPDDR DRAM祼晶片402、404和406。主體418具有祼晶片接觸面420和相對於祼晶片接觸面420的凸塊接觸面422。在一些實施例中，寬I/O DRAM祼晶片的I/O 引腳數量設計為不同於每個LPDDR DRAM祼晶片402、404和406的I/O引腳數量。在一個實施例中，寬I/O DRAM祼晶片的I/O引腳數量大於每個LPDDR DRAM祼晶片402、404和406的I/O引腳數量的8倍。在本實施例中，如第1圖所示，有三個LPDDR DRAM祼晶片402、404和406安裝於主體418的祼晶片接觸面420之上。LPDDR DRAM祼晶片404使用粘貼劑(未示出)堆疊於LPDDR DRAM祼晶片402之上，以及LPDDR DRAM祼晶片406使用粘貼劑(paste)堆疊於LPDDR DRAM祼晶片404之上。LPDDR DRAM祼晶片402、404和406可以由接合線耦接至主體418，例如接合線414和416，接合線414的兩端分別連接金屬墊424和LPDDR DRAM祼晶片402的接墊408，接合線416的兩端分別連接金屬墊426和LPDDR DRAM祼晶片406的接墊410。但是，堆疊的DRAM設備的數量不限制於公開的實施例。可選地，第1圖所示的三個LPDDR DRAM祼晶片402、404和406可以並排(side by side)佈置。如此，LPDDR DRAM祼晶片402、404和406可以使用粘貼劑而安裝於主體418的祼晶片接觸面420上。主體418可以包括：電路428和金屬墊424、426和430。金屬墊424和426設置於電路428接近於祼晶片接觸面420的頂部之上。金屬墊430設置在電路428接近於凸塊接觸面422的底部之上。複數個導電結構432設置於主體418的凸塊接觸面422之上，DRAM封裝400a的電路428與RDL結構316的導電線路318通過該複數個導電結構432內部連接。在一些實施例中，導電結構432可以包括：導電凸塊結構(如銅凸塊或者焊料凸塊結構)、導電 柱結構、導電線結構或者導電膠結構。在一些實施例中，通孔314穿過混合的SOC封裝300a中的DRAM封裝400a和RDL結構316之間的模塑料312，DRAM封裝400a通過該通孔314耦接至RDL結構316的導電線路318。通孔314圍繞SOC祼晶片302和DRAM祼晶片600。
在一個實施例中，如第1圖所示，DRAM封裝400a另外包括：模塑料412，覆蓋主體418的祼晶片接觸面420，並且包封(encapsulating)LPDDR DRAM祼晶片402、404和406，以及接合線414和416。
第2圖是根據本發明另一些實施例的半導體封裝結構500b的剖面示意圖，該半導體封裝結構500b包括：SOC封裝300b以及堆疊在該SOC封裝300b之上的混合的DRAM封裝400b。出於簡潔，下文實施例中與前述參考第1圖描述的元件相同或相似的元件不再重复。半導體封裝結構500a和半導體封裝結構500b之間的不同在於：半導體封裝結構500b包括：純的SOC封裝300b和垂直地堆疊于該純的SOC封裝300b上的混合的DRAM封裝400b。
如第2圖所示，SOC封裝300b為包含SOC祼晶片302和RDL結構316的半導體封裝。該SOC封裝300b不包括任何集成於其中的DRAM祼晶片。SOC封裝300b中的SOC祼晶片302由通孔(如通孔310)連接至RDL結構316。SOC祼晶片302的接墊304與對應的通孔310接觸。需要注意的是，SOC祼晶片302的數量不限制於公開的實施例。
如第2圖所示，混合的DRAM封裝400b通過接合 製程堆疊在SOC封裝300b之上。混合的DRAM封裝400b為三維半導體封裝，該三維半導體封裝包括：堆疊在ISV DRAM封裝之上的線接合的DRAM封裝。在本實施例中，混合的DRAM封裝400b為LPDDR DRAM/寬I/O DRAM混合封裝，該LPDDR DRAM/寬I/O DRAM混合封裝包括：LPDDR DRAM祼晶片，符合特定引腳佈置規則(如JEDEC LPDDR I/O記憶體規範)；以及寬I/O DRAM祼晶片，符合其它特定的引腳佈置規則(如JEDEC寬I/O記憶體規範)。混合的DRAM封裝400b包括：主體418、堆疊於主體418之上的至少一個LPDDR DRAM祼晶片和堆疊於主體418之上的至少一個寬I/O DRAM祼晶片。在如第2圖所示的一些實施例中，存在三個LPDDR DRAM祼晶片402、404和406安裝於主體418的祼晶片接觸面420之上。LPDDR DRAM祼晶片404使用粘貼劑(未示出)堆疊於LPDDR DRAM祼晶片402之上，以及LPDDR DRAM祼晶片406使用粘貼劑(未示出)堆疊在LPDDR DRAM祼晶片404之上。LPDDR DRAM祼晶片402、404和406由接合線耦接至主體418，例如接合線414和416。但是，堆疊的LPDDR DRAM祼晶片的數量不限制於公開的實施例。可選地，第2圖所示的三個LPDDR DRAM祼晶片402、404和406可以並排設置。如此，LPDDR DRAM祼晶片402、404和406可以使用粘貼劑來粘貼安裝於主體418的祼晶片接觸面420上。
在一個實施例中，如第2圖所示，主體418可以包括：電路(未示出)和金屬墊424、426和430。金屬墊424和426設置於電路的頂部，該頂部靠近祼晶片接觸面420。金 屬墊430設置在電路中的底部，該底部靠近凸塊接觸面422。接合線414的兩端分別連接金屬墊424和LPDDR DRAM祼晶片402的接墊408，接合線416的兩端分別連接金屬墊426和LPDDR DRAM祼晶片406的接墊410。
在一個實施例中，如第2圖所示，混合的DRAM封裝400b另外包括：模塑料412，覆蓋主體418的祼晶片接觸面420，並且包封LPDDR DRAM祼晶片402、404和406，以及接合線414和416。
如第2圖所示，混合的DRAM封裝400b另外包括：至少一個寬I/O DRAM祼晶片，例如兩個嵌入於其中的寬I/O DRAM祼晶片600a和600b。在這個實施例中，兩個寬I/O DRAM祼晶片600a和600b安裝在凸塊接觸面422之上並且耦接至主體418的金屬墊430。寬I/O DRAM祼晶片600a和600b並排地佈置。但是，寬I/O DRAM祼晶片的數量和佈置方式不限制於公開的實施例。寬I/O DRAM祼晶片600a和600b可以包括：對應的分別穿過寬I/O DRAM祼晶片600a和600b而形成的TSV內連結構602a和602b。佈置為陣列的TSV內連結構602a和602b可用於從寬I/O DRAM祼晶片600a和600b向LPDDR DRAM祼晶片402、404和406和/或基底200傳送I/O訊號、接地訊號或者功率訊號。TSV內連結構602a和602b可以設計為符合引腳佈置規則(如JEDEC寬I/O記憶體規範)。需要注意的是：陣列中的TSV內連結構的數量由用於寬I/O DRAM祼晶片600a和600b以及安裝於其上的LPDDR DRAM祼晶片402、404和406的設計而定，並且不限制公開的範圍。 TSV內連結構602a和602b耦接至主體418的金屬墊430。在一些實施例中，寬I/O DRAM祼晶片600a和600b的I/O引腳數量設計為不同于任一LPDDR DRAM祼晶片402、404和406的I/O引腳數量。在一個實施例中，寬I/O DRAM祼晶片600a和600b的I/O引腳數量大於任一LPDDR DRAM祼晶片402、404和406的I/O引腳數量的8倍。
如第2圖所示，混合的DRAM封裝400b進一步包括：模塑料442，設置於主體418的凸塊接觸面422之上。該模塑料442圍繞寬I/O DRAM祼晶片600a和600b，並且填充寬I/O DRAM祼晶片600a和600b周圍的任何空隙。模塑料442與寬I/O DRAM祼晶片600a和600b接觸。
如第2圖所示，混合的DRAM封裝400b進一步包括：RDL結構440，位於主體418的凸塊接觸面422之上。RDL結構440也設置在LPDDR DRAM祼晶片402、404和406，以及寬I/O DRAM祼晶片600a和600b之上。寬I/O DRAM祼晶片600a和600b位於主體418和RDL結構440之間。RDL結構440可以與模塑料442和寬I/O DRAM祼晶片600a和600b的TSV內連結構602a和602b接觸。RDL結構440可以具有一個或複數個導電線路448，該一個或複數個導電線路448設置於一個或複數個IMD層446中。導電線路448電性連接至對應的RDL接觸墊450。但是，需要注意的是：第2圖所示的導電線路448的數量，IMD層446的數量和RDL接觸墊450的數量僅是示例而不是本發明的限制。
如第2圖所示，通孔444穿過主體418的凸塊接 觸面422和RDL結構440之間的模塑料442，LPDDR DRAM祼晶片402、404和406可以通過該通孔444耦接至RDL結構440的RDL接觸墊450。通孔444圍繞該寬I/O DRAM祼晶片600a和600b。
如第2圖所示，複數個導電結構452設置於RDL結構440的RDL接觸墊450之上，DRAM封裝400b的導電線路448通過該複數個導電結構452與SOC封裝300b的RDL結構316的導電線路318互連。在一些實施例中，導電結構452可以包括：導電凸塊結構(如銅凸塊或者焊料凸塊結構)、導電柱結構、導電線結構或者導電膠結構。在一些實施例中，通孔314穿過DRAM封裝400b和SOC封裝300b的RDL結構316之間的模塑料，DRAM封裝400b的導電結構452由該通孔314耦接至SOC封裝300b的RDL結構316。通孔314圍繞SOC祼晶片302。
實施例提供了半導體封裝結構500a和500b。半導體封裝結構500a和500b中的任一提供了使用POP半導體封裝結構集成的LPDDR DRAM和寬I/O DRAM混合記憶體。POP半導體封裝結構500a包括：SOC/寬I/O DRAM混合封裝300a和堆疊於其上的LPDDR DRAM封裝400a。POP半導體封裝結構500b包括：純的SOC封裝300b和堆疊於其上的LPDDR/寬I/O DRAM混合封裝400b。半導體封裝結構500a和500b具有LPDDR DRAM封裝結構的優點(諸如成本效應、快速轉變，等等)以及寬I/O DRAM封裝結構的優點(諸如高頻寬，低功耗，等等)。半導體封裝結構500a和500b可以滿足成本 效應、高頻寬、低功耗和快速轉變的需求。
在一些實施例中，耦接至第1圖所示的混合的SOC封裝300a或者第2圖所示的純的SOC封裝300b的導電結構為一導電柱結構。在一些實施例中，該導電柱結構可以由金屬堆疊組成，該金屬堆疊包括：一UBM(Under Bump Metallurgy；凸塊下金屬)層(未示出)、一導電插塞(conductive plug)和一對應的焊帽(solder cap)。第3A~3E圖是根據本公開的一些實施例的制造半導體封裝(如半導體封裝350a~350c)的方法的剖面示意圖。
如第3A圖所示，提供一載體700。該載體700可以用於提供結構剛性或者用於隨後的非剛性層沉積物的基底。接下來，配置複數個彼此分離的半導體祼晶片702通過一電介質層701貼向載體700。半導體祼晶片702的背面702a與電介質層701接觸。半導體祼晶片702的頂面702b背向載體700。在一些實施例中，半導體祼晶片702為相同或者相似於第1圖和第2圖所示的SOC祼晶片302的SOC祼晶片。
在第3A圖所示的一些實施例中，每個半導體祼晶片702均具有一祼晶片墊703和一對應的導電通孔704。形成的祼晶片墊703靠近頂面702b形成的電介質層706覆蓋半導體祼晶片702的頂面702b以及祼晶片墊703的部份。把導電通孔704放置在對應祼晶片墊703的位置，並且該導電通孔704設置在半導體祼晶片702的頂面702b之上。導電通孔704穿過電介質層706。導電通孔704與半導體祼晶片702的祼晶片墊703接觸並耦接。在一些其他實施例中，至少一個通孔結構 714設置在載體700之上。另外，通孔結構714設置在半導體祼晶片702旁邊。
接下來，如第3B圖所示，可以應用一模塑料712至載體700。模塑料712可以圍繞半導體祼晶片702，並且填充半導體祼晶片702周圍的間隙。模塑料712還覆蓋半導體祼晶片702的頂面702b以及導電通孔704。在一些其他實施例中，模塑料712圍繞通孔結構714，留下通孔結構714的頂面714a從模塑料712的頂面712a暴露。在一些實施例中，第1圖和第2圖所示的模塑料312的材料和製造製程相同于或者類似於模塑料712的材料和製造製程。
接下來，如第3C圖所示，RDL結構716通過沉積製程、光微影(photolithography)製程、各向異性蝕刻製程和電鍍製程而形成於模塑料712之上並且耦接至半導體祼晶片702。在一些實施例中，RDL結構716可以具有一個或複數個設置在一個或複數個IMD層717中的導電線路718。另外，RDL結構可以具有一個或複數個RDL接觸墊720和鈍化層721。RDL接觸墊720與對應的導電線路718接觸，以及由鈍化層721所覆蓋。在一些實施例中，第1圖和第2圖所示的RDL結構316的材料和制造製程相同於或類似於RDL結構716的材料和制造製程。
在一些實施例中，如第3C圖所示，在形成RDL結構716之前，光微影製程可以用來形成複數個開口(未示出)，該複數個開口自模塑料712中靠近第一半導體祼晶片702的頂面702b的面穿過部份模塑料712而形成。因此，也形成 填充模塑料712的開口的導電線路718，以耦接至導電通孔704。另外，導電線路718電性連接至對應的RDL接觸墊720。RDL接觸墊720暴露於鈍化層721的開口(未示出)。
接下來，如第3C~3D圖所示，導電柱結構726形成在RDL結構716上並且耦接至RDL結構716。如第3C圖所示，執行光微影製程以形成覆蓋鈍化層721的光阻劑(photoresist)圖案(未示出)。接下來，執行各向異性蝕刻製程以形成穿過RDL結構716的鈍化層721的開口(未示出)。在一些實施例中，開口(未示出)放置於與RDL結構716的RDL接觸墊720對應的位置。
然後，從鈍化層721移除光阻劑圖案。接下來，執行電鍍製程以形成填充開口(未示出)並且連接RDL接觸墊720的導電插塞719。形成的導電插塞719凸出於RDL結構716。如第3C圖所示，導電插塞719具有嵌入於鈍化層721的下部以及凸出於鈍化層721的上部。導電插塞719的上部寬於導電插塞719的下部。在一些實施例中，導電插塞719的上部的寬度在約2μm~約5μm的範圍內。在一些實施例中，導電插塞719的上部和下部具有相同或者相似的形狀。
在一些其他實施例中，在形成導電插塞719之後，從鈍化層721移除光阻劑圖案。因此，導電插塞719的上部的寬度實質上等於導電插塞719的下部的寬度。
接下來，如第3D圖所示，通過光微影製程、焊料電鍍製程、光阻劑剝離製程以及焊料回流製程將焊帽722分別形成於對應的導電插塞719之上。接下來，自半導體祼晶片702 的背面702a移除載體700以及電介質層701(第3C圖所示)。在一些實施例中，導電插塞719和對應的焊帽722共同地形成導電柱結構726。
在一些實施例中，半導體祼晶片702的背面702a以及通孔結構714的底面714b自模塑料712的底面712b暴露。
接下來，如第3E圖所示，執行分離製程以沿放置於半導體裸晶片702之間的劃痕線S1和S2切開RDL結構716和模塑料712。在執行分離製程之後，形成了獨立的半導體封裝350a、350b和350c。例如，每個半導體封裝350a和350c均包括：穿過模塑料712的通孔結構714。在一些實施例中，第1和第2圖所示的通孔314的材料的制造製程相同於或者相似於通孔結構714的材料和制造製程。半導體封裝350b制造成不具有任何通孔結構。需要注意的是：半導體封裝的數目不限制於公開的實施例。
第4A~4E圖是根據本公開的一些實施例的導電柱結構中的導電插塞和RDL結構的RDL接觸墊的形狀的平面示意圖。在一些實施例中，在第4A~4E圖所示的平面示圖中，導電插塞719a~719e可以設計為具有類似於對應RDL結構的RDL接觸墊718a~718e的形狀。在一些實施例中，在第4A~4E圖所示的平面示圖中，導電柱結構的導電插塞719a~719e可以設計為具有可圍繞導電插塞719a~719e的中間點C而180°旋轉的2重旋轉對稱。在一些實施例中，在第4A圖所示的平面圖中，導電插塞719a和對應的RDL接觸墊718a為正方形。在第4B圖所示的平面圖中，導電插塞719b和對應的RDL接 觸墊718b為矩形。在第4C圖所示的平面圖中，導電插塞719c和對應的RDL接觸墊718為圓形。在第4D圖所示的平面圖中，導電插塞719d和對應的RDL接觸墊718d為橢圓形。在第4E圖所示的平面圖中，導電插塞719e和對應的RDL接觸墊718e為八角形。
第5圖是根據本公開一些實施例的半導體封裝結構500d的剖面示意圖，該半導體封裝結構500d包括：混合的SOC封裝300d以及堆疊於該混合的SOC封裝300d之上的DRAM封裝400a。出於簡潔，省略以下實施例中與先前參考第1~2圖描述的元件相同或者類似的元件的描述。
如第5圖所示，第1圖所示的半導體封裝結構500a與半導體封裝結構500d之間的一個不同在於：半導體封裝結構500d包括：設置在第一RDL結構316中遠離第一半導體祼晶片302的面上的導電柱結構326。該導電柱結構326耦接至對應混合的SOC封裝300d的第一RDL結構316中的RDL接觸墊320。在一些實施例中，每個導電柱結構可以由包含導電插塞319和對應的焊帽324的金屬堆疊組成。在一些實施例中，第5圖中所示的模塑料312、通孔314和第一RDL結構316的材料和制造製程相同或者相似於第3A~3C圖中所示的模塑料712、通孔結構714和RDL結構716的材料和制造製程。在一些實施例中，第5圖所示的導電插塞319以及焊帽324的材料和制造製程相同或者相類於第3C~3E圖中所示的導電插塞719和焊帽722的材料和制造製程。另外，導電插塞319和對應的RDL接觸墊320在平面視圖中的形狀相同或者相類於 第4A~4E圖所示的平面視圖中的導電插塞719a~719e以及對應的RDL接觸墊718a~718e的形狀。
第6圖是根據本公開一些實施例的半導體封裝結構500e的剖面示意圖，該半導體封裝結構500e包括：SOC封裝300e以及堆疊於該SOC封裝300e之上的混合的DRAM封裝400b。出於簡潔，省略以下實施例中與先前參考第1~2以及5圖已描述的元件相同或者類似的元件的描述。
如第6圖所示，第2圖所示的半導體封裝結構500b與半導體封裝結構500e之間的一個不同在於：半導體封裝結構500e包括：設置在第一RDL結構316中遠離第一半導體祼晶片302的面上的導電柱結構326。該導電柱結構326耦接至對應的SOC封裝300e的第一RDL結構316中的RDL接觸墊320。在一些實施例中，半導體封裝500e中的導電柱結構326相同或者相類於第5圖所示的半導體封裝結構500d的導電柱結構326。在一些實施例中，第6圖所示的導電插塞319和焊帽324的材料和制造製程相同或者相類於第3C~3E圖中所示的導電插塞719和焊帽722的材料和制造製程。另外，導電插塞319和對應的RDL接觸墊320在平面視圖中的形狀相同或者相類於第4A~4E圖所示的平面視圖中的導電插塞719a~719e以及對應的RDL接觸墊718a~718e的形狀。
在一些實施例中，設置在半導體封裝結構中的純的SOC封裝或者混合的SOC封裝之上的導電柱結構可以具有下述優點。導電柱結構由包含有導電插塞和對應的焊帽的金屬堆疊組成。形成的導電柱結構的導電插塞凸出於RDL結構， 以便於避免球橋(ball bridge)問題以及封裝翹曲問題。改善了基底(印刷電路板)的性能。另外，導電柱結構可以促進SMT(surface-mount technology；表面安裝技術)返工(rework)製程，該SMT返工製程用於晶圓級半導體封裝的焊帽。因此，SOC封裝和半導體封裝結構的穩定性得到改善。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
700‧‧‧載體
702‧‧‧半導體祼晶片
702a‧‧‧背面
702b‧‧‧頂面
703‧‧‧祼晶片墊
704‧‧‧導電通孔
714‧‧‧通孔結構
718‧‧‧導電線路
720‧‧‧RDL接觸墊
721‧‧‧鈍化層
726‧‧‧導電柱結構
719‧‧‧導電插塞
722‧‧‧焊帽
712b‧‧‧底面
712a‧‧‧頂面
S1、S2‧‧‧劃痕線
350a、350b、350c‧‧‧半導體封裝

Claims (24)

  1. 一種半導體封裝，包括：一第一半導體祼晶片；一第一重分佈層結構，耦接至該第一半導體祼晶片；以及一導電柱結構，設置在該第一重分佈層結構的遠離該第一祼晶片的表面上，其中該導電柱結構耦接至該第一重分佈層結構。
  2. 如申請專利範圍第1項所述的半導體封裝，其中，該導電柱結構包括：一金屬堆疊，該金屬堆疊包括：一導電插塞以及輿該導電插塞接觸的一焊帽。
  3. 如申請專利範圍第2項所述的半導體封裝，其中，該導電插塞在平面視圖中為正方形、矩形、圓形、八角形或者橢圓形。
  4. 如申請專利範圍第2項所述的半導體封裝，其中，在平面視圖中，該導電插塞具有與對應的該第一重分佈層結構中的重分佈層接觸墊相似的形狀。
  5. 如申請專利範圍第2項所述的半導體封裝，其中，在平面視圖中，該導電插塞為能夠圍繞該導電插塞的中心點180°旋轉的2重旋轉對稱結構。
  6. 一種半導體封裝結構，包括：一第一半導體封裝；該第一半導體封裝為如申請專利範圍第1~5中任一項所述的半導體封裝。
  7. 如申請專利範圍第6項所述的半導體封裝結構，其中，該半導體封裝結構進一步包括： 一第二半導體封裝，堆疊在該第一半導體封裝之上，並且包括：一主體，具有一祼晶片接觸面和相對於該祼晶片接觸面的一凸塊接觸面；以及一第二動態隨機存取記憶體祼晶片，安裝在該祼晶片接觸面之上並且通過一接合線耦接至該主體。
  8. 如申請專利範圍第7項所述的半導體封裝結構，其中，該第一半導體封裝還包括：一第一動態隨機存取記憶體祼晶片，安裝於該第一半導體祼晶片之上；其中，該第一動態隨機存取記憶體祼晶片的輸入/輸出引腳數目不同於該第二動態隨機存取記憶體祼晶片的輸入/輸出引腳數目。
  9. 如申請專利範圍第7項所述的半導體封裝結構，其中，該第二半導體封裝進一步包括：一額外的動態隨機存取記憶體祼芯片，嵌入於該第二半導體封裝中；其中，該額外的動態隨機存取記憶體祼芯片具有穿過該額外的動態隨機存取記憶體祼芯片而形成的矽通孔互連結構；其中，該額外的動態隨機存取記憶體祼晶片的輸入/輸出引腳數目不同於該第二動態隨機存取記憶體祼晶片的輸入/輸出引腳數目。
  10. 如申請專利範圍第8項所述的半導體封裝結構，其中，該第一動態隨機存取記憶體祼芯片的輸入/輸出引腳數目大於 該第二動態隨機存取記憶體祼芯片的輸入/輸出引腳數目的8倍。
  11. 如申請專利範圍第8項所述的半導體封裝結構，其中，該第一半導體祼晶片具有一第一接墊，該第一重分佈層結構耦接至該第一接墊；該第一半導體封裝還包括：一第一通孔，設置在該第一半導體祼晶片之上，並且耦接至該第一接墊。
  12. 如申請專利範圍第11項所述的半導體封裝結構，其中，該第一半導體封裝為片上系統封裝，該第一半導體祼晶片為片上系統祼晶片；該第一動態隨機存取記憶體祼晶片耦接至該第一半導體祼晶片之上的該第一通孔以及該第一重分佈層結構。
  13. 如申請專利範圍第12項所述的半導體封裝結構，其中，該第一動態隨機存取記憶體祼晶片設置在該第一半導體祼晶片和該第一重分佈層結構之間。
  14. 如申請專利範圍第12項所述的半導體封裝結構，其中，該第一半導體封裝還包括：一模塑料，圍繞該第一半導體祼晶片以及該第一動態隨機存取記憶體祼晶片，並且與該第一重分佈層結構、該第一半導體祼晶片以及該第一動態隨機存取記憶體祼晶片接觸。
  15. 如申請專利範圍第14項所述的半導體封裝結構，其中，複數個第二通孔穿過該第二半導體封裝和該第一重分布層結 構之間的該模塑料；該第二半導體封裝通過該等第二通孔耦接至該第一重分布層結構中的導電線路。
  16. 如申請專利範圍第15項所述的半導體封裝結構，其中，該等第二通孔圍繞該第一半導體祼晶片。
  17. 如申請專利範圍第14項所述的半導體封裝結構，其中，複數個第三通孔穿過該第一半導體祼晶片和該第一重分布層結構之間的該模塑料；該第一半導體祼晶片通過該等第三通孔耦接至該第一重分布層結構中的導電線路。
  18. 如申請專利範圍第17項所述的半導體封裝結構，其中，該等第三通孔圍繞該第一動態隨機存取記憶體祼晶片。
  19. 如申請專利範圍第9項所述的半導體封裝結構，其中，該第二半導體封裝為一動態隨機存取記憶體封裝；該動態隨機存取記憶體封裝包括：一第二重分佈層結構，設置在該凸塊接觸面之上。
  20. 如申請專利範圍第19項所述的半導體封裝結構，其中，該額外的動態隨機存取記憶體祼晶片設置在該主體和該第二重分佈層結構之間。
  21. 如申請專利範圍第6至20中任一項所述的半導體封裝結構，其中，進一步包括：一基底，其中該第一半導體封裝通過該導電柱結構安裝於該基底之上。
  22. 一種制造半導體封裝的方法，包括：將一半導體祼晶片設置在一載體之上，其中，該半導體祼晶片具有位於該半導體祼晶片的頂面上的一導電通孔，該 頂面遠離該載體，其中，該導電通孔耦接至該半導體祼晶片的一祼晶片墊；應用模塑料至該載體，以形成一模塑基底；在該模塑料上形成一重分佈層結構，並且該重分佈層結構耦接至該半導體祼晶片；在該重分佈層結構之上形成耦接至該重分佈層結構的一導電柱結構；自該半導體祼晶片的背面移除該載體。
  23. 如申請專利範圍第22項所述的制造半導體封裝的方法，其中，形成該導電柱結構的步驟包括：形成穿過所述重分佈層結構中的一鈍化層的開口，其中，該開口設置在對應該重分佈層結構中的一重分佈接觸墊的位置；形成填充該開口並連接至該重分佈層接觸墊的一導電插塞，其中該導電插塞凸出於該重分佈層結構；以及在該導電插塞上形成一焊帽。
  24. 如申請專利範圍第22項所述的制造半導體封裝的方法，其中，進一步包括：在應用該模塑料至該載體之前，在該載體上設置通孔結構以及該通孔結構位於該半導體祼晶片的旁邊。
TW105106849A 2015-03-17 2016-03-07 半導體封裝、半導體封裝結構以及制造半導體封裝的方法 TWI623067B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562134128P 2015-03-17 2015-03-17
US62/134,128 2015-03-17
US14/932,147 US20160079205A1 (en) 2014-09-15 2015-11-04 Semiconductor package assembly
US14/932,147 2015-11-04

Publications (2)

Publication Number Publication Date
TW201635451A true TW201635451A (zh) 2016-10-01
TWI623067B TWI623067B (zh) 2018-05-01

Family

ID=57043888

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105106849A TWI623067B (zh) 2015-03-17 2016-03-07 半導體封裝、半導體封裝結構以及制造半導體封裝的方法

Country Status (2)

Country Link
CN (1) CN105990326B (zh)
TW (1) TWI623067B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI613785B (zh) * 2016-12-18 2018-02-01 Nanya Technology Corporation 三維集成電路封裝及其製造方法
US11830800B2 (en) 2021-03-25 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metallization structure and package structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599701B (zh) * 2019-06-20 2022-08-26 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN113594152B (zh) * 2021-07-12 2024-03-19 南京国博电子股份有限公司 一种大电流pmos管与驱动器三维集成模块

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US20130020699A1 (en) * 2011-07-06 2013-01-24 Mediatek Inc. Package structure and method for fabricating the same
US20140159231A1 (en) * 2011-08-04 2014-06-12 Sony Mobile Communications Ab Semiconductor assembly
US9484319B2 (en) * 2011-12-23 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate
US9502360B2 (en) * 2012-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stress compensation layer for 3D packaging
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
US9553040B2 (en) * 2012-03-27 2017-01-24 Mediatek Inc. Semiconductor package
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI613785B (zh) * 2016-12-18 2018-02-01 Nanya Technology Corporation 三維集成電路封裝及其製造方法
US11830800B2 (en) 2021-03-25 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metallization structure and package structure

Also Published As

Publication number Publication date
CN105990326A (zh) 2016-10-05
TWI623067B (zh) 2018-05-01
CN105990326B (zh) 2019-04-26

Similar Documents

Publication Publication Date Title
US20210384120A1 (en) Semiconductor packages and methods of forming same
US11476125B2 (en) Multi-die package with bridge layer
TWI597815B (zh) 半導體封裝結構
KR102060742B1 (ko) 패키지 구조물 및 그 형성 방법
CN108122861B (zh) 具有虚设管芯的封装结构、半导体装置及其形成方法
US20160079205A1 (en) Semiconductor package assembly
TWI588965B (zh) 層疊封裝元件及其製造方法
EP3007225B1 (en) Semiconductor package assembly
US8889484B2 (en) Apparatus and method for a component package
WO2015184948A1 (zh) 一种芯片堆叠封装结构和电子设备
TWI695432B (zh) 封裝及其形成方法
TWI685071B (zh) 半導體封裝結構
TW201911508A (zh) 電子封裝件
TW201535596A (zh) 堆疊式封裝裝置與其形成方法
US10096563B2 (en) Semiconductor package and method of forming the same
TWI623067B (zh) 半導體封裝、半導體封裝結構以及制造半導體封裝的方法
US10249585B2 (en) Stackable semiconductor package and manufacturing method thereof
CN107301981B (zh) 集成的扇出型封装件以及制造方法
WO2016165074A1 (zh) 一种芯片
CN112992862A (zh) 中介层和具有中介层的半导体封装件
EP3073527A1 (en) Semiconductor package assembly
TWI712134B (zh) 半導體裝置及製造方法
KR101803605B1 (ko) 패키지화된 반도체 디바이스 및 그 패키징 방법
TW201810458A (zh) 封裝基板及其製法
TWI793962B (zh) 半導體封裝件和半導體元件

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees