CN113594152B - 一种大电流pmos管与驱动器三维集成模块 - Google Patents

一种大电流pmos管与驱动器三维集成模块 Download PDF

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Abstract

本发明公开了一种大电流PMOS管与驱动器三维集成模块，包括由上至下依次连接的驱动器电路层、细节距微凸点垂直传输层和大电流PMOS管电路层。在Z轴方向上集成了大电流PMOS管芯片和驱动器芯片，通过细节距微凸点垂直传输层实现二者的互联，能够通过外部的高低电平信号实现对射频组件中放大器的电源调制。本发明可应用于微波组件中各类放大器的电源调制方案中，具有高集成、小型化和低成本等优势。

Description

一种大电流PMOS管与驱动器三维集成模块
技术领域
本发明属于半导体三维集成封装领域，特别涉及了一种大电流PMOS管与驱动器三维集成模块。
背景技术
伴随着射频前端技术的不断发展，微波组件呈现出小型化、轻质化和高集成的发展趋势。按照不同的功能电路划分，微波组件中的电路可分为微波电路、数字电路和电阻/电容三大类。数字电路主要包括PMOS管电路、与非门驱动电路、译码器电路和波束控制电路等，其约占了整个微波组件体积的三分之一。
对于对体积和重量要求特别苛刻的雷达系统中，如何提高模块集成度是本领域亟待解决的问题。
发明内容
为了解决上述背景技术提到的技术问题，本发明提出了一种大电流PMOS管与驱动器三维集成模块。
为了实现上述技术目的，本发明的技术方案为：
一种大电流PMOS管与驱动器三维集成模块，包括由上至下依次连接的驱动器电路层、细节距微凸点垂直传输层和大电流PMOS管电路层；所述驱动器电路层采用晶圆级Fan-Out工艺对PMOS管前级的驱动器芯片进行封装，集成逻辑门数字电路，将外部输入的一组或者多组电平信号进行逻辑运算后输入到大电流PMOS管的栅极；所述细节距微凸点垂直传输层包括矩形分布的微凸点阵列，微凸点的形状包括球栅阵列和Bump，采用回流焊工艺集成封装，并在微凸点之间填充绝缘胶；所述大电流PMOS管电路层对大电流PMOS管、电阻和电容进行封装，通过通孔实现大电流PMOS管电路层中正面至底部信号的垂直传输，在大电流PMOS管电路层底部设置对外输出端口。
进一步地，对于所述晶圆级Fan-Out工艺，采用硅或者有机塑材覆盖驱动器芯片表面，驱动器芯片表面的再布线层数≥3。
进一步地，所述通孔为填实通孔，填实材料为铜。
进一步地，所述通孔为硅通孔或者模塑件通孔。
进一步地，所述对外输出端口采用焊盘式的表贴端口。
进一步地，所述焊盘式的表贴端口的焊盘材料体系为铜镍钯金或者铜镍金。
进一步地，所述Bump的材料体系为铜镍锡银，直径为100um。
进一步地，所述绝缘胶均匀分布于微凸点之间，且无空洞。
进一步地，当大电流PMOS管的栅极是高电平信号时，大电流PMOS管的漏极与源极关闭；当大电流PMOS管的栅极是低电平信号时，大电流PMOS管漏极与源极打开。
采用上述技术方案带来的有益效果：
1、本发明将微波组件中的电源调制电路部分（大电流PMOS管、驱动器芯片和电阻/电容）在三维方向上集成，面积缩小约50%；
2、本发明采用焊盘式的表贴方式，回流工艺简单可靠，能快束地将模块中的热量传导至安装面；
3、本发明集成界面采用细节距的微凸点结构，提高驱动器电路层与大电流PMOS管电路层之间互连界面的可靠性；
4、本发明在微凸点之间填充绝缘胶，致密性优异，无空洞。
附图说明
图1是本发明的整体剖面图；
图2是本发明中驱动器电路层剖面图；
图3是本发明中细节距微凸点俯视图；
图4是本发明中大电流PMOS管电路层剖面图；
图5是本发明中电源调制电路原理图。
标号说明：1、驱动器电路层；2、细节距微凸点垂直传输层；3、绝缘胶；4、大电流PMOS管电路层；5、表贴端口。
具体实施方式
以下将结合附图，对本发明的技术方案进行详细说明。
本发明设计了一种大电流PMOS管与驱动器三维集成模块，如图1所示，包括由上至下依次连接的驱动器电路层、细节距微凸点垂直传输层和大电流PMOS管电路层。
如图2所示，所述驱动器电路层采用晶圆级Fan-Out工艺，对PMOS管前级的驱动器芯片进行了封装，集成了与门、或门和非门等数字电路。主要电路功能在于对外部输入的一组或者多组电平信号进行逻辑运算后，输入到PMOS管的栅极。
在本实施例中，优选地，采用硅或者有机塑材覆盖驱动器芯片表面，驱动器芯片表面的再布线层数≥3。具体地，驱动器芯片表面覆盖有机或者无机介质，通过在介质层上开孔，将芯片表面的焊盘走线引至介质层表面，形成第一层布线M1，在M1上再生长有机或者无机介质，通过介质孔将M1引至第二层介质表面，形成第二层布线M2；以此类推，形成多层介质层和多层布线的RDL再布线结构。驱动器电路层包含了单个或者多个数字芯片，数字芯片之间通过表层的再布线实现互连。
如图3所示，所述细节距微凸点垂直传输层采用矩形分布的微凸点阵列，微凸点的形状包括球栅阵列（BGA）和铜柱（Bump），采用回流焊工艺集成封装。在微凸点之间填充了绝缘胶，提高驱动器电路层与大电流PMOS管电路层之间互连界面的可靠性。
在本实施例中，优选地，Bump材料体系为铜镍锡银，直径为100um。绝缘胶均匀分布于微凸点之间，无空洞。
如图4所示，所述大电流PMOS管电路层对大电流PMOS管、电阻和电容等进行了封装，可实现通过外部高低电平信号对电压通、断的控制。电阻的作用在于使PMOS管栅极的输入电信号平坦，无尖峰；电容的作用在于使PMOS管源极的输入电压信号无杂波。在大电流PMOS管电路层底部设置对外输出端口。
在本实施例中，优选地，大电流PMOS管电路层中正面与底部信号的垂直传输通过硅通孔或者模塑件通孔实现，通孔类型为填实，填实材料一般为铜（Cu）。大电流PMOS管电路层底部的对外输出端口采用焊盘式的表贴端口，典型的焊盘材料体系为铜镍钯金或者铜镍金，典型的回流温度为180°C。表贴安装方式的主要作用在于可以快速散去大电流PMOS管带来的热耗，提高三维封装模块工作时的可靠性和稳定性。
如图5所示，逻辑电平信号输入驱动器电路层，经过与、非、或门等逻辑运算后输入芯片电阻中，通过电阻对脉冲信号中尖峰的抑制，输入至大电流PMOS管的栅极。当PMOS管的栅极是高电平信号时，PMOS管漏极与源极关闭；当PMOS管的栅极是低电平信号时，PMOS管漏极与源极打开，从而实现对电源的通断控制。驱动器电路层输入的典型高低电平信号为5V和0V，模块的最高输入耐压为-60V，最大连续电流为-10A。
实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (4)

1.一种大电流PMOS管与驱动器三维集成模块，其特征在于：包括由上至下依次连接的驱动器电路层、细节距微凸点垂直传输层和大电流PMOS管电路层；所述驱动器电路层采用晶圆级Fan-Out工艺对PMOS管前级的驱动器芯片进行封装，集成逻辑门数字电路，将外部输入的一组或者多组电平信号进行逻辑运算后输入到大电流PMOS管的栅极；所述细节距微凸点垂直传输层包括矩形分布的微凸点阵列，微凸点的形状包括球栅阵列和Bump，采用回流焊工艺集成封装，并在微凸点之间填充绝缘胶；所述大电流PMOS管电路层对大电流PMOS管、电阻和电容进行封装，通过通孔实现大电流PMOS管电路层中正面至底部信号的垂直传输，在大电流PMOS管电路层底部设置对外输出端口；
对于所述晶圆级Fan-Out工艺，采用硅或者有机塑材覆盖驱动器芯片表面，驱动器芯片表面的再布线层数≥3；
所述对外输出端口采用焊盘式的表贴端口；
所述焊盘式的表贴端口的焊盘材料体系为铜镍钯金或者铜镍金；
所述Bump的材料体系为铜镍锡银，直径为100um；
当大电流PMOS管的栅极是高电平信号时，大电流PMOS管的漏极与源极关闭；当大电流PMOS管的栅极是低电平信号时，大电流PMOS管漏极与源极打开。
2.根据权利要求1所述大电流PMOS管与驱动器三维集成模块，其特征在于：所述通孔为填实通孔，填实材料为铜。
3.根据权利要求1所述大电流PMOS管与驱动器三维集成模块，其特征在于：所述通孔为硅通孔或者模塑件通孔。
4.根据权利要求1所述大电流PMOS管与驱动器三维集成模块，其特征在于：所述绝缘胶均匀分布于微凸点之间，且无空洞。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709282A (zh) * 2011-04-28 2012-10-03 成都芯源系统有限公司 多芯片封装结构、变换器模块及封装方法
CN103915413A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 层叠封装接合结构
CN105990326A (zh) * 2015-03-17 2016-10-05 联发科技股份有限公司 半导体封装、半导体封装结构及制造半导体封装的方法
CN110246766A (zh) * 2019-06-12 2019-09-17 上海先方半导体有限公司 一种扇出封装结构及其制造方法
CN110391191A (zh) * 2018-04-20 2019-10-29 台湾积体电路制造股份有限公司 叠层封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709282A (zh) * 2011-04-28 2012-10-03 成都芯源系统有限公司 多芯片封装结构、变换器模块及封装方法
CN103915413A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 层叠封装接合结构
CN105990326A (zh) * 2015-03-17 2016-10-05 联发科技股份有限公司 半导体封装、半导体封装结构及制造半导体封装的方法
CN110391191A (zh) * 2018-04-20 2019-10-29 台湾积体电路制造股份有限公司 叠层封装结构
CN110246766A (zh) * 2019-06-12 2019-09-17 上海先方半导体有限公司 一种扇出封装结构及其制造方法

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