TW201633482A - 用於接合應用的改良的經塗佈銅線 - Google Patents

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穆拉里 沙蘭加帕尼
由根 夏夫
拉許庫瑪 席魯納拉雅南
雅梅德 阿迪拉 哈朗
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赫瑞斯德國有限兩合公司
新加坡賀利氏材料私人有限公司
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Abstract

本發明係關於一種電線,其包含具有表面之芯、具有層表面之第一塗層及另外塗層,其中A)該芯包含a)至少99.95wt.%之銅,b)量X之選自銀及金的至少一種元素,c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中;B)該第一塗層由選自包含鈀、鉑及銀之群之至少一種元素構成,其中該第一塗層疊加於該芯之該表面上,C)該另外塗層疊加於該第一塗層之該層表面上,其中該另外塗層由金構成。本發明進一步係關於一種用於製造如前述之電線之方法,及係關於一種包含本發明之電線之電裝置。

Description

用於接合應用的改良的經塗佈銅線
本發明係關於一種電線,其包含具有一表面之一芯、具有一層表面之一第一塗層及一另外塗層,其中A)該芯包含a)至少99.95wt.%之銅,b)量X之選自銀及金的至少一種元素,c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中;B)該第一塗層由選自包含鈀、鉑及銀之群之至少一種元素構成,其中該第一塗層疊加於該芯之該表面上,C)該另外塗層疊加於該第一塗層之該層表面上,其中該另外塗層由金構成。本發明進一步係關於一種用於製造如前述之電線之方法,及係關於一種包含本發明之電線之電裝置。
在半導體裝置之製造中將接合線用於在半導體裝置製造期間電互連積體電路與印刷電路板。另外,接合線用於功率電子應用中以將電晶體、二極體及類似者與外殼之襯墊或接腳電連接。雖然接合線在一開始由金製造,但當今使用較廉價之材料,諸如,銅。雖然銅線提供非常良好的電及熱導率,但銅線之球接合以及楔形接合具有其難題。此外,銅線易受氧化。
關於電線幾何形狀,最常見的為圓形橫截面之接合線及具有或多或少矩形橫截面之接合帶。兩個類型之電線幾何形狀皆具有使其適用 於特定應用之優勢。因此,兩個類型之幾何形狀皆具有其市場份額。舉例而言,對於給定橫截面積,接合帶具有較大接觸面積。然而,帶之彎曲受到限制,且當接合時必須遵守帶之定向,以便達成該帶與其接合至之元件之間的可接受之電接觸。轉至接合線,此等可更靈活地彎曲。然而,接合涉及電線在接合製程中之焊接及/或較大變形,此可造成傷害或甚至毀壞接合墊及接合至其的元件之下伏電結構。
一些最近發展係有關具有銅芯及保護塗層之接合線。作為芯材料,銅因高電導率而被選擇。關於塗層,鈀為可能的選擇。此等經塗佈接合線組合銅線之優勢與對氧化之較少敏感度。
然而,關於接合線自身及接合製程,存在對於進一步改良接合線技術之進行中的需求。
因此,本發明之一目標為提供改良之接合線。
本發明之另一目標為提供一種具有良好處理性質且當互連時不具有特定需求之接合線。
本發明之另一目標為提供一種具有優異電及熱導率之接合線。
本發明之另一目標為提供一種展現改良之可靠性之接合線。
本發明之另一目標為提供一種展現優異黏結性之接合線。
本發明之另一目標為提供一種展示關於訂合式接合的改良之黏結性之接合線。
本發明之另一目標為提供一種展示關於為訂合式接合之第 二接合的改良之黏結性同時針對為球接合之第一接合的接合效能至少足夠之接合線。
本發明之另一目標為提供一種具有改良之耐腐蝕性及/或耐氧化性之接合線。
本發明之另一目標為提供一種用於接合一電子裝置之系統,該電子裝置可供標準晶片及接合技術使用,該系統展示至少關於第二接合的減小之故障率。
本發明之另一目標為提供一種用於製造一本發明之接合線之方法,藉以與已知方法相比,該方法基本上不展示製造成本之增加。
已發現本發明之電線解決以上提到的目標中之至少一者。另外,已發現克服製造電線之難題中之至少一者的用於製造此等電線之製程。另外,發現包含本發明之電線之電裝置在根據本發明之電線與其他電元件(例如,印刷電路板、襯墊/接腳等)之間的界面處以及在電裝置內之界面處更可靠,其中接合線連接至因此構成電裝置之其他電或電子零件。
由種類形成申請專利範圍之標的物提供對以上目標中之至少一者之解決方案的影響。種類形成申請專利範圍之附屬子申請專利範圍表示本發明之較佳具體實例,其標的物亦對解決以上提到的目標中之至少一者有影響。
本發明之第一態樣為一種電線,其包含具有一表面之一芯、具有一層表面之一第一塗層及一另外塗層,其中A)該芯包含a)至少99.95wt.%之銅,較佳地,至少99.98wt.%之銅; b)量X之選自銀及金的至少一種元素;c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中,較佳地,在自2至8或自4至5之範圍中;B)該第一塗層由選自包含鈀、鉑及銀之群之至少一種元素構成,其中該第一塗層疊加於該芯之該表面上,C)該另外塗層疊加於該第一塗層之該層表面上,其中該另外塗層由金構成;其中該電線具有在自8μm至80μm之範圍中、較佳地在自12μm至55μm之範圍中的一平均直徑。
該電線較佳地為用於在微電子中接合之接合線。該電線較佳地為單件式物件。眾多形狀係已知的且顯得適用於本發明之電線。較佳形 狀為(在橫截面圖中)圓形、橢圓形及矩形形狀。
較佳地,該芯之該銅含量為至少99.95wt.%且不大於99.995wt.%。歸因於高純度規格,此允許將銅材料之普通供應用於線接合,而無極其高的成本。
在一較佳具體實例中,本發明之電線之芯包含一共在自0至100ppm之範圍中、然而更佳地小於30ppm之另外組分。此等另外組分之低量確保電線性質之良好再現性。在本上下文中,常亦被稱作「不可避免的雜質(inevitable impurities)」之另外組分為源自存在於使用之原材料中或來自生產電線之製造製程中的雜質之少量化學元素及/或化合物。此等另外組分之實例為:Ni、Mn、Pt、Cr、Ca、La、Al、B、Zr、Ti、S、Fe。通常不分開來添加存在於芯中之另外組分。另外組分之存在源自組分a)、b)及c)中之一或多者中存在的雜質。
在一較佳具體實例中,本發明之電線之芯包含小於以下量之另外組分:a)各<15ppm的Ni、Mn中之任一者;b)以下中之任一者:各<2ppm的Pt、Cr、Ca、La、Al、B、Zr、Ti;c)各<10ppm的S、Fe中之任一者。
形成芯之材料符合前述限制中之更佳的至少兩者,形成芯之材料符合最佳的所有限制。
本上下文中的電線之芯經定義為塊狀材料之均質區域。由於任何塊狀材料始終具有可在一定程度上展現不同性質之表面區域,因此將電線之芯之性質理解為塊狀材料的均質區域之性質。就形態、組成(例如, 氧含量)及其他特徵而言,塊狀材料區域之表面可不同。在較佳具體實例中,表面可為本發明之外表面。在另外具體實例中,電線芯之表面可為電線芯與疊加於電線芯上之塗層之間的界面區域。
在本發明之上下文中的術語「疊加(superimposed)」用以描述第一物品(例如,銅芯)關於第二物品(例如,塗層)之相對位置。「疊加」之特徵為諸如中間層之另外物品可(但不需要)配置於第一物品與第二物品之間。較佳地,第二物品至少部分疊加於第一物品上,例如,至少30%、50%、70%,或至少90%,每一者係相對於第一物品之全部表面。最佳地,第二物品完全疊加於第一物品上。
在本發明之上下文中的術語「中間層(intermediate layer)」指銅芯與塗層之間的電線之區域。在此區域中,存在芯與塗層兩者的材料之組合。
在本發明之上下文中的術語「厚度(thickness)」用以定義層在垂直於銅芯之縱向軸線之方向上的大小,該層至少部分疊加於銅芯之表面上。
平均直徑係藉由「定大小方法(sizing method)」獲得。根據此方法,判定對於定義之長度的電線之實體重量。基於此重量,使用電線材料之密度(銅之密度:ρCu=8.92g/cm3)計算電線之直徑。將平均直徑計算為特定銅線之五個切割上的五個量測結果之算術平均值。
對於本發明,術語接合線包含所有橫截面形狀及所有通常電線直徑,但具有圓形橫截面且薄直徑之接合線為較佳的。
用於判定晶粒之平均大小的截線法為標準金相實務。於是, 平行於電線之方向切割電線,且蝕刻藉此產生之橫截面。將在本上下文中的晶粒之大小定義為可使其穿過晶粒的直線中之所有區段中之最長者。晶粒之平均大小為芯/塊狀材料中的晶粒之至少七個量測結果之算術平均值。根據ASTM E112-96標準第16.3節第13頁來執行測試。
此薄電線大部分但未必具有基本上呈圓形狀之橫截面圖。在本上下文中之術語「橫截面圖(a cross-sectional view)」指穿過電線之切割之視圖,其中切割之平面垂直於電線之縱向延伸。可在電線之縱向延伸上之任何位置處發現橫截面圖。在橫截面中穿過電線之「最長路徑(longest path)」為在橫截面圖之平面內可穿過電線之橫截面放下的最長弦。橫截面中穿過電線之「最短路徑(shortest path)」為垂直於上文所定義之橫截面圖之平面內的最長路徑之最長弦。若電線具有完美的圓形橫截面,則最長路徑與最短路徑變得不可區分且共用同一值。術語「直徑(diameter)」為任一平面且在任一方向上的所有幾何直徑之算術平均值,其中所有平面垂直於電線之縱向延伸。
本發明之一較佳具體實例為一種電線,其中選自磷、鎂及鈰之至少一種元素之總量Y在自15ppm至300ppm之範圍中,較佳地在自30ppm至200ppm之範圍中,或在自40ppm至80ppm之範圍中,每一值係以基於芯之總重量的ppm計。
本發明之再一較佳具體實例為一種電線,其中形成該量Y之該至少一種元素係選自磷。已發現,該芯中的磷之此量改良芯抵抗氧化之抵抗性,同時不更改芯之維氏微硬度。
本發明之再一較佳具體實例為一種電線,其中選自銀及金的 至少一種元素之總量X在自5ppm至10000ppm之範圍中,較佳地在自20ppm至5000ppm或自50ppm至2000ppm或自100ppm至800ppm之範圍中,且又更佳地,在自100ppm至350ppm之範圍中,每一值係以基於芯之總重量的ppm計。
本發明之再一較佳具體實例為一種電線,其中該第一塗層具有在自40nm至小於0.5μm之範圍中、較佳地在自40nm至200nm之範圍中或在自40nm至80nm之範圍中的一厚度。
結果,該第一塗層由鈀構成,本發明之再一具體實例具有第一塗層,其具有小於0.5μm之一厚度。又更佳地,另外塗層具有小於0.05μm之一厚度。一充分薄之另外塗層僅造成對總體電線之多數性質的極小改變。然而,一些性質明顯地改良,詳言之,關於接合製程。
關於第一塗層之組成,該層之鈀含量為至少50wt.%,更佳地至少95wt.%,每一wt.%係基於第一塗層之總重量。尤佳地,該塗層由純鈀組成。純鈀通常具有相對於第一塗層中的鈀之總量的小於1wt.%之另外組分。在再一較佳具體實例中,存在於第一塗層中之另外組分為貴金屬。
本發明之再一較佳具體實例為一種電線,其中該另外塗層具有在自1.0nm至小於500nm之範圍中、較佳地在自1nm至100nm或自1nm至50nm之範圍中的一厚度。
本發明之再一較佳具體實例為一種電線,其中該芯具有在5ppm至10000ppm之範圍中、較佳地在5ppm至1000ppm之範圍中、又更佳地在200ppm至250ppm之範圍中的銀或金之一含量。觀測到,至少少量銀之存在改良機械性質,例如,對電線給予一些柔軟度。
本發明之再一較佳具體實例為一種電線,其具有再一塗層,其中金含量為至少50wt.%,更佳地至少95wt.%,每一者係相對於另外塗層之總量wt.%。尤佳地,該另外塗層由純金組成。純金通常具有相對於該另外塗層中的金之總量的小於1wt.%之另外組分。在再一較佳具體實例中,存在於第一塗層中之另外組分為貴金屬。
本發明之再一較佳具體實例為一種電線,其中該電線之芯具有在自3μm至5.0μm之範圍中的晶粒之一平均大小,該平均大小係根據截線法判定(見以上定義)。
本發明之再一較佳具體實例為一種電線,其中電線之在自18%至42%之範圍中的晶粒定向於<100>方向上;且電線之在自27%至38%之範圍中的晶粒定向於<111>方向上;每一%關於晶體之總數,其中定向平行於電線之牽拉方向。若晶粒之方向偏離小於自-15°至+15°,則在指定方向上定向電線之晶粒,藉以,將電線之牽拉方向用作參考定向。藉由計數具有<100>的晶體之數目及具有<111>定向的晶體之數目來計算<100>及<111>紋理百分比。此等數目由<100>及<111>兩者之總和相除,此係由於通常未識別到具有定向<010>之晶粒。
本發明之再一較佳具體實例為一種電線,其特徵為以下特徵中之至少一個、較佳地兩個或兩個以上或全部:
α)電線之伸長率值ΔL與電線(1)之平均直徑d之比率在自0.05%/μm至1.5%/μm之範圍中;較佳地,在自0.25%/μm至0.75%/μm之範圍中;將電線之伸長率ΔL作為一百分比值給出。若給定電線之初始長度L且將電線拉伸至長度L',直至其斷裂,則伸長率由ΔL=(L'-L)/L定義。
β)電線符合等式0.000025<ΔL/(d*CX)<0.3,其中ΔL=以%計的電線之伸長率;d=以μm計的電線之平均直徑;CX=以ppm量測的銀或金之含量;在一些態樣中,此電線具有最佳化之銀或金含量,例如,10ppm或225ppm之Ag。較佳地,電線符合關係式0.0002<ΔL/(d*CX)<0.15,且最佳地,電線符合關係式0.001<ΔL/(d*CX)<0.08。
γ)電線符合等式0.0008<ΔL/(d*CY)<0.15,其中ΔL=以%計的電線之伸長率;d=以μm計的電線之平均直徑;CY=以ppm量測的磷、鎂或鈰之含量;取決於對於其伸長率及直徑之各別需求,此電線具有最佳化之磷或鎂或鈰含量。較佳地,電線符合關係式0.001<ΔL/(d*CY)<0.08,且最佳地,電線符合關係式0.003<ΔL/(d*CY)<0.03。
δ)電線芯之微硬度不大於125 HV,使用具有維氏金剛石壓頭之費雪範圍H110C測試器、在5s停留時間內施加10mN力來判定。電線芯之微硬度限制可在接合程序期間施加於接合墊上之最大力。若將機械敏感性結構配置於接合墊下,則此限制可具有優勢。此之實例為具有如鋁或金之軟塗佈材料的接合墊。舉例而言,此敏感性結構可包含具有小於2.5之介電常數的多孔二氧化矽(詳言之,二氧化矽)之一或若干層。此多孔軟材料變得愈來愈普通,此係由於其對改良裝置之效能有影響。據此,以避免弱層之開裂或其他損壞之前述方式最佳化本發明之較佳具體實例的電線之機械性 質。
ε)電線之電阻率在自1.69μΩ*cm至1.90μΩ*cm之範圍中,較佳地在自1.75μΩ*cm至1.86μΩ*cm之範圍中。
γ)第一塗層及另外塗層中之至少一者(較佳地,兩者)之奈米硬度在自340 HV至430 HV之範圍中。
本發明之第二態樣為一種用於製造一電線(較佳地,如針對本發明之第一態樣描述之電線)之方法,該方法包含至少以下步驟i.提供包含以下各者之一前驅體物品:a)至少99.95wt.%之銅,作為該芯之主要組分,較佳地,至少99.98wt.%之銅;b)量X之選自銀及金的至少一種元素,c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中,較佳地,在自2至8或自4至5之範圍中;ii.將該前驅體物品牽拉成一芯前驅體,直至該芯前驅體具有在自50μm至250μm之範圍中、較佳地在自80μm至200之範圍中的一平均直徑;iii.用選自由鈀、鉑或銀組成之群組的至少一種元素塗佈該芯前驅體,藉以一第一塗層形成於該芯前驅體上;iv.進一步將金塗佈於在步驟iii.中獲得的該芯前驅體之該第一塗層上,藉以形成再一塗層;v.將自步驟iv.獲得之該經塗佈芯前驅體牽拉至在自8μm至80μm之範圍中的一最終直徑; vi.使在步驟v.中製備之產品退火;藉以獲得根據本發明之第二態樣的電線,其中此電線具有在自8μm至80μm之範圍中的一平均直徑。
本發明之第二態樣之較佳具體實例為已在上文針對本發明之第一態樣描述的具體實例。可藉由用適量之磷、鎂及/或鈰、銀及/或金摻雜銅,視情況藉由用另外元素摻雜來獲得如在步驟i.中之前驅體物品。可藉由生成該等組分及銅之熔化物且冷卻熔化物以形成基於銅之前驅體物品的均質段來實現摻雜。
本發明之第一具體實例至第二態樣為一種方法,其中在步驟vi.中的產品之退火係在至少400℃、較佳地至少430℃或至少540℃之溫度下執行。較高退火溫度可提供電線之伸長率的較高值。
關於用於退火之另外參數,詳言之,不需要長期將薄電線曝露於退火溫度。在多數情況下,藉由以給定速度拉動電線穿過給定長度且具有定義之溫度分佈的退火烘箱來進行退火。薄電線至退火溫度之曝露時間典型地在0.1秒至10秒之範圍中。
本發明之第三態樣為一種用於連接一電裝置之方法,其包含以下步驟I.提供如針對本發明之第一態樣或其具體實例中之一者所描述的一電線,或藉由根據本發明之第二態樣或其具體實例中之一者的方法獲得之一電線;II.藉由球接合或楔形接合將在步驟I.中提供之電線接合至該裝置之第一接合墊;及 III.藉由楔形接合將接合至第一接合墊的步驟I.之電線接合至該裝置之第二接合墊;其中在不使用形成氣體之情況下執行步驟III.;及其中在存在惰性氣體或形成氣體之情況下執行步驟II.。
在本發明之第三態樣之第一具體實例中,在步驟II.中藉由球接合及在步驟III.中藉由楔形接合來接合電線。
根據本發明之第三態樣或根據其具體實例之電線具有關於氧化效應之優異性質。甚至藉由用鈀塗層上之薄金完整囊封芯來達成針對銅芯之氧化的更好保護,該鈀塗層與芯材料中的一定量之銀及磷一起存在。所得性質允許藉由淨化形成氣體來處理電線,且因此導致清潔、軸對稱自由空氣球形式。形成氣體在此項技術中被稱為如氮之惰性氣體與氫之混合物,其中氫含量可提供經氧化電線材料之還原反應。在本發明之意義上,形成氣體之省略意謂未使用如氫之反應性化合物。然而,如氮的惰性氣體之使用可仍有利。
本發明之第四態樣為一種用於製造根據本發明之一電線之方法,包含以下步驟:a.提供如在本發明之第二態樣中的一銅芯前驅體物品;b.牽拉該前驅體,直至達到該電線芯之一最終直徑;c.在步驟b牽拉該前驅體前或後,用該第一及該另外塗層之材料塗佈該銅芯;d.在一最小時間內,在一定義之溫度下使該經塗佈且牽拉之電線退火。
關於步驟b至c,該製造方法在此項技術中通常已知。指出,可藉由如機械塗佈、電解鍍覆、無電極鍍覆、物理氣相沈積(PVD)、化學氣相沈積(CVD)及更多之任何已知或合適方法來塗覆塗層。可在電線之牽拉前或後進行塗佈,此可取決於各別塗佈及塗佈法之性質。詳言之,可在中間步驟執行塗佈,其中電線或前驅體之牽拉發生在塗佈步驟前以及後。
關於步驟d,如此項技術中已知,以受控制方式來執行退火,以便達成電線之軟化及/或根據各別需求最佳化電線之晶體結構。較佳地,當電線經移動穿過退火烘箱且在已離開烘箱後纏繞至線軸上時,動態進行退火。
本發明之第五態樣為一種電裝置,其包含一第一接合墊及一第二接合墊,及根據本發明之第一態樣或其一具體實例之一電線,或藉由根據本發明之第二態樣或其具體實例中之一者的方法獲得之一電線,其中使用球-楔形接合將該電線連接至該等接合墊中之至少一者。本上下文中之一電裝置包含電子裝置。電子裝置為包含半導體元件之裝置。
第五態樣之一具體實例為一種電裝置,其中藉由球-楔形接合將該電線連接至兩個襯墊。
本發明之第六態樣為一種用於接合一電子裝置之系統,其包含一第一接合墊、一第二接合墊及根據本發明之一電線,其中藉由訂合式接合將該電線連接至該等接合墊中之至少一者。在一系統中的本發明之電線之此組合係較佳的,此歸因於關於訂合式接合,電線具有尤其有益的性質之事實。
在本發明之第五及第六態樣之一具體實例中,為一種方法, 其中對於具有18μm之一直徑的一電線,用於至金接合墊之至少一個訂合式接合的製程窗具有至少11550mA*g之一值。
用於接合線的製程窗區之界定在此項技術中已知且廣泛地用以比較不同電線。原則上,其為在接合中使用的超音波能量之接合窗與在接合中使用的力之接合窗之乘積,其中所得接合必須符合某些拉動測試規範,例如,2.5公克之拉力、無引腳脫落等。給定電線之製程窗區之實際值進一步取決於電線直徑以及接合墊材料。為了給出本發明之電線之性質的特定定義,主張之製程窗值係基於18μm=0.7密耳之電線直徑,其中接合墊由金組成。本發明之系統之範圍不限於此直徑之電線及由金製成之接合墊,而僅為了定義目的對此資料命名。
實施例
本發明進一步藉由實施例舉例說明。此等實施例用於本發明之例示性闡明,且無論如何並不意欲限制本發明或申請專利範圍之範圍。
實施例1
在坩堝中熔化至少99.99%純度(「4N銅」)的一定量之銅材料。將少量母合金添加至銅熔化物且藉由感應串結確定添加之組分的均勻分佈。計算添加之銀及磷的量以促成如表1中展示之份額。接著,自熔化物鑄造電線芯前驅體。
電線芯之橫截面具有圓形形狀。電線具有201μm之平均直徑。平均直徑係藉由在電線之不同點處的直徑之個別量測結果(其導致在自200.5μm至201.5μm之範圍中的量測結果)判定。
接著對電線芯塗佈由至少99%純度之鈀(Pd)組成的層。鈀塗層之厚度為702nm。因此,塗層不顯著改變電線直徑。
接著,對鈀鍍覆之電線塗佈至少99%純度之金層。該塗層之厚度為31nm。因此,塗層不顯著改變電線直徑。
在此等塗佈步驟後,接著在3個主要牽拉階段(每一階段中有22個步驟)牽拉鍍覆鈀及金之電線,以形成具有18μm之平均直徑的電線芯,其中在每一步驟中執行前驅體物品在長度上自6%至18%的伸長。在本文中提出之實施例中,對於階段1至階段3中之每一者,實行11%伸長率。在牽拉期間使用增滑劑。
以一替代製造方式,對電線芯塗佈Pd層及金層,兩者皆至少99%純度,其直徑比最終電線大小稍厚。在此情況下,平均電線直徑在75微米至250微米之範圍中。較佳地,在200μm下塗佈有對於鈀在700nm 至800nm或以下之範圍中的塗層厚度,且對於金在30nm至35nm或以下之範圍中的塗層厚度。對電線成行地脫脂,鈀電鍍,接著金電鍍,沖洗且纏繞以供最終電線牽拉。在電鍍期間,將電線速度維持在5m/min.至25m/min.,施加在1V與8V之間的電壓,施加自0.05A至5A的電流。將鈀鍍覆浴之pH值維持在7與10之間,且將金鍍覆維持在自4至6之範圍中。在40℃至60℃下處理鍍覆。
接著在3個主要牽拉階段(其中每一階段中有22個步驟)中牽拉經鍍覆電線芯前驅體以形成具有18μm之平均直徑的電線芯,其中在每一步驟中執行前驅體物品在長度上自6%至18%的伸長。在本文中提出之實施例中,自階段1至階段2實行11%伸長率,且對於階段3,實行8%伸長率。在牽拉期間使用增滑劑。
電線芯之橫截面具有圓形形狀。電線具有18μm之平均直徑。平均直徑係藉由在電線之不同點處的直徑之個別量測(其導致在自17.5μm至18.5μm之範圍中的量測結果)判定。
結果
使用金剛石壓頭及奈米壓痕之刮擦測試揭露鍍金層至鍍鈀層及鍍鈀層至銅芯表面之優異黏著力,而無鍍覆層剝落之任何跡象(見例如圖6)。金剛石壓頭自鍍覆之電線表面穿透至1600nm之深度至銅芯,且延行達100μm長度,其中當在約10個位置處測試時,不存在剝落。使用奈米硬度壓痕方法測試的金鍍覆之硬度提供於表2中。壓痕之深度說明壓頭已主要在鍍金層中穿透且報告之值應反映約400 HV之金鍍覆硬度。
在退火步驟中使經塗佈電線退火以便進一步調整如伸長率、硬度、晶體結構及類似者之參數。藉由伸展電線穿過30cm之長度且430℃之溫度的退火烘箱來動態執行退火。在本實施例中,為移動電線之給定段保持在經加熱烘箱中所在期間的時間之退火時間為約0.76s。在離開烘箱後,將電線纏繞在捲軸上供封裝。
表3及表4展示根據本發明的電線之實施例樣本1至樣本8之資料。已相同地生產例示性本發明之電線,僅變化退火步驟中之退火溫度。未改變除溫度外之另外退火參數。
另外,表5展示八個樣本及市購接合線Comp1之資料。因為並不知曉此等電線(Comp1)之精確生產製程,所以退火溫度之資料不可得。為了比較,包括未塗佈裸銅線之資料。所有評估之電線(本發明之電線及比較電線)具有0.7密耳=18μm之直徑。
其中:ΔL伸長率(以%計)
BL斷裂負載(以公克計)
T退火溫度(以攝氏度計)
d直徑(=18μm,對於所有電線)
CX固溶體濃度,以ppm計
CY去氧劑濃度,以ppm計
注:
FAB(「自由空氣球形狀」)經視覺評估且分類至四個類別(品質降低):最好-良好-合理-差。FAB為在對於所有評估之電線相同之標準條件下執行的球接合之球之形狀。當電線之熔化滴凝固具有球面且軸線對稱球狀形狀時,FAB為優異的。合理描述電線之熔化滴固化凝固,但球大小小於規範及/或傾斜。
將第二接合製程窗區定義為摩擦振幅之摩擦振幅之上限與下限之間的各別差與外施力的乘積,或定義為超音波能量(USG)之上限與下限之間的各別差與外施力的乘積。第二接合窗值通常較佳地具有較低值,意謂降低接合所需的能量。
表3至表4之資料展示根據本發明之電線具有一些傑出的性質,同時維持貫穿所有評估之性質的至少良好品質。
詳言之,本發明之電線通常展示寬的第二接合窗區,亦即,10450 mA.g或以上,例如,寬達11550mA.g。對於比較實例,電線Comp1 亦展示高的第二接合窗區,但其具有高的接合力。高接合力指示需要更多能量供應該接合,其對於製程穩定性不利(圖7)。此外,對於在工業量測中通用之其他參數,用曲線表示第2接合製程窗,此處:力對摩擦振幅。基於圖8,樣本1及樣本3揭露比未塗佈裸銅線寬的接合製程窗變得明顯。此外,Comp1樣本具有105 HV之顯著更高的球硬度。結果,當與本發明之電線相比時,電線Comp1將至少不太適合於球接合應用。相反,本發明之電線特別適用於第一及第二接合應用。本發明之電線可為用於楔形-楔形接合應用之較佳選擇,但亦展示對於球-楔形接合應用之優異結果。
測試方法
在T=20℃且相對濕度RH=50%下進行所有測試及量測。
a.藉由截線法的晶粒之平均大小
使用標準金相技術(ASTM E112-96,第16.3節,第13頁)判定晶粒之大小。平行於電線之方向切割電線芯之樣本且蝕刻藉此獲得之橫截面。在目前情況下,將2g FeCl3與6mL濃縮HCl在200ml去離子水中之溶液用於蝕刻。根據截線原理判定晶體粒度。將在本上下文中的晶粒之大小定義為穿過晶粒的直線中之所有區段中之最長者。晶粒之量測平均大小為芯材料中的晶粒之至少七個量測結果之算術平均值。圖9中之示意圖說明按照以上所提到的ASTM標準在本發明中進行之粒度量測,其中GFAB為FAB之粒度,GW為電線之粒度,LFAB為在FAB中標記的截取線之長度,LW為在電線中標記的截取線之長度,NFAB為與該線相交的晶粒之數目,且NW為與該線相交的晶粒之數目。
b.伸長率(ΔL)
使用Instron-5300器具測試電線之抗拉性質。以1(一)吋/分鐘速度針對10吋標距測試電線。按照ASTM標準F219-96獲取破裂(斷裂)負載及伸長率。伸長率為自記錄之負載對延伸抗拉曲線計算的在抗拉測試前與後的電線之長度之差。
c.維氏硬度(微硬度)
使用具有維氏壓頭之費雪(Fischer)塗層測厚儀H110C測試設備量測硬度。將10mN之力施加至電線之測試標本達5s之停留時間。沿著亦為電線軸線之縱向軸線在於經塗佈且經退火電線芯之中心上切割之橫截面中執行測試。
d.塗層厚度
為了判定塗層之厚度及芯之平均直徑,垂直於電線之最大伸長率切割電線。切割電線經認真地研磨及拋光以避免軟材料之塗污。經由光學顯微鏡或掃描電子顯微鏡(SEM)記錄圖片,其中放大率經選擇使得觀測到電線之完全橫截面。將此程序重複至少5次。將所有值提供為5個量測結果之算術平均值。
e.製程窗區
藉由標準程序進行球接合製程窗區之量測。使用KNS-iConn接合機工具(Kulicke & Soffa工業公司,Fort Washington,PA,美國)接合測試電線。用於接合線的第2接合製程窗區之定義在此項技術中已知且廣泛地用以比較不同電線。原則上,其為摩擦振幅與在接合中使用之力之乘積,其中所得接合必須符合某些拉動測試規範,例如,2.5公克之拉力、無引腳脫落等。給定電線之第2接合製程窗區之實際值進一步取決於電線直 徑以及引線指狀物鍍覆材料。為了給出本發明之電線之性質的特定定義,製程窗值係基於18μm=0.7密耳之電線直徑,其中引線指狀物由銀組成。
製程窗之四個角係藉由克服兩個主要故障模式而導出:(1)過低力之供應及摩擦振幅導致電線之引腳脫落(NSOL),及(2)過高力之供應及摩擦振幅導致短尾(SHTL)。
本發明之系統之範圍不限於此直徑之電線及由銀製成之引線指狀物,而僅為了定義目的對此資料命名。
f.自由空氣球
電火炬(EFO)電流及時間定義FAB之規格。在EFO點火後,破裂之Cu電線的尖端熔化且形成軸對稱球形FAB,進一步訂合式引線框上之電線使得FAB立於空氣中。此接合模式被稱作櫻桃核。該程序描述於針對自由空氣球之KNS製程使用者指南(Kulicke & Soffa工業公司,Fort Washington,PA,美國,2002,2009年5月31日)中。使用光學顯微鏡在200X至500X放大率下按微米標度量測FAB直徑。使用掃描電子顯微鏡(SEM)觀測FAB之形態。
g.電導率
測試標本(亦即,長度為0.5m之電線)之兩端連接至提供恆定電流/電壓之電源。藉由裝置記錄針對供應之電壓的電阻。用於量測之單元為Resistomat模型2316,且用至少10個測試標本來重複測試。將十個量測結果之算術平均值用於下方給出之計算。
根據R=V/I計算電阻R。
根據ρ=(R x A)/1計算比電阻ρ,其中A為電線之平均橫 截面積,且l為用於量測電壓的裝置之兩個量測點之間的電線之長度。
根據σ=1/ρ計算比傳導率。
h.奈米硬度
金及鈀鍍覆黏著力之特徵為使用金剛石壓頭及奈米壓痕測試單元量測硬度及刮擦測試。藉由50mN負載刮擦經鍍覆電線表面,至800nm之深度及100μm之長度。用於奈米硬度之測試參數為;
˙壓痕最大負載為50mN
˙負載速率為0.05mN/s
˙峰值固持時間為5s
˙卸載速率為0.05mN/s
˙計算模型為奧力弗及法爾(Oliver and Pharr)方法。
i.電子回散射繞射(EBSD)
用以量測電線紋理之主要步驟為樣本製備,從而得到良好菊池(Kikuchi)圖案及組分計算;
(a)接合線首先經使用環氧樹脂罐封且按照標準金相技術拋光。在最終樣本製備步驟中應用離子研磨以移除電線表面之任何機械變形、污染及氧化層。藉由金濺鍍經離子研磨之橫截面樣本表面。接著針對兩個另外迴合進行離子研磨及金濺鍍。
(b)將樣本載入於裝備有電子回散射繞射(EBSD)偵測器之FESEM(場發射掃描電子顯微鏡)中。獲得含有電線結晶資訊之電子回散射圖案(EBSP)。
(c)針對晶粒定向分率、粒度等進一步分析此等圖案。將類似定向之點 分群在一起以形成紋理組分。為了區分不同紋理組分,使用15°之最大公差角度。將電線牽拉方向設定為參考定向。藉由具有平行於參考定向之<100>及<111>定向的晶體之百分比之量測計算<100>及<111>紋理百分比。通常不存在<010>組分。
j.抗拉測試
使用Instron-5300執行對電線之抗拉測試,達0.25m標距及1吋/mm測試速度。
本發明之具體實例
I 一種電線(1),其包含具有一表面(21)之一芯(2)、具有一層表面(31)之一第一塗層(3)及一另外塗層(4),其中A)該芯(2)包含a)至少99.95wt.%之銅;b)量X之選自銀及金的至少一種元素;c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中;B)該第一塗層(3)由選自包含鈀、鉑及銀之群之至少一種元素構成,其中該第一塗層(3)疊加於該芯(2)之該表面(21)上;C)該另外塗層(4)疊加於該第一塗層(3)之該層表面(31)上,其中該另外塗層(4)由金構成;其中該電線(1)具有在自8μm至80μm之範圍中的一平均直徑。
II 根據具體實例I之電線(1),其中該量Y在基於該芯(2)之總重量的自20ppm至300ppm之範圍中。
III 根據具體實例I或II之電線(1),其中該量X在基於該芯(2)之總重量的自5ppm至10000ppm之範圍中。
IV 根據先前具體實例中任一者之電線(1),其中該第一塗層(3)具有在自40nm至小於0.5μm之範圍中的一厚度。
V 根據先前具體實例中任一者之電線(1),其中該另外塗層(4)具有在自1.0nm至小於50nm之範圍中的一厚度。
VI 根據先前具體實例中任一者之電線(1),其中該芯(2)具有在自3μm至5.0μm之範圍中的晶粒之一平均大小,該平均大小係根據截線法判定。
VII 根據先前具體實例中任一者之電線(1),其中該電線之該等晶粒的18%至42%定向於<100>方向上;且該電線之該等晶粒的27%至38%定向於<111>方向上;每一%係相對於具有平行於該電線(1)之牽拉方向之定向的晶體之總數。
VIII根據先前具體實例中任一者之電線(1),其特徵為以下特徵之至少一者:α)該電線(1)之伸長率值ΔL與該電線(1)之該平均直徑d之比率在自0.05%/μm至1.5%/μm之範圍中;β)該電線(1)符合等式0.000025<ΔL/(d*CX)<0.3,其中ΔL=以%計的該電線之伸長率;d=以μm計的該電線之平均直徑;CX=以ppm量測的銀或金之含量; γ)該電線(1)符合等式0.0008<ΔL/(d*CY)<0.15,其中ΔL=以%計的該電線之伸長率;d=以μm計的該電線之平均直徑;CY=以ppm量測的磷、鎂或鈰之含量;δ)該電線芯(2)之微硬度不大於125 HV;ε)該電線(1)之該電阻率在自1.69μΩ*cm至1.90μΩ*cm之範圍中。
IX 一種用於製造一電線(1)之方法,其至少包含以下步驟i.提供包含以下各者之一前驅體物品(5):a)至少99.95wt.%之銅,作為該芯(2)之主要組分,b)量X之選自銀及金的至少一種元素,c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中;ii.將該前驅體物品(5)牽拉成一芯前驅體(2a);iii.用選自由鈀、鉑或銀組成之群組的至少一種元素塗佈該芯前驅體(2a),藉以形成在該芯前驅體(2a)上之一第一塗層(3);iv.進一步將金塗佈於在步驟iii.中獲得的該芯前驅體(2a)之該第一塗層(3)上,藉以形成一另外塗層(4);v.將自步驟iv.獲得之該經塗佈芯前驅體牽拉至8μm至80μm之一最終直徑;vi.使在步驟v.中製備之產品退火; 藉以獲得該電線(1),其中該電線(1)具有在自8μm至80μm之範圍中的一平均直徑。
X 具體實例IX之方法,其中在步驟vi.中的該產品之該退火係在至少400℃之一溫度下執行。
XI 一種用於連接一電裝置(10)之方法,其包含以下步驟I.提供根據具體實例I至VIII中任一者之一電線(1),或藉由根據具體實例IX至X中任一者之一方法獲得的一電線,II.藉由球接合或楔形接合將該電線(1)接合至該裝置(10)之一第一接合墊(11);及III.藉由楔形接合將該電線(1)接合至該裝置(10)之一第二接合墊(11);其中在不使用一形成氣體之情況下執行步驟III.;且其中在存在一惰性氣體或形成氣體之情況下執行步驟II.。
XII 一種電裝置(6),其包含一第一接合墊及一第二接合墊(11、11),及根據具體實例I至VIII中任一者之一電線(1),或藉由根據具體實例IX至X中任一者之一製程獲得的一電線,其中該電線(1)係使用球-楔形接合連接至該等接合墊(11、11)中之至少一者。
XIII根據具體實例XII之電裝置(6),其中在該電線(1)具有18μm之一直徑的條件下,用於至一金接合墊之至少一個訂合式接合的製程窗具有至少11550mA*g之一值。
1‧‧‧電線
2‧‧‧芯
3‧‧‧塗層
5‧‧‧晶粒
10‧‧‧電裝置
11‧‧‧接合墊
15‧‧‧表面
17‧‧‧拉鉤
18‧‧‧拉動拉鉤之方向
19‧‧‧電線與表面之間的角度
20‧‧‧基板
21‧‧‧電線與基板之間的接合
22‧‧‧電線在拉鉤拉動電線下的角度
31‧‧‧層表面
32‧‧‧電線之中心
41‧‧‧另外塗層
42‧‧‧另外塗層之表面
L‧‧‧穿過電線橫截面之假想線
TΔL(max)‧‧‧最大伸長率的溫度
本發明之標的物舉例說明於圖中。然而,該等圖無論如何並不意欲限制本發明或申請專利範圍之範圍。
在圖1中,描繪電線1。
圖2展示電線1之橫截面圖。在該橫截面圖中,銅芯2處於橫截面圖之中間中。銅芯2由鈀塗層3涵蓋。鈀塗層3由薄金塗層41涵蓋。銅芯之表面15位於銅線2之界限上。鈀塗層之表面42位於鈀塗層3之界限上。在經由電線1之中心23的線L上,將銅芯2之直徑展示為線L與表面15之交叉點之間的端至端距離。電線1之直徑為經由中心23之線L與電線1之外界限之交叉點之間的端至端距離。此外,描繪塗層3及41之厚度。
圖3展示用於製造根據本發明之電線之製程。
圖4描繪電裝置10,其包含兩個元件11及一電線1。電線1電連接兩 個元件11。虛線意謂將元件11與包圍元件11的封裝裝置之外部佈線連接之另外連接或電路。元件11可包含接合墊、引線指狀物、積體電路、LED或類似者。
圖5展示電線拉動測試之草圖。電線1按45°之角度19在接合21處接合至基板20。拉鉤17拉動電線1。當拉鉤17拉動電線1時形成之角度32為90°。
圖6:藉由對金及鈀鍍覆之電線表面的典型刮擦測試來獲得曲線圖及圖片。在此實施例之電線上的鍍覆層展示良好黏著力。在測試方法中且在剖面結果中提供曲線圖及觀測之簡短論述。
圖7中之曲線圖演示與0.7密耳直徑之金閃光鈀塗佈之銅線(樣本「Comp 1」)相比的0.7密耳金閃光鈀塗佈之銅線(樣本1及3)之第二接合製程窗(超音波能量(USG)對力)。
圖8中之曲線圖演示與0.7密耳直徑之裸銅線(樣本「未塗佈裸銅」)相比的0.7密耳金閃光鈀塗佈之銅線(樣本1及3)之第二接合製程窗(摩擦振幅對力)。
圖9說明按照ASTM標準E112-96第16.3節第13頁在本發明中進行之粒度量測。GFAB為FAB之粒度,GW為電線之粒度,LFAB為在FAB中標記的截取線之長度,LW為在電線中標記的截取線之長度,NFAB為與該線相交的晶粒之數目,且NW為與該線相交的晶粒之數目。
1‧‧‧電線
2‧‧‧芯
3‧‧‧塗層
15‧‧‧表面
31‧‧‧層表面
41‧‧‧另外塗層
42‧‧‧另外塗層之表面
L‧‧‧穿過電線橫截面之假想線

Claims (13)

  1. 一種電線(1),其包含具有表面(21)之芯(2)、具有層表面(31)之第一塗層(3)及另外塗層(4),其中A)該芯(2)包含a)至少99.95wt.%之銅;b)量X之選自銀及金的至少一種元素;c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中;B)該第一塗層(3)由選自包含鈀、鉑及銀之群之至少一種元素構成,其中該第一塗層(3)疊加於該芯(2)之該表面(21)上;C)該另外塗層(4)疊加於該第一塗層(3)之該層表面(31)上,其中該另外塗層(4)由金構成;其中該電線(1)具有在自8μm至80μm之範圍中的平均直徑。
  2. 如申請專利範圍第1項之電線(1),其中該量Y在基於該芯(2)之總重量的自20ppm至300ppm之範圍中。
  3. 如申請專利範圍第1項或第2項之電線(1),其中該量X在基於該芯(2)之總重量的自5ppm至10000ppm之範圍中。
  4. 如前述申請專利範圍中任一項之電線(1),其中該第一塗層(3)具有在自40nm至小於0.5μm之範圍中的厚度。
  5. 如前述申請專利範圍中任一項之電線(1),其中該另外塗層(4)具有在自1.0nm至小於50nm之範圍中的厚度。
  6. 如前述申請專利範圍中任一項之電線(1),其中該芯(2)具有在自3μm 至5.0μm之範圍中的晶粒之平均大小,該平均大小係根據截線法判定。
  7. 如前述申請專利範圍中任一項之電線(1),其中該電線之該等晶粒的18%至42%定向於<100>方向上;且該電線之該等晶粒的27%至38%定向於<111>方向上;每一%係相對於具有平行於該電線(1)之牽拉方向之定向的晶體之總數。
  8. 如前述申請專利範圍中任一項之電線(1),其特徵為以下特徵之至少一者:α)該電線(1)之伸長率值ΔL與該電線(1)之平均直徑d之比率在自0.05%/μm至1.5%/μm之範圍中;β)該電線(1)符合等式0.000025<ΔL/(d*CX)<0.3,其中ΔL=以%計的該電線之伸長率;d=以μm計的該電線之平均直徑;CX=以ppm量測的銀或金之含量;γ)該電線(1)符合等式0.0008<ΔL/(d*CY)<0.15,其中ΔL=以%計的該電線之伸長率;d=以μm計的該電線之平均直徑;CY=以ppm量測的磷、鎂或鈰之含量;δ)該電線芯(2)之微硬度不大於125 HV;ε)該電線(1)之電阻率在自1.69μΩ*cm至1.90μΩ*cm之範圍中。
  9. 一種用於製造電線(1)之方法,其至少包含以下步驟 i.提供包含以下各者之前驅體物品(5):a)至少99.95wt.%之銅,作為該芯(2)之主要組分,b)量X之選自銀及金的至少一種元素,c)量Y之選自磷、鎂及鈰的至少一種元素,其中X與Y之比率在自0.03至50之範圍中;ii.將該前驅體物品(5)牽拉成芯前驅體(2a);iii.用選自由鈀、鉑或銀組成之群組的至少一種元素塗佈該芯前驅體(2a),藉以形成在該芯前驅體(2a)上之第一塗層(3);iv.進一步將金塗佈於在步驟iii.中獲得的該芯前驅體(2a)之該第一塗層(3)上,藉以形成另外塗層(4);v.將自步驟iv.獲得之該經塗佈芯前驅體牽拉至8μm至80μm之最終直徑;vi.使在步驟v.中製備之產品退火;藉以獲得該電線(1),其中該電線(1)具有在自8μm至80μm之範圍中的平均直徑。
  10. 如申請專利範圍第9項之方法,其中在步驟vi.中的該產品之該退火係在至少400℃之溫度下執行。
  11. 一種用於連接電裝置(6)之方法,其包含以下步驟I.提供如申請專利範圍第1項至第8項中任一項之電線(1),或藉由如申請專利範圍第9項至第10項中任一項之方法獲得的電線,II.藉由球接合或楔形接合將該電線(1)接合至該裝置之第一接合墊(61);及 III.藉由楔形接合將該電線(1)接合至該裝置之第二接合墊(62);其中在不使用形成氣體之情況下執行步驟III.;且其中在存在惰性氣體或形成氣體之情況下執行步驟II.。
  12. 一種電裝置(10),其包含第一接合墊及第二接合墊(11、11),及如申請專利範圍第1項至第8項中任一項之電線(1),或藉由如申請專利範圍第9項至第10項中任一項之製程獲得的電線,其中該電線(1)係使用球-楔形接合連接至該等接合墊(11、11)中之至少一者。
  13. 如申請專利範圍第12項之電裝置(10),其中在該電線(1)具有18μm之直徑的條件下,用於至金接合墊之至少一個訂合式接合的製程窗具有至少11550mA*g之值。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109266874A (zh) * 2018-09-19 2019-01-25 河南大仑电子科技有限公司 一种铜合金键合引线及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11202109961RA (en) * 2019-03-13 2021-10-28 Nippon Micrometal Corp Al bonding wire
SG11202109960TA (en) 2019-03-13 2021-10-28 Nippon Micrometal Corp Bonding wire

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101707244B1 (ko) * 2009-07-30 2017-02-15 신닛테츠스미킹 마테리알즈 가부시키가이샤 반도체용 본딩 와이어
EP2768019A3 (en) * 2013-02-15 2014-10-29 Heraeus Materials Singapore Pte. Ltd. Copper bond wire and method of making the same
CN103219249B (zh) * 2013-03-01 2016-01-06 溧阳市虹翔机械制造有限公司 一种镀钯镀金的双镀层键合铜丝的制造方法
SG2013016399A (en) * 2013-03-05 2014-10-30 Heraeus Materials Singapore Pte Ltd Coated copper wire for bonding applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109266874A (zh) * 2018-09-19 2019-01-25 河南大仑电子科技有限公司 一种铜合金键合引线及其制备方法

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