TW201631705A

TW201631705A - 半導體裝置及其製造方法

Info

Publication number: TW201631705A
Application number: TW104105747A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-02-17
Filing date: 2015-02-17
Publication date: 2016-09-01
Also published as: TWI569372B

Abstract

一種半導體裝置及其製造方法。半導體裝置之製造方法包括下列步驟。形成一底部絕緣層於一基板上。形成二堆疊結構於底部絕緣層上。各個堆疊結構包括數個閘極層、數個閘極絕緣層、一頂部絕緣層及一導電遮罩層。各個電荷捕捉結構包括數個第一介電層及數個第二介電層。蝕刻部分之各個第一介電層，以暴露部分之各個第二介電層。蝕刻部分之各個第二介電層，以暴露出部分之通道層。形成一接墊層於導電遮罩層、第一介電層及第二介電層上，以連接導電遮罩層及通道層。

Description

半導體裝置及其製造方法

【0001】

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種垂直通道半導體裝置及其製造方法。

【0002】

近年來，半導體裝置的結構不斷地演進，且裝置的儲存容量持續地增加。記憶體裝置用於儲存許多電子產品，例如是MP3檔案、數位影像、電腦文件等。隨著應用範圍不斷地增加，記憶體裝置之需求著重於小體積及大容量。為了滿足其要求，需要具有高元件密度及小體積之記憶體裝置及其製造方法。

【0003】

因此，一種能夠達成大儲存容量、小體積、且具有良好效能及穩定性之垂直通道記憶體裝置，已成為研發的重要方向。

【0004】

本發明係有關於一種半導體裝置及其製造方法，其蝕刻部分電荷捕捉結構而形成一接墊層，以形成一厚接墊，來穩固地連接一位元線。

【0005】

根據本發明之第一方面，提出一種半導體裝置之製造方法。製造方法包括下列步驟。形成一底部絕緣層於一基板上。形成二堆疊結構於底部絕緣層上。各個堆疊結構包括數個閘極層、數個閘極絕緣層、一頂部絕緣層及一導電遮罩層。閘極層及閘極絕緣層交替地設置於底部絕緣層上。頂部絕緣層設置於閘極層及閘極絕緣層上。導電遮罩層設置於頂部絕緣層上。形成一電荷捕捉結構及一通道層於各個堆疊結構之一側表面及底部絕緣層之一上表面。各個電荷捕捉結構包括數個第一介電層及數個第二介電層。蝕刻部分之各個第一介電層，以暴露部分之各個第二介電層。蝕刻部分之各個第二介電層，以暴露部分之通道層。形成一接墊層於導電遮罩層、第一介電層及第二介電層上，以連接導電遮罩層及通道層。

【0006】

根據本發明之第二方面，提供一半導體裝置。半導體包括一基板、一底部絕緣層、二堆疊結構、一電荷捕捉結構及一接墊層。底部絕緣層設置於基板上。堆疊結構設置於底部絕緣層上。各個堆疊結構包括數個閘極層、數個閘極絕緣層、一頂部絕緣層及一導電遮罩層。閘極層及閘極絕緣層交替地設置於底部絕緣層上。頂部絕緣層設置於閘極層及閘極絕緣層上。導電遮罩層設置於頂部絕緣層上。電荷捕捉結構及通道層設置於各個堆疊結構之一側表面及底部絕緣層之一上表面上。各個電荷捕捉結構包括數個第一介電層及數個第二介電層。通道層之頂部高於各個第一介電層之頂部及各個第二介電層之頂部。接墊層設置於導電遮罩層、第一介電層及第二介電層上，以連接導電遮罩層及通道層。

【0007】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0031】

100、200‧‧‧半導體裝置
110‧‧‧基板
120‧‧‧底部絕緣層
120a‧‧‧上表面
130、230‧‧‧堆疊結構
130a‧‧‧溝槽
130b‧‧‧側表面
131‧‧‧閘極層
132‧‧‧閘極絕緣層
133‧‧‧頂部絕緣層
134、234‧‧‧導電遮罩層
135‧‧‧絕緣遮罩層
140‧‧‧電荷捕捉結構
141‧‧‧第一介電層
142‧‧‧第二介電層
150‧‧‧通道層
160‧‧‧接墊層
170‧‧‧間隔絕緣層
D‧‧‧汲極
G‧‧‧閘極
T1、T2、T3‧‧‧厚度
S‧‧‧源極

【0008】

第1圖繪示一半導體裝置。
第2A～2F圖繪示一實施例之半導體裝置之製造方法的流程圖。
第3A～3F圖繪示另一實施例之半導體裝置之製造方法的流程圖。

【0009】

以下係提出各種實施例進行詳細說明，其利用蝕刻部分電荷捕捉結構（charge trapping structure），並設置一接墊層（landing pad layer），以形成一厚的接墊（landing pad），來穩固地連接至一位元線（bit line）。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略不必要之元件，以清楚顯示本發明之技術特點。

【0010】

請參照第1圖，其繪示一半導體裝置100之示意圖。舉例來說，半導體裝置100可以是一三維垂直通道NAND裝置（three-dimensional vertical channel NAND device）。半導體裝置100包括一基板（substrate）110、一底部絕緣層（bottom insulating layer）120、至少二層堆疊結構（stacked structures）130、一電荷捕捉結構140、一通道層（channel layer）150、一接墊層160及一間隔絕緣層（spaced insulating layer）170。

【0011】

各個堆疊結構130包括數個閘極層（gate layer）131、數個閘極絕緣層（gate insulating layer）132、一頂部絕緣層（top insulating layer）133及一導電遮罩層（conductive mask layer）134。電荷捕捉裝置140包括數個第一介電層（first dielectric layer）141及數個第二介電層142（second dielectric layer）。各個閘極層131連接至一閘極（gate）G。接墊層160連接至一源極（source）S或一汲極（drain）D。

【0012】

接墊層160連接至一位元線。如第1圖所示，由於導電遮罩層134及接墊層160之組合的厚度T1大於通道層150的厚度T2，介於位元線與接墊層160間之接觸電阻便可降低。此外，進行位元線與接墊層160的連接製程也變得更容易。

【0013】

請參照第2A～2F圖，其繪示根據一實施例之半導體裝置100之製造方法的流程圖。如第2A圖所示，提供基板110。接著，如第2A圖所示，形成底部絕緣層120於基板110上。舉例來說，底部絕緣層120之材料例如是氧化矽（silicon oxide）。本製造方法係為自我對準製程且無須額外的光罩程序。此外，通道層150及接墊層160之連接係位於通道層150之側壁，而不是在通道層150之頂部。如此一來，可以增加製程窗口（process window）並降低電阻。再者，在此結構中不會發生角落邊緣效應（corner edge effect），其理由是第一介電層141皆不位於任何的角落邊緣，故不會因電場效應而容易被程式化或抹除。

【0014】

然後，如第2A圖所示，交替地形成閘極層131及閘極絕緣層132於底部絕緣層120上，使得各個閘極層131能夠相互絕緣。各個閘極層131之材料例如是N+或P+摻雜多晶矽（N+ or P+ doping polysilicon），較佳地係為P+摻雜多晶矽。各個閘極絕緣層132之材料例如是氧化矽。

【0015】

接著，如第2A圖所示，形成頂部絕緣層133於閘極層131及閘極絕緣層132上。頂部絕緣層133之材料例如是氮化矽（silicon nitride）。

【0016】

然後，如第2A圖所示，形成導電遮罩層134於頂部絕緣層133上，以避免頂部絕緣層133被蝕刻，並可用以連接接墊層160（繪示於第1圖）及通道層150（繪示於第1圖）。

【0017】

接著，如第2A圖所示，形成絕緣遮罩層135於導電遮罩層134上。絕緣遮罩層135的材料例如是氮化矽。

【0018】

然後，如第2B圖所示，蝕刻閘極層131、閘極絕緣層132、頂部絕緣層133、導電遮罩層134及絕緣遮罩層135，以形成至少兩個堆疊結構130及介於相鄰之堆疊結構130的溝槽130a。於製造過程中，絕緣遮罩層135可以穩固堆疊結構130，以避免堆疊結構130崩塌。

【0019】

接著，如第2C圖所示，形成電荷捕捉結構140及通道層150於各個堆疊結構130之一側表面130b及底部絕緣層120之一上表面120a。電荷捕捉結構140及通道層150為U型。通道層150之材質可以是固有或未摻雜的通道層150。電荷捕捉結構140可以是O1N1O2N2O3N3O4結構（O1接近於通道層150，O4接近於堆疊結構130）。四個氧化矽層（O1、O2、O3、O4）具有不同的厚度且三個氮化矽層（N1、N2、N3）具有不同的厚度。或者，電荷捕捉結構140可以是O1N1O2N2O3結構（O1接近於通道層150，O3接近於堆疊結構130）。三的氧化矽層（O1、O2、O3）具有不同的厚度，兩個氮化矽層（N1、N2）具有不同的厚度。這些不同的厚度係基於O1N1O2穿隧（tunneling）、N2捕捉（trapping）、O3或O3N3O4阻障（blocking）的目的來設計。

【0020】

接著，如第2C圖所示，填充間隔絕緣層170於堆疊結構130之間的溝槽130a。間隔絕緣層170的材料例如是氧化矽。間隔絕緣層170可以不完全填滿溝槽130a，使得空氣間隙形成於間隔絕緣層170中。空氣也是很好的絕緣體。

【0021】

再者，如第2D圖所示，蝕刻部份之各個第一介電層141，以暴露部分之各個第二介電層142。在此步驟中，係利用磷酸（H3PO4）來蝕刻氮化矽。由於磷酸對於多晶矽及氧化矽具有高度選擇性，導電遮罩層134、通道層150、第二介電層142及間隔絕緣層170不會在此步驟被蝕刻。於此步驟中，絕緣遮罩層135（繪示於第2C圖）也被移除，使得導電遮罩層134的表面被暴露出來。由於部分之各個第一介電層141被蝕刻，故第二介電層142之至少一的二側壁被部分地暴露。

【0022】

由於第一介電層141的厚度不同，第一介電層141在蝕刻效應（etching loading effect）下會被蝕刻出不同的深度。

【0023】

接著，如第2E圖所示，蝕刻部分之各個第二介電層142，以暴露部分之通道層150。在此步驟中，係利用稀釋氫氟酸溶液（DHF）來蝕刻氧化矽。因為稀釋氫氟酸溶液對於多晶矽及氮化矽具有高度選擇性，導電遮罩層134、通道層150、第一介電層141不會被蝕刻。

【0024】

在此步驟中，由於部分之各個第二介電層142被蝕刻，故各個第一介電層141的二側壁被部分地暴露出來。再者，由於部分的間距絕緣層170也被蝕刻，故通道層150的二側壁也被部分地暴露出來，使得通道層150的頂端高於第一介電層141之頂端及第二介電層142之頂端。

【0025】

由於第二介電層142的厚度不同，第二介電層142在蝕刻效應下會被蝕刻出不同的深度。在此步驟中，導電遮罩層134則可以避免頂部絕緣層133受到蝕刻。

【0026】

接著，如第2F圖所示，形成接墊層160於導電遮罩層134、第一介電層141及第二介電層142上，以連接導電遮罩層134及通道層150。接墊層160的材料例如是N型摻雜多晶矽。

【0027】

在此步驟中，接墊層160及通道層150更被研磨，使得接墊層160、通道層150及間隔絕緣層170的頂部皆位於相同高度。導電遮罩層134及接墊層160之組合可做為一個接墊來連接位元線。導電遮罩層134及接墊層160之組合的厚度T1大於通道層150的厚度T2，使得介於位元線與接墊層160間之接觸電阻便可降低。此外，通道層150及接墊層160之連接係位於通道層150之側壁，而不是在通道層150之頂部。如此一來，可以增加製程窗口（process window）並降低電阻。再者，進行位元線與接墊層160的連接製程也變得更容易。在此結構中不會發生角落邊緣效應（corner edge effect），其理由是第一介電層141皆不位於任何的角落邊緣，故不會因電場效應而容易被程式化或抹除。

【0028】

於上述製造方法中，絕緣遮罩層135用以在製程中穩固堆疊結構130，以避免堆疊結構130於製程中崩塌。於另一實施例中，半導體裝置之製造方法可以不使用絕緣遮罩層135。請參照第3A～3F圖，其繪示另一實施例之半導體裝置200之製造方法的流程圖。在此實施例中，導電遮罩層234的厚度增加，使得導電遮罩層234即可以用來穩固堆疊結構230。

【0029】

如第3F圖所示，接墊層160及導電遮罩層234用以做為一個接墊來連接位元線。導電遮罩層234及接墊層160之厚度T3係大於通道層之厚度T2，使得介於位元線與接墊層160間之接觸電阻便可降低。再者，進行位元線與接墊層160的連接製程也變得更容易。

【0030】

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

110‧‧‧基板

120‧‧‧底部絕緣層

130‧‧‧堆疊結構

131‧‧‧閘極層

132‧‧‧閘極絕緣層

133‧‧‧頂部絕緣層

134‧‧‧導電遮罩層

140‧‧‧電荷捕捉結構

141‧‧‧第一介電層

142‧‧‧第二介電層

150‧‧‧通道層

160‧‧‧接墊層

170‧‧‧間隔絕緣層

D‧‧‧汲極

G‧‧‧閘極

S‧‧‧源極

T1、T2‧‧‧厚度

Claims

【第1項】

一種半導體裝置之製造方法，包括：
形成一底部絕緣層於一基板上；
形成二堆疊結構於該底部絕緣層上，其中各該堆疊結構包括複數個閘極層、複數個閘極絕緣層、一頂部絕緣層及一導電遮罩層，該些閘極層及該些閘極絕緣層交替地設置於該底部絕緣層上，該頂部絕緣層設置於該些閘極層及該些閘極絕緣層上，該導電遮罩層設置於該頂部絕緣層上；
形成一電荷捕捉結構及一通道層於各該堆疊結構之一側表面及該底部絕緣層之一上表面，其中各該電荷捕捉結構包括複數個第一介電層及複數個第二介電層；
蝕刻部分之各該第一介電層，以暴露部分之各該第二介電層；
蝕刻部分之各該第二介電層，以暴露部分之該通道層；及
形成一接墊層（landing pad layer）於該導電遮罩層、該些第一介電層及該些第二介電層上，以連接該導電遮罩層及該通道層。
【第2項】

如申請專利範圍第1項所述之半導體裝置之製造方法，其中各該堆疊結構更包括一絕緣遮罩層，該絕緣遮罩層設置於該導電遮罩層上，在蝕刻部分之各該第一介電層之步驟中，該絕緣遮罩層係被移除。
【第3項】

如申請專利範圍第1項所述之半導體裝置之製造方法，其中在蝕刻部分之各該第一介電層之步驟中，各該第一介電層被蝕刻之深度不同。
【第4項】

如申請專利範圍第1項所述之半導體裝置之製造方法，其中在蝕刻部分之各該第一介電層之步驟中，該些第二介電層之至少一的二側壁被部分地暴露。
【第5項】

如申請專利範圍第1項所述之半導體裝置之製造方法，其中在蝕刻部分之各該第二介電層之步驟中，各該第二介電層被蝕刻之深度不同。
【第6項】

如申請專利範圍第1項所述之半導體裝置之製造方法，更包括：
填充一間隔絕緣層於一溝槽中，該溝槽形成於該些堆疊結構之間；
其中於蝕刻部分之各該第二介電層之步驟中，部分之該間隔絕緣層也被蝕刻，使得該通道層之頂端高於該些第一介電層之頂端及該些第二介電層之頂端。
【第7項】

一種半導體裝置，包括：
一基板；
一底部絕緣層，設置於該基板上；
二堆疊結構，設置於該底部絕緣層上，各該堆疊結構包括：
複數個閘極層及複數個閘極絕緣層，該些閘極層及該些閘極絕緣層交替地設置於該底部絕緣層上；
一頂部絕緣層，設置於該些閘極層及該些閘極絕緣層上；及
一導電遮罩層，設置於該頂部絕緣層上；
一電荷捕捉結構及一通道層，設置於各該堆疊結構之一側表面及該底部絕緣層之一上表面上，其中各該電荷捕捉結構包括複數個第一介電層及複數個第二介電層，該通道層之頂部高於各該第一介電層之頂部及各該第二介電層之頂部；以及
一接墊層，設置於該導電遮罩層、該些第一介電層及該些第二介電層上，以連接該導電遮罩層及該通道層。
【第8項】

如申請專利範圍第7項所述之半導體裝置，其中該接墊層及該傳導遮罩層之組合的厚度大於該通道層之厚度。
【第9項】

如申請專利範圍第7項所述之半導體裝置，其中該些第一介電層之頂部位於不同高度。
【第10項】

如申請專利範圍第7項所述之半導體裝置，其中各該第一介電層之二側邊部分地接觸於該接墊層。